KR20140090761A - 디스플레이 구동회로 및 디스플레이 구동 회로의 데이터 전송 방법 - Google Patents

디스플레이 구동회로 및 디스플레이 구동 회로의 데이터 전송 방법 Download PDF

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KR20140090761A
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이재열
배한수
이동명
이선익
최영민
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Abstract

디스플레이 구동 회로는 소스 드라이버 및 타이밍 컨트롤러를 포함한다. 상기 소스 드라이버는 디스플레이 패널의 소스 라인들을 구동한다. 상기 타이밍 컨트롤러는 상기 소스 드라이버로 이미지 데이터를 전송하고, 상기 전송된 이미지 데이터가 상기 디스플레이 패널을 통해 디스플레이 되도록 상기 소스 드라이버를 제어한다. 상기 타이밍 컨트롤러는 상기 이미지 데이터가 기입된 픽셀 데이터 필드를 포함하는 데이터 패킷들을 상기 소스 드라이버로 전송할 때, 상기 이미지 데이터의 상태에 기초한 스크램블링 모드로 상기 이미지 데이터를 랜덤화한다.

Description

디스플레이 구동회로 및 디스플레이 구동 회로의 데이터 전송 방법{Display driving circuit and method of transferring data in display driving circuit}
본 발명은 디스플레이 분야에 관한 것으로, 보다 상세하게는 디스플레이 구동 회로 및 이의 데이터 전송 방법에 관한 것이다.
최근 사용자 장치는 경량화 및 저전력화가 요구된다. 이러한 요구를 충족시키기 위해서, 사용자 장치는 음극선관(CRT: cathode-ray tube) 대신에 액정 디스플레이 장치(LCD: liquid crystal display)와 같은 플랫 패널 (flat panel) 디스플레이 장치를 보편적으로 사용하고 있다. 플랫 패널 디스플레이 장치는 영상을 디스플레이하기 위한 디스플레이 패널을 포함하며, 디스플레이 패널은 복수 개의 픽셀들(pixels)로 구성된다. 픽셀들은 픽셀들의 게이트를 선택하기 위한 다수의 게이트 라인들과 색상 데이터(즉, 계조 데이터)를 전달하기 위한 다수의 소스 라인들이 교차하는 영역들에 각각 형성된다.
디스플레이 패널에 영상이 디스플레이되려면, 게이트 라인에 제어 신호가 인가되어야 하고, 소스 라인에 이미지 데이터가 인가되어야 한다. 디스플레이 구동 회로(DDI: display driver integrated circuit)는 이러한 제어 신호와 이미지 데이터를 디스플레이 패널에 제공한다.
한편, 크고 선명한 영상을 디스플레이하기 위해서, 크기가 크고 해상도가 높은 디스플레이 패널에 대한 연구 및 개발이 활발히 진행 중이다. 이렇게 크기가 큰 디스플레이 패널에 있어서, 디스플레이 패널에 제공되는 제어 신호와 이미지 데이터는 긴 전송 선로를 통해 전달되기 때문에 전자파 간섭(electromagnetic interference; EMI) 인한 오류가 발생할 수 있다.
본 발명의 일 목적은 EMI를 감소시킬 수 있는 디스플레이 구동 회로를 제공하는 데 있다.
본 발명의 다른 목적은 EMI를 감소시킬 수 있는 디스플레이 구동 회로의 데이터 전송 방법을 제공하는 데 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 디스플레이 구동 회로는 소스 드라이버 및 타이밍 컨트롤러를 포함한다. 상기 소스 드라이버는 디스플레이 패널의 소스 라인들을 구동한다. 상기 타이밍 컨트롤러는 상기 소스 드라이버로 이미지 데이터를 전송하고, 상기 전송된 이미지 데이터가 상기 디스플레이 패널을 통해 디스플레이 되도록 상기 소스 드라이버를 제어한다. 상기 타이밍 컨트롤러는 상기 이미지 데이터가 기입된 픽셀 데이터 필드를 포함하는 데이터 패킷들을 상기 소스 드라이버로 전송할 때, 상기 이미지 데이터의 상태에 기초한 스크램블링 모드로 상기 이미지 데이터를 랜덤화한다.
실시예에 있어서, 상기 소스 드라이버는 상기 이미지 데이터를 랜덤화하는 스크램블러를 포함하고, 상기 스크램블러는 상기 이미지 데이터의 상태에 기초하여 단일 비트의 스크램블링 코드 또는 멀티 비트의 스크램블링 코드를 생성하여 상기 이미지 데이터를 랜덤화할 수 있다.
상기 소스 드라이버는 상기 전송된 이미지 데이터를 디랜덤화하는 디스크램블러를 포함하고, 상기 이미지 데이터가 상기 단일 비트의 스크램블링 코드 또는 상기 멀티 비트의 스크램블링 코드로 램던화되었는지 여부를 나타내는 스크램블링 모드 신호와 상기 디스크램블러를 활성화하기 위한 디스크램블러 인에이블 신호를 상기 타이밍 컨트롤러로부터 수신하여 상기 전송된 이미지 데이터를 디랜덤화할 수 있다.
상기 디스크램블러 인에이블 신호와 상기 스크램블링 모드 신호는 상기 데이터 패킷에 포함되며, 상기 소스 드라이버를 제어하기 위한 구성 필드에 기입되어 상기 타이밍 컨트롤러로부터 상기 소스 드라이버로 전송될 수 있다.
실시예에 있어서, 상기 타이밍 컨트롤러는 상기 소스 드라이버가 상기 이미지 데이터에 기초하여 상기 디스플레이 패널을 구동하는 시간을 확보하기 위한 수평 공백 필드를 상기 소스 드라이버에 전송할 때, 클럭 패턴에 스크램블링 코드가 적용된 랜덤 데이터 패턴을 상기 수평 공백 필드에 기입하여 상기 소스 드라이버에 전송할 수 있다.
상기 타이밍 컨트롤러는 상기 클록 패턴을 생성하는 패턴 생성기; 및 상기 클록 패턴에 기초하여 상기 랜덤 데이터 패턴을 생성하는 스크램블러를 포함할 수 있다.
상기 소스 드라이버는 상기 수평 공백 필드에 기입되는 데이터 패턴에 상기 스크램블링 코드가 적용되었음을 나타내는 수평 공백 필드 제어 신호를 상기 타이밍 컨트롤러로부터 수신하고 상기 랜덤화된 데이터 패턴을 디랜덤화할 수 있다.
상기 수평 공백 필드 제어 신호는 상기 데이터 패킷에 포함되며, 상기 소스 드라이버를 제어하기 위한 구성 필드에 기입되어 상기 타이밍 컨트롤러로부터 상기 소스 드라이버로 전송될 수 있다.
본 발명의 일 실시예에 따른 데이터 구동 회로의 데이터 전송 방법은 타이밍 컨트롤러로부터 소스 드라이버를 제어하기 위한 구성 데이터가 기입되는 구성 필드를 상기 소스 드라이버에 전송하는 단계; 상기 타이밍 컨트롤러로부터 이미지 데이터가 기입된 픽셀 데이터 필드를 상기 소스 드라이버에 전송하는 단계; 상기 타이밍 컨트롤러로부터 상기 이미지 데이터를 수신 및 저장하는 시간을 확보하기 위한 대기 필드를 상기 소스 드라이버에 전송하는 단계; 및 상기 타이밍 컨트롤러로부터 상기 이미지 데이터에 기초하여 디스플레이 패널을 구동하는 시간을 확보하기 위한 수평 공백 필드를 상기 소스 드라이버에 전송하는 단계를 포함한다. 상기 타이밍 컨트롤러는 상기 이미지 데이터의 상태에 기초한 스크램블링 모드로 상기 이미지 데이터를 랜덤화한 후 상기 소스 드라이버로 전송한다.
실시예에 있어서, 상기 소스 드라이버가 상기 스크램블링된 이미지 데이터를 디랜덤화할 수 있다.
실시예에 있어서, 상기 타이밍 컨트롤러는 상기 이미지 데이터의 상태에 기초하여 단일 비트의 스크램블링 코드 또는 멀티 비트의 스크램블링 코드를 생성하여 상기 이미지 데이터를 랜덤화할 수 있다.
상기 타이밍 컨트롤러는 상기 이미지 데이터가 상기 단일 비트의 스크램블링 코드 또는 상기 멀티 비트의 스크램블링 코드로 랜덤화 되었는지 여부를 나타내는 스크램블링 모드 신호를 상기 구성 필드에 포함시켜 상기 소스 드라이버에 전송하고, 상기 소스 드라이버는 상기 스크램블링 모드 신호에 응답하여 상기 전송된 이미지 데이터를 디랜덤화할 수 있다.
실시예에 있어서, 상기 타이밍 컨트롤러는 상기 수평 공백 필드를 상기 소스 드라이버로 전송할 때, 클럭 패턴에 스크램블링 코드를 적용한 랜덤 패턴을 상기 수평 공백 필드에 기입하여 상기 소스 드라이버에 전송할 수 있다.
상기 수평 공백 필드에 기입되는 랜덤 데이터 패턴은 상기 클럭 패턴에 상기 스크램블링 코드를 적용하여 생성된 복수의 랜덤 데이터 패턴들 중 하나일 수 있다.
상기 타이밍 컨트롤러는 상기 수평 공백 필드에 기입된 데이터 패턴이 스크램블링 코드가 적용되었음을 나타내는 수평 공백 필드 제어 신호를 상기 구성 필드에 포함시켜 상기 소스 드라이버에 전송할 수 있다.
본 발명의 실시예들에 따르면 이터 패킷 전송 구간 동안에 이미지 데이터를 이미지 데이터의 데이터 상태에 따른 스크램블링 모드로 랜덤화하고, 클록 패턴을 랜덤 데이터 패턴으로 스크램블링하여 소스 드라이버들로 전송하여 채널들에서 발생하는 EMI를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 구동 회로를 포함하는 디스플레이 장치를 나타내는 블록도이다.
도 2는 도 1의 디스플레이 패널을 구성하는 하나의 픽셀에 대한 등가 회로도를 나타낸다.
도 3은 도 1 의 디스플레이 장치의 동작 모드들을 나타내는 상태도이다.
도 4는 본 발명의 일 실시예에 따른 도 1의 타이밍 컨트롤러의 구성을 나타내는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 도 1의 소스 드라이버들 중 하나의 구성을 나타내는 블록도이다.
도 6은 도 1의 디스플레이 장치에서 전송되는 디스플레이 데이터를 나타내는 도면이다.
도 7은 도 1의 디스플레이 장치에서 데이터 전송 구간 동안 전송되는 데이터 패킷을 나타내는 도면이다.
도 8 내지 도 10은 본 발명의 실시예들에 따른 데이터 패킷을 나타내는 도면들이다.
도 11 및 도 12는 도 4의 스크램블링부에 포함되는 제1 스크램블러의 구성과 동작을 나타내는 도면이다.
도 13은 도 4의 스크램블링부에 포함되는 제2 스크램블러를 나타내는 도면이다.
도 14 및 도 15는 도 5의 디스크램블러의 구성과 동작을 나타내는 도면이다.
도 16은 도 4의 패턴 생성기에서 생성되는 클록 패턴과 도 13의 제2 스크램블러에서 생성되는 랜덤 데이터 패턴들을 나타낸다.
도 17은 도 13의 제2 스크램블러에서 출력되는 랜덤 데이터 패턴들의 순서를 나타내는 상태도이다.
도 18은 수평 공백 필드에 클록 패턴이 기입되어 전송되는 경우와 랜덤 패턴이 기입되어 전송되는 경우 채널에서 측정되는 EMI 레벨을 나타낸다.
도 20은 도 1의 디스플레이 장치의 디스플레이 데이터 전송 방법을 나타내는 순서도이다.
도 21은 본 발명의 일 실시예에 따른 도 20의 데이터 패킷들을 전송하는 단계를 보다 상세히 나타내는 흐름도이다.
도 22는 도 1의 디스플레이 장치를 포함하는 디스플레이 시스템을 나타내는 블록도이다.
도 23은 도 1의 디스플레이 장치를 포함하는 전자 기기를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성 요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제 2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 구동 회로를 포함하는 디스플레이 장치를 나타내는 블록도이다.
도 1을 참조하면, 디스플레이 장치(10)는 디스플레이 구동 회로(100)와 디스플레이 패널(110)을 포함한다. 디스플레이 구동 회로(100)는 타이밍 컨트롤러(120), 복수의 소스 드라이버들(130, 140, 150) 및 게이트 드라이버(160)를 포함한다.
디스플레이 패널(110)은 영상을 표시하는 복수의 픽셀들(도 2 참조)을 포함한다. 픽셀들은 복수의 게이트 라인들(180) 및 복수의 소스 라인들(170)이 교차하는 영역에 형성될 수 있다. 픽셀들 각각은 대응하는 게이트 라인 및 소스 라인에 연결된 스위칭 소자(도 2 참조), 스위칭 소자에 연결된 액정 커패시터(도 2 참조) 및 저장 커패시터(도 2 참조)를 포함할 수 있다. 픽셀들에 대하여는 이하에서 도 2를 참조하여 상세히 설명될 것이다.
타이밍 컨트롤러(120)는 외부의 그래픽 프로세서로부터 RGB 인터페이스 신호들(RGB_IF)을 수신할 수 있다. RGB 인터페이스 신호들(RGB_IF)은 제어 신호들 및 이미지 데이터를 포함할 수 있다. RGB 인터페이스 신호들(RGB_IF)에 포함되는 제어 신호들은 수직 동기 신호(Vsync), 수평 동기 신호(Hsync) 및 데이터 인에이블 신호(DE)를 포함할 수 있다. 타이밍 컨트롤러(120)는 전달된 제어 신호들을 기초로 하여 디스플레이 패널(110)의 구동에 필요한 제어 신호들을 게이트 드라이버(160) 및 소스 드라이버들(130, 140, 150)에 제공한다.
여기서 RGB 인터페이스 신호들(RGB_IF)에 포함되는 수직 동기 신호(Vsync)는 디스플레이 패널(110)에 하나의 이미지 프레임이 디스플레이되는데 소요되는 시간을 의미한다. 또한 수평 동기 신호(Hsync)는 디스플레이 패널(110)의 게이트 라인들(180) 중에서 하나의 게이트 라인에 연결된 픽셀들이 디스플레이 되는데 소요되는 시간을 의미한다. 따라서 수평 동기 신호(Hsync)는 하나의 게이트 라인에 연결된 픽셀들의 수에 대응하는 펄스로 구성될 것이다. 또한 데이터 인에이블 신호(DE)는 디스플레이 패널(110)의 픽셀들에 이미지 데이터가 제공되는데 소요되는 시간을 의미한다. 이러한 이미지 데이터는 타이밍 컨트롤러(120)의 제어에 따라 메모리 장치(미도시)에 저장된 후 소스 드라이버들(130, 140, 150)에 제공될 수 있다.
게이트 드라이버(160)는 타이밍 컨트롤러(120)의 제어에 따라 게이트 라인들(180)을 구동한다. 예를 들면, 게이트 드라이버(160)는 타이밍 컨트롤러(120)로부터 제공되는 제어 신호에 응답하여 게이트 라인들(180)이 순차적으로 활성화되도록 제어한다. 소스 드라이버들(130, 140, 150)은 타이밍 컨트롤러(120)의 제어에 따라 소스 라인들(170)을 구동한다. 예를 들면, 소스 드라이버들(130, 140, 150)은 타이밍 컨트롤러(120)로부터 제공되는 제어 신호에 응답하여 메모리 장치로부터 제공되는 이미지 데이터를 기초로 소스 라인들(170)을 구동한다.
타이밍 컨트롤러(120)로부터 제공되는 제어 신호와 이미지 데이터는 디스플레이 데이터(TD)로써 채널들(CH1, CH2, CH3)을 통하여 소스 드라이버들(130, 140, 150) 각각에 제공된다. 이러한 채널들(CH1, CH2, CH3)의 길이는 디스플레이 패널(110)의 크기에 따라서 길이가 달라질 것이다. 즉 디스플레이 패널(110)의 크기가 커질수록 채널들(CH1, CH2, CH3)의 길이는 길어질 것이다. 채널(CH1, CH2, CH3)의 길이가 길어지면 소스 드라이버들(130, 140, 150)에 제공되는 제어 신호와 이미지 데이터는 신호 지연 또는 전자파 간섭으로 인하여 오류가 발생할 확률이 높아진다.
이러한 전자파 간섭으로 인한 오류를 방지하기 위하여 본 발명의 실시예에 따른 데이터 구동 회로(100)에서는 타이밍 컨트롤러(120)로부터 소스 드라이버들(130, 140, 150)에 이미지 데이터를 공급할 때 일정한 데이터 패턴이 전송되어 전자파 장애가 증가되는 것을 방지하기 위하여 이미지 데이터를 타이밍 컨트롤러(120)에서 랜덤화(스크램블링)한 후에 채널(CH1, CH2, CH3)을 통하여 소스 드라이버들(130, 140, 150) 각각에 전송할 수 있다.
도 2는 도 1의 디스플레이 패널을 구성하는 하나의 픽셀에 대한 등가 회로도를 나타낸다.
도 2를 참조하면, 디스플레이 패널(110)은 서로 마주하는 하부 표시판(111)과 상부 표시판(113) 및 그 사이에 있는 액정층(116)을 포함한다.
각각의 픽셀들은 게이트 라인(GL)과 소스 라인(SL)에 연결된 스위칭 소자(Q)와, 스위칭 소자(Q)에 연결된 액정 커패시터(Clc), 및 저장 커패시터(Cst)를 포함한다. 저장 커패시터(Cst)는 필요에 따라 생략될 수 있다.
스위칭 소자(Q)는 파부 표시판(111)에 구비되어 있는 박막 트랜지스터 등의 삼단자 소자이다. 스위칭 소자(Q)의 제어 단자는 게이트 신호(또는 주사 신호)를 전달하는 게이트 라인(GL)과 연결되어 있고, 입력 단자는 소스 라인(SL)과 연결되어 있으며, 출력 단자는 액정 커패시터(Clc) 및 저장 커패시터(Cst)와 연결되어 있다.
액정 커패시터(Clc)는 하부 표시판(111)의 화소 전극(112)과 상부 표시판(113)의 공통 전극(115)을 두 단자로 하고, 액정층(116)은 두 전극들(112, 115) 사이의 유전체로서 기능한다. 화소 전극(112)은 스위칭 소자(Q)와 연결된다. 공통 전극(115)은 상부 표시판(113)의 전면에 형성되고, 공통 전압이 인가된다. 액정 커패시터(Clc)의 보조적인 역할을 하는 저장 커패시터(Cst)는 하부 표시판(111)에 구비된 별개의 신호선(도시되지 않음) 화소 전극(112)이 절연체를 사이에 두고 중첩되어 이루어진다. 여기에서 별개의 신호선에는 공통 전압과 같은 소정의 전압이 인가된다.
디스플레이 패널(110)이 색상을 표시하기 위해서, 픽셀들 각각이 기본색(primary color) 중 하나를 고유하게 표시하거나(공간 분할 방식), 픽셀들 각각이 시간에 따라 번갈아 기본색을 표시한다(시간 분할 방식). 즉, 픽셀들 각각은 기본색의 공간적, 시간적 합으로 원하는 색상을 표시한다. 여기에서, 기본색의 예로는, 적색(red), 녹색(green) 및 청색(blue)의 삼원색을 들 수 있다.
도 2에 도시된 픽셀은 공간 분할의 한 예로서, 픽셀이 화소 전극(112)에 대응하는 상부 표시판(113)의 영역에 기본색 중 하나를 표시하는 색 필터(114)를 포함하는 것을 예시적으로 보여준다. 도 2의 예시와는 달리, 색 필터(114)는 하부 표시판(111)의 화소 전극(112)의 위 또는 아래에 형성될 수 있다. 디스플레이 패널(110)의 바깥 면에는 빛을 편광시키는 적어도 하나의 편광자(미도시)가 부착된다.
도 3은 도 1 의 디스플레이 장치의 동작 모드들을 나타내는 상태도이다.
도 1 및 도 3을 참조하면, 타이밍 컨트롤러(120)의 전원이 켜지면(200), 타이밍 컨트롤러(120)는 최초 트레이닝 모드(210)로 동작한다. 타이밍 컨트롤러(120)는 초기화 구간 동안 최초 트레이닝 모드(210)로 동작할 수 있다. 최초 트레이닝 모드(210)에서 타이밍 컨트롤러(110)는 도 5의 클록 복원부(133)가 락 상태가 되도록 소스 드라이버들(130, 140, 150)에 클록트레이닝 신호를 전송할 수 있다.
소스 드라이버들(130, 140, 150)이 안정화되고, 준비 상태가 되면, 타이밍 컨트롤러(120)는 디스플레이 데이터 모드(230)로 동작한다. 타이밍 컨트롤러(120)는 소스 드라이버들(130, 140, 150)에 라인 시작 필드(SOL)를 포함하는 디스플레이 데이터(TD)를 전송함으로써, 디스플레이 데이터 모드(230)의 시작을 알릴 수 있다. 타이밍 컨트롤러(120)는 데이터 전송 구간 동안 디스플레이 데이터 모드(230)로 동작할 수 있다. 디스플레이 데이터 모드(230)에서 타이밍 컨트롤러(120)는 소스 드라이버들(130, 140, 150)에 이미지 프레임의 라인들에 각각 상응하는 데이터를 전송할 수 있다. 타이밍 컨트롤러(120)에 소스 드라이버들(130, 140, 150)에 이미지 프레임의 라인들에 각각 상응하는 데이터를 전송할 때, 전자파 간섭을 감소시키기 위하여 데이터 패킷을 구성하는 픽셀 데이터 필드에 기입되는 이미지 데이터를 랜덤화하거나 수평 공백 필드에 클록 패턴에 스크램블링 코드가 적용된 랜덤 데이터 패턴을 기입하여 소스 드라이버들(130, 140, 150)에 전송할 수 있다.
하나의 이미지 프레임에 상응하는 디스플레이 데이터(TD)가 전송되면, 타이밍 컨트롤러(120)는 수직 블랭크 모드(240)로 동작한다. 타이밍 컨트롤러(120)는 소스 드라이버들(130, 140, 150)에 프레임 동기 신호(FSYNC)를 포함하는 디스플레이 데이터(TD)를 전송함으로써, 디스플레이 데이터 모드(230)의 종료를 알릴 수 있다. 타이밍 컨트롤러(120)는 수직 블랭크 모드 동안 수직 트레이닝 모드로 동작할 수 있다. 수직 트레이닝 모드에서 타이밍 컨트롤러(120)는 변조 클록신호를 전송할 수 있다.
디스플레이 데이터 모드(230) 및 수직 블랭크 모드(240)는 매 이미지 프레임마다 반복적으로 수행될 수 있다. 디스플레이 데이터 모드(230) 및 수직 블랭크 모드(240)는, 타이밍 컨트롤러(120)의 전원이 꺼지거나, 소스 드라이버들(130, 140, 150)에서 소프트 페일이 발생할 때까지, 반복적으로 수행될 수 있다. 수직 블랭크 모드(240)에서 디스플레이 데이터 모드(230)로 변경될 때, 타이밍 컨트롤러(120)는 소스 드라이버들(130, 140, 150)에 라인 시작 필드(SOL)를 포함하는 디스플레이 데이터(TD)를 전송할 수 있고, 디스플레이 데이터 모드(230)에서 수직 블랭크 모드(240)로 변경될 때, 타이밍 컨트롤러(120)는 소스 드라이버들(130, 140, 150)에 프레임 동기 신호(FSYNC)를 포함하는 디스플레이 데이터(TD)를 전송할 수 있다.
디스플레이 데이터 모드(230) 또는 수직 블랭크 모드(240)가 수행되는 도중, 소스 드라이버들(130, 140, 150)에서 소프트 페일, 예를 들어 클록 복원부(133)의 언-락(UNLOCK)이 발생하면, 다시 초기화 모드(220)가 수행된다. 최초 트레이닝 모드(210)에서, 타이밍 컨트롤러(110)는 소스 드라이버들(130, 140, 150)에 상기 클록 트레이닝 신호를 전송하고, 클록 복원부(133)는 상기 클록 트레이닝 신호에 기초하여 락될 수 있다. 최초 트레이닝 모드(210)에서, 소스 드라이버들(130, 140, 150)은 상기 소프트 페일에 의해 변경된 설정 값들을 초기화할 수 있다.
도 4는 본 발명의 일 실시예에 따른 도 1의 타이밍 컨트롤러의 구성을 나타내는 블록도이다.
도 4를 참조하면, 타이밍 컨트롤러(120)는 제어 로직(121), 패턴 생성기(122), 멀티플렉서(123), 스크램블링부(124), 직렬화기(serializer, 125) 및 송신기(126)를 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 도 1의 소스 드라이버들 중 하나의 구성을 나타내는 블록도이다.
도 5에서는 소스 드라이버들(130, 140, 150) 중 소스 드라이버(130)의 구성을 나타내었지만, 소스 드라이버들(140, 150)의 구성도 소스 드라이버(130)의 구성과 실질적으로 동일하다.
도 5를 참조하면, 소스 드라이버(130)는 제어 로직(131), 수신기(132), 클록 복원부(133), 병렬화기(134), 디스크램블러(135), 데이터 저장부(136) 및 데이터 변환부(137)를 포함할 수 있다.
이하 도 4 및 도 5를 참조하여 도 1의 디스플레이 장치(10)의 동작을 상세히 설명한다.
채널(CH1)을 통해 전송되는 디지털 신호는 데이터 패턴에 따라 전자파 장애(EMI: electromagnetic interference)에 취약할 수 있다. 따라서 본 발명의 실시예에서는 채널(CH1)을 통해 전송되는 데이터는 전자파 장애에 취약해지지 않도록 스크램블링(랜덤화) 처리된다. 즉 타이밍 컨트롤러(120)는 소스 드라이버(130)에 제공될 데이터를 스크램블링부(124)를 통하여 랜덤화하고, 랜덤화된 데이터를 소스 드라이버(130)에 전송한다. 그리고 소스 드라이버(130)는 랜덤화된 데이터를 디스크램블러(135)를 통하여 디랜덤화여 처리한다.
보다 상세하게는, 패턴 생성기(122)는 제어 로직(121)의 제어에 따라 이미지 프레임의 각 라인들에 상응하는 데이터 패킷의 수평 공백 필드에 포함될 비정형의 데이터 패턴을 생성한다.
멀티플렉서(123)는 제어 로직(121)으로부터 제공되는 전송 모드 신호(TMS)에 응답하여 패턴 생성기(122)에서 생성되는 클록 패턴 및 이미지 데이터(IDTA) 중 하나를 선택하여 스크램블러(124)에 제공한다. 예를 들어, 데이터 전송 구간에서 이미지 데이터가 기입된 픽셀 데이터 필드가 소스 드라이버(130)로 전송되는 경우에는 멀티플렉서(123)는 전송 모드 신호(SMS)에 응답하여 이미지 데이터(IDTA)를 선택하여 스크램블링부(124)에 제공한다. 스크램블링부(124)는 제어 로직(121)으로부터의 스크램블러 인에이블 신호(SEN)와 스크램블링 모드 신호(SMS)에 응답하여 이미지 데이터(IDTA)의 상태에 따라 단일 비트 또는 멀티비트의 스크램블링 코드들을 생성하여 이미지 데이터(IDTA)를 랜덤화한다. 스크램블링 모드 신호(SMS)는 전송되는 이미지 데이터(IDTA)의 상태에 따라 로직 레벨이 결정되는 신호이다. 스크램블링 모드 신호(SMS)가 제1 로직 레벨이면 스크램블러(124)는 멀티 비트의 스크램블링 코드를 생성하여 이미지 데이터(IDTA) 각각의 비트를 랜덤화할 수 있다. 스크램블링 모드 신호(SMS)가 제2 로직 레벨이면 스크램블러(124)는 단일 비트의 스크램블링 코드를 생성하여 이미지 데이터(IDTA) 각각의 비트를 랜덤화할 수 있다. 이렇게 랜덤화된 데이터는 직렬화기(125)에서 직렬화되어 송신기(126)에 전달되고 송신기(126)는 채널(CH1)을 통하여 직렬화된 데이터를 소스 드라이버(130)에 전송한다.
예를 들어, 데이터 전송 구간에서 수평 공백 필드가 소스 드라이버(130)로 전송되는 경우에는 멀티플렉서(123)는 전송 모드 신호(SMS)에 응답하여 패턴 생성기(122)로부터 생성되는 클록 패턴을 선택하여 스크램블러(124)에 제공한다. 스크램블링부(124)는 클록 패턴에 스크램블링 코드를 적용하여 랜덤 데이터 패턴을 직렬화기(125)에 제공한다. 직렬화기(125)에서 직렬화된 데이터는 송신기(126)를 통하여 소스 드라이버(130)에 전송한다.
소스 드라이버(130)의 수신기(132)는 채널(CH1)을 통하여 전송된 직렬화된 데이터를 클록 복원부(133)에 전달한다. 클록 복원부(133)는 직렬화된 데이터로부터 복원 클록 신호를 생성하고 복원 클록 신호에 기초하여 다중 위상 클록 신호를 생성할 수 있다. 클록 복원부(133)는 직렬화된 데이터와 다중 위상 클록 신호를 병렬화기(134)에 제공할 수 있다.
병렬화기(134)는 상기 다중 위상 클럭 신호에 기초하여 상기 직렬화된 데이터를 병렬화할 수 있다. 병렬화기(134)는 병렬화된 디지털 데이터를 디스크램블러(135)에 제공한다. 디스크램블러(135)는 제어 로직(135)으로부터 제공되는 디스크램블러 인에이블 신호(DESEN), 스크램블링 모드 신호(SMS)에 응답하여 병렬화된 디지털 데이터를 디랜덤화하여 이미지 데이터를 복원할 수 있다. 여기서 디스크램블러 인에이블 신호(DESEN) 및 스크램블링 모드 신호(SMS)는 데이터 전송 구간 동안에 구성 필드에 기입되어 타이밍 컨트롤러(10)로부터 제어 로직(131)에 전송된다. 스크램블링 모드 신호(SMS)가 제1 로직 레벨이면 디스크램블러(135)는 멀티 비트의 스크램블링 코드를 생성하여 이미지 데이터 각각의 비트를 디랜덤화할 수 있다. 스크램블링 모드 신호(SMS)가 제2 로직 레벨이면, 디스크램블러(135)는 단일 비트의 디스크램블링 코드를 생성하여 이미지 데이터 각각의 비트를 디랜덤화할 수 있다. 이렇게 복원된 이미지 데이터는 데이터 래치부(136)에 제공된다.
데이터 래치부(136)는 쉬프트 레지스터를 포함할 수 있다. 상기 쉬프트 레지스터는 디스크램블러(136)로부터 제공된 이미지 데이터를 쉬프트 시키면서 저장할 수 있다. 디스플레이 패널(110)에 포함된 한 행의 픽셀들에 상응하는 이미지 데이터가 데이터 래치부(136)에 저장되며, 데이터 래치부(236)는 저장된 이미지 데이터를 데이터 변환부(137)에 제공할 수 있다. 데이터 변환부(137)는 데이터 래치부(136)로부터 제공된 이미지 데이터에 기초하여 계조 전압을 선택하여 아날로그 신호를 생성하고, 상기 아날로그 신호를 소스 라인(SL)을 통하여 디스플레이 패널(110)에 인가할 수 있다.
또한 수평 공백 필드에 기입된 랜덤 데이터 패턴이 수신기(132)를 통하여 클록 복원부(133)에 제공되면, 클록 복원부(133)는 수평 공백 필드 제어 신호(HPS)에 응답하여 랜덤 데이터 패턴을 디랜덤화하고 클록 패턴을 복원한다. 클록 복원부(133)는 클록 패턴에 기초하여 데이터 변환부(137)가 데이터 래치부(136)로부터 제공된 이미지 데이터에 기초하여 계조 전압을 선택하여 아날로그 신호를 생성하고, 상기 아날로그 신호를 소스 라인(SL)을 통하여 디스플레이 패널(110)에 인가하는 시간동안에 클록 트레이닝을 수행할 수 있다.
도 6은 도 1의 디스플레이 장치에서 전송되는 디스플레이 데이터를 나타내는 도면이다.
도 1 및 도 6을 참조하면, 초기화 구간 동안, 타이밍 컨트롤러(120)는 소스 드라이버들(130, 140, 150)에 클록 트레이닝 신호(410)를 전송한다. 데이터 전송 구간 동안, 타이밍 컨트롤러(120)는 이미지 프레임의 라인들에 각각 상응하는 데이터 패킷들을 전송할 수 있다. 하나의 데이터 패킷(420)은 복수의 데이터 비트들(421) 및 복수의 데이터 비트들(421)에 주기적으로 부가된 클록 코드(422)를 포함한다. 예를 들어, 클록 코드(422)는 N개(N은 2 이상의 자연수)의 데이터 비트들(421a, 421b, 421n) 마다 부가될 수 있다. 일 실시예에서, 클록 코드(422)는, 도 6에 도시된 바와 같이, 제1 비트(422a) 및 제2 비트(422b)를 포함하는 2 비트를 가질 수 있다. 다른 실시예에서, 클록 코드(422)는 1 비트를 가질 수 있다. 하나의 이미지 프레임에 대한 데이터 패킷들이 전송된 후인 수직 블랭크 구간 동안, 타이밍 컨트롤러(120)는 소스 드라이버들(130, 140, 150)에 변조 클록 신호(430)를 전송할 수 있다. 변조 클록 신호(430)는 상기 클록 트레이닝 신호의 상승 에지 또는 하강 에지 중 적어도 하나를 변조하여 생성될 수 있다. 상기 수직 블랭크 구간 후 데이터 전송 구간 동안, 다음 이미지 프레임에 대한 데이터 패킷들이 전송될 수 있다. 또한, 상기 데이터 전송 구간 및 상기 수직 블랭크 구간은 반복될 수 있다.
도 7은 도 1의 디스플레이 장치에서 데이터 전송 구간 동안 전송되는 데이터 패킷을 나타내는 도면이다.
도 7을 참조하면, 데이터 전송 구간 동안 전송되는 데이터 패킷(440)은 라인 시작 필드(441), 구성 필드(442), 픽셀 데이터 필드(443), 대기 필드(444) 및 수평 공백 필드(445)를 포함한다.
라인 시작 필드(441)는 이미지 프레임의 각 라인의 시작을 나타낸다. 소스 드라이버는 라인 시작 필드(441)에 응답하여 내부 카운터를 동작시킴으로써, 상기 카운터의 카운팅 결과에 기초하여 구성 필드(442), 픽셀 데이터 필드(443) 및 대기 필드(444)를 구분할 수 있다. 라인 시작 필드(441)는, 현 이미지 프레임의 이전 라인에 대한 수평 공백 필드(445) 또는 현 이미지 프레임과 이전 이미지 프레임 사이의 수직 블랭크 구간과의 구분을 위하여, 특정한 에지 또는 패턴을 가지는 클록 코드를 포함할 수 있다.
구성 필드(442)에는 상기 소스 드라이버를 제어하기 위한 구성 데이터가 기입된다. 도 1의 디스플레이 장치(10)는 상기 구성 데이터가 기입된 구성 필드(442)를 전송함으로써 제어 신호 전송을 위한 별도의 제어 신호선을 필요로 하지 않을 수 있다. 상기 구성 데이터는 이미지 프레임의 마지막 라인에 대한 데이터 패킷(440)이 전송될 때 활성화되는 프레임 동기 신호를 포함할 수 있다. 상기 소스 드라이버는 활성화된 프레임 동기 신호를 수신함으로써 현재 데이터 패킷이 전송된 후 수직 블랭크 구간이 시작됨을 알 수 있다. 상기 구성 데이터는 수신기의 바이어스 값, 등화 옵션 등의 설정 값들을 더 포함할 수 있다. 일 실시예에서, 상기 구성 데이터는 상기 구성 데이터가 업데이트 되었는지 여부를 나타내는 구성 업데이트 비트를 포함할 수 있다. 예를 들어, 상기 소스 드라이버는, 로직 로우 레벨을 가지는 상기 구성 업데이트 비트를 수신한 경우, 구성 필드(442)에 기입된 상기 구성 데이터를 처리하지 않고, 로직 하이 레벨을 가지는 상기 구성 업데이트 비트를 수신한 경우, 상기 구성 데이터에 기초하여 설정 값들을 변경할 수 있다. 또한 상기 구성 데이터는 상술한 바와 같이 이미지 데이터가 스크램블링 되었는지 여부를 나타내는 디스크램블링 인에이블 신호(DESEN), 이미지 데이터가 어떻게 스크램블링되었는지 여부를 나타내는 스크램블링 모드 신호(MS) 및 수평 공백 필드(445)에 기입되는 데이터 패턴에 스크램블링 코드가 적용되었음을 나타내는 수평 공백 필드 제어 신호(HPS)가 포함될 수 있다.
픽셀 데이터 필드(443)에는 이미지 데이터가 기입된다. 상기 소스 드라이버는 픽셀 데이터 필드(443)에 기입된 상기 이미지 데이터를 수신하고, 디스플레이 패널에 상기 이미지 데이터에 상응하는 이미지가 표시되도록 상기 디스플레이 패널을 구동할 수 있다. 대기 필드(444)는 상기 소스 드라이버가 상기 이미지 데이터를 수신 및 저장하는 시간을 확보하도록 할당된 구간이다. 예를 들어, 대기 필드(444)는 도 1의 소스 드라이버(130)가 상기 이미지 데이터를 수신하여 데이터 래치부(123)에 저장하는 시간에 상응하는 비트수를 가질 수 있다.
수평 공백 필드(445)는 상기 소스 드라이버가 상기 이미지 데이터에 기초하여 상기 디스플레이 패널을 구동하는 시간을 확보하도록 할당된 구간이다. 예를 들어, 수평 공백 필드(445)는 데이터 래치부(136)에 저장된 이미지 데이터를 아날로그 전압으로 변환하고, 디스플레이 패널(110)에 인가하는 시간에 상응하는 비트수를 가질 수 있다. 수평 공백 필드(445)는 라인 시작 필드(441)와 구분될 수 있도록 일정한 방향을 가지는 에지를 가지거나, 일정한 패턴을 가지는 클록 코드들을 포함할 수 있다.
도 8 내지 도 10은 본 발명의 실시예들에 따른 데이터 패킷을 나타내는 도면들이다.
도 8을 참조하면, 데이터 전송 구간 동안 전송되는 데이터 패킷(440a)은 라인 시작 필드(441a), 구성 필드(442a), 픽셀 데이터 필드(443a), 대기 필드(444a) 및 수평 공백 필드(445a)를 포함한다.
도 8의 데이터 패킷(440a)의 구성 필드(442a)는 픽셀 데이터 필드(443a)에 이미지 데이터(IDTA)가 스크램블러(124)에서 이미지 데이터(IDTA)의 상태에 따라 하나 또는 다중 비트의 스크램블링 코드로 랜덤화되었기 때문에 디스크램블러 인에이블 신호(DSEN)와 스크램블링 모드 신호(SMS)를 포함할 수 있다.
도 9를 참조하면, 데이터 전송 구간 동안 전송되는 데이터 패킷(440b)은 라인 시작 필드(441b), 구성 필드(442b), 픽셀 데이터 필드(443b), 대기 필드(444b) 및 수평 공백 필드(445b)를 포함한다.
도 9의 데이터 패킷(440a)의 구성 필드(442b)는 수평 공백 필드(445b)에 스크램블링코드가 적용된 랜덤 데이터 패턴이 기입되므로 수평 공백 필드 제어 신호(HPS)를 포함할 수 있다.
도 10을 참조하면, 데이터 전송 구간 동안 전송되는 데이터 패킷(440c)은 라인 시작 필드(441c), 구성 필드(442c), 픽셀 데이터 필드(443c), 대기 필드(444c) 및 수평 공백 필드(445c)를 포함한다.
도 10의 데이터 패킷(440c)의 구성 필드(442c)는 픽셀 데이터 필드(443a)에 이미지 데이터(IDTA)가 스크램블러(124)에서 이미지 데이터(IDTA)의 상태에 따라 단일 또는 다중 비트의 스크램블링 코드로 랜덤화되었기 때문에 디스크램블러 인에이블 신호(DSEN)와 스크램블링 모드 신호(SMS)를 포함하고 수평 공백 필드(445c)에 스크램블링 코드가 적용된 랜덤 데이터 패턴이 기입되므로 수평 공백 필드 제어 신호(HPS)를 포함할 수 있다.
도 11 및 도 12는 도 4의 스크램블링부에 포함되는 제1 스크램블러의 구성과 동작을 나타내는 도면이다.
도 11 및 도 12를 참조하면, 제1 스크램블러(124a)는 스크램블링 코드 생성기(1241) 및 복수의 XOR 게이트들(1242, 1243)을 포함할 수 있다.
스크램블링 코드 생성기(1241)는 선형 피드백 쉬프트 레지스터(linear feedback shift register; LFSR)로 구현되어 스크램블링 모드 신호(SMS)에 응답하여 멀티 비트의 스크램블링 코드(S<0>~S<11>) 또는 단일 비트의 스크램블링 코드(S<0>)를 생성할 수 있다. 예를 들어, 스크램블링 모드 신호(SMS)가 제1 로직 레벨(SMS_L)이면 스크램블링 코드 생성기(1241)는 멀티 비트의 스크램블링 코드(S<0>~S<11>)를 생성할 수 있다. 복수의 XOR 게이트들(1242, 1243)은 각각 이미지 데이터의 각 비트(IN<0>~IN<11>)와 멀티 비트의 스크램블링 코드(S<0>~S<11>)의 각 비트를 XOR 연산하여 랜덤화된 데이터(OUT<0~OUT<11>)로 제공할 수 있다. 예를 들어, 스크램블링 모드 신호(SMS)가 제2 로직 레벨(SMS_H)이면 스크램블링 코드 생성기(1241)는 단일 비트의 스크램블링 코드(S<0>)를 생성할 수 있다. 복수의 XOR 게이트들(1242, 1243)은 각각 이미지 데이터의 각 비트(IN<0>~IN<11>)와 단일 비트의 스크램블링 코드(S<0>)의 각 비트를 XOR 연산하여 랜덤화된 데이터(OUT<0~OUT<11>)로 제공할 수 있다.
다른 실시예에서는 이미지 데이터의 상태에 따라 데이터 단위 간격(unit interval; UI) 단위로 스크램블링 코드를 생성하여 이미지 데이터를 랜덤화할 수도 있다. 또한 스크램블링 코드 생성기(1241)는 PN 시퀀스 생성기, CRC 생성기 등에 의하여 구현될 수도 있다.
도 13은 도 4의 스크램블링부에 포함되는 제2 스크램블러를 나타내는 도면이다.
도 13을 참조하면, 제2 스크램블러(124b)는 제어 로직(121)으로부터 제공되는 수평 공백 필드 제어 신호(HPS)에 응답하여 패턴 생성기(122)에서 생성된 클록 패턴(C_PAT)에 스크램블링 코드를 적용하여 수평 공백 필드(445)에 기입될 서로 다른 랜덤 패턴들(HPS_PAT)을 무작위로 생성한다. 이러한 랜덤 패턴(HPS)은 소스 드라이버(133)의 클록 복원부(133)에서 클록 패턴(C_PAT)으로 복원되고 클록 복원부(133)는 클록 패턴(C_PAT)에 기초하여 데이터 변환부(137)가 데이터 래치부(136)로부터 제공된 이미지 데이터에 기초하여 계조 전압을 선택하여 아날로그 신호를 생성하고, 상기 아날로그 신호를 소스 라인(SL)을 통하여 디스플레이 패널(110)에 인가하는 시간동안에 클록 트레이닝을 수행할 수 있다.
도 14 및 도 15는 도 5의 디스크램블러의 구성과 동작을 나타내는 도면이다.
도 14 및 도 15를 참조하면, 디스크램블러(135)는 스크램블링 코드 생성기(1351) 및 복수의 XOR 게이트들(1352, 1353)을 포함할 수 있다.
스스크램블링 코드 생성기(1351)는 선형 피드백 쉬프트 레지스터(linear feedback shift register; LFSR)로 구현되어 스크램블링 모드 신호(SMS)에 응답하여 멀티 비트의 스크램블링 코드(S<0>~S<11>) 또는 단일 비트의 스크램블링 코드(S<0>)를 생성할 수 있다. 예를 들어, 스크램블링 모드 신호(SMS)가 제1 로직 레벨(SMS_L)이면 스크램블링 코드 생성기(1351)는 멀티 비트의 스크램블링 코드(S<0>~S<11>)를 생성할 수 있다. 복수의 XOR 게이트들(1352, 1353)은 각각 랜덤화된 데이터(OUT<0~OUT<11>)의 각 비트와 멀티 비트의 스크램블링 코드(S<0>~S<11>)의 각 비트를 XOR 연산하여 이미지 데이터의 각 비트(IN<0>~IN<11>)를 제공할 수 있다. 예를 들어, 스크램블링 모드 신호(SMS)가 제2 로직 레벨(SMS_H)이면 스크램블링 코드 생성기(1351)는 단일 비트의 스크램블링 코드(S<0>)를 생성할 수 있다. 복수의 XOR 게이트들(1352, 1353)은 각각 랜덤화된 데이터(OUT<0~OUT<11>)의 각 비트와 와 단일 비트의 스크램블링 코드(S<0>)의 각 비트를 XOR 연산하여 이미지 데이터의 각 비트(IN<0>~IN<11>)를 제공할 수 있다.
도 16은 도 4의 패턴 생성기에서 생성되는 클록 패턴과 도 13의 제2 스크램블러에서 생성되는 랜덤 데이터 패턴들을 나타낸다.
도 17은 도 13의 제2 스크램블러에서 출력되는 랜덤 데이터 패턴들의 순서를 나타내는 상태도이다.
도 16 및 도 17을 참조하면, 도 13의 제2 스크램블러(124b)는 클럭 패턴(C_PAT)을 수신하여 스크램블링한 후 랜덤 패턴들(HPS_PAT#1, HPS_PAT#2, HPS_PAT#3, HPS_PAT#4)을 생성하고, 생성된 랜덤 패턴들(HPS_PAT#1, HPS_PAT#2, HPS_PAT#3, HPS_PAT#4)은 도 17의 상태도에 따르는 순서대로 수평 공백 필드에 기입되어 소스 드라이버(130)로 전송될 수 있다.
도 18은 수평 공백 필드에 클록 패턴이 기입되어 전송되는 경우와 랜덤 데이터 패턴이 기입되어 전송되는 경우 채널에서 측정되는 EMI 레벨을 나타낸다.
도 18을 참조하면, 정해진 패턴을 가진 클록 패턴(C_PAT)이 수평 공백 필드(445)에 기입되어 소스 드라이버(130)에 전송되는 경우에 비하여 랜덤 패턴들(HPS_PAT#1, HPS_PAT#2, HPS_PAT#3, HPS_PAT#4)이 기입되어 소스 드라이버(130)에 전송되는 경우가 채널(CH1)에서 발생되는 EMI 레벨이 낮음을 알 수 있다.
도 19는 본 발명의 일 실시예에 따른 데이터 전송 구간에서 제어 신호들을 나타내는 타이밍도이다.
도 4 내지 도 19를 참조하면, 구간(T1) 동안 라인 시작 필드(441a)와 구성 필드(442a)의 전송이 완료되면, 시간(t1)에 픽셀 데이터 필드(443a)의 전송이 시작된다. 이 때, 전송 모드 신호(TMS)는 하이 레벨로 트랜지션되어 멀티플렉서(123)에서는 이미지 데이터(IDTA)를 선택하여 스크램블링 유닛(124)으로 제공한다. 또한 전송 모드 신호(TMS)가 하이 레벨로 트랜지션될 때, 스크램블러 인에이블 신호(SEN)가 하이 레벨이 되어 이미지 데이터(IDTA)를 랜덤화하여 소스 드라이버(130)에 제공한다. 소스 드라이버(130)에서는 디스크램블러 인에이블 신호(DSEN)에 응답하여 타이밍 컨트롤러(120)로부터 전송되는 이미지 데이터를 디랜덤화한다. 시간(t2)에 픽셀 데이터 필드(443a)의 전송이 완료되면, 전송 모드 신호(TMS)는 로우 레벨로 트랜지션되어 멀티플렉서(123)에서는 패턴 생성기(122)에서 생성되는 클록 패턴을 선택하여 스크램블링부(124)로 제공한다. 스크램블링부(124)의 제2 스크램블러(124b)는 하이 레벨로 트랜지션되는 수평 공백 필드 제어 신호(HPS)에 응답하여 클록 패턴에 스크램블링 코드를 적용하여 랜덤 데이터 패턴을 생성한다. 소스 드라이버(130)로 전송된 랜덤 데이터 패턴은 클록 복원부(133)에서 클록 패턴으로 복원되고 클록 복원부(133)는 데이터 변환부(137)가 데이터 래치부(136)로부터 제공된 이미지 데이터에 기초하여 계조 전압을 선택하여 아날로그 신호를 생성하고, 상기 아날로그 신호를 소스 라인(SL)을 통하여 디스플레이 패널(110)에 인가하는 시간동안에 클록 트레이닝을 수행할 수 있다.
도 20은 도 1의 디스플레이 장치의 디스플레이 데이터 전송 방법을 나타내는 순서도이다.
도 1, 도 4 내지 도 10을 참조하면, 초기화 구간 동안, 타이밍 컨트롤러(120)는 클록 복원부(133)가 락 상태가 되도록 소스 드라이버들(130, 140, 150)에 클록 트레이닝 신호를 전송한다(단계 S510). 예를 들어, 타이밍 컨트롤러(120)는, 전원이 켜졌을 때 또는 소스 드라이버들(130, 140, 150)에서 소프트 페일이 발생하였을 때, 소스 드라이버들(130, 140, 150)에 클록 트레이닝 신호를 전송할 수 있다. 소스 드라이버들(130, 140, 150)은 상기 클록 트레이닝 신호에 응답하여 안정화될 수 있다. 예를 들어, 클록 복원부(133)는 상기 클록 트레이닝 신호에 기초하여 락되고, 소스 드라이버들(130, 140, 150)의 설정 값들이 초기화될 수 있다.
데이터 전송 구간 동안, 타이밍 컨트롤러(120)는 이미지 프레임의 라인들에 각각 상응하는 데이터 패킷들을 전송한다(단계 S520). 상기 데이터 패킷들은 클록 코드가 주기적으로 부가된 데이터 비트들을 포함할 수 있다. 클록 복원부(133)는 상기 클록 코드와 상기 클록 코드에 인접한 데이터 비트 사이의 에지를 검출하여 복원 클록 신호를 생성할 수 있다. 소스 드라이버들(130, 140, 150)은 상기 복원 클록 신호에 기초하여 상기 데이터 비트들을 샘플링하고, 상기 샘플링된 데이터 비트들에 기초하여 디스플레이 패널(110)을 구동할 수 있다. 상술한 바와 같이 데이터 전송 구간 동안, 타이밍 컨트롤러(120)는 픽셀 데이터 필드(443)에 기입되는 이미지 데이터를 스크램블링하고 이를 나타내는 제어 신호들(DESN, SMS)을 구성 필드(442)에 포함시켜 소스 드라이버(130)에 전송할 수 있다. 또한 데이터 전송 구간 동안, 타이밍 컨트롤러(120)는 클럭 패턴을 스크램블링하여 랜덤 데이터 패턴을 수평 공백 필드(445)에 기입하고 이를 나타내는 제어 신호(HPS)를 구성 필드(442)에 포함시켜 소스 드라이버(130)에 전송할 수 있다.
수직 블랭크 구간 동안, 타이밍 컨트롤러(120)는 소스 드라이버들(130, 140, 150)에 변조 클록 신호를 전송한다(단계 S530). 상기 변조 클록 신호는 상기 클록 트레이닝 신호의 상승 에지 또는 하강 에지 중 적어도 하나의 에지의 위치를 조절하여 생성될 수 있다. 예를 들어, 상기 변조 클록 신호는 상기 클록 트레이닝 신호의 상승 에지를 변조하여 생성되거나, 상기 클록 트레이닝 신호의 하강 에지를 변조하여 생성되거나, 상기 클록 트레이닝 신호의 상승 에지 및 하강 에지를 변조하여 생성될 수 있다. 일 실시예에서, 타이밍 컨트롤러(120)는, 수직 블랭크 구간 중 상기 데이터 전송 구간 직전의 마지막 일정 시간 동안, 상기 클록 트레이닝 신호를 변조하지 않고, 상기 클록 트레이닝 신호와 실질적으로 동일한 클록 신호를 전송할 수 있다.
데이터 패킷 전송 및 변조 클록 신호 전송은 매 이미지 프레임마다 반복적으로 수행될 수 있다. 상기 데이터 패킷 전송 또는 상기 변조 클록 신호 전송 도중 소스 드라이버들(130, 140, 150)에서 소프트 페일이 발생하면, 제1 내지 제n 소스 드라이버들(120a, 120b, 120n)은 타이밍 컨트롤러(120)에 소프트 페일 정보를 제공할 수 있다. 타이밍 컨트롤러(120)가 소스 드라이버들(130, 140, 150)로부터 소프트 페일이 발생하였음을 나타내는 소프트 페일 정보를 수신하면, 소스 드라이버들(130, 140, 150) 모두에 또는 소스 드라이버들(130, 140, 150) 중 소프트 페일이 발생한 소스 드라이버에 상기 클록 트레이닝 신호를 다시 전송할 수 있다.
도 21은 본 발명의 일 실시예에 따른 도 20의 데이터 패킷들을 전송하는 단계를 보다 상세히 나타내는 흐름도이다.
도 1 내지 도 21을 참조하면, 먼저 데이터 전송 구간 동안에 타이밍 컨트롤러(120)가 이미지 프레임의 각 라인의 시작을 나타내는 라인 시작 필드(441a)를 소스 드라이버(130)에 전송한다(S521). 라인 시작 필드(441)의 전송이 완료되면, 타이밍 컨트롤러(120)는 소스 드라이버(130)에 소스 드라이버(130)를 제어하기 위한 구성 데이터가 기입된 구성 필드(442a)를 전송한다(S522). 구성 필드(442a)에 기입되는 구성 데이터는 픽셀 데이터 필드(443a)에 기입되는 이미지 데이터가 단일 비트 또는 멀티 비트의 스크램블링 코드로 랜덤화 되었는지를 나타내는 스크램블링 모드 신호(SMS) 및 랜덤화된 이미지 데이터를 디랜덤화하기 위한 디스크램블링 인에이블 신호(DSEN)를 포함할 수 있다. 또한 구성 필드(442a)에 기입되는 구성 데이터는 수평 공백 필드(445b)에 기입되는 데이터 패턴이 스크램블링 되었음을 나타내는 수평 공백 필드 제어 신호(HPS)를 포함할 수 있다.
구성 필드(442a)의 전송이 완료된 후, 타이밍 컨트롤러(120)는 소스 드라이버(130)에 스크램블링된 이미지 데이터가 기입된 픽셀 데이터 필드(443a)를 전송할 수 있다(S523). 상술한 바와 같이 스크램블링된 이미지 데이터는 이미지 데이터의 상태에 따라서 멀티 비트의 스크램블링 코드 또는 단일 비트의 스크램블링 코드를 이용하여 랜덤화될 수 있다. 구성 필드(443a)의 완료된 후 타이밍 컨트롤러(120)는 소스 드라이버(130)에 이미지 데이터를 수신 및 저장하는 시간을 확보하기 위한 대기 필드(444a)를 전송할 수 있다(S524). 랜덤화된 이미지 데이터를 수신한 소스 드라이버(130)는 이미지 데이터의 상태에 기초한 스크램블링 모드로 랜덤화된 이미지 데이터를 디랜덤화할 수 있다. 대기 필드(444a)의 전송이 완료된 후, 타이밍 컨트롤러(120)는 소스 드라이버(130)에 상기 이미지 데이터에 기초하여 디스플레이 패널(110)을 구동하는 시간을 확보하기 위한 수평 공백 필드(445a)를 전송한다(S525). 실시예에 있어서, 수평 공백 필드(445a)에는 도 13의 클럭 패턴(C_PAT) 또는 클럭 패턴(C_PAT)에 스크램블링 코드가 적용된 랜덤 패턴들(HPS_PAT#1, HPS_PAT#2, HPS_PAT#3, HPS_PAT#4) 중 하나가 기입되어 소스 드라이버(130)에 전송될 수 있다.
도 22는 도 1의 디스플레이 장치를 포함하는 디스플레이 시스템을 나타내는 블록도이다.
도 22를 참조하면, 디스플레이 시스템(600)은 그래픽 컨트롤러(610)와 디스플레이 장치(620)를 포함할 수 있다. 그래픽 컨트롤러(610)는 이미지 데이터 및 수직 동기 신호(Vsync), 수평 동기 신호(Hsync) 및 데이터 인에이블 신호(DE)로 구성되는 제어 신호들을 포함하는 RGB 인터페이스 신호들(RGB_IF)을 디스플레이 장치(620)에 제공할 수 있다. 디스플레이 장치(620) 복수의 게이트 라인들 및 복수의 데이터 라인들에 연결되는 복수의 화소들을 포함하는 디스플레이 패널(PANEL)(110) 및 디스플레이 패널(110)을 구동하기 위한 디스플레이 구동 회로(100)를 포함한다. 구동 회로(100)는 도 1의 타이밍 컨트롤러(110)와 소스 드라이버들(130, 140, 150)을 포함한다. 도 1 내지 도 19를 참조하여 설명한 바와 같이, 디스플레이 구동 회로(100)의 타이밍 컨트롤러(120)는 데이터 전송 구간 동안에 이미지 데이터를 이미지 데이터의 데이터 상태에 따른 스크램블링 모드로 랜덤화하고, 클록 패턴을 랜덤 데이터 패턴으로 스크램블링하여 소스 드라이버들(130, 140, 150)로 전송하여 채널들(CH1, CH2, CH3)에서 발생하는 EMI를 감소시킬 수 있다.
도 23은 도 1의 디스플레이 장치를 포함하는 전자 기기를 나타내는 블록도이다.
도 23을 참조하면, 전자 기기(700)는 프로세서(PROCESSOR, 710), 메모리 장치(MEMORY, 720), 입출력 장치(I/O, 730) 및 표시 장치(DISPLAY, 740)를 포함할 수 있다.
프로세서(710)는 특정 계산들 또는 태스크(task)들을 수행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(710)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(710)는 버스(701)를 통하여 메모리 장치(720)에 연결될 수 있다. 예를 들어, 메모리 장치(720)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 등과 같은 휘발성 메모리 장치 및 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 및 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치를 포함할 수 있다. 메모리 장치(720)는 프로세서(710)에 의해 실행되는 소프트웨어를 저장할 수 있다. 입출력 장치(730)는 버스(701)에 연결되며 키보드 또는 마우스와 같은 입력 수단 및 프린터와 같은 출력 수단을 포함할 수 있다. 프로세서(710)는 입출력 장치(730)의 동작을 제어할 수 있다.
디스플레이 장치(740)는 버스(701)를 통해 프로세서(710)와 연결된다. 상기 설명한 바와 같이, 디스플레이 장치(740) 복수의 게이트 라인들 및 복수의 데이터 라인들에 연결되는 복수의 화소들을 포함하는 디스플레이 패널(PANEL)(110) 및 디스플레이 패널(110)을 구동하기 위한 디스플레이 구동 회로(100)를 포함한다. 구동 회로(100)는 도 1의 타이밍 컨트롤러(110)와 소스 드라이버들(130, 140, 150)을 포함한다. 도 1 내지 도 19를 참조하여 설명한 바와 같이, 디스플레이 구동 회로(100)의 타이밍 컨트롤러(120)는 데이터 전송 구간 동안에 이미지 데이터를 이미지 데이터의 데이터 상태에 따른 스크램블링 모드로 랜덤화하고, 클록 패턴을 랜덤 데이터 패턴으로 스크램블링하여 소스 드라이버들(130, 140, 150)로 전송하여 채널들(CH1, CH2, CH3)에서 발생하는 EMI를 감소시킬 수 있다.
전자 기기(700)는 표시 장치(740)를 통해 사용자에게 화상을 제공하는 휴대폰, 스마트폰, 텔레비전, PDA(Personal Digital Assistant), MP3 플레이어, 노트북 컴퓨터, 데스크 톱 컴퓨터, 디지털 카메라 등을 포함하는 임의의 전자 장치일 수 있다.
이와 같이 본 발명의 실시예들에 따른 디스플레이 구동 회로 및 디스플레이 구동 회로의 데이터 전송 방법에서는 데이터 패킷 전송 구간 동안에 이미지 데이터를 이미지 데이터의 데이터 상태에 따른 스크램블링 모드로 랜덤화하고, 클록 패턴을 랜덤 데이터 패턴으로 스크램블링하여 소스 드라이버들로 전송하여 채널들에서 발생하는 EMI를 감소시킬 수 있다.
본 발명의 실시예들은 디스플레이 장치가 요구되는 분야에 폭넓게 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 디스플레이 패널의 소스 라인들을 구동하는 소스 드라이버; 및
    상기 소스 드라이버로 이미지 데이터를 전송하고, 상기 전송된 이미지 데이터가 상기 디스플레이 패널을 통해 디스플레이 되도록 상기 소스 드라이버를 제어하는 타이밍 컨트롤러를 포함하고,
    상기 타이밍 컨트롤러는 상기 이미지 데이터가 기입된 픽셀 데이터 필드를 포함하는 데이터 패킷들을 상기 소스 드라이버로 전송할 때, 상기 이미지 데이터의 상태에 기초한 스크램블링 모드로 상기 이미지 데이터를 랜덤화하는 디스플레이 구동 회로.
  2. 제1항에 있어서,
    상기 소스 드라이버는 상기 이미지 데이터를 스크램블링하는 스크램블러를 포함하고,
    상기 스크램블러는 상기 이미지 데이터의 상태에 기초하여 단일 비트의 스트램블링 코드 또는 멀티 비트의 스크램블링 코드를 생성하여 상기 이미지 데이터를 랜덤화하는 것을 특징으로 하는 디스플레이 구동 회로.
  3. 제2항에 있어서,
    상기 소스 드라이버는 상기 전송된 이미지 데이터를 디랜덤화하는 디스크램블러를 포함하고,
    상기 이미지 데이터가 상기 단일 비트의 스크램블링 코드 또는 멀티 비트의 스크램블링 코드로 램던화되었는지 여부를 나타내는 스크램블링 모드 신호와 상기 디스크램블러를 활성화하기 위한 디스크램블러 인에이블 신호를 상기 타이밍 컨트롤러로부터 수신하여 상기 전송된 이미지 데이터를 디랜덤화하고,
    상기 디스크램블러 인에이블 신호와 상기 스크램블링 모드 신호는 상기 데이터 패킷에 포함되며, 상기 소스 드라이버를 제어하기 위한 구성 필드에 기입되어 상기 타이밍 컨트롤러로부터 상기 소스 드라이버로 전송되는 것을 특징으로 하는 디스플레이 구동 회로.
  4. 제1항에 있어서,
    상기 타이밍 컨트롤러는 상기 소스 드라이버가 상기 이미지 데이터에 기초하여 상기 디스플레이 패널을 구동하는 시간을 확보하기 위한 수평 공백 필드를 상기 소스 드라이버에 전송할 때, 클록 패턴에 스크램블링 코드를 적용한 랜덤 데이터 패턴을 상기 수평 공백 필드에 기입하여 상기 소스 드라이버에 전송하는 것을 특징으로 하는 디스플레이 구동 회로.
  5. 제4항에 있어서,
    상기 타이밍 컨트롤러는 상기 클록 패턴을 생성하는 패턴 생성기; 및
    상기 클록 패턴에 기초하여 상기 랜덤 데이터 패턴을 생성하는 스크램블러를 포함하는 것을 특징으로 하는 디스플레이 구동 회로.
  6. 제5항에 있어서,
    상기 소스 드라이버는 상기 수평 공백 필드에 기입되는 데이터 패턴에 상기 스크램블링 코드가 적용되었음을 나타내는 수평 공백 필드 제어 신호를 상기 타이밍 컨트롤러로부터 수신하고 상기 랜덤화된 데이터 패턴을 디랜덤화하는 것을 특징으로 하는 디스플레이 구동 회로.
  7. 타이밍 컨트롤러로부터 소스 드라이버를 제어하기 위한 구성 데이터가 기입되는 구성 필드를 상기 소스 드라이버에 전송하는 단계;
    상기 타이밍 컨트롤러로부터 이미지 데이터가 기입된 픽셀 데이터 필드를 상기 소스 드라이버에 전송하는 단계;
    상기 타이밍 컨트롤러로부터 상기 이미지 데이터를 수신 및 저장하는 시간을 확보하기 위한 대기 필드를 상기 소스 드라이버에 전송하는 단계; 및
    상기 타이밍 컨트롤러로부터 상기 이미지 데이터에 기초하여 디스플레이 패널을 구동하는 시간을 확보하기 위한 수평 공백 필드를 상기 소스 드라이버에 전송하는 단계를 포함하고,
    상기 타이밍 컨트롤러는 상기 이미지 데이터의 상태에 기초한 스크램블링 모드로 상기 이미지 데이터를 스크램블링한 후 상기 소스 드라이버로 전송하는 디스플레이 구동 회로의 데이터 전송 방법.
  8. 제7항에 있어서,
    상기 소스 드라이버가 상기 스크램블링된 이미지 데이터를 디스크램블링하는 단계를 더 포함하고,
    상기 타이밍 컨트롤러는 상기 이미지 데이터의 상태에 기초하여 단일 비트의 스크램블링 코드 또는 멀티 비트의 스크램블링 코드를 생성하여 상기 이미지 데이터를 랜덤화하는 것을 특징으로 하는 디스플레이 구동 회로의 데이터 전송 방법.
  9. 제8항에 있어서,
    상기 타이밍 컨트롤러는 상기 이미지 데이터가 상기 단일 비트의 스크램블링 코드 또는 멀티 비트의 스크램블링 코드로 랜덤화되었는지 여부를 나타내는 스크램블링 모드 신호를 상기 구성 필드에 포함시켜 상기 소스 드라이버에 전송하고,
    상기 소스 드라이버는 상기 스크램블링 모드 신호에 응답하여 상기 전송된 이미지 데이터를 디랜덤화하는 것을 특징으로 하는 디스플레이 구동 회로의 데이터 전송 방법.
  10. 제8항에 있어서,
    상기 타이밍 컨트롤러는 상기 수평 공백 필드를 상기 소스 드라이버로 전송할 때, 클럭 패턴에 스크램블링 코드를 적용한 랜덤 데이터 패턴을 상기 수평 공백 필드에 기입하여 상기 소스 드라이버에 전송하고,
    상기 수평 공백 필드에 기입되는 랜덤 데이터 패턴은 상기 클럭 패턴에 상기 스크램블링 코드를 적용하여 생성된 복수의 랜덤 패턴들 중 하나인 것을 특징으로 하는 디스플레이 구동 회로의 데이터 전송 방법.
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