CN106935176B - 显示装置、源驱动集成电路、定时控制器及其驱动方法 - Google Patents

显示装置、源驱动集成电路、定时控制器及其驱动方法 Download PDF

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Abstract

提供了一种显示装置、源驱动集成电路、定时控制器及其驱动方法。显示装置的各源驱动集成电路(IC)包括：第一随机信号生成器，其被配置为生成第一随机信号；延迟单元，该延迟单元被配置为通过响应于第一随机信号随机地延迟源输出使能(SOE)信号来生成第一源输出使能(SOE)信号和第二源输出使能(SOE)信号；第一输出组，该第一输出组被配置为响应于第一内部SOE信号在第一定时处输出数据电压；以及第二输出组，该第二输出组被配置为响应于第二内部SOE信号来在第二定时处输出数据电压。本公开利用随机信号生成器在源驱动IC内或在源驱动IC之间在时间和空间上随机地分散SOE信号的定时，从而使峰值电流最小化。

Description

显示装置、源驱动集成电路、定时控制器及其驱动方法
技术领域
本公开涉及显示装置及其驱动方法。
背景技术
存在包括液晶显示器(LCD)装置和有机发光二极管(OLED)装置的各种平板显示装置。LCD通过根据数据电压来控制施加到液体分子的电场来显示图像。在有源矩阵显示装置中，各个像素包括形成在其中的薄膜晶体管(TFT)。
有源矩阵OLED装置利用有机发光二极管(OLED)并且因此展示了快的响应速度、大的辉度和宽的视角。各个OLED包括形成在阳极与阴极之间的有机化合物层。有机化合物层由空穴注入层(HIL)、空穴传输层(HTL)、发射层(EML)、电子传输层(ETL)以及电子注入层(EIL)组成。一旦向阳极和阴极施加驱动电压，通过HTL的空穴和通过ETL的电子移动到EML，并且因此，EML相应地生成可见光。
这种显示装置包括用于向数据线供应数据电压的多个源驱动集成电路(IC)、用于向显示面板的选通线(或扫描线)依次供应选通脉冲(或扫描脉冲)的多个选通驱动IC以及用于控制驱动IC的定时控制器。
通过诸如最小低压差分信号(LVDS)接口的接口，定时控制器给源驱动IC供应数字视频数据、用于对数字视频数据进行采样的时钟以及用于控制源驱动IC的操作的控制信号。源驱动IC将从定时控制器接收到的数字视频数据转换为模拟数据电压，并且将该模拟数据电压供应到数据线。
在定时控制器和源驱动IC经由最小LVDS接口按照多支路方式连接的情况下，需要各种且多条线：例如，R数据传输线、G数据传输线、B数据传输线，并且用于控制源驱动IC的控制线在控制器与源驱动IC之间是必要的。在RGB数据经由最小LVDS接口的发送的情况下，RGB数字视频数据和时钟利用差分信号对单独地发送。在这种情况下，对于奇数数据和偶数数据的同时传输，需要定时控制器与源驱动IC之间的至少十四条线以便发送RGB数据。如果RGB数据是10个比特，则需要十八条线。因此，多条线必须形成在安装在定时控制器与源驱动IC之间的源印刷电路板(PCB)上，并且因此这是减小源PCB的宽度的挑战。
本申请的申请人已经在韩国专利申请No.10-2008-0127458(2008年12月15日)、美国专利No.12/543,996(2009年8月19日)、韩国专利申请No.10-2008-0127456(2008年12月15日)、美国专利申请No.12/461,652(2009年8月19日)、韩国专利申请No.10-2008-0132466(2008年12月23日)和美国专利申请No.12/537,341(2009年8月7日)中提出了新的信号传输协议(在下文中，称为“嵌入式面板接口(EPI)协议”)。EPI协议用于按照点到点方式来连接定时控制器和源驱动ID，以便使定时控制器与源驱动IC之间必需的线的数量最小化并且使信号传输稳定。
EPI协议满足如下的接口要求(1)至(3)。
(1)定时控制器的发送端和源驱动IC的接收端不共享线并且代替地绕过按照点到点方式连接定时控制器的发送端和源驱动IC的接收端的数据线对。
(2)定时控制器和源驱动IC不使用附加的时钟线对来连接。定时控制器通过数据线对来向源驱动IC发送时钟信号、视频数据和控制数据。
(3)用于时钟和数据恢复(CDR)的时钟恢复电路被嵌入在源驱动IC中的每一个中。为了锁存时钟恢复电路的输出相位和频率，定时控制器向源驱动IC发送时钟训练图案信号(或前导码)。当时钟训练图案信号和时钟信号通过数据线对输入时，嵌入在源驱动IC中的每一个中的时钟恢复电路恢复时钟信号以生成内部时钟。
如果内部时钟的相位和频率被锁存，则源驱动IC以指示输出稳定性的状态的高逻辑电平向定时控制器输入时钟信号LOCK。时钟信号LOCK沿着连接定时控制器和最后的源驱动IC的时钟反馈线被输入到定时控制器。
根据EPI协议，如上所述，定时控制器在发送控制数据和输入图像的视频数据之前向源驱动IC发送时钟训练图案信号。嵌入在源驱动IC中的每一个中的时钟恢复电路通过参照时钟训练图案信号来输出内部时钟并且然后恢复时钟来执行时钟训练操作。如果内部时钟的相位和频率被稳定地固定，则时钟恢复电路建立与定时控制器的数据链路。响应于从最后的源驱动IC接收到的时钟信号，控制器开始向源驱动IC发送控制数据和视频数据。
因为显示面板具有高的分辨率和大的屏幕，所以LCD以高的速度来处理大量的数据并且数据业务负载增加。如果当数据业务负载已经增加时源驱动IC同时输出数据电压，则可能导致宽带中的电磁干扰(EMI)的噪声的增加。为了减少EMI，可以应用被用来使源输出使能(SOE)信号的定时分开的SOE划分方案。在SOE划分方案中，源驱动IC的输出定时沿着时间轴被分散以减小源驱动IC的峰值电流。SOE划分方案致使各个SOE信号的延迟时间不同，SOE信号用于控制源驱动IC的输出定时。SOE划分方案被公开在韩国专利申请No.10-2010-0073739(2010年7月1日)和韩国专利No.10-0880222(2009年1月16日)中，这两件专利由本申请的申请人发明。
常规的SOE划分方案必须按照预定的时间间隔来调节SOE信号的定时。随着常规的SOE划分方案按照预定的时间间隔来划分SOE信号的定时，减小峰值电流的效果被限制。另外，随着常规的SOE划分方案按照预定的时间间隔来划分SOE信号的定时，源驱动IC中或源驱动IC之间的SOE信号的定时可以被周期性重叠。随着常规的SOE划分方案使源驱动IC或源驱动IC之间的SOE信号的定时重叠，存在峰值电流的累积值。峰值电流的累积值难以预期，因为传播延迟根据显示面板的大小和分辨率而不同。即使当使用相同的IC芯片时，不同级别的EMI也被形成在每个显示面板模型中。因此，常规的SOE划分方案在减小EMI中有限制。
发明内容
本公开提供了一种使得能够使源驱动集成电路(IC)的电磁接口(EMI)最小化的显示装置以及一种该显示装置的驱动方法。
根据本公开的显示装置包括：显示面板，在该显示面板中数据线和选通线彼此交叉并且像素按照矩阵来布置；第一源驱动集成电路(IC)和第二源驱动集成电路(IC)，该第一源驱动集成电路(IC)和第二源驱动集成电路(IC)被配置为响应于源输出使能(SOE)信号来向所述显示面板的所述数据线供应数据电压；以及定时控制器，该定时控制器被配置为向所述源驱动IC发送输入图像的数据和所述SOE信号。
所述源驱动IC中的每一个可以包括：第一随机信号生成器，该第一随机信号生成器被配置为生成第一随机信号；延迟单元，该延迟单元被配置为响应于所述第一随机信号随机地延迟所述SOE信号以生成第一内部SOE信号和第二内部SOE信号；第一输出组，该第一输出组被配置为响应于所述第一内部SOE信号在第一定时处输出所述数据电压；以及第二输出组，该第二输出组被配置为响应于所述第二内部SOE信号来在第二定时处输出所述数据电压。
所述定时控制器可以包括：随机信号生成器，该随机信号生成器被配置为生成第二随机信号；以及信号生成器，该信号生成器被配置为响应于所述第二随机信号随机地延迟基准源输出信号以生成用于控制所述第一源驱动IC的输出定时的第一SOE信号和用于控制所述第二源驱动IC的输出定时的第二SOE信号。
所述第一随机信号生成器和所述第二随机信号生成器中的至少一个可以包括线性反馈移位寄存器(LFSR)。
所述延迟单元和所述信号生成器中的至少一个可以包括：复用器，该复用器被配置为响应于所述LFSR的输出信号，选择相位被依次延迟的时钟中的任一个；以及触发器，该触发器被配置为响应于从所述复用器接收到的时钟输出锁存的输入数据以输出所述第一内部SOE信号和第二内部SOE信号。
所述显示装置还可以包括布置在所述随机信号生成器与所述复用器之间的开关阵列。所述开关阵列可以周期性地或随机地改变所述第一随机信号生成器与所述复用器之间的信号传输路径。
所述显示装置的源驱动IC包括：随机信号生成器，该随机信号生成器被配置为生成随机信号；延迟单元，该延迟单元被配置为响应于所述随机信号随机地延迟源输出使能(SOE)信号以生成第一内部SOE信号和第二内部SOE信号；第一输出组，该第一输出组被配置为响应于所述第一内部SOE信号在第一定时处输出数据电压；以及第二输出组，该第二输出组被配置为响应于所述第二内部SOE信号在第二定处输出数据电压。
一种显示装置的定时控制器包括：随机信号生成器，该随机信号生成器被配置为生成随机信号；以及信号生成器，该信号生成器被配置为响应于所述随机信号随机地延迟基准源输出信号以生成用于控制所述第一源驱动集成电路(IC)的输出定时的第一源输出使能(SOE)信号和用于控制所述第二源驱动IC的输出定时的第二SOE信号。
所述显示装置的驱动方法包括以下步骤：生成第一随机信号；响应于所述第一随机信号，随机地延迟源输出使能(SOE)信号以生成第一内部SOE信号和第二内部SOE信号；以及响应于所述第一内部SOE信号来控制第一源驱动集成电路(IC)内的第一输出组的输出定时，并且响应于所述第二内部SOE信号来控制所述第一源驱动IC内的第二输出组的输出定时。
附图说明
附图被包括以提供对本发明的进一步理解，并且被并入本说明书并构成本说明书的一部分，附图例示了本发明的实施方式，并且与本说明书一起用来说明本发明的原理。附图中：
图1是例示了根据本公开的实施方式的其输出定时依照源输出使能(SOE)信号在源驱动集成电路(IC)中被分散的输出组的图；
图2是例示了图1中所示的源驱动IC的细节的图；
图3是例示了被分散在图1中所示的源驱动IC的输出组的峰值电流的图；
图4是例示了被分别输入到源驱动IC的SOE信号的图；
图5是例示了图4中所示的SOE信号的波形图；
图6和图7是例示了随机信号生成器的示例的图；
图8和图9是例示了随机信号生成器和SOE延迟单元的细节的图；
图10是例示了发送到嵌入式面板接口(EPI)的控制数据被用来不同地控制SOE信号的起始定时的示例的图；
图11和图12是例示了本公开被与比较例相比较的模拟结果的图；
图13是例示了根据本公开的实施方式的显示装置的图；
图14是例示了被示出在图13中的源驱动器IC的定时控制器以及时钟和数据恢复(CDR)电路的图；
图15是例示了被示出在图13中的定时控制器与源驱动IC之间的信号传输的EPI协议的波形图；
图16是例示了EPI协议中的一个数据分组长度的示例的图；
图17是例示了在水平空白周期(HB)中发送的EPI信号的波形图；以及
图18是例示了由CDR电路恢复的内部时钟的波形图。
具体实施方式
在下文中，参照附图对本公开的实施方式进行详细的描述。另外，为了增加的清楚性和简明，可以省略对公知功能和结构的描述。
根据本公开的显示装置可以由包括源驱动集成电路(IC)的显示装置来实现。这种显示装置可以是例如诸如液晶显示器(LCD)和有机发光二极管(OLED)显示装置的平板显示装置。
参照图1和图2，根据本公开的SIC1至SIC3当中的各个源驱动IC包括串行至并行转换器S2P、随机信号生成器RD、源输出使能信号(SOE)延迟单元SPL和多个输出组G1至G8。
源驱动IC SIC1至SIC3中的每一个基于从定时控制器TCON接收到的输入数据来恢复SOE信号，依照来自随机信号生成器RD的输出信号来随机地延迟SOE信号，并且将经延迟的SOE信号分散到多个输出组。定时控制器TCON可以经由嵌入式面板接口(EPI)向源驱动ICSIC1至SIC3发送时钟、输入图像的数据和控制数据，但是本公开的方面不限于此。
串行至并行转换器S2P包括被例示在图14中的CDR电路26和采样电路27。CDR电路26将接收到的时钟比特输入到时钟恢复电路以恢复要被切换到时钟比特的内部时钟。时钟恢复电路使用相位锁相环(PLL)或延迟锁相环(DLL)来输出内部时钟。串行至并行转换器S2P依照内部时钟的定时来对输入图像的视频数据比特进行采样，并且将采样的RGB比特输出到并行数据中。另外，串行至并行转换器S2P依照内部时钟的定时来对控制数据比特进行采样，并且从控制数据恢复SOE。
随机信号生成器RD生成不规则地改变的随机信号。随机信号生成器RD可以使用诸如熟知的随机数生成器的随机生成电路。另外，随机信号生成器RD可以使用线性反馈移位寄存器(LFSR)来实现。
SOE延迟单元SPL响应于来自随机信号生成器RD的随机信号来延迟SOE信号，以便随机地调节被用来延迟输出组G1至G8的输出定时的信号SOE(1)至SOE(4)的延迟定时。从SOE延迟单元SPL输出的信号SOE(1)至SOE(4)被分散在多个输出组。例如，信号SOE(1)被供应到第一输出组G1，信号SOE(2)被供应到第二输出组G2，信号SOE(3)被供应到第三输出组G3，并且信号SOE(4)被供应到第四输出组G4。
输出组G1至G8分别响应于来自SOE延迟单元SPL的信号SOE(1)至SOE(4)来输出数据电压。因为信号SOE(1)至SOE(4)被随机地延迟，所以从输出组G1至G8输出的数据电压的输出定时沿着时间轴被不规则地分散。
输出组G1至G8中的每一个包括移位寄存器SR、第一锁存阵列LAT1、第二锁存阵列LAT2、电平移位器LS和数字至模拟转换器DAC。移位寄存器SR对恢复的时钟进行移位。当超过第一锁存阵列LAT1的锁存数量的数据被供应时，移位寄存器SR将承载信号传输到下一个输出组的移位寄存器SR。第一锁存阵列LAT1响应于从移位寄存器SR依次接收到的内部时钟信号来对输入图像的数字视频数据进行采样和锁存，并且然后同时输出结果得到的数据。第二锁存阵列LAT2对从第一锁存阵列LAT1接收到的数据进行锁存，使经锁存的数据与SOE(1)至SOE(4)的上升沿同步，并且输出结果得到的数据。输出组G1至G8的第二锁存阵列LAT2响应于信号SOE(1)至SOE(4)同时输出锁存的数据。
电平移位器LS对从第二锁存阵列LAT2接收到的数据的电压水平进行移位以落入数字至模拟转换器DAC的电压范围内。数字至模拟转换器DAC通过将由电平移位器LS接收到的数据转换为珈玛补偿电压来生成数据电压。从数字至模拟转换器DAC输出的数据电压通过未示出在图中的输出缓冲器被供应到显示面板的数据线。在图2中，OUT(G1)、OUT(G2)、OUT(G3)和OUT(G4)是来自输出组G1至G4的各个输出。
因为信号SOE(1)至SOE(4)被分散在多个输出组并且随机地延迟，所以锁存阵列LAT和输出组的数字至模拟转换器DAC的输出定时在时间和空间上被不规则地分散。因此，在本公开中，如图3中所例示，来自源驱动IC内的输出信道的数据电压的输出定时可以被分散从而减小峰值电流(IC)并且因此减小EMI。另外，锁存阵列LAT和数字至模拟转换器的输出定时被针对在源驱动IC内分割的组而分散以从而减小锁存阵列LAT2和数字至模拟转换器DAC的峰值电流(IC)并且因此减小EMI。信号SOE(1)至SOE(4)中的每一个的延迟的时间在源驱动IC中和在源驱动IC的输出组中在一个帧周期内随机地改变。信号SOE(1)至SOE(4)中的每一个的延迟时间在相同源驱动IC中和在相同的输出组中在各个帧周期(例如，第N帧和(N+1)帧)中改变。因此，数据输出定时在源驱动IC之间和输出组之间在时间和空间上随机地改变，从而使峰值电流(I)最小化。如果源驱动IC SIC1至SIC3从SOE信号的下降沿输出数据电压，则信号SOE(1)至SOE(4)在图3中的箭头的端处下降。
图4是例示了分别输入到源驱动IC SIC1至SICn的SOE信号SOE1至SOEn的图。图5是例示了图4中所示的SOE信号SOE1至SOEn的波形图。
参照图4和图5，定时控制器TCON分别给源驱动IC SIC1至SICn供应SOE信号SOE1至SOEn，并且SOE信号SOE1至SOEn被随机地延迟。
第一源驱动IC SIC1响应于从定时控制器TCON接收到的第一SOE信号SOE1输出数据电压。第二源驱动IC SIC2响应于从定时控制器TCON接收到的第二SOE信号SOE2输出数据电压。第n源驱动IC SICn响应于从定时控制器TCON接收到的第n SOE信号SOEn输出数据电压(n是大于或等于2的整数)。
定时控制器TCON包括随机信号生成器42和SOE生成器44。随机信号生成器42生成第二随机信号。SOE生成器44生成多个SOE信号SOE1至SOEn。SOE信号SOE1至SOEn中的每一个响应于第二随机信号来随机地延迟基准SOE信号，使得多个源驱动IC的输出定时可以被不同地控制。使用随机信号生成器42，定时控制器TCON随机地调节SOE信号SOE1至SOEn的延迟时间以进一步在时间和空间上分散源驱动IC SIC1至SICn之间的峰值电流并且因此还减小EMI。SOE1至SOEn中的每一个的延迟时间在一个帧内被随机地改变。另外，SOE信号SOE1至SOEn的延迟时间在相同的源驱动IC和相同的输出组中在各个帧周期(例如，第N帧和第(N+1)帧)中改变。
图6和图7是例示了随机信号生成器RD的示例的图。
参照图6和图7，随机信号生成器RD可以包括LFSR。LFSR基于使用XOR的线性函数来生成输出。LFSR的初始比特值(种子)在LFSR被重置时被输入。
根据本公开的LFSR包括由依赖地连接的锁存器组成的移位寄存器SR，以及连接在一些锁存器与前端之间的一个或更多个XOR门XOR1、XOR2和XOR3。设置在图6和图7中的表是LFSR的真实表。
XOR门XOR1、XOR2和XOR3对一些锁存器的输出数据执行XOR运算，并且将反馈输入到前端锁存器X1以使得移位寄存器SR能够在每个时钟处接收新的输入。LFSR在每个序列处接收新的输入作为通过XOR门XOR1、XOR2和XOR3输入的反馈。这里，序列可以是一个水平周期1H。一个水平周期1H与数据使能信号DE或水平同步信号Hsync相同，并且与数据被写入到显示面板上的线的像素中的一个扫描周期相同。当LFSR被重置时，初始比特值(种子)被改变并且因此序列被改变。
在LFSR中，XOR门的数量和XOR门与移位寄存器SR之间的关系在源驱动IC SIC1至SICn之间和在源驱动IC的输出组之间是不同的。另外，同时输入到LFSR的初始比特值(种子)可以在源驱动IC SIC1至SICn之间和源驱动IC的输出组之间被不同地设置。
甚至定时控制器TCON内的随机信号生成器RD可以使用LFSR或熟知的随机数生成器。
图8和图9是例示了随机信号生成器RD和SOE延迟单元SPL的细节的图。
参照图8和图9，如上所述，无论什么时候被重置，随机信号生成器RD的LFSR接收新的初始比特值(种子)并且然后在每个序列中输出新的输出。LFSR依照每一个水平周期发生的时钟CLK(1H)来移动到下一个序列。
SOE延迟单元SPL包括复用器MUX和触发器DFF。复用器MUX接收其相位被依次延迟的时钟CDR CLK 0至15，并且根据随机信号生成器RD的输出来从16个时钟CDR CLK 0至15当中选择任一个。时钟CDR CDL 0至15可以是由源驱动IC SIC1至SICn中的CDR电路恢复的内部时钟(见图18)，但是本公开的方面不限于此。随机信号生成器RD的输出比特的数量和时钟CDR CLK 0至15的数量不限于图8和图9中所示的示例。定时控制器TCON的SOE生成器可以具有与SOE延迟单元SPL的配置相似的配置。
复用器MUX的输出时钟定时根据来自随机信号生成器RD的输出被随机地改变。触发器DFF接收SOE信号并且对所接收到的SOE信号进行锁存。然后，当接收到来自复用器MUX的时钟CLK1时，触发器DFF输出经锁存的数据以输出延迟的SOE信号SOE1'和SOE2'。因为输入到触发器DFF的时钟CLK1根据来自随机信号生成器RD的输出被随机地选择，所以SOE信号的延迟时间被随机地改变。
为了进一步增加SOE信号的随机性，开关阵列SWA可以被布置在随机生成器RD与复用器MUX之间。开关阵列SWA可以周期性地或随机地改变随机信号生成器RD与复用器MUX之间的信号传输路径。另外，无论什么时候LFSR被初始化，初始比特值(种子)被改变为增加SOE信号的随机性。
如果EPI被用作接口，则能够通过使用由定时控制器TCON发送到源驱动IC SIC1至SICn中的每一个的控制信号来独立于源驱动IC SIC1至SICn调节SOE信号的延迟时间。定时控制器TCON可以针对各个源驱动IC不同地设置SOE起始信息和SOE宽度信息，并且响应于来自随机信号生成器RD的输出信号随机地改变那些信息。因此，使用EPI和随机信号生成器RD，本公开可以不同地控制被分别供应到源驱动IC SIC1至SICn的SOE信号SOE1至SOEn的起始定时，如图10中所示。在图10中，1P指示一个数据分组的长度。R1、R2...Rn中的每一个指示根据随机信号生成器RD的输出随机地确定的延迟时间。参照图10，SOE脉冲宽度是固定的，但是本公开不仅可以精细地调节SOE信号SOE1至SOEn的起始定时，而且可以精细地调节其脉冲宽度，从而进一步减小峰值电流和EMI。
图11和图12是例示了模拟结果的图，在各个图中本发明和比较例被比较以示出本公开的效果。
在图11和图12的曲线图(a)中，X轴表示源驱动IC的物理位置并且Y轴表示时间轴。曲线图(a)示出了SOE信号的延迟定时。在曲线图(a)中，三角形的两个基顶点之间的距离是源驱动IC的距离。“仅在芯片内划分”是SOE信号通过采用常规的SOE划分方法被分散在源驱动IC内的多个信道组的比较例1。“在芯片内划分+在芯片之间划分”是SOE信号通过采用常规的SOE划分方法被分散在源驱动IC中的多个信道组或者分散到源驱动IC中的比较例2。“PRBS(伪随机二进制序列)”和“TCON随机”是SOE信号通过使用利用LFSR的随机信号生成器RD针对源驱动IC中的输出组和针对源驱动IC而延迟的本公开的示例。在曲线图(b)中，X轴是时间轴，并且Y轴表示电流(I)。如图11和图12中所示，与比较例1和2相比较本公开使得能够动态地减小峰值电流(I)，并且因此也可以进一步减小EMI。
图13是例示了根据本公开的实施方式的显示装置的图。
参照图13，根据本公开的实施方式的液晶装置(LCD)包括显示面板PNL、定时控制器TCON、一个或更多个源驱动IC SIC1至SICn和选通驱动IC GIC。
显示面板PNL包括按照矩阵布置的像素，由于数据线和选通线的交叉结构。源驱动IC SIC1至SICn连接至数据线以向数据线供应数据电压。
在图13中，实线是诸如时钟训练图案信号、控制数据和输入图像的视频数据的信号沿着在EPI协议上发送的数据线对。在图13中，虚线是连接最后的源驱动IC SICn和定时控制器TCON的时钟反馈线。
定时控制器TCON经由诸如低电压差分信令(LVDS)接口和最小化发送差分信号(TMDS)接口的接口从未示出的外部主机系统接收外部定时信号。外部定时信号包括垂直同步信号Vsync、水平同步信号Hsync、外部数据使能信号DE和主要时钟。定时控制器TCON沿着数据线对串联连接至源驱动IC SIC1至SICn中的每一个。虽然满足前述EIP协议，但是定时控制器TCON将输入图像的数字视频数据发送到源驱动IC SIC1至SICn以便控制源驱动ICSIC1至SICn和选通驱动IC GIC的操作定时。定时控制器TCON将时钟训练图案信号、控制数据、输入图像的数字视频数据等转换为差分信号的对，并且根据由EIP协议设置的信号传输标准来按照串联方式将差分信号的对发送到源驱动IC SIC1至SICn。从定时控制器TCON发送到源驱动IC SIC1至SICn的信号包括EPI时钟CLK。
当通过时钟反馈线输入的时钟信号LOCK处于逻辑低电平时，定时控制器TCON向源驱动IC SIC1至SICn发送时钟训练图案信号。当时钟信号LOCK被反转为高逻辑电平时，定时控制器TCON重新开始发送控制数据和输入图像的数字视频数据。被反馈到定时控制器TCON的时钟信号LOCK仅当从所有源驱动IC SIC1至SICn的时钟恢复电路的输出被开启时才被反转到低逻辑电平。
当源驱动IC SIC1至SICn在先前的阶段从源驱动IC接收处于高逻辑电平的时钟信号LOCK和时钟训练图案信号时，来自CDR电路的信号的相位和频率通过时钟训练被锁定，并且因此，CDR功能变得稳定了。然后，源驱动IC SIC1至SICn在下一个阶段将处于高逻辑电平的时钟信号LOCK发送到源驱动IC。当源驱动IC SIC1至SICn中的每一个的CDR功能变得稳定时，最后的源驱动IC SIC6沿着时钟反馈线来将处于高逻辑电平的时钟信号LOCK发送到定时控制器。第一源驱动IC SIC1的时钟信号输入端子在先前的阶段未连接至源驱动IC的时钟信号输出端子。处于高逻辑电平的直流(DC)被输入到第一源驱动IC SIC1的时钟信号输入端子。
源驱动IC SIC1至SICn中的每一个可以通过玻璃上芯片(COG)工艺或带式自动结合(TAB)工艺连接至显示面板PNL的数据线。沿着数据线对，源驱动IC SIC1至SICn接收时钟训练图案信号、控制数据和视频数据，其中的每一个包含EPI时钟。源驱动IC SIC1至SICn的各个CDR电路恢复从定时控制器TCON接收到的EIP时钟的内部时钟。
源驱动IC SIC1至SICn依照内部时钟定时来对输入图像的视频数据比特进行采样并且将采样的RGB比特转换为并行数据。
源驱动IC SIC1至SICn通过按照码映射方法来对沿着数据线对接收到的控制数据进行解码来恢复源控制数据和选通控制数据。响应于经恢复的源控制数据，源驱动IC将输入图像的视频数据转换为数据电压，并且将数据电压供应到显示面板PNL的数据线DL。源驱动IC SIC1至SICn可以将选通控制数据发送到选通驱动IC GIC中的至少一个。
选通驱动IC GIC可以通过TAP工艺连接至显示面板PNL的薄膜晶体管(TFT)阵列结构上的选通线GL，或者可以通过面板内栅极(GIP)工艺被直接形成在显示面板PNL的TFT阵列结构上。响应于直接从定时控制器TCON或者通过源驱动IC SIC1至SICn接收到的选通控制数据，选通驱动IC GIC可以将与数据电压同步的选通脉冲依次供应到选通线GL。
图14是例示了源驱动IC的定时控制器和CDR电路的图。
参照图14，定时控制器TCON对通过LVDS接口或TMDS接口从主机系统接收到的时钟和适合于显示面板PL的像素结构的输入图像的数字视频数据RGB进行重新布置，并且将经重新布置的时钟和数字视频数据RGB发送到源驱动IC SIC1至SICn。另外，定时控制器TCON通过发送缓冲器24将EPI时钟被嵌入在数据分组之间的信号转换为差分信号对，并且将差分信号对发送到源驱动IC SIC1至SICn。
源驱动IC SIC的接收缓冲器25沿着数据线对接收从定时控制器TCON发送的差分信号对。源驱动IC的CDR电路26恢复接收到的EPI时钟的内部时钟，并且源驱动IC的采样电路27依照内部时钟来对控制数据和数字视频数据进行采样。响应于随机信号生成器RD的输出信号，SOE延迟单元SPL随机地延迟由采样电路27恢复的SOE信号。在图14中，SOE'指示由SOE延迟单元SPL延迟的SOE信号。
图15是例示了用于定时控制器与源驱动IC之间的信号的发送的EPI协议的波形图。
参照图15，在第一阶段(阶段-I)中，定时控制器TCON向源驱动IC SIC1至SICn发送具有恒定频率的时钟训练图案信号(或前导码信号)。响应于通过时钟反馈线接收的处于高逻辑电平(或1)的时钟信号LOCK，定时控制器TCON启动第二阶段(阶段-II)以开始发送控制数据。在第二阶段(阶段-II)中，定时控制器TCON向源驱动IC SIC1至SICn发送控制数据分组(CTR)。如果时钟信号LOCK被维持在高逻辑电平下，则定控制器TCON启动第三阶段(阶段-III)以开始发送输入图像的数据分组(RGB数据)。在图15中，随着来自源驱动IC SIC1至SICn的CDR的输出变得稳定，“Tlock”指示当时钟训练图案信号开始在源驱动IC SIC1至SICn处接收时开始并且在随着从源驱动IC SIC1至SICn的CDR的输出变得稳定时钟信号被反转到高逻辑电平(H)时的结束的周期。时间Tlock长于或等于一个水平周期。
当从最后的源驱动IC SICn接收到处于低逻辑电平(L)的时钟信号LOCK时，定时控制器TCON启动第一阶段(阶段-I)以向源驱动IC SIC1至SICn发送时钟训练图案信号以便重新开始源驱动IC SIC1至SICn的时钟训练。
图16是例示了EPI协议中的一个数据分组的图。
参照图16，从EPI协议发送到源驱动IC SIC1至SICn的一个数据分组包括多个数据比特，以及分配给在数据比特之前和之后的位置的时钟比特。数据比特是控制数据的比特，或者输入图像的数字视频数据的比特。发送一个比特所需的时间被称为1个UI(单位间隔)，并且它可以根据显示面板PNL的分辨率或数据比特的数量而不同。
时钟比特被分配用于相邻的分组的数据比特之间的4个UI，并且"0 0 1 1(或L LH H)"可以被分配作为逻辑值。当数据比特的数量是十(10个比特)时，一个分组可以包括30个UI的RGB数据比特和4个UI的时钟比特。当数据比特的数量是八(8个比特)时，一个分组可以包括24个UI的RGB数据比特和4个UI的时钟比特。当数据比特的数量是六(6个比特)时，一个分组可以包括18个UI的RGB数据比特和4个UI的时钟比特。然而，本公开的方面不限于此。
在EPI协议中，第一阶段(阶段-I)信号、第二阶段(阶段-II)信号和第三阶段(阶段-III)信号在每个水平空白周期(HB)中被发送到源驱动IC SIC1至SICn，如图17中所例示。在图17中，“DE”指示从主机系统发送到定时控制器TCON的数据使能信号，并且“DE”的脉冲具有一个水平周期的循环。
本公开可以使用随机信号生成器来在源驱动IC中和在源驱动IC之间在时间和空间上随机地分散SOE信号的定时，从而使峰值电流最小化。此外，本公开可以使用定时控制器内的随机信号生成器以随机地调节分别供应到源驱动IC的SOE信号的延迟时间，使得源驱动IC之间的峰值电流还可以在时间和空间上分散，并且因此还可以进一步改进EMI减小的效果。
尽管实施方式已经被参照其说明性实施方式的数量被描述，但是应该理解将落入本公开的原理的范围内的无数其它修改和实施方式能够由本领域技术人员设想到。更具体地，各种变化和修改在本公开、附图和所附权利要求的范围内的本主题组合布置的组件部分和/或布置中是可能的。除了组件部分和/或布置中的变化和修改之外，另选的使用对于本领域的技术人员来说也将是显而易见的。
本申请要求于2015年12月31日提交的韩国专利申请No.10-2015-0191810的权益，通过引用将其全部内容并入本文以用于所有目的，如同在本文中充分阐述一样。

Claims (16)

1.一种显示装置，该显示装置包括：
显示面板，在该显示面板中数据线和选通线彼此交叉并且像素按照矩阵来布置；
第一源驱动集成电路IC和第二源驱动IC，该第一源驱动集成电路IC和该第二源驱动IC被配置为响应于源输出使能SOE信号来向所述显示面板的所述数据线供应数据电压；以及
定时控制器，该定时控制器被配置为向所述第一源驱动集成电路IC和所述第二源驱动IC发送输入图像的数据和所述SOE信号，
其中，所述第一源驱动集成电路IC和所述第二源驱动IC中的每一个包括：
第一随机信号生成器，该第一随机信号生成器被配置为生成第一随机信号；
延迟单元，该延迟单元被配置为响应于所述第一随机信号随机地延迟所述SOE信号以生成第一内部SOE信号和第二内部SOE信号；
第一输出组，该第一输出组被配置为响应于所述第一内部SOE信号来在第一定时处输出所述数据电压；以及
第二输出组，该第二输出组被配置为响应于所述第二内部SOE信号来在第二定时处输出所述数据电压，
其中，所述第一内部SOE信号和所述第二内部SOE信号的输出定时逐帧地改变。
2.根据权利要求1所述的显示装置，其中，所述定时控制器包括：
第二随机信号生成器，该第二随机信号生成器被配置为生成第二随机信号；以及
信号生成器，该信号生成器被配置为响应于所述第二随机信号随机地延迟基准源输出信号以生成用于控制所述第一源驱动集成电路IC的输出定时的第一SOE信号和用于控制所述第二源驱动IC的输出定时的第二SOE信号。
3.根据权利要求2所述的显示装置，其中，所述第一随机信号生成器和所述第二随机信号生成器中的至少一个包括线性反馈移位寄存器LFSR。
4.根据权利要求3所述的显示装置，其中，所述延迟单元和所述信号生成器中的至少一个包括：
复用器，该复用器被配置为响应于所述LFSR的输出信号来选择相位被依次延迟的时钟中的任一个；以及
触发器，该触发器被配置为响应于从所述复用器接收到的时钟，输出锁存的输入数据以输出所述第一内部SOE信号和所述第二内部SOE信号。
5.根据权利要求4所述的显示装置，该显示装置还包括：布置在所述第一随机信号生成器与所述复用器之间的开关阵列，其中，所述开关阵列周期性地或随机地改变所述第一随机信号生成器与所述复用器之间的信号传输路径。
6.根据权利要求4所述的显示装置，该显示装置还包括：布置在所述第二随机信号生成器与所述复用器之间的开关阵列，其中，所述开关阵列周期性地或随机地改变所述第二随机信号生成器与所述复用器之间的信号传输路径。
7.一种源驱动集成电路IC，该源驱动集成电路IC包括：
随机信号生成器，该随机信号生成器被配置为生成随机信号；
延迟单元，该延迟单元被配置为响应于所述随机信号来随机地延迟源输出使能SOE信号以生成第一内部SOE信号和第二内部SOE信号；
第一输出组，该第一输出组被配置为响应于所述第一内部SOE信号来在第一定时处输出第一数据电压；以及
第二输出组，该第二输出组被配置为响应于所述第二内部SOE信号来在第二定时处输出第二数据电压，
其中，所述第一内部SOE信号和所述第二内部SOE信号的输出定时逐帧地改变。
8.根据权利要求7所述的源驱动集成电路IC，其中，所述随机信号生成器包括线性反馈移位寄存器LFSR。
9.根据权利要求8所述的源驱动集成电路IC，其中，所述延迟单元包括：
复用器，该复用器被配置为响应于所述LFSR的输出信号来选择相位被依次延迟的时钟中的任一个；以及
触发器，该触发器被配置为响应于从所述复用器接收到的时钟来输出锁存的输入数据以输出所述SOE信号。
10.根据权利要求9所述的源驱动集成电路IC，该源驱动集成电路IC还包括：布置在所述随机信号生成器与所述复用器之间的开关阵列，其中，所述开关阵列周期性地或随机地改变所述随机信号生成器与所述复用器之间的信号传输路径。
11.一种显示装置的定时控制器，该定时控制器包括：
随机信号生成器，该随机信号生成器被配置为生成随机信号；以及
信号生成器，该信号生成器被配置为响应于所述随机信号随机地延迟基准源输出信号以生成用于控制第一源驱动集成电路IC的输出定时的第一源输出使能SOE信号和用于控制第二源驱动IC的输出定时的第二SOE信号，
其中，所述第一内部SOE信号和所述第二内部SOE信号的输出定时逐帧地改变。
12.根据权利要求11所述的定时控制器，其中，所述随机信号生成器包括线性反馈移位寄存器LFSR。
13.根据权利要求12所述的定时控制器，其中，所述信号生成器包括：
复用器，该复用器被配置为响应于所述LFSR的输出信号来选择相位被依次延迟的时钟中的任一个；以及
触发器，该触发器被配置为响应于从所述复用器接收到的时钟来输出锁存的输入数据以输出所述第一源输出使能SOE信号和所述第二SOE信号。
14.根据权利要求13所述的定时控制器，该定时控制器还包括：布置在所述随机信号生成器与所述复用器之间的开关阵列，其中，所述开关阵列周期性地或随机地改变所述随机信号生成器与所述复用器之间的信号传输路径。
15.一种显示装置的驱动方法，该驱动方法包括以下步骤：
生成第一随机信号；
响应于所述第一随机信号，随机地延迟源输出使能SOE信号以生成第一内部SOE信号和第二内部SOE信号；以及
响应于所述第一内部SOE信号来控制第一源驱动集成电路IC内的第一输出组的输出定时，并且响应于所述第二内部SOE信号来控制所述第一源驱动集成电路IC内的第二输出组的输出定时，
其中，所述第一内部SOE信号和所述第二内部SOE信号的输出定时逐帧地改变。
16.根据权利要求15所述的驱动方法，该驱动方法还包括以下步骤：
生成第二随机信号；以及
响应于所述第二随机信号，随机地延迟基准源输出信号以生成用于控制所述第一源驱动集成电路IC的输出定时的第一SOE信号和用于控制第二源驱动IC的第二SOE信号。
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