JP2008152023A - 表示ドライバ、ブリッジ回路、電気光学装置及び電子機器 - Google Patents

Abstract

【課題】 表示データ自体に異常が発生した場合であっても、画質の劣化を最小限に抑えることができる表示ドライバ、ブリッジ回路、電気光学装置及び電子機器を提供する。
【解決手段】 アクティブマトリックス型の電気光学装置を駆動するための表示ドライバは、画像データを受信するためのインタフェース回路と、インタフェース回路で受信された画像データのエラー検出処理を行うエラー検出回路と、電気光学装置の複数のゲート線を選択するゲート線駆動回路とを含む。ゲート線駆動回路は、エラー検出回路によりエラーが検出された画像データが表示される走査ラインを選択しないように複数のゲート線を走査する。
【選択図】 図１３

Description

本発明は、表示ドライバ、ブリッジ回路、電気光学装置及び電子機器に関する。

近年、液晶パネルに代表される表示パネル（広義には電気光学装置）の高精細化と大画面化とが進み、１画面分の表示データのデータサイズが急激に増大している。更に、１ピクセル当たりの表示データのビット数が増加する傾向にあるにもかかわらず、表示パネルが搭載される電子機器の小型化の要求により、表示パネルを実装する上で信号線数の増加が大きな課題となっている。

そこで、表示パネルを駆動する駆動回路に対して表示データを供給する場合に、該表示データを低振幅信号に変換して高速に伝送させることが行われる。これにより、表示データのデータサイズの拡大や信号線数の増加に対応することができる。

ところが、表示データや表示制御信号を低振幅信号に変換して高速に伝送させる場合であっても、ノイズ等の影響を受け、異常な画像を表示する事態を招くことがある。そこで、特許文献１には、外部から水平同期信号、垂直同期信号やデータイネーブル信号が伝送される途中にノイズが混入して異常が発生した場合でも、内部で水平同期信号、垂直同期信号やデータイネーブル信号を生成する液晶表示装置が開示されている。これにより、特許文献１では異常な画像の表示を防止している。
特開２００３−１６７５４５号公報

しかしながら、特許文献１では、表示データ自体に異常が発生した場合であっても、異常が発生した表示データを用いてそのまま画像表示が行われるという問題がある。一般的に、液晶表示装置では周期的に画像が更新される。そのため、異常が発生した表示データにより乱れた画像が視認されることが一瞬であり、画質への影響を少ないと考えられている。

ところが、画素数の増加に伴い画質の向上に対する市場の要求が強くなり、できるだけ乱れた画像を表示させる事態をなくすことが望ましい。

更には、表示データのみならず、表示制御信号（示タイミング信号）に異常が発生した場合であっても、より一層簡素な構成で、画質の劣化を最小限に抑えることができることが望ましい。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、表示データ自体に異常が発生した場合であっても、画質の劣化を最小限に抑えることができる表示ドライバ、ブリッジ回路、電気光学装置及び電子機器を提供することにある。

また本発明の他の目的は、表示タイミング信号に異常が発生した場合であっても、より簡素な構成で、画質の劣化を最小限に抑えることができる表示ドライバ、ブリッジ回路、電気光学装置及び電子機器を提供することにある。

上記課題を解決するために本発明は、
アクティブマトリックス型の電気光学装置を駆動するための表示ドライバであって、
画像データを受信するためのインタフェース回路と、
前記インタフェース回路で受信された画像データのエラー検出処理を行うエラー検出回路と、
前記電気光学装置の複数のゲート線を走査するゲート線駆動回路とを含み、
前記ゲート線駆動回路が、
前記エラー検出回路によりエラーが検出された画像データが表示される走査ラインを選択しないように前記複数のゲート線を走査する表示ドライバに関係する。

また本発明に係る表示ドライバでは、
前記インタフェース回路で受信された画像データに基づいて、前記電気光学装置のソース線を駆動するソース線駆動回路を含むことができる。

上記のいずれかの発明におけるアクティブマトリックス型の電気光学装置では、画素が選択されない場合には前回書き込まれた電圧が画素に保存される。一般的に画像データが周期的に更新されるが、前のフレームとの画像の差異は少ない。そのため、エラーが検出された画素を含む走査ラインに、敢えて白表示や黒表示を行うと却って当該走査ラインが目立ってしまう場合がある。

これに対して、本発明によれば、エラーが検出された画像データが表示される走査ラインではゲート線が選択されないように制御するので、当該走査ラインでは前回と同じ画素表示が行われる。従って、画像データ自体にエラーが検出された場合であっても、画質への影響を最小限に抑えることができる。特に、１画面分に複数の走査ラインでエラーが検出された場合に、各走査ラインに白表示や黒表示を行う場合と比較して、画質の劣化への影響を大幅に低減させることができるようになる。

また本発明に係る表示ドライバでは、
前記インタフェース回路で受信された画像データに基づいて、前記電気光学装置を駆動するための表示タイミング信号を生成する表示タイミング生成回路と、
自発パルスを生成する自発パルス生成回路とを含み、
前記エラー検出回路により前記表示タイミング信号を規定する受信データのエラーが検出されたことを条件に、前記自発パルスを前記表示タイミング信号として出力することができる。

また本発明に係る表示ドライバでは、
前記表示タイミング信号が、
水平走査期間を規定する水平同期信号であってもよい。

また本発明に係る表示ドライバでは、
前記表示タイミング信号が、
垂直走査期間を規定する垂直同期信号であってもよい。

上記のいずれかの発明によれば、上記の効果に加えて、表示タイミング信号を規定する受信信号にエラーが発生したときに自発パルスを代用して表示タイミング信号としたので、該受信信号にエラーが発生しても正常な画像表示を継続できる。

また本発明に係る表示ドライバでは、
前記エラー検出回路により前記表示タイミング信号として垂直同期信号を規定する受信データのエラーが検出されたとき、該エラーが検出された水平走査期間の次の水平走査期間に、前記自発パルスを前記表示タイミング信号として出力し、
前記自発パルスを前記表示タイミング信号として出力した垂直走査期間における垂直走査方向のバックポーチ期間又はフロントポーチ期間の水平走査期間数が、エラーが検出されない垂直走査期間における垂直走査方向のバックポーチ期間又はフロントポーチ期間の水平走査期間数より１だけ少なくてもよい。

本発明によれば、自発パルス発生回路で垂直同期信号を生成し、該垂直同期信号を表示タイミング信号として代用したときの表示ラインのずれによる画像の乱れを簡素な構成で回避できるようになる。

また本発明に係る表示ドライバでは、
所与のタイムアウトカウント値まで所与の基準クロックに同期してカウント値が更新されるカウンタを含み、
前記カウンタが、
前記エラー検出回路により正常なデータが受信されたことが検出されたときにカウント値が初期化されると共に、前記エラー検出回路により表示タイミング信号を規定する受信データのエラーが検出されたときに前記カウンタが前記タイムアウトカウント値までカウントしたことを示すタイムアウトパルスを前記自発パルスとして出力することができる。

本発明によれば、タイムアウトパルスを自発パルスとする回路構成を採用することで、簡素な構成で画質の劣化を抑えることができる。

また本発明は、
画像データを受信するためのインタフェース回路と、
前記インタフェース回路で受信された画像データのエラー検出処理を行うエラー検出回路と、
前記インタフェース回路で受信された画像データに基づいて、前記電気光学装置を駆動するための表示タイミング信号を生成する表示タイミング生成回路と、
自発パルスを生成する自発パルス生成回路とを含み、
前記エラー検出回路によりエラーが検出されたことを条件に、前記自発パルスを前記表示タイミング信号として出力するブリッジ回路に関係する。

また本発明に係るブリッジ回路では、
前記表示タイミング信号が、
水平走査期間を規定する水平同期信号であってもよい。

また本発明に係るブリッジ回路では、
前記表示タイミング信号が、
垂直走査期間を規定する垂直同期信号であってもよい。

また本発明に係るブリッジ回路では、
前記エラー検出回路により前記表示タイミング信号として垂直同期信号を規定する受信データのエラーが検出されたとき、該エラーが検出された水平走査期間の次の水平走査期間に、前記自発パルスを前記表示タイミング信号として出力し、
前記自発パルスを前記表示タイミング信号として出力した垂直走査期間における垂直走査方向のバックポーチ期間又はフロントポーチ期間の水平走査期間数が、エラーが検出されない垂直走査期間における垂直走査方向のバックポーチ期間又はフロントポーチ期間の水平走査期間数より１だけ少なくてもよい。

また本発明に係るブリッジ回路では、
所与のタイムアウトカウント値まで所与の基準クロックに同期してカウント値が更新されるカウンタを含み、
前記カウンタが、
前記エラー検出回路により正常な画像データが受信されたことが検出されたときにカウント値が初期化されると共に、前記エラー検出回路により表示タイミング信号を規定する受信データのエラーが検出されたときに前記カウンタが前記タイムアウトカウント値までカウントしたことを示すタイムアウトパルスを前記自発パルスとして出力することができる。

また本発明は、
複数のゲート線と、
複数のソース線と、
各画素が各ゲート線及び各ソース線により特定される複数の画素と、
前記インタフェース回路で受信された画像データに基づいて前記複数のゲート線の走査又は前記複数のソース線の駆動を行う上記のいずれか記載の表示ドライバとを含む電気光学装置に関係する。

また本発明は、
複数のゲート線と、
複数のソース線と、
各画素が各ゲート線及び各ソース線により特定される複数の画素と、
前記複数のゲート線を走査するゲートドライバと、
前記インタフェース回路で受信された画像データに基づいて前記複数のソース線を駆動するソースドライバと、
前記ソースドライバに接続された上記のいずれか記載のブリッジ回路とを含む電気光学装置に関係する。

また本発明は、
上記のいずれか記載の表示ドライバを含む電気光学装置に関係する。

上記のいずれかの発明によれば、画像データ自体に異常が発生した場合であっても、画質の劣化を最小限に抑えることができる電気光学装置を提供できる。

また本発明は、
ホストと、
前記ホストからの画像データを受信する上記のいずれか記載の表示ドライバとを含む電子機器に関係する。

また本発明は、
ホストと、
電気光学装置を駆動する表示ドライバと、
前記ホストからの画像データに基づいて前記ソースドライバの表示タイミング信号を生成する上記のいずれか記載のブリッジ回路とを含む電子機器に関係する。

また本発明は、
上記のいずれか記載の電気光学装置を含む電子機器に関係する。

上記のいずれかの発明によれば、画像データ自体に異常が発生した場合であっても、画質の劣化を最小限に抑えることができる電子機器を提供できる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 液晶表示装置
図１に、本実施形態におけるアクティブマトリックス型の液晶表示装置の構成の概要を示す。なお図１では、電気光学装置としてアクティブマトリクス型の液晶表示パネルが採用された液晶表示装置について説明するが、液晶表示パネルに限定されるものではない。

液晶表示装置１０は、液晶表示パネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。液晶表示パネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びるゲート線（走査線）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線（データ線）ＳＬ１〜ＳＬＮ（Ｎは２以上の整数）とが配置されている。また、ゲート線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とソース線ＳＬｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎが配置されている。

ＴＦＴ２２ｍｎのゲートは、ゲート線ＧＬｎに接続されている。ＴＦＴ２２ｍｎのソースは、ソース線ＳＬｎに接続されている。ＴＦＴ２２ｍｎのドレインは、画素電極２６ｍｎに接続されている。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎとの間に液晶（広義には電気光学物質）が封入され、液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、対向電極電圧ＶＣＯＭが供給される。

このような液晶表示パネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学物質としての液晶を封入させることで形成される。

液晶表示装置１０は、表示ドライバ４０を含む。表示ドライバ４０は、液晶表示パネル２０を駆動する。表示ドライバ４０は、ソースドライバ（データドライバ）３０と、ゲートドライバ（ゲート線駆動回路、走査ドライバ）３２とを含む。ソースドライバ３０は、表示データ（画像データ、階調データ）に基づいて、液晶表示パネル２０のソース線ＳＬ１〜ＳＬＮを駆動する。ゲートドライバ３２は、一垂直走査期間内に、液晶表示パネル２０のゲート線ＧＬ１〜ＧＬＭを順次駆動（走査）する。

また、液晶表示装置１０は、電源回路１００を含むことができる。電源回路１００は、ソース線の駆動に必要な電圧を生成し、これらをソースドライバ３０に対して供給する。電源回路１００は、ゲート線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。

更に電源回路１００は、対向電極電圧生成回路を含み、該対向電極電圧生成回路が対向電極電圧ＶＣＯＭを生成する。即ち電源回路１００は、ソースドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧ＶＣＯＭを、液晶表示パネル２０の対向電極に出力する。

液晶表示装置１０は、ホスト３８を含むことができる。ホスト３８は、図示しない中央演算処理装置（Central Processing Unit：以下、ＣＰＵと略す。）及びメモリを含み、該メモリに格納されたプログラムを読み込んで実行したＣＰＵにより、表示ドライバ４０の各部、電源回路１００を制御する処理を実現する。例えば、ホスト３８は、ソースドライバ３０及びゲートドライバ３２に対し、動作モードの設定、極性反転駆動の設定、極性反転タイミングの設定、内部で生成した垂直同期信号や水平同期信号の供給等を行う。

なお図１では、液晶表示装置１０に電源回路１００又はホスト３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶表示装置１０の外部に設けて構成するようにしてもよい。

また、ソースドライバ３０は、ゲートドライバ３２及び電源回路１００のうち少なくとも１つを内蔵してもよい。

更にまた、表示ドライバ４０、ホスト３８及び電源回路１００の一部又は全部を液晶表示パネル２０上に形成してもよい。例えば図２では、液晶表示パネル２０上に、表示ドライバ４０が形成されている。このように液晶表示パネル２０は、複数のゲート線と、複数のソース線と、複数のゲート線の１つと複数のソース線の１つとにより特定される画素（画素電極）と、複数のゲート線を走査するゲートドライバと、複数のソース線を駆動するソースドライバとを含むように構成することができる。液晶表示パネル２０の画素形成領域７８に、複数の画素が形成されている。

図３に、図１又は図２の液晶表示装置の構成例を示す。

図３では、パネル基板９０上にゲート線やソース線が配設され画素が形成される画素形成領域９２が設けられる。そしてパネル基板９０の縁部に、表示ドライバ４０が実装される。パネル基板９０には、フレキシブル基板９４が接続され、フレキシブル基板９４には、表示ドライバ４０の設定情報を格納するＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）９６が搭載される。フレキシブル基板９４には、データ転送バスとして機能するシリアルバス９８が設けられる。表示ドライバ４０とＥＥＰＲＯＭ９６は、所与の信号線を介して電気的に接続される。表示ドライバ４０とホスト３８は、パケットデータを、シリアルバス９８を介してやり取りする。

２． インタフェース回路
本実施形態では、ホスト３８と表示ドライバ４０とが、シリアルバスを介して接続される。シリアルバスは、２組の差動信号線により構成され、ホスト３８及び表示ドライバ４０間の転送信号が、２組の差動信号に変換されて伝送される。より具体的には、ホスト３８からの３種類以上の複数種類の送信信号が送信インタフェース（Interface：以下、Ｉ／Ｆ）回路によって２組の差動信号に変換されて、シリアルバスを介して転送される。そして、該シリアルバスに接続された受信Ｉ／Ｆ回路によって、元の複数種類の送信信号に変換されて表示ドライバ４０に供給される。

図４に、本実施形態におけるホスト３８及び表示ドライバ４０間の構成例のブロック図を示す。

図４において、ホスト３８は５種類の送信信号を出力し、該送信信号を受けて２組の差動信号に変換する送信Ｉ／Ｆ回路５０が設けられている。送信Ｉ／Ｆ回路５０は、ホスト３８からの送信信号を、最大振幅値が該送信信号より低い２組の差動信号に変換し、変換後の差動信号をシリアルバス（差動信号線）９８に出力する制御を行う。即ち、ホスト３８からの並列の送信信号は、パラレル／シリアル変換され、直列の差動信号として送信される。図４では、送信Ｉ／Ｆ回路５０がホスト３８の外部に設けられているが、ホスト３８の内部に設けてもよい。

一端に送信Ｉ／Ｆ回路５０が接続されるシリアルバス９８の他端には、受信Ｉ／Ｆ回路５４が接続される。受信Ｉ／Ｆ回路５４は、シリアルバス９８を介して受信した受信信号を、最大振幅値が該受信信号より高い元の信号に変換し、該信号を表示ドライバ４０の駆動部６０に供給する。駆動部６０は、図１又は図２のソースドライバ３０及びゲートドライバ３２を含む。図４では、受信Ｉ／Ｆ回路５４がホスト３８の内部に設けられているが、ホスト３８の外部に設けてもよい。

そして本実施形態では、受信Ｉ／Ｆ回路５４がホスト３８（より具体的には、送信Ｉ／Ｆ回路５０）からの受信信号のエラーを検出し、その検出結果をエラー検出フラグＦｌｇＥｒｒとして駆動部６０（より具体的には、ソースドライバ３０）に通知する。受信Ｉ／Ｆ回路５４は、シリアルバス９８を介した伝送されてきた受信信号のパリティエラー等を検出することができる。

図５に、ホスト３８が出力する送信信号の例を示す。

ホスト３８は、表示制御信号（ＶＳ、ＨＳ、ＤＥ、ＰＣＬＫ）（表示タイミング信号）及び表示データＤＢＵＳを出力する。例えば１ピクセルが３ドットで構成される場合、表示データＤＢＵＳは、例えば８ビットのＲ成分の階調データ、８ビットのＧ成分の階調データ及び８ビットのＢ成分の階調データを有する。即ち、表示データＤＢＵＳは、２４ビットのデータである。この表示データＤＢＵＳは、１ピクセル分の２４ビットのデータがピクセルクロック信号ＰＣＬＫに同期して順次転送される。

上記の表示制御信号のうち垂直同期信号（Vertical Synchronization signal）ＶＳは、１垂直走査期間を規定する信号であり、例えば１垂直走査期間が垂直同期信号ＶＳの立ち下がりエッジで規定される。また水平同期信号（Horizontal Synchronization signal）ＨＳは、１水平走査期間を規定する信号であり、例えば１水平走査期間が水平同期信号ＨＳの立ち下がりエッジで規定される。データイネーブル信号（Data Enable signal）ＤＥは、表示データＤＢＵＳが有効か否かを示す信号である。データイネーブル信号ＤＥがＨレベルの期間の表示データＤＢＵＳは有効であることを示し、データイネーブル信号ＤＥがＬレベルの期間の表示データＤＢＵＳは無効であることを示す。ピクセルクロック信号ＰＣＬＫは、１ピクセル毎に表示データＤＢＵＳを転送するための同期信号である。

このようにホスト３８は、４ビットの表示制御信号と２４ビットの表示データを出力する。送信Ｉ／Ｆ回路５０は、ホスト３８から合計２８ビットの信号を受けて、２組の差動信号に変換し、シリアルバス９８を介して表示ドライバ４０に差動信号を伝送する。

図６に、シリアルバス９８を介して伝送される差動信号の例を示す。

シリアルバス９８は、データ転送用の第１の差動信号線と、クロック転送用の第２の差動信号線とを含む。第１の差動信号線を構成する２つの信号線には、互いに位相が反転したデータ信号Ｄ及び反転データ信号ＤＸが出力される。第２の差動信号線を構成する２つの信号線には、互いに位相が反転したクロック信号ＣＬＫ及び反転クロック信号ＣＬＫＸが出力される。クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＸは、シリアルバス９８を介したシリアル転送の転送基準タイミングとなる。データ信号Ｄ及び反転データ信号ＤＸは、表示制御信号（ＶＳ、ＨＳ、ＤＥ、ＰＣＬＫ）をシリアルで転送するために変化する。

そして、クロック信号ＣＬＫがＬレベルの期間（反転クロック信号ＣＬＫＸがＨレベルの期間）に、予め決められたＲ（Ｒは２以上の整数）ビット数のデータ信号Ｄ及び反転データ信号ＤＸが伝送される。同様に、クロック信号ＣＬＫがＨレベルの期間（反転クロック信号ＣＬＫＸがＬレベルの期間）に、Ｒビット数のデータ信号Ｄ及び反転データ信号ＤＸが伝送される。

このように図４の送信Ｉ／Ｆ回路５０は、図５に示す表示制御信号及び表示データを図６に示す差動信号に変換する。これに対して、図４の受信Ｉ／Ｆ回路５４は、図６に示す差動信号を図５に示す表示制御信号及び表示データに変換すると共に、該表示制御信号及び表示データのパリティエラーの有無等を検出し、エラー検出フラグＦｌｇＥｒｒを出力する。そして、受信Ｉ／Ｆ回路５４の出力信号が、駆動部６０に供給される。

図７（Ａ）、図７（Ｂ）に、ホスト３８と表示ドライバ４０との間でやり取りされるパケットデータの説明図を示す。

ホスト３８と表示ドライバ４０との間では、図７（Ａ）又は図７（Ｂ）に示すパケット化されたコマンド又はデータが、シリアルバス９８を介してやり取りされる。図７（Ａ）に示すパケットデータにより、例えばホスト３８が表示ドライバ４０に対してコマンドを発行する。また、図７（Ｂ）に示すパケットデータにより、例えばホスト３８が、表示ドライバ４０の表示駆動処理対象の表示データを送信する。

図７（Ａ）、図７（Ｂ）に示すように、パケットデータは、パケットヘッダ部ＰＨ、データ部ＤＴ、パケットフッタ部ＰＦを有する。パケットヘッダ部ＰＨには、データの識別コードやデータタイプの他に、必要に応じてパケット長が設定される。データ部ＤＴには、コマンド発行用のデータ又は処理対象のデータが設定される。コマンド発行用のデータは、コマンドデータとパラメータデータとを含み、コマンドデータのデコード結果に基づいてパラメータデータが特定される。パケットフッタ部ＰＦには、エラー検出用データが設定される。ここで、エラー検出用データは、例えばパリティ符号、ＣＲＣデータ、チェックサムデータ、ＥＣＣデータ、ハッシュ関数データ等がある。

コマンドの例としては、表示ドライバ４０のソースドライバ３０及びゲートドライバ３２に対し、動作モードの設定、極性反転駆動の設定、極性反転タイミングの設定、１画面のサイズ、垂直走査期間や水平走査期間の設定を行うものがある。

データの例としては、静止画データや動画データ等の表示データ、垂直同期信号や水平同期信号、データイネーブル信号等の表示制御信号がある。

このようなパケットデータは、ショートパケット構造又はロングパケット構造を有する。

図８（Ａ）に、ショートパケット構造の一例を示す。図８（Ｂ）に、ロングパケット構造の一例を示す。

ショートパケット構造のパケットデータは、図８（Ａ）に示すように、パケットヘッダ部ＰＨ、データ部ＤＴ、パケットフッタ部ＰＦを有する。ショートパケット構造のパケットデータのパケットフッタ部ＰＦには、ＥＣＣ（Error Correcting Code）データが設定され、ＥＣＣデータに基づいてパケットデータの１ビットエラーが訂正され、２ビットエラーが検出される。

ロングパケット構造のパケットデータは、図８（Ｂ）に示すように、パケットヘッダ部ＰＨ、データ部ＤＴ、ＰＦ部を有する。ロングパケット構造のパケットデータのパケットヘッダ部ＰＨには、ＥＣＣデータが設定される。このＥＣＣデータに基づいて、パケットヘッダ部ＰＨ内の１ビットエラーが訂正され、２ビットエラーが検出される。また、ロングパケット構造のパケットデータのパケットフッタ部ＰＦには、チェックサムデータが設定される。このチェックサムデータに基づいて、データ部ＤＴの１ビット以上のエラーが検出される。

なお、図８（Ａ）、図８（Ｂ）ではエラー検出データとして、ＥＣＣデータやチェックサムデータを採用する例を説明したが、本発明がこれらのデータに限定されるものではない。

図９に、パケットデータによる１水平走査分の表示データのやり取りの説明図を示す。

パケットヘッダ部ＰＨに水平同期開始タイミングを示す識別子が設定されたＳＹＮＣパケットとパケットヘッダ部ＰＨに水平同期終了タイミングを示す識別子が設定されたＳＹＮＣパケットを、ホスト３８が表示ドライバ４０に対して送信することで、表示ドライバ４０内で水平同期信号ＨＳを生成できる。

ホスト３８は、上記のＳＹＮＣパケットを送信後、１ライン分の表示データがパケット化されたパケットデータを表示ドライバ４０に送信する。このパケットデータは、パケットヘッダ部ＰＨに画像フォーマットや表示データである旨の識別子が設定され、データ部ＤＴに表示データが設定され、パケットフッタ部ＰＦにエラー検出データが設定される。

その後、ホスト３８は、次の水平同期開始タイミングや水平同期終了タイミングを指定するためにＳＹＮＣパケットを送信する。

なお、図９では、２つのＳＹＮＣパケットにより水平同期信号の変化タイミングを指定するようにしたが、水平同期信号のアクティブ期間を指定して１つのＳＹＮＣパケットにより水平同期信号の変化タイミングを指定するようにしてもよい。

図１０に、パケットデータによる１垂直走査分の表示データのやり取りの説明図を示す。

パケットヘッダ部ＰＨに水平同期開始タイミングを示す識別子が設定されたＳＹＮＣパケットを、ホスト３８が表示ドライバ４０に対して送信することで、表示ドライバ４０内で垂直同期信号ＶＳを生成できる。同様に、ホスト３８からの水平同期開始タイミングを指定するＳＹＮＣパケットを受けた表示ドライバ４０は、水平同期信号ＨＳを生成できる。そして、ホスト３８は、上記のＳＹＮＣパケットを送信後、１ライン分の表示データがパケット化されたパケットデータを表示ドライバ４０に送信する。このパケットデータは、パケットヘッダ部ＰＨに画像フォーマットや表示データである旨の識別子が設定され、データ部ＤＴに表示データが設定され、パケットフッタ部ＰＦにエラー検出データが設定される。

それ以降では、１水平走査単位で同様のパケットの送受信が行われる。

３． 表示ドライバ
図１１に、本実施形態における表示ドライバ４０の構成の概要を示す。

表示ドライバ４０は、上述の受信Ｉ／Ｆ回路５４、ソースドライバ３０及びゲートドライバ３２を含むことができる。受信Ｉ／Ｆ回路５４で受信された信号は、ソースドライバ３０又はゲートドライバ３２に供給される。

図１２に、図１１の受信Ｉ／Ｆ回路５４の構成例のブロック図を示す。

受信Ｉ／Ｆ回路５４は、物理層回路２００、受信処理回路２１０、タイミング生成回路２２０を含む。物理層回路２００は、第１及び第２の差動レシーバＲｘ１、Ｒｘ２、シリアル／パラレル変換回路７０、ＰＬＬ（Phase Lock Loop）回路７２を含む。受信処理回路２１０は、パケット処理部２１２、エラー検出部２１４（広義には、エラー検出回路）、デコーダ２１６を含む。

送信Ｉ／Ｆ回路５０の第２の差動トランスミッタＴｘ２により駆動される第２の差動信号線に接続される第２の差動レシーバＲｘ２は、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＸを差動増幅することで、シリアルバス９８を介したシリアル転送の転送基準タイミングを生成する。ＰＬＬ回路７２は、第２の差動レシーバＲｘ２の出力信号に位相を同期させた基準クロックを、タイミング生成回路２２０に出力する。

タイミング生成回路２２０は、ＰＬＬ回路７２からの基準クロックに基づいて、シリアル／パラレル変換回路７０及び受信処理回路２１０の基準タイミング信号を生成する。

送信Ｉ／Ｆ回路５０の第１の差動トランスミッタＴｘ１により駆動される第１の差動信号線に接続される第１の差動レシーバＲｘ１は、データ信号Ｄ及び反転データ信号ＤＸを差動増幅することで、シリアルバス９８を介してシリアル転送される転送データを生成する。シリアル／パラレル変換回路７０は、タイミング生成回路２２０からの基準タイミング信号に同期して、第１の差動レシーバＲｘ１により差動増幅されたシリアル信号をパラレル信号に変換する。

受信処理回路２１０は、タイミング生成回路２２０からの基準タイミング信号に同期して、シリアル／パラレル変換回路７０の出力信号から垂直同期信号ＶＳ、水平同期信号ＨＳ、データイネーブル信号ＤＥ、ピクセルクロック信号ＰＣＬＫ、表示データＤＢＵＳ、及びエラー検出フラグＦｌｇＥｒｒを生成する。

より具体的には、パケット処理部２１２によりパケットデータの各部のデータが抽出され、デコーダ２１６によりＳＹＮＣパケットやデータパケットが解析された結果、受信処理回路２１０は、垂直同期信号ＶＳ、水平同期信号ＨＳ、データイネーブル信号ＤＥ、ピクセルクロック信号ＰＣＬＫ、及び表示データＤＢＵＳを生成する。エラー検出部２１４は、パケットデータのエラー検出データに基づいて、公知のエラー検出処理によりエラーが発生しているか否かを判別し、エラーが発生していると判別されたときエラー検出フラグＦｌｇＥｒｒをアクティブにする。

表示ドライバ４０は、ゲートドライバ３２によりゲート線を走査しながら、ソースドライバ３０のソース線駆動部３００により表示データに基づいてソース線を駆動する。更に表示ドライバ４０は、エラー処理部３１０により、エラー検出フラグＦｌｇＥｒｒに基づいて、ホスト３８からの信号にエラーが発生したか否かを判別して、画質への影響を最小限に抑える制御を行う。

図１３に、本実施形態におけるエラー処理部の処理例の説明図を示す。

エラー処理部３１０は、エラー検出フラグＦｌｇＥｒｒに基づいて、エラー検出部２１４が表示データのエラーを検出したとき、エラーが検出された表示データが表示される走査ライン（ゲート線）を選択しないように複数のゲート線を走査する制御を行う。

この結果、図１３に示すように、エラー検出フラグＦｌｇＥｒｒがアクティブになった表示データが表示される走査ラインでは、ゲート線が選択されない。即ち、当該ゲート線に接続される画素が選択されない。図１又は図２の液晶表示パネル２０はアクティブマトリックス型であるため、画素が選択されない場合には、前回書き込まれた電圧が画素に保存されることになる。

一般的に表示データが周期的に更新されるが、前のフレームとの画像の差異は少ない。そのため、エラーが検出された画素を含む走査ラインに、敢えて白表示や黒表示を行うと却って当該走査ラインが目立ってしまう場合がある。これに対して、本実施形態によれば、エラーが検出された画素を含む走査ラインを選択しないようにすることで、当該走査ラインでは前回と同じ画素表示が行われる。従って、表示データ自体にエラーが検出された場合であっても、画質への影響を最小限に抑えることができる。特に、１画面分に複数の走査ラインでエラーが検出された場合に、各走査ラインに白表示や黒表示を行う場合と比較して、画質の劣化への影響を大幅に低減させることができるようになる。

３．１ ゲートドライバ
図１４に、図１１のゲートドライバ３２の構成例を示す。

ゲートドライバ３２は、シフトレジスタ８０、レベルシフタ８２、出力制御回路８４を含む。

シフトレジスタ８０は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ８０は、クロック信号ＶＣＫに同期してスタートパルス信号ＶＳＰをフリップフロップに保持すると、順次クロック信号ＶＣＫに同期して隣接するフリップフロップにスタートパルス信号ＶＳＰをシフトする。ここで入力されるクロック信号ＶＣＫは水平同期信号であり、スタートパルス信号ＶＳＰは垂直同期信号である。

レベルシフタ８２は、シフトレジスタ８０からの電圧のレベルを、液晶表示パネル２０の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。

出力制御回路８４は、レベルシフタ８２によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。出力制御回路８４は、ゲート線毎に設けられた論理積演算回路を含み、レベルシフタ８２によってシフトされた走査電圧と、出力イネーブル信号ＶＥＮＢとの論理積演算結果が、ゲート線の選択信号として出力される。従って、出力イネーブル信号ＶＥＮＢによりゲート線の選択期間を制御することができるようになっている。

３．２ ソースドライバ
図１５に、図１１のソースドライバ３０の構成例のブロック図を示す。

ソースドライバ３０は、データラッチ１２０、ラインラッチ１２２、レベルシフタ１２４、基準電圧発生回路１２６、ＤＡＣ（Digital-to-Analog Converter）（広義には電圧選択回路）１２８、出力バッファ１３０を含む。

更にソースドライバ３０は、エラー処理部３１０（エラー処理回路）、表示タイミング生成回路１３６、レベルシフタ１３８を含む。

データラッチ１２０には、受信Ｉ／Ｆ回路５４によって差動増幅後に生成された表示データＤＢＵＳが取り込まれる。受信Ｉ／Ｆ回路５４は、１ピクセル単位に表示データをシリアルにソースドライバ３０に供給し、該表示データがデータラッチ１２０に順次取り込まれていく。

ラインラッチ１２２は、データラッチ１２０に取り込まれた表示データを、水平同期信号ＨＳに基づいてラッチする。

レベルシフタ１２４は、ラインラッチ１２２から読み出した各ビットの信号の電圧レベルを変換する。

基準電圧発生回路１２６は、各基準電圧が、各表示データに対応した複数の基準電圧を発生させる。より具体的には、基準電圧発生回路１２６は、高電位側電源電圧ＶＤＤＨ及び低電位側電源電圧ＶＳＳＨの間の電圧を抵抗分割した複数種類の基準電圧を発生させ、ＤＡＣ１２８に供給する。

ＤＡＣ１２８は、各基準電圧が表示データに対応した複数の基準電圧の中から、ソース線ごとにレベルシフタ１２４からの表示データに対応する駆動電圧（階調電圧）を出力する。より具体的には、ＤＡＣ１２８は、レベルシフタ１２４からの１ドット分の表示データをデコードし、デコード結果に基づいて複数の基準電圧のいずれかを選択する。ＤＡＣ１２８において選択された基準電圧は、駆動電圧として出力バッファ１３０に出力される。

出力バッファ１３０は、各データ出力部が各ソース線に対応して設けられた複数のデータ出力部を有する。出力バッファ１３０の各データ出力部は、ＤＡＣ１２８からの駆動電圧に基づいて、ソース線を駆動する。各データ出力部は、ボルテージフォロワ接続された演算増幅器を含む。

エラー処理部３１０には、受信Ｉ／Ｆ回路５４からのエラー検出フラグＦｌｇＥｒｒ、垂直同期信号ＶＳ、水平同期信号ＨＳ及びピクセルクロック信号ＰＣＬＫが入力される。そしてエラー処理部３１０は、エラー検出フラグＦｌｇＥｒｒに基づいて、受信Ｉ／Ｆ回路５４の受信信号のエラーを検出し、エラー検出結果を表示タイミング生成回路１３６に出力する。

表示タイミング生成回路１３６は、垂直同期信号ＶＳ、水平同期信号ＨＳ、ピクセルクロック信号ＰＣＬＫ及びエラー処理部３１０のエラー検出結果に基づいて、ゲート線の選択タイミングとソース線の駆動タイミングとを制御する制御信号を生成する。レベルシフタ１３８は、表示タイミング生成回路１３６によって生成された該制御信号の各ビットの電圧レベルを変換する。例えばレベルシフタ１３８は、ゲートドライバ３２の表示タイミングを制御するためのクロック信号ＶＣＫ、スタートパルス信号ＶＳＰ、出力イネーブル信号ＶＥＮＢを出力する。

例えば、エラー処理部３１０は、エラー検出フラグＦｌｇＥｒｒに基づいて、エラーが発生した表示データが表示される画素を含む走査ラインをエラーラインとして検出することができる。エラー処理部３１０は、垂直同期信号ＶＳにより開始される１垂直走査期間内に、水平同期信号ＨＳのパルスをカウントし、エラー検出フラグＦｌｇＥｒｒがアクティブになったときの水平同期信号ＨＳのパルス数により、エラーが発生した表示データが表示される画素を含む走査ラインをエラーラインとして検出できる。

図１６に、表示タイミング生成回路１３６の構成要部の一例を示す。

図１６では、表示タイミング生成回路１３６のうち出力イネーブル信号ＶＥＮＢを生成する回路部分のブロックのみを示している。このように、表示タイミング生成回路１３６は、カウンタ３５０、ゲート出力制御部３５２を含むことができる。

カウンタ３５０は、ピクセルクロック信号ＰＣＬＫ又は水平同期信号ＨＳが入力され、１垂直走査期間内のピクセルクロック信号ＰＣＬＫ又は水平同期信号ＨＳのパルス数をカウントする。これにより、カウンタ３５０は、１垂直走査期間内の走査ラインをカウント値で特定することができる。ゲート出力制御部３５２は、エラー処理部３１０により検出されたエラーラインとカウンタ３５０のカウント値とを比較し、両者が一致する走査ラインを選択しないように出力イネーブル信号ＶＥＮＢを生成する。

以上のように、表示ドライバ４０は、エラーが検出された表示データが表示される画素を含む走査ラインを選択しないように制御される。

なお、図１５のソースドライバ３０は、更に、自発パルス発生回路４００を含むことができる。自発パルス発生回路４００は、表示ドライバ４０（ソースドライバ３０）の外部からの表示制御信号にかかわらず（該表示制御信号とは非同期で）自発パルスを発生することができる。ソースドライバ３０は、ＳＹＮＣパケットのエラー検出結果に基づいて、自発パルス発生回路４００が発生した自発パルスを表示制御信号の代わりに出力し、ソース線の駆動タイミングやゲート線の走査タイミングを指定することができる。

図１７に、図１５の自発パルス発生回路４００の構成要部の一例を示す。

図１７では、自発パルス発生回路４００が、水平同期開始タイミングや水平同期終了タイミングを規定するＳＹＮＣパケットにエラーが発生したときに自発水平同期信号ＨＳｘを生成する回路ブロックの例を示している。

自発パルス発生回路４００は、第１のタイムアウトレジスタ４１０、カウンタ４２０、比較器４３０を含むことができる。第１のタイムアウトレジスタ４１０には、ホスト３８によりタイムアウト値が設定される。カウンタ４２０は、ピクセルクロック信号ＰＣＬＫのクロック数をカウントし、そのカウント値を比較器４３０に出力する。比較器４３０は、第１のタイムアウトレジスタ４１０のレジスタ値とカウンタ４２０のカウント値とを比較し、両者が一致したときに一致検出パルスを出力する。この一致検出パルスは、カウンタ４２０のタイムアウトパルスとなる。カウンタ４２０のカウント値は、水平同期信号ＨＳがアクティブになったとき、又は比較器４３０からの一致検出パルスが出力されたときに初期化される。

即ち、カウンタ４２０は、正常な画像データが受信されたことが検出されたときにカウント値が初期化される。更に、表示タイミング信号を規定する受信データのエラーが検出されたときに、カウンタ４２０がタイムアウトカウント値までカウントしたことを示すタイムアウトパルスを自発パルスとして出力することができる。

比較器４３０の一致検出パルスは、自発水平同期信号ＨＳｘとして出力される。そして、エラー検出フラグＦｌｇＥｒｒにより、水平同期開始タイミングや水平同期終了タイミングを規定するＳＹＮＣパケットのエラー発生が検出されたことが通知される。このエラー検出フラグＦｌｇＥｒｒにより、表示タイミング生成回路１３６が、水平同期信号ＨＳ又は自発水平同期信号ＨＳｘのいずれかを選択出力する。

こうして、エラー検出部２１４よりＳＹＮＣパケット（表示タイミング信号を規定する受信データ）のエラーが検出されたことを条件に、自発水平同期信号ＨＳｘ（自発パルス）を水平同期信号ＨＳ（表示タイミング信号）として出力することができる。

図１８に、図１５の自発パルス発生回路４００の構成要部の一例を示す。

図１８では、自発パルス発生回路４００が、垂直同期開始タイミングや垂直同期終了タイミングを規定するＳＹＮＣパケットにエラーが発生したときに自発垂直同期信号ＶＳｘを生成する回路ブロックの例を示している。

自発パルス発生回路４００は、第２のタイムアウトレジスタ４５０、カウンタ４６０、比較器４７０を含むことができる。第２のタイムアウトレジスタ４５０には、ホスト３８によりタイムアウト値が設定される。カウンタ４６０は、水平同期信号ＨＳのパルス数をカウントし、カウント値を比較器４７０に出力する。比較器４７０は、第２のタイムアウトレジスタ４５０のレジスタ値とカウンタ４６０のカウント値とを比較し、両者が一致したときに一致検出パルスを出力する。この一致検出パルスは、カウンタ４６０のタイムアウトパルスとなる。カウンタ４６０のカウント値は、垂直同期信号ＶＳがアクティブになったとき、又は比較器４７０からの一致検出パルスが出力されたときに初期化される。

即ち、カウンタ４６０は、正常な画像データが受信されたことが検出されたときにカウント値が初期化される。更に、表示タイミング信号を規定する受信データのエラーが検出されたときに、カウンタ４６０がタイムアウトカウント値までカウントしたことを示すタイムアウトパルスを自発パルスとして出力することができる。

比較器４７０の一致検出パルスは、自発垂直同期信号ＶＳｘとして出力される。そして、エラー検出フラグＦｌｇＥｒｒにより、垂直同期開始タイミングや垂直同期終了タイミングを規定するＳＹＮＣパケットのエラー発生が検出されたことが通知される。このエラー検出フラグＦｌｇＥｒｒにより、表示タイミング生成回路１３６が、垂直同期信号ＶＳ又は自発垂直同期信号ＶＳｘのいずれかを選択出力する。

こうして、エラー検出部２１４よりＳＹＮＣパケット（表示タイミング信号を規定する受信データ）のエラーが検出されたことを条件に、自発垂直同期信号ＶＳｘ（自発パルス）を垂直同期信号ＶＳ（表示タイミング信号）として出力することができる。

次に、自発パルス発生回路４００の動作タイミングの一例を示す。

図１９に、表示同期制御に必要な各種期間の説明図を示す。

図１９に示すとおり、垂直走査方向と水平走査方向とにブランキング期間、フロントポーチ期間、バックポーチ期間が規定される。

ＶＳＴは、垂直走査方向同期期間であり、垂直同期信号ＶＳがＬレベルの期間に相当する。ＶＢＰは、垂直走査方向のバックポーチ期間である。ＶＦＰは、垂直走査方向のフロントポーチ期間である。ＶＤＩＳＰは、垂直走査方向の表示アクティブ期間であり、データイネーブル信号ＤＥがアクティブの走査ラインの選択期間である。

ＨＳＴは、水平走査方向同期期間であり、水平同期信号ＨＳがＬレベルの期間である。ＨＢＰは、水平走査方向のバックポーチ期間である。ＨＦＰは、水平走査方向のフロントポーチ期間である。ＨＤＩＳＰは、水平走査方向の表示アクティブ期間であり、データイネーブル信号ＤＥがアクティブの期間である。

図２０に、水平同期信号ＨＳを規定するＳＹＮＣパケットが正常に受信されたときの自発パルス発生回路４００の動作タイミングの一例を示す。

図２０では、シリアルバスを介して、ＳＹＮＣパケットＰ１が受信された後に、表示データのデータパケットＰ２が受信されている。ＳＹＮＣパケットＰ１が受信されると、該ＳＹＮＣパケットＰ１に基づいて水平同期信号ＨＳが生成される。自発パルス発生回路４００は、図示しない水平期間カウンタと、図１７のカウンタ４２０に相当するエラー検出用カウンタとを備える。エラー検出用カウンタは、図１９のＨＦＰをカウントするカウンタでもあり、水平同期信号ＨＳの変化点を基準に生成される内部用水平同期信号ｉｎｔＨｓｙｎｃにより初期化されるようになっている。水平期間カウンタは、内部用水平同期信号ｉｎｔＨｓｙｎｃを１クロック遅らせた初期化用信号ｉｎｉ１Ｈにより初期化される。

従って、図２０では、ＳＹＮＣパケットＰ３が正常に受信されたことにより、水平同期信号ＨＳが正常に生成されている（ＴＧ１）。これにより、内部用水平同期信号ｉｎｔＨｓｙｎｃが生成され（ＴＧ２）、内部用水平同期信号ｉｎｔＨｓｙｎｃによりエラー検出用カウンタが所与のタイムアウト値（例えば図２０では２５５）に達するまでに初期化される。内部用水平同期信号ｉｎｔＨｓｙｎｃを１クロック遅らせた初期化用信号ｉｎｉ１Ｈは、水平期間カウンタのカウント値を初期化する。

図２１に、水平同期信号ＨＳを規定するＳＹＮＣパケットにエラーが検出されたときの自発パルス発生回路４００の動作タイミングの一例を示す。

図２１では、シリアルバスを介して、ＳＹＮＣパケットＰ１０が受信された後に、表示データのデータパケットＰ１１が受信されている。ＳＹＮＣパケットＰ１０が受信されると、該ＳＹＮＣパケットＰ１０に基づいて水平同期信号ＨＳが生成される。

図２１では、ＳＹＮＣパケットＰ１２を受信したときにエラーが検出されたものとする。このとき、水平同期信号ＨＳが生成されない（ＴＧ１０）。その結果、内部用水平同期信号ｉｎｔＨｓｙｎｃ及び初期化用信号ｉｎｉ１Ｈがアクティブとならない。そして、自発パルス発生回路４００は、エラー検出用カウンタが２５５に達したことを条件に上述のように自発水平同期信号ＨＳｘを水平同期信号ＨＳとして内部で生成し、次の同期タイミングで内部用水平同期信号ｉｎｔＨｓｙｎｃをアクティブにする（ＴＧ１１）。この結果、内部用水平同期信号ｉｎｔＨｓｙｎｃを１クロック遅らせた初期化用信号ｉｎｉ１Ｈにより、水平期間カウンタのカウント値を初期化する。

図２２に、垂直同期信号ＶＳを規定するＳＹＮＣパケットが正常に受信されたときの自発パルス発生回路４００の動作タイミングの一例を示す。

図２２では、ＳＹＮＣパケットが受信されると、該ＳＹＮＣパケットに基づいて垂直同期信号ＶＳが生成される。自発パルス発生回路４００は、図示しない垂直期間カウンタと、図１８のカウンタ４６０に相当するエラー検出用カウンタとを備える。このエラー検出用カウンタは、図１９のＶＦＰをカウントするカウンタでもあり、垂直同期信号ＶＳの変化点を基準に生成される内部用垂直同期信号Ｖｓｙｎｃにより初期化されるようになっている。垂直期間カウンタは、内部用垂直同期信号ｉｎｔＶｓｙｎｃにより初期化される。

従って、図２２では、ＳＹＮＣパケットが正常に受信されたことにより、垂直同期信号ＶＳが正常に生成されている（ＴＧ２０）。これにより、内部用垂直同期信号ｉｎｔＶｓｙｎｃが生成され（ＴＧ２１）、内部用垂直同期信号ｉｎｔＶｓｙｎｃによりエラー検出用カウンタが所与のタイムアウト値（例えば図２２では３２７）に達するまでに初期化される。内部用垂直同期信号ｉｎｔＶｓｙｎｃは、垂直期間カウンタのカウント値を初期化する。

図２３に、垂直同期信号ＶＳを規定するＳＹＮＣパケットにエラーが検出されたときの自発パルス発生回路４００の動作タイミングの一例を示す。

自発パルス発生回路４００は、エラーが検出されたときに次の水平走査期間に同期して自発垂直同期信号ＶＳｘが垂直同期信号ＶＳとして生成される点に着目して、ＶＢＰＳ切替用制御信号を生成することができる。図２３では、ＶＢＰ数切替用制御信号がＬレベルのときのＶＢＰ数が、ＶＢＰ数切替用制御信号がＨレベルのときのＶＢＰ数より１だけ多くなるように表示期間が開始される。即ち、自発垂直同期信号ＶＳｘ（自発パルス）を垂直同期信号ＶＳとして出力した垂直走査期間における水平走査期間数が、通常の垂直走査期間における水平走査期間数より１だけ少ない。こうすることで、自発パルス発生回路４００で自発垂直同期信号を出力したときの表示ラインのずれによる画像の乱れを回避できる。

従って、図２３において、ＳＹＮＣパケットにエラーが検出されると、垂直同期信号ＶＳが生成されない（ＴＧ３０）。その結果、内部用垂直同期信号ｉｎｔＶｓｙｎｃがアクティブとならない。そして、自発パルス発生回路４００は、エラー検出用カウンタが３２７に達したことを条件に上述のように自発垂直同期信号ＶＳｘを垂直同期信号ＶＳとして内部で生成し、次の同期タイミングで内部用垂直同期信号ｉｎｔＶｓｙｎｃをアクティブにする（ＴＧ３１）。この結果、内部用垂直同期信号ｉｎｔＶｓｙｎｃにより、垂直期間カウンタのカウント値を初期化する。

更に、自発垂直同期信号ＶＳｘを垂直同期信号ＶＳとして内部で生成された垂直走査期間では、ＶＢＰ数切替用制御信号がＨレベルとなり、ＶＢＰが４ラインのとき表示期間が開始される。この結果、当該垂直走査期間では、通常の垂直走査期間と同じ表示ライン数の画像が表示される。

以上のように、自発パルスを表示タイミング信号として出力した垂直走査期間における垂直走査方向のフロントポーチ期間の水平走査期間数が、エラーが検出されない通常の垂直走査期間における垂直走査方向のフロントポーチ期間の水平走査期間数より１だけ少ない。なお、図２３では、垂直走査方向のフロントポーチ期間を例に説明したが、垂直走査方向のバックポーチ期間における水平走査期間数を制御してもよい。

４． ブリッジ回路
図１〜図２３では、表示ドライバ４０内に受信Ｉ／Ｆ回路５４が内蔵される例を説明したが、本発明はこれに限定されるものではない。例えば、受信Ｉ／Ｆ回路５４、エラー処理部３１０及び自発パルス発生回路４００の機能を、表示ドライバの外部に設けられるブリッジ回路に内蔵させてもよい。

図２４に、本実施形態におけるブリッジ回路を含む液晶表示装置の構成例のブロック図を示す。図２４において、図１、図２、図４、図１２又は図１５と同一部分には同一符号を付し、適宜説明を省略する。

本実施形態におけるブリッジ回路５００は、図２４に示すようにホスト３８と、液晶表示パネル２０を駆動する表示ドライバ６００との間に設けられる。表示ドライバ６００は、ソースドライバ６１０と、ゲートドライバ６２０とを含む。ソースドライバ６１０は、ソースドライバ３０の表示タイミング生成回路１３６のうち自発垂直同期信号及び自発水平同期信号を生成する回路部分が省略された構成を有している。また、ソースドライバ６１０は、ソースドライバ３０の各ブロックのうち自発パルス発生回路４００及びエラー処理部３１０が省略された構成を有している。ゲートドライバ６２０は、ゲートドライバ３２と同様の構成を有している。

ブリッジ回路５００は、物理層回路２００、受信処理回路２１０、タイミング生成回路２２０、表示タイミング生成回路５１０、自発パルス発生回路４００、エラー処理部３１０を含むことができる。表示タイミング生成回路５１０は、図１６〜図１８の各回路ブロックを有する。また、表示タイミング生成回路５１０は、図１５の表示タイミング生成回路１３６のすべての機能を有していてもよい。従って、上述のソースドライバ３０の機能のうちエラー処理に関する機能をブリッジ回路５００で実現させることができる。この場合、ソースドライバ６１０は、ブリッジ回路５００からの表示データ及び表示制御信号に基づいて、液晶表示パネル２０のソース線を駆動する。

以上のように、エラーが検出された画素を含む走査ラインを選択しないようにすることで、画質の乱れを最小限に抑えることができる。その上、表示タイミング信号を規定する受信信号にエラーが発生したときに自発パルスを代用して表示タイミング信号としたので、該受信信号にエラーが発生しても正常な画像表示を継続できる。更には、タイムアウトパルスを自発パルスとする回路構成を採用することで、簡素な構成で画質の劣化を抑える表示ドライバやブリッジ回路、これらを含む電気光学装置、電子機器を提供できる。

５． 電子機器
図２５に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図２５において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。

携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットでホスト３８に供給する。

携帯電話機９００は、液晶表示パネル２０を含む。液晶表示パネル２０は、ソースドライバ３０及びゲートドライバ３２を含む表示ドライバ４０によって駆動される。液晶表示パネル２０は、複数のソース線、複数のゲート線、複数の画素を含む。ソースドライバ３０は、表示データに基づいてソース線の駆動制御を行う。

ホスト３８は、表示ドライバ４０に接続され、ソースドライバ３０に対してＲＧＢフォーマットの表示データを供給する。

電源回路１００は、表示ドライバ４０に接続され、各ドライバに対して、駆動用の電源電圧を供給する。また液晶表示パネル２０の対向電極に、対向電極電圧ＶＣＯＭを供給する。

またホスト３８は、アンテナ９６０を介して受信された表示データを、変復調部９５０で復調した後、表示ドライバ４０に供給できる。ホスト３８は、このように表示データに基づき、表示ドライバ４０により液晶表示パネル２０に表示させる。

ホスト３８は、カメラモジュール９１０で生成された表示データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。

ホスト３８は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、液晶表示パネル２０の表示処理を行う。

図２６に、本実施形態における電子機器の他の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図２６において、図２４、図２５と同一部分には同一符号を付し、適宜説明を省略する。

図２６の携帯電話機９８０が図２５の携帯電話機と異なる点は、表示ドライバとホスト３８との間に、図２５のブリッジ回路５００が挿入されている点である。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態におけるアクティブマトリックス型の液晶表示装置の構成の概要を示す図。 本実施形態におけるアクティブマトリックス型の液晶表示装置の他の構成の概要を示す図。 図１又は図２の液晶表示装置の構成例を示す図。 本実施形態におけるホスト及び表示ドライバ間の構成例のブロック図。 ホストが出力する送信信号の例を示す図。 シリアルバスを介して伝送される差動信号の例を示す図。 図７（Ａ）、図７（Ｂ）はホストと表示ドライバとの間でやり取りされるパケットデータの説明図。 図８（Ａ）はショートパケット構造の一例を示す図。図８（Ｂ）はロングパケット構造の一例を示す図。 パケットデータによる１水平走査分の表示データのやり取りの説明図。 パケットデータによる１垂直走査分の表示データのやり取りの説明図。 本実施形態における表示ドライバの構成の概要を示す図。 図１１の受信Ｉ／Ｆ回路の構成例のブロック図。 本実施形態におけるエラー処理部の処理例の説明図。 図１１のゲートドライバの構成例のブロック図。 図１１のソースドライバの構成例のブロック図。 表示タイミング生成回路の構成要部の一例を示す図。 図１５の自発パルス発生回路の構成要部の一例を示す図。 図１５の自発パルス発生回路の構成要部の一例を示す図。 表示同期制御に必要な各種期間の説明図。 水平同期信号を規定するパケットが正常に受信されたときの自発パルス発生回路の動作タイミングの一例を示す図。 水平同期信号を規定するパケットにエラーが検出されたときの自発パルス発生回路の動作タイミングの一例を示す図。 垂直同期信号を規定するパケットが正常に受信されたときの自発パルス発生回路の動作タイミングの一例を示す図。 垂直同期信号を規定するパケットにエラーが検出されたときの自発パルス発生回路の動作タイミングの一例を示す図。 本実施形態におけるブリッジ回路を含む液晶表示装置の構成例のブロック図。 本実施形態における電子機器の構成例のブロック図。 本実施形態における電子機器の他の構成例のブロック図。

符号の説明

１０ 液晶表示装置、 ２０ 液晶表示パネル、 ３０ ソースドライバ、
３２ ゲートドライバ、 ３８ ホスト、 ４０ 表示ドライバ、
５０ 送信Ｉ／Ｆ回路、 ５４ 受信Ｉ／Ｆ回路、 ６０ 駆動部、
７０ シリアル／パラレル変換回路、 ７２ ＰＬＬ回路、
９８ シリアルバス、 １３６ 表示タイミング生成回路、
２００ 物理層回路、 ２１０ 受信処理回路、 ２１２ パケット処理部、
２１４ エラー検出部、 ２１６ デコーダ、 ２２０ タイミング生成回路、
３００ ソース線駆動部、 ３１０ エラー処理部、
４００ 自発パルス発生回路、 ４１０ 第１のタイムアウトレジスタ、
４２０、４６０ カウンタ、 ４３０、４７０ 比較器、
４５０ 第２のタイムアウトレジスタ、 ＤＥ データイネーブル信号、
ＦｌｇＥｒｒ エラー検出フラグ、 ＨＳ 水平同期信号、
ＨＳｘ 自発水平同期信号、 ＰＣＬＫ ピクセルクロック信号、
ＶＳ 垂直同期信号、 ＶＳｘ 自発垂直同期信号

Claims (18)

1. アクティブマトリックス型の電気光学装置を駆動するための表示ドライバであって、
   画像データを受信するためのインタフェース回路と、
   前記インタフェース回路で受信された画像データのエラー検出処理を行うエラー検出回路と、
   前記電気光学装置の複数のゲート線を走査するゲート線駆動回路とを含み、
   前記ゲート線駆動回路が、
   前記エラー検出回路によりエラーが検出された画像データが表示される走査ラインを選択しないように前記複数のゲート線を走査することを特徴とする表示ドライバ。
2. 請求項１において、
   前記インタフェース回路で受信された画像データに基づいて、前記電気光学装置のソース線を駆動するソース線駆動回路を含むことを特徴とする表示ドライバ。
3. 請求項１又は２において、
   前記インタフェース回路で受信された画像データに基づいて、前記電気光学装置を駆動するための表示タイミング信号を生成する表示タイミング生成回路と、
   自発パルスを生成する自発パルス生成回路とを含み、
   前記エラー検出回路により前記表示タイミング信号を規定する受信データのエラーが検出されたことを条件に、前記自発パルスを前記表示タイミング信号として出力することを特徴とする表示ドライバ。
4. 請求項３において、
   前記表示タイミング信号が、
   水平走査期間を規定する水平同期信号であることを特徴とする表示ドライバ。
5. 請求項３又は４において、
   前記表示タイミング信号が、
   垂直走査期間を規定する垂直同期信号であることを特徴とする表示ドライバ。
6. 請求項５において、
   前記エラー検出回路により前記表示タイミング信号として垂直同期信号を規定する受信データのエラーが検出されたとき、該エラーが検出された水平走査期間の次の水平走査期間に、前記自発パルスを前記表示タイミング信号として出力し、
   前記自発パルスを前記表示タイミング信号として出力した垂直走査期間における垂直走査方向のバックポーチ期間又はフロントポーチ期間の水平走査期間数が、エラーが検出されない垂直走査期間における垂直走査方向のバックポーチ期間又はフロントポーチ期間の水平走査期間数より１だけ少ないことを特徴とする表示ドライバ。
7. 請求項３乃至６のいずれかにおいて、
   所与のタイムアウトカウント値まで所与の基準クロックに同期してカウント値が更新されるカウンタを含み、
   前記カウンタが、
   前記エラー検出回路により正常なデータが受信されたことが検出されたときにカウント値が初期化されると共に、前記エラー検出回路により表示タイミング信号を規定する受信データのエラーが検出されたときに前記カウンタが前記タイムアウトカウント値までカウントしたことを示すタイムアウトパルスを前記自発パルスとして出力することを特徴とする表示ドライバ。
8. 画像データを受信するためのインタフェース回路と、
   前記インタフェース回路で受信された画像データのエラー検出処理を行うエラー検出回路と、
   前記インタフェース回路で受信された画像データに基づいて、前記電気光学装置を駆動するための表示タイミング信号を生成する表示タイミング生成回路と、
   自発パルスを生成する自発パルス生成回路とを含み、
   前記エラー検出回路によりエラーが検出されたことを条件に、前記自発パルスを前記表示タイミング信号として出力することを特徴とするブリッジ回路。
9. 請求項８において、
   前記表示タイミング信号が、
   水平走査期間を規定する水平同期信号であることを特徴とするブリッジ回路。
10. 請求項８又は９において、
    前記表示タイミング信号が、
    垂直走査期間を規定する垂直同期信号であることを特徴とするブリッジ回路。
11. 請求項９において、
    前記エラー検出回路により前記表示タイミング信号として垂直同期信号を規定する受信データのエラーが検出されたとき、該エラーが検出された水平走査期間の次の水平走査期間に、前記自発パルスを前記表示タイミング信号として出力し、
    前記自発パルスを前記表示タイミング信号として出力した垂直走査期間における垂直走査方向のバックポーチ期間又はフロントポーチ期間の水平走査期間数が、エラーが検出されない垂直走査期間における垂直走査方向のバックポーチ期間又はフロントポーチ期間の水平走査期間数より１だけ少ないことを特徴とするブリッジ回路。
12. 請求項９乃至１１のいずれかにおいて、
    所与のタイムアウトカウント値まで所与の基準クロックに同期してカウント値が更新されるカウンタを含み、
    前記カウンタが、
    前記エラー検出回路により正常な画像データが受信されたことが検出されたときにカウント値が初期化されると共に、前記エラー検出回路により表示タイミング信号を規定する受信データのエラーが検出されたときに前記カウンタが前記タイムアウトカウント値までカウントしたことを示すタイムアウトパルスを前記自発パルスとして出力することを特徴とするブリッジ回路。
13. 複数のゲート線と、
    複数のソース線と、
    各画素が各ゲート線及び各ソース線により特定される複数の画素と、
    前記インタフェース回路で受信された画像データに基づいて前記複数のゲート線の走査又は前記複数のソース線の駆動を行う請求項１乃至７のいずれか記載の表示ドライバとを含むことを特徴とする電気光学装置。
14. 複数のゲート線と、
    複数のソース線と、
    各画素が各ゲート線及び各ソース線により特定される複数の画素と、
    前記複数のゲート線を走査するゲートドライバと、
    前記インタフェース回路で受信された画像データに基づいて前記複数のソース線を駆動するソースドライバと、
    前記ソースドライバに接続された請求項８乃至１２のいずれか記載のブリッジ回路とを含むことを特徴とする電気光学装置。
15. 請求項１乃至７のいずれか記載の表示ドライバを含むことを特徴とする電気光学装置。
16. ホストと、
    前記ホストからの画像データを受信する請求項１乃至７のいずれか記載の表示ドライバとを含むことを特徴とする電子機器。
17. ホストと、
    電気光学装置を駆動する表示ドライバと、
    前記ホストからの画像データに基づいて前記ソースドライバの表示タイミング信号を生成する請求項８乃至１２のいずれか記載のブリッジ回路とを含むことを特徴とする電子機器。
18. 請求項１３乃至１５のいずれか記載の電気光学装置を含むことを特徴とする電子機器。

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