JP2002311880A - 画像表示装置 - Google Patents
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
Abstract
(57)【要約】
【課題】 画素データの転送速度の増加に伴う信号線数
の増加を抑制することができる画像表示装置を提供す
る。 【解決手段】 シフトレジスタ２１は、スタートパルス
としてのシフト信号ＳＴＨを入力後最初のクロック信号
ＣＬＫの立ち上がりに同期して１クロック分だけアクテ
ィブになるタイミングパルスを端子Ｃ１からデータレジ
スタに出力し、その後順次端子Ｃ２乃至Ｃ６４からタイ
ミングパルスをデータレジスタに出力する。また、論理
積ゲートＡＮＤ２がＳＲ型フリップフロップＳＲＦＦ３
のＱ出力と重畳信号との論理積をとることにより、反転
信号ｉｎｔＰＯＬ２が生成される。この反転信号はデー
タレジスタに出力される。そして、論理和ゲートＯＲ１
が論理和ゲートＡＮＤ３の出力とＤ型フリップフロップ
ＤＦＦ６４のＱ出力との論理和をとることにより、後段
のソースドライバにシフトされるシフト信号ＳＴＨ及び
反転信号ＰＯＬ２の重畳信号が立ち上がる。
の増加を抑制することができる画像表示装置を提供す
る。 【解決手段】 シフトレジスタ２１は、スタートパルス
としてのシフト信号ＳＴＨを入力後最初のクロック信号
ＣＬＫの立ち上がりに同期して１クロック分だけアクテ
ィブになるタイミングパルスを端子Ｃ１からデータレジ
スタに出力し、その後順次端子Ｃ２乃至Ｃ６４からタイ
ミングパルスをデータレジスタに出力する。また、論理
積ゲートＡＮＤ２がＳＲ型フリップフロップＳＲＦＦ３
のＱ出力と重畳信号との論理積をとることにより、反転
信号ｉｎｔＰＯＬ２が生成される。この反転信号はデー
タレジスタに出力される。そして、論理和ゲートＯＲ１
が論理和ゲートＡＮＤ３の出力とＤ型フリップフロップ
ＤＦＦ６４のＱ出力との論理和をとることにより、後段
のソースドライバにシフトされるシフト信号ＳＴＨ及び
反転信号ＰＯＬ２の重畳信号が立ち上がる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置等の
フラット表示装置に好適な画像表示装置に関し、特に、
信号線数の低減を図った画像表示装置に関する。
フラット表示装置に好適な画像表示装置に関し、特に、
信号線数の低減を図った画像表示装置に関する。
【０００２】
【従来の技術】従来、液晶表示装置（ＬＣＤ）において
は、画素数の増加及びそれに伴う駆動の高速化が要請さ
れており、この要請に応えるために複数のデータバスが
使用されるようになっている。
は、画素数の増加及びそれに伴う駆動の高速化が要請さ
れており、この要請に応えるために複数のデータバスが
使用されるようになっている。
【０００３】図６は従来の液晶表示装置の全体的な構造
を示す模式図、図７は従来の液晶表示装置におけるソー
スドライバとタイミングコントローラ等との関係を示す
ブロック図、図８はデータバスとデータ線との関係を示
す模式図、図９は従来のソースドライバを示すブロック
図、図１０は従来のシフトレジスタを示す回路図、図１
１は従来のデータレジスタとタイミングコントローラと
の関係を示すブロック図である。
を示す模式図、図７は従来の液晶表示装置におけるソー
スドライバとタイミングコントローラ等との関係を示す
ブロック図、図８はデータバスとデータ線との関係を示
す模式図、図９は従来のソースドライバを示すブロック
図、図１０は従来のシフトレジスタを示す回路図、図１
１は従来のデータレジスタとタイミングコントローラと
の関係を示すブロック図である。
【０００４】図６に示すように、液晶表示装置において
は、液晶パネル１０１の垂直方向に延びるソース線（図
示せず）にｎ個のテープキャリアパッケージ（ＴＣＰ）
１０２が接続され、水平方向に延びるゲート線（図示せ
ず）にｍ個のＴＣＰ１０３が接続されている。液晶パネ
ル１０１は、例えばガラス基板間に液晶が封入され、更
に薄膜トランジスタ（ＴＦＴ）等が組み込まれて構成さ
れている。ＴＣＰ１０２には、夫々ソースドライバ１０
４−１乃至１０４−ｎが搭載され、ＴＣＰ１０３には、
夫々ゲートドライバ１０５−１乃至１０５−ｍが搭載さ
れている。各ＴＣＰ１０２はタイミングコントローラ１
０６が搭載された信号処理基板１０７に接続され、各Ｔ
ＣＰ１０３は垂直側接続基板１０８に接続されている。
信号処理基板１０７及び垂直側接続基板１０８は、例え
ばプリント配線基板から構成される。信号処理基板１０
７には、インタフェースコネクタ１０９及びフレキシブ
ルプリント配線基板（ＦＰＣ）１１０が設けられてい
る。インタフェースコネクタ１０９には画素データ等が
転送されるディスプレイ用ケーブル（図示せず）等が接
続される。また、信号処理基板１０７及び垂直側接続基
板１０８は、夫々ＴＣＰ１０２及び１０３の可撓性を利
用して液晶パネル１０１の裏側に折り返されるが、この
ときＦＰＣ１１０が垂直側接続基板１０８に接続され
る。
は、液晶パネル１０１の垂直方向に延びるソース線（図
示せず）にｎ個のテープキャリアパッケージ（ＴＣＰ）
１０２が接続され、水平方向に延びるゲート線（図示せ
ず）にｍ個のＴＣＰ１０３が接続されている。液晶パネ
ル１０１は、例えばガラス基板間に液晶が封入され、更
に薄膜トランジスタ（ＴＦＴ）等が組み込まれて構成さ
れている。ＴＣＰ１０２には、夫々ソースドライバ１０
４−１乃至１０４−ｎが搭載され、ＴＣＰ１０３には、
夫々ゲートドライバ１０５−１乃至１０５−ｍが搭載さ
れている。各ＴＣＰ１０２はタイミングコントローラ１
０６が搭載された信号処理基板１０７に接続され、各Ｔ
ＣＰ１０３は垂直側接続基板１０８に接続されている。
信号処理基板１０７及び垂直側接続基板１０８は、例え
ばプリント配線基板から構成される。信号処理基板１０
７には、インタフェースコネクタ１０９及びフレキシブ
ルプリント配線基板（ＦＰＣ）１１０が設けられてい
る。インタフェースコネクタ１０９には画素データ等が
転送されるディスプレイ用ケーブル（図示せず）等が接
続される。また、信号処理基板１０７及び垂直側接続基
板１０８は、夫々ＴＣＰ１０２及び１０３の可撓性を利
用して液晶パネル１０１の裏側に折り返されるが、この
ときＦＰＣ１１０が垂直側接続基板１０８に接続され
る。
【０００５】図７に示すように、インタフェースコネク
タ１０９から出力された映像信号は、タイミングコント
ローラ１０６からデータバス群１１１を介して各ソース
ドライバ１０４−１乃至１０４−ｎに供給される。デー
タバス群１１１は、例えば２つのデータバスから構成さ
れている。また、各データバスは、画素データが６ビッ
ト信号であれば、図８に示すように、赤色用、緑色用、
青色用の各６本のデータ線から構成され、即ち１８本の
データ線から構成される。従って、例えば２つのデータ
バスからデータバス群１１１が構成されている場合に
は、タイミングコントローラ１０６と各ソースドライバ
との間には３６本のデータ線が存在することになる。な
お、画素データが８ビット信号であれば、データバスは
２４本のデータ線から構成される。また、タイミングコ
ントローラ１０６と各ソースドライバとの間には、クロ
ック信号線１１２、反転信号線１１３及びデータラッチ
信号線１１４が接続されており、クロック信号線１１２
を介してクロック信号ＣＬＫが各ソースドライバに供給
され、反転信号線１１３を介して反転信号ＰＯＬ２が各
ソースドライバに供給され、データラッチ信号線１１４
を介してデータラッチ信号ＳＴＢが各ソースドライバに
供給される。更に、タイミングコントローラ１０６とソ
ースドライバ１０４−１との間のみにシフト信号線１１
５が接続され、隣り合うソースドライバ間にカスコード
信号線１１６が接続されている。シフト信号線１１５を
介してシフト信号ＳＴＨがソースドライバ１０４−１に
供給され、カスコード信号としてこのシフト信号ＳＴＨ
が順次ソースドライバ間でシフトする。
タ１０９から出力された映像信号は、タイミングコント
ローラ１０６からデータバス群１１１を介して各ソース
ドライバ１０４−１乃至１０４−ｎに供給される。デー
タバス群１１１は、例えば２つのデータバスから構成さ
れている。また、各データバスは、画素データが６ビッ
ト信号であれば、図８に示すように、赤色用、緑色用、
青色用の各６本のデータ線から構成され、即ち１８本の
データ線から構成される。従って、例えば２つのデータ
バスからデータバス群１１１が構成されている場合に
は、タイミングコントローラ１０６と各ソースドライバ
との間には３６本のデータ線が存在することになる。な
お、画素データが８ビット信号であれば、データバスは
２４本のデータ線から構成される。また、タイミングコ
ントローラ１０６と各ソースドライバとの間には、クロ
ック信号線１１２、反転信号線１１３及びデータラッチ
信号線１１４が接続されており、クロック信号線１１２
を介してクロック信号ＣＬＫが各ソースドライバに供給
され、反転信号線１１３を介して反転信号ＰＯＬ２が各
ソースドライバに供給され、データラッチ信号線１１４
を介してデータラッチ信号ＳＴＢが各ソースドライバに
供給される。更に、タイミングコントローラ１０６とソ
ースドライバ１０４−１との間のみにシフト信号線１１
５が接続され、隣り合うソースドライバ間にカスコード
信号線１１６が接続されている。シフト信号線１１５を
介してシフト信号ＳＴＨがソースドライバ１０４−１に
供給され、カスコード信号としてこのシフト信号ＳＴＨ
が順次ソースドライバ間でシフトする。
【０００６】また、液晶表示装置には、各ソースドライ
バに階調電圧を供給する階調電源１１７が設けられてい
る。
バに階調電圧を供給する階調電源１１７が設けられてい
る。
【０００７】従来のソースドライバには、画素データが
６ビット信号であれば、図９に示すように、６４ビット
双方向シフトレジスタ１２１、データレジスタ１２２、
ラッチ回路１２３、レベルシフタ１２４、デジタル／ア
ナログ（Ｄ／Ａ）コンバータ１２５及び出力バッファ１
２６が設けられている。
６ビット信号であれば、図９に示すように、６４ビット
双方向シフトレジスタ１２１、データレジスタ１２２、
ラッチ回路１２３、レベルシフタ１２４、デジタル／ア
ナログ（Ｄ／Ａ）コンバータ１２５及び出力バッファ１
２６が設けられている。
【０００８】シフトレジスタ１２１には、シフト信号Ｓ
ＴＨのシフト方向を決定する信号Ｒ／Ｌが入力される。
この信号Ｒ／Ｌの論理により端子ＳＴＨＲ及びＳＴＨＬ
がシフト信号の入力端子又は出力端子のいずれになるか
が決定される。また、シフトレジスタ１２１には、画素
データを取り込むタイミングを決定するクロック信号Ｃ
ＬＫ及び１ライン分のデータを取り込むタイミングでタ
イミングコントローラ１０６から出力され内部のフリッ
プフロップをリセットするデータラッチ信号ＳＴＢが入
力される。
ＴＨのシフト方向を決定する信号Ｒ／Ｌが入力される。
この信号Ｒ／Ｌの論理により端子ＳＴＨＲ及びＳＴＨＬ
がシフト信号の入力端子又は出力端子のいずれになるか
が決定される。また、シフトレジスタ１２１には、画素
データを取り込むタイミングを決定するクロック信号Ｃ
ＬＫ及び１ライン分のデータを取り込むタイミングでタ
イミングコントローラ１０６から出力され内部のフリッ
プフロップをリセットするデータラッチ信号ＳＴＢが入
力される。
【０００９】図１０に示すように、シフトレジスタ１２
１には、互いに直接に接続された６４個のＤ型フリップ
フロップＤＦＦ１０１乃至ＤＦＦ１６４が設けられてい
る。各Ｄ型フリップフロップＤＦＦ１０１乃至ＤＦＦ１
６４のＣＫ端子には、クロック信号ＣＬＫが入力され
る。端子ＳＴＨＲがシフト信号ＳＴＨの入力端子となる
場合、初段のＤ型フリップフロップＤＦＦ１０１のＤ端
子には論理積ゲートＡＮＤ１０１の出力信号が入力され
る。また、論理積ゲートＡＮＤ１０１の入力端子には、
端子ＳＴＨＲ及びＤ型フリップフロップＤＦＦ１０１乃
至ＤＦＦ１６４の各ＱＢ端子が接続されている。なお、
本願明細書におけるＱＢ端子とは、通常「Ｑ」の上にバ
ー（−）を付して表される端子であり、図面では通常の
表記通り「Ｑ」の上にバー（−）を付して表す。
１には、互いに直接に接続された６４個のＤ型フリップ
フロップＤＦＦ１０１乃至ＤＦＦ１６４が設けられてい
る。各Ｄ型フリップフロップＤＦＦ１０１乃至ＤＦＦ１
６４のＣＫ端子には、クロック信号ＣＬＫが入力され
る。端子ＳＴＨＲがシフト信号ＳＴＨの入力端子となる
場合、初段のＤ型フリップフロップＤＦＦ１０１のＤ端
子には論理積ゲートＡＮＤ１０１の出力信号が入力され
る。また、論理積ゲートＡＮＤ１０１の入力端子には、
端子ＳＴＨＲ及びＤ型フリップフロップＤＦＦ１０１乃
至ＤＦＦ１６４の各ＱＢ端子が接続されている。なお、
本願明細書におけるＱＢ端子とは、通常「Ｑ」の上にバ
ー（−）を付して表される端子であり、図面では通常の
表記通り「Ｑ」の上にバー（−）を付して表す。
【００１０】このように構成されたシフトレジスタ１２
１においては、Ｄ型フリップフロップＤＦＦ１０１乃至
ＤＦＦ１６４の各Ｑ端子からの出力信号が、夫々出力信
号Ｃ１乃至Ｃ６４となる。
１においては、Ｄ型フリップフロップＤＦＦ１０１乃至
ＤＦＦ１６４の各Ｑ端子からの出力信号が、夫々出力信
号Ｃ１乃至Ｃ６４となる。
【００１１】データレジスタ１２２には、（６ビット）
×（３色）×（２データバス）の総計６４ビットの画素
データＤ００乃至Ｄ０５、Ｄ１０乃至Ｄ１５、Ｄ２０乃
至Ｄ２５、Ｄ３０乃至Ｄ３５、Ｄ４０乃至Ｄ４５及びＤ
５０乃至Ｄ５５が入力される。また、データレジスタ１
２２には、反転信号ＰＯＬ２として２つのデータバスに
夫々割り当てられた反転信号ＰＯＬ２１及びＰＯＬ２２
が入力される。
×（３色）×（２データバス）の総計６４ビットの画素
データＤ００乃至Ｄ０５、Ｄ１０乃至Ｄ１５、Ｄ２０乃
至Ｄ２５、Ｄ３０乃至Ｄ３５、Ｄ４０乃至Ｄ４５及びＤ
５０乃至Ｄ５５が入力される。また、データレジスタ１
２２には、反転信号ＰＯＬ２として２つのデータバスに
夫々割り当てられた反転信号ＰＯＬ２１及びＰＯＬ２２
が入力される。
【００１２】図１１に示すように、タイミングコントロ
ーラ１０６からデータバス群１１１を介して出力された
画素データが入力される反転／非反転回路１３１及びそ
の出力データを格納するレジスタ１３２が設けられてい
る。反転／非反転回路１３１には、反転信号ＰＯＬ２も
入力され、反転信号ＰＯＬ２がアクティブの場合には、
反転／非反転回路１３１に入力された画素データが反転
されてレジスタ１３２に出力される。一方、反転信号Ｐ
ＯＬ２がアクティブでない場合には、反転／非反転回路
１３１に入力された画素データはそのままレジスタ１３
２に出力される。なお、タイミングコントローラ１０６
には、これから送ろうとするデータとその直前に送った
データとを比較するビット比較器１３３及びその出力信
号に応じて画素データを反転して出力する反転／非反転
回路１３４が設けられている。
ーラ１０６からデータバス群１１１を介して出力された
画素データが入力される反転／非反転回路１３１及びそ
の出力データを格納するレジスタ１３２が設けられてい
る。反転／非反転回路１３１には、反転信号ＰＯＬ２も
入力され、反転信号ＰＯＬ２がアクティブの場合には、
反転／非反転回路１３１に入力された画素データが反転
されてレジスタ１３２に出力される。一方、反転信号Ｐ
ＯＬ２がアクティブでない場合には、反転／非反転回路
１３１に入力された画素データはそのままレジスタ１３
２に出力される。なお、タイミングコントローラ１０６
には、これから送ろうとするデータとその直前に送った
データとを比較するビット比較器１３３及びその出力信
号に応じて画素データを反転して出力する反転／非反転
回路１３４が設けられている。
【００１３】このように構成された従来の液晶表示装置
においては、タイミングコントローラ１０６内のビット
比較器１３３が、これから送ろうとする画素データとそ
の直前に送った画素データとの間で何ビットの変化があ
るかを検出し、半数以上の画素データに変化が生じてい
る場合には、反転／非反転回路１３４に画素データを反
転して出力すべき旨の信号を出力する。この信号が入力
された反転／非反転回路１３４は、データバス群１１１
を介して画素データを反転して出力すると共に、反転信
号線１１３を介してアクティブの反転信号ＰＯＬ２を反
転／非反転回路１３１に出力する。
においては、タイミングコントローラ１０６内のビット
比較器１３３が、これから送ろうとする画素データとそ
の直前に送った画素データとの間で何ビットの変化があ
るかを検出し、半数以上の画素データに変化が生じてい
る場合には、反転／非反転回路１３４に画素データを反
転して出力すべき旨の信号を出力する。この信号が入力
された反転／非反転回路１３４は、データバス群１１１
を介して画素データを反転して出力すると共に、反転信
号線１１３を介してアクティブの反転信号ＰＯＬ２を反
転／非反転回路１３１に出力する。
【００１４】図１２は従来のシフトレジスタ１２１の動
作を示すタイミングチャートである。シフトレジスタ１
２１では、端子ＳＴＨＲにシフト信号ＳＴＨが入力され
ると、次のクロック信号ＣＬＫの立ち上がりから順次立
ち上がりに同期してデータレジスタ１２２に画素データ
を取り込むためのタイミングパルスを端子Ｃ１乃至Ｃ６
４から出力する。そして、端子Ｃ６４からのタイミング
パルスの出力と共に端子ＳＴＨＬから次段のソースドラ
イバにシフト信号ＳＴＨを出力する。図５に示す液晶表
示装置では、ソースドライバ１０４−１内のシフトレジ
スタ１２１のみにタイミングコントローラ１０６からの
シフト信号ＳＴＨがスタートパルスとして入力され、他
のソースドライバ内のシフトレジスタ１２１には、カス
コード信号線１１６を介して前段のソースドライバから
シフト信号ＳＴＨがシフトしてくる。
作を示すタイミングチャートである。シフトレジスタ１
２１では、端子ＳＴＨＲにシフト信号ＳＴＨが入力され
ると、次のクロック信号ＣＬＫの立ち上がりから順次立
ち上がりに同期してデータレジスタ１２２に画素データ
を取り込むためのタイミングパルスを端子Ｃ１乃至Ｃ６
４から出力する。そして、端子Ｃ６４からのタイミング
パルスの出力と共に端子ＳＴＨＬから次段のソースドラ
イバにシフト信号ＳＴＨを出力する。図５に示す液晶表
示装置では、ソースドライバ１０４−１内のシフトレジ
スタ１２１のみにタイミングコントローラ１０６からの
シフト信号ＳＴＨがスタートパルスとして入力され、他
のソースドライバ内のシフトレジスタ１２１には、カス
コード信号線１１６を介して前段のソースドライバから
シフト信号ＳＴＨがシフトしてくる。
【００１５】データレジスタ１２２は、シフトレジスタ
１２１からのタイミングパルスに同期して画素データＤ
００乃至Ｄ０５、Ｄ１０乃至Ｄ１５、Ｄ２０乃至Ｄ２
５、Ｄ３０乃至Ｄ３５、Ｄ４０乃至Ｄ４５及びＤ５０乃
至Ｄ５５をレジスタ１３２内に格納する。但し、反転信
号ＰＯＬ２１又はＰＯＬ２２がアクティブになっている
場合には、反転／非反転回路１３１において、データバ
ス群１１１を構成する２つのデータバスのうちアクティ
ブになっている反転信号に対応するものから入力される
画素データを反転してレジスタ１３２内に格納する。こ
のような方法を採ることにより、データバスを伝達する
デジタル信号の変化量が小さくなるので、電磁妨害（Ｅ
ＭＩ：electromagnetic interference）が低減されると
共に、データバスの充放電に消費される電力が低減され
る。なお、データレジスタ１２２では、（６４ビット）
×（２データバス）×（３色）より３８４ビットの信号
が格納される。
１２１からのタイミングパルスに同期して画素データＤ
００乃至Ｄ０５、Ｄ１０乃至Ｄ１５、Ｄ２０乃至Ｄ２
５、Ｄ３０乃至Ｄ３５、Ｄ４０乃至Ｄ４５及びＤ５０乃
至Ｄ５５をレジスタ１３２内に格納する。但し、反転信
号ＰＯＬ２１又はＰＯＬ２２がアクティブになっている
場合には、反転／非反転回路１３１において、データバ
ス群１１１を構成する２つのデータバスのうちアクティ
ブになっている反転信号に対応するものから入力される
画素データを反転してレジスタ１３２内に格納する。こ
のような方法を採ることにより、データバスを伝達する
デジタル信号の変化量が小さくなるので、電磁妨害（Ｅ
ＭＩ：electromagnetic interference）が低減されると
共に、データバスの充放電に消費される電力が低減され
る。なお、データレジスタ１２２では、（６４ビット）
×（２データバス）×（３色）より３８４ビットの信号
が格納される。
【００１６】ラッチ回路１２３は全てのソースドライバ
１０４−１乃至１０４−ｎで同時に階調電圧を出力する
ために、１ライン分のデータをその出力まで保持する。
なお、このラッチ回路１２３及び出力バッファ１２６に
は、液晶パネルを交流駆動させるためにフレーム毎に信
号の極性を反転させる極性反転信号ＰＯＬが入力され
る。
１０４−１乃至１０４−ｎで同時に階調電圧を出力する
ために、１ライン分のデータをその出力まで保持する。
なお、このラッチ回路１２３及び出力バッファ１２６に
は、液晶パネルを交流駆動させるためにフレーム毎に信
号の極性を反転させる極性反転信号ＰＯＬが入力され
る。
【００１７】その後、画素データの論理レベルがレベル
シフタ１２４により変換され、階調電圧Ｖ０乃至Ｖ９が
供給されているＤ／Ａコンバータ１２５によりデジタル
信号からアナログ信号に変換される。そして、出力バッ
ファ１２６に設けられた端子Ｓ１乃至Ｓ３８４から液晶
パネル１０１のソース線に階調電圧（アナログ）が印加
される。
シフタ１２４により変換され、階調電圧Ｖ０乃至Ｖ９が
供給されているＤ／Ａコンバータ１２５によりデジタル
信号からアナログ信号に変換される。そして、出力バッ
ファ１２６に設けられた端子Ｓ１乃至Ｓ３８４から液晶
パネル１０１のソース線に階調電圧（アナログ）が印加
される。
【００１８】液晶パネル１０１では、ゲートドライバ１
０５−１乃至１０５−ｍによりゲート線が１ライン毎に
走査され、その走査タイミングに同期して各ソースドラ
イバ１０４−１乃至１０４−ｎから同時に階調電圧がソ
ース線に印加され、そのソース線の各画素において表示
が行われる。
０５−１乃至１０５−ｍによりゲート線が１ライン毎に
走査され、その走査タイミングに同期して各ソースドラ
イバ１０４−１乃至１０４−ｎから同時に階調電圧がソ
ース線に印加され、そのソース線の各画素において表示
が行われる。
【００１９】なお、液晶表示装置としては、データバス
が１つだけ設けられクロック信号の立ち上がりに同期し
て画素データがデータレジスタに格納されるもの（図１
３（ａ））、データバスが２つ設けられクロック信号の
立ち上がりに同期して両データバスから画素データがデ
ータレジスタに格納されるもの（図１３（ｂ））、及び
データバスが２つ設けられ夫々のデータバスからクロッ
ク信号の立ち上がり／立ち下がりに同期して画素データ
がデータレジスタに格納されるもの（図１３（ｃ））等
がある。
が１つだけ設けられクロック信号の立ち上がりに同期し
て画素データがデータレジスタに格納されるもの（図１
３（ａ））、データバスが２つ設けられクロック信号の
立ち上がりに同期して両データバスから画素データがデ
ータレジスタに格納されるもの（図１３（ｂ））、及び
データバスが２つ設けられ夫々のデータバスからクロッ
ク信号の立ち上がり／立ち下がりに同期して画素データ
がデータレジスタに格納されるもの（図１３（ｃ））等
がある。
【００２０】また、特開平８−８９９１号公報には、画
像表示装置等におけるデータ転送に関して、スイッチン
グの頻度等を低下させて消費電流の低減を目的としたデ
ータ転送装置が開示されている。この公報には、例えば
データに変化がない場合にクロック信号がマスクされる
データ転送装置、及び過半数のビットに変化がある場合
にデータが反転して転送されるデータ転送装置が開示さ
れている。過半数のビットに変化がある場合にデータが
反転して転送されるデータ転送装置においては、図８に
示す従来の液晶表示装置における反転信号ＰＯＬ２と同
様の１ビットの信号がコントローラ内部で生成され、受
信装置にデータと共に転送されている。この１ビットの
信号もそれ専用の信号線により転送されている。これら
のデータ転送装置によれば、消費電流の低減が可能にな
る。
像表示装置等におけるデータ転送に関して、スイッチン
グの頻度等を低下させて消費電流の低減を目的としたデ
ータ転送装置が開示されている。この公報には、例えば
データに変化がない場合にクロック信号がマスクされる
データ転送装置、及び過半数のビットに変化がある場合
にデータが反転して転送されるデータ転送装置が開示さ
れている。過半数のビットに変化がある場合にデータが
反転して転送されるデータ転送装置においては、図８に
示す従来の液晶表示装置における反転信号ＰＯＬ２と同
様の１ビットの信号がコントローラ内部で生成され、受
信装置にデータと共に転送されている。この１ビットの
信号もそれ専用の信号線により転送されている。これら
のデータ転送装置によれば、消費電流の低減が可能にな
る。
【００２１】
【発明が解決しようとする課題】しかしながら、従来の
液晶表示装置では、解像度の上昇に伴ってクロック信号
の周波数の上昇及び画素データの転送速度の高速化が必
要とされており、上述のように複数のデータバスが設け
られるようになっている。このため、反転信号線をそれ
だけ増加させる必要があり、タイミングコントローラ及
びソースドライバを構成するＬＳＩ（大規模集積回路）
のピン数も増加させる必要がある。従って、ＬＳＩパッ
ケージのサイズが大きくなってしまう問題点がある。ま
た、信号線の増加に伴ってそれらの間の間隔が狭くな
り、相互インダクタンス及びキャパシタンスの影響が大
きくなる。このため、クロストーク（波形品質の劣化）
による誤動作が生じる虞も高くなる。更に、信号線数の
増加に伴って基板パターンの設計の工数も増加してしま
う。
液晶表示装置では、解像度の上昇に伴ってクロック信号
の周波数の上昇及び画素データの転送速度の高速化が必
要とされており、上述のように複数のデータバスが設け
られるようになっている。このため、反転信号線をそれ
だけ増加させる必要があり、タイミングコントローラ及
びソースドライバを構成するＬＳＩ（大規模集積回路）
のピン数も増加させる必要がある。従って、ＬＳＩパッ
ケージのサイズが大きくなってしまう問題点がある。ま
た、信号線の増加に伴ってそれらの間の間隔が狭くな
り、相互インダクタンス及びキャパシタンスの影響が大
きくなる。このため、クロストーク（波形品質の劣化）
による誤動作が生じる虞も高くなる。更に、信号線数の
増加に伴って基板パターンの設計の工数も増加してしま
う。
【００２２】このような問題点は、消費電流の低減等を
目的とする特開平８−８９９１号公報に記載されたデー
タ転送装置においても内在しており、転送速度の高速化
に伴ってデータバスの数が増加すれば、それだけ信号線
の数を増加させる必要がある。
目的とする特開平８−８９９１号公報に記載されたデー
タ転送装置においても内在しており、転送速度の高速化
に伴ってデータバスの数が増加すれば、それだけ信号線
の数を増加させる必要がある。
【００２３】本発明はかかる問題点に鑑みてなされたも
のであって、画素データの転送速度の増加に伴う信号線
数の増加を抑制することができる画像表示装置を提供す
ることを目的とする。
のであって、画素データの転送速度の増加に伴う信号線
数の増加を抑制することができる画像表示装置を提供す
ることを目的とする。
【００２４】
【課題を解決するための手段】本発明に係る画像表示装
置は、表示パネルと、この表示パネルを駆動し互いに接
続された複数個の駆動回路と、映像信号をデジタル信号
として前記複数個の駆動回路に送信すると共に、前記複
数個の駆動回路のうちいずれか１つの駆動回路に前記映
像信号の読み込み開始を指示するスタートパルスを送信
するタイミングコントローラと、を有し、連続する２つ
の映像信号の間におけるデジタル信号の変化量が所定値
以上となった場合に、前記タイミングコントローラは、
前記連続する２つの映像信号のうちで後に送信するもの
を反転して前記駆動回路に送信すると共に、映像信号を
反転したことを示す反転信号を前記駆動回路に送信する
画像表示装置において、前記スタートパルスは前記反転
信号が送信される信号線を介して前記１つの駆動回路に
送信されることを特徴とする。
置は、表示パネルと、この表示パネルを駆動し互いに接
続された複数個の駆動回路と、映像信号をデジタル信号
として前記複数個の駆動回路に送信すると共に、前記複
数個の駆動回路のうちいずれか１つの駆動回路に前記映
像信号の読み込み開始を指示するスタートパルスを送信
するタイミングコントローラと、を有し、連続する２つ
の映像信号の間におけるデジタル信号の変化量が所定値
以上となった場合に、前記タイミングコントローラは、
前記連続する２つの映像信号のうちで後に送信するもの
を反転して前記駆動回路に送信すると共に、映像信号を
反転したことを示す反転信号を前記駆動回路に送信する
画像表示装置において、前記スタートパルスは前記反転
信号が送信される信号線を介して前記１つの駆動回路に
送信されることを特徴とする。
【００２５】本発明においては、スタートパルス及び反
転信号が同一の信号線を介して一方の末端に接続された
駆動回路に送信されるので、映像信号が送信されるデー
タバスが複数設けられる場合であっても、信号線の増加
が少ない。
転信号が同一の信号線を介して一方の末端に接続された
駆動回路に送信されるので、映像信号が送信されるデー
タバスが複数設けられる場合であっても、信号線の増加
が少ない。
【００２６】なお、前記駆動回路は、前記映像信号を格
納するデータレジスタと、このデータレジスタが前記映
像信号を格納するタイミングを指示するシフトレジスタ
と、を有し、前記シフトレジスタは、前記スタートパル
スと前記反転信号とを分離する分離手段を有することが
好ましく、前記データレジスタは、前記分離手段により
分離された反転信号がアクティブの場合に前記タイミン
グコントローラから送信された映像信号を反転して格納
することができる。
納するデータレジスタと、このデータレジスタが前記映
像信号を格納するタイミングを指示するシフトレジスタ
と、を有し、前記シフトレジスタは、前記スタートパル
スと前記反転信号とを分離する分離手段を有することが
好ましく、前記データレジスタは、前記分離手段により
分離された反転信号がアクティブの場合に前記タイミン
グコントローラから送信された映像信号を反転して格納
することができる。
【００２７】また、前記複数個の駆動回路の間で前記ス
タートパルスを順次シフトさせることができる。
タートパルスを順次シフトさせることができる。
【００２８】更に、前記映像信号を２本のデータバスを
介して前記複数個の駆動回路に送信し、前記反転信号を
各データバスに対して発生させる場合に、両反転信号を
同一の信号線を介して送信することにより、スタートパ
ルス及び２つの反転信号を１つの信号線で送信すること
が可能になる。
介して前記複数個の駆動回路に送信し、前記反転信号を
各データバスに対して発生させる場合に、両反転信号を
同一の信号線を介して送信することにより、スタートパ
ルス及び２つの反転信号を１つの信号線で送信すること
が可能になる。
【００２９】なお、前記表示パネルとして、例えば液晶
パネルを使用してもよい。
パネルを使用してもよい。
【００３０】
【発明の実施の形態】以下、本発明の実施例に係る液晶
表示装置について、添付の図面を参照して具体的に説明
する。図１は本発明の実施例に係る液晶表示装置におけ
るソースドライバとタイミングコントローラ等との関係
を示すブロック図、図２は本発明の実施例におけるソー
スドライバとタイミングコントローラとの接続関係をよ
り詳細に示すブロック図、図３は本発明の実施例におけ
るシフトレジスタの構造を示すブロック図である。
表示装置について、添付の図面を参照して具体的に説明
する。図１は本発明の実施例に係る液晶表示装置におけ
るソースドライバとタイミングコントローラ等との関係
を示すブロック図、図２は本発明の実施例におけるソー
スドライバとタイミングコントローラとの接続関係をよ
り詳細に示すブロック図、図３は本発明の実施例におけ
るシフトレジスタの構造を示すブロック図である。
【００３１】本実施例においては、図１に示すように、
タイミングコントローラ６にインタフェースコネクタ９
が接続され、インタフェースコネクタ９からタイミング
コントローラ６に映像信号が転送される。また、タイミ
ングコントローラ６に、データバス群１１、クロック信
号線１２及びデータラッチ信号線１４を介してｎ個のソ
ースドライバ４−１乃至４−ｎが接続されている。デー
タバス群１１は、例えば２つのデータバスから構成され
ているが、クロック信号の周波数によっては、例えば４
つ以上のデータバスから構成されていてもよい。データ
バス群１１が２つのデータバスから構成されている場
合、例えば一方のデータバスではゲート線の一端から奇
数番目に位置する画素に供給される画素データが転送さ
れ、他方のデータバスでは偶数番目に位置する画素に供
給される画素データが転送される。また、各データバス
は、画素データが６ビットのデジタル信号であれば、図
６に示すように、赤色用、緑色用、青色用の各６本のデ
ータ線から構成され、上述のように、データバス群１１
が２つのデータバスから構成されている場合には、タイ
ミングコントローラ６と各ソースドライバとの間には３
６本のデータ線が存在することになる。なお、画素デー
タが８ビットのデジタル信号であれば、１つのデータバ
スは２４本のデータ線から構成される。
タイミングコントローラ６にインタフェースコネクタ９
が接続され、インタフェースコネクタ９からタイミング
コントローラ６に映像信号が転送される。また、タイミ
ングコントローラ６に、データバス群１１、クロック信
号線１２及びデータラッチ信号線１４を介してｎ個のソ
ースドライバ４−１乃至４−ｎが接続されている。デー
タバス群１１は、例えば２つのデータバスから構成され
ているが、クロック信号の周波数によっては、例えば４
つ以上のデータバスから構成されていてもよい。データ
バス群１１が２つのデータバスから構成されている場
合、例えば一方のデータバスではゲート線の一端から奇
数番目に位置する画素に供給される画素データが転送さ
れ、他方のデータバスでは偶数番目に位置する画素に供
給される画素データが転送される。また、各データバス
は、画素データが６ビットのデジタル信号であれば、図
６に示すように、赤色用、緑色用、青色用の各６本のデ
ータ線から構成され、上述のように、データバス群１１
が２つのデータバスから構成されている場合には、タイ
ミングコントローラ６と各ソースドライバとの間には３
６本のデータ線が存在することになる。なお、画素デー
タが８ビットのデジタル信号であれば、１つのデータバ
スは２４本のデータ線から構成される。
【００３２】また、クロック信号線１２を介してクロッ
ク信号ＣＬＫが各ソースドライバに供給され、データラ
ッチ信号線１４を介してデータラッチ信号ＳＴＢが各ソ
ースドライバに供給される。更に、シフト・反転信号線
１５がタイミングコントローラ６と各ソースドライバと
の間に接続されている。また、隣り合うソースドライバ
間にカスコード信号線１６が接続されている。図２に示
すように、初段のソースドライバ４−１には、タイミン
グコントローラ６から出力されたシフト信号ＳＴＨが直
接入力され、ソースドライバ４−２乃至４−ｎにおいて
は、前段のソースドライバから出力されたシフト信号Ｓ
ＴＨがカスコード信号線１６を介して入力される。な
お、反転信号ＰＯＬ２は各ソースドライバにタイミング
コントローラ６から直接入力される。
ク信号ＣＬＫが各ソースドライバに供給され、データラ
ッチ信号線１４を介してデータラッチ信号ＳＴＢが各ソ
ースドライバに供給される。更に、シフト・反転信号線
１５がタイミングコントローラ６と各ソースドライバと
の間に接続されている。また、隣り合うソースドライバ
間にカスコード信号線１６が接続されている。図２に示
すように、初段のソースドライバ４−１には、タイミン
グコントローラ６から出力されたシフト信号ＳＴＨが直
接入力され、ソースドライバ４−２乃至４−ｎにおいて
は、前段のソースドライバから出力されたシフト信号Ｓ
ＴＨがカスコード信号線１６を介して入力される。な
お、反転信号ＰＯＬ２は各ソースドライバにタイミング
コントローラ６から直接入力される。
【００３３】また、本実施例の液晶表示装置には、各ソ
ースドライバに階調電圧を供給する階調電源１７が設け
られている。
ースドライバに階調電圧を供給する階調電源１７が設け
られている。
【００３４】各ソースドライバ４−１乃至４−ｎは、例
えばその内部のシフトレジスタの構造を除いて、図８に
示す従来のものと同様の構造を有している。本実施例に
おけるソースドライバに設けられた６４ビット双方向シ
フトレジスタ２１には、図３に示すように、互いに直接
に接続された６４個のＤ型フリップフロップＤＦＦ１乃
至ＤＦＦ６４が設けられている。各Ｄ型フリップフロッ
プＤＦＦ１乃至ＤＦＦ６４のＣＫ端子には、クロック信
号ＣＬＫが入力される。端子ＳＴＨＬがシフト信号ＳＴ
Ｈの入力端子となる場合、初段のＤ型フリップフロップ
ＤＦＦ１のＤ端子には論理積ゲートＡＮＤ１の出力信号
が入力される。また、論理積ゲートＡＮＤ１の入力端子
には、Ｄ型フリップフロップＤＦＦ１乃至ＤＦＦ６３の
各ＱＢ端子が接続されている。更に、シフト信号ＳＴＨ
がＳ端子に入力されデータラッチ信号ＳＴＢがＲ端子に
入力されるＳＲ型フリップフロップＳＲＦＦ１が設けら
れている。ＳＲ型フリップフロップＳＲＦＦ１の出力信
号は、論理積ゲートＡＮＤ１の１入力端子に入力され
る。なお、初段のソースドライバ４−１においては、Ｓ
Ｒ型フリップフロップＳＲＦＦ１のＳ端子に入力される
信号は、シフト信号ＳＴＨ及び反転信号ＰＯＬ２が互い
に重畳した信号（以下、「重畳信号」という）である。
更にまた、シフト信号ＳＴＨ及び反転信号ＰＯＬ２の論
理和をとる論理和ゲートＯＲ１が設けられている。な
お、各ソースドライバ４−１乃至４−ｎにおいて、反転
信号ＰＯＬ２として入力される信号は、実際には重畳信
号となっている。
えばその内部のシフトレジスタの構造を除いて、図８に
示す従来のものと同様の構造を有している。本実施例に
おけるソースドライバに設けられた６４ビット双方向シ
フトレジスタ２１には、図３に示すように、互いに直接
に接続された６４個のＤ型フリップフロップＤＦＦ１乃
至ＤＦＦ６４が設けられている。各Ｄ型フリップフロッ
プＤＦＦ１乃至ＤＦＦ６４のＣＫ端子には、クロック信
号ＣＬＫが入力される。端子ＳＴＨＬがシフト信号ＳＴ
Ｈの入力端子となる場合、初段のＤ型フリップフロップ
ＤＦＦ１のＤ端子には論理積ゲートＡＮＤ１の出力信号
が入力される。また、論理積ゲートＡＮＤ１の入力端子
には、Ｄ型フリップフロップＤＦＦ１乃至ＤＦＦ６３の
各ＱＢ端子が接続されている。更に、シフト信号ＳＴＨ
がＳ端子に入力されデータラッチ信号ＳＴＢがＲ端子に
入力されるＳＲ型フリップフロップＳＲＦＦ１が設けら
れている。ＳＲ型フリップフロップＳＲＦＦ１の出力信
号は、論理積ゲートＡＮＤ１の１入力端子に入力され
る。なお、初段のソースドライバ４−１においては、Ｓ
Ｒ型フリップフロップＳＲＦＦ１のＳ端子に入力される
信号は、シフト信号ＳＴＨ及び反転信号ＰＯＬ２が互い
に重畳した信号（以下、「重畳信号」という）である。
更にまた、シフト信号ＳＴＨ及び反転信号ＰＯＬ２の論
理和をとる論理和ゲートＯＲ１が設けられている。な
お、各ソースドライバ４−１乃至４−ｎにおいて、反転
信号ＰＯＬ２として入力される信号は、実際には重畳信
号となっている。
【００３５】また、６４ビット双方向シフトレジスタ２
１には、Ｄ型フリップフロップＤＦＦ１のＱ端子にＳ端
子が接続されデータラッチ信号ＳＴＢがＲ端子に入力さ
れるＳＲ型フリップフロップＳＲＦＦ３、及びＤ型フリ
ップフロップＤＦＦ６４のＱ端子にＳ端子が接続されデ
ータラッチ信号ＳＴＢがＲ端子に入力されるＳＲ型フリ
ップフロップＳＲＦＦ２が設けられている。更に、論理
和ゲートＯＲ１の出力とＳＲ型フリップフロップＳＲＦ
Ｆ３のＱ出力との論理積をとる論理積ゲートＡＮＤ２が
設けられている。ＳＲ型フリップフロップＳＲＦＦ２の
ＱＢ出力は論理積ゲートＡＮＤ１の１入力端子に入力さ
れる。ＳＲ型フリップフロップＳＲＦＦ１、論理和ゲー
トＯＲ１、ＳＲ型フリップフロップＳＲＦＦ３及び論理
積ゲートＡＮＤ２により、シフト信号ＳＴＨ及び反転信
号ＰＯＬ２からそのソースドライバに設けられたデータ
レジスタに必要とされる反転信号ｉｎｔＰＯＬ２とタイ
ミングパルスの生成に必要とされるスタートパルスとを
分離する分離手段としてのフィルタ回路２２が構成され
る。
１には、Ｄ型フリップフロップＤＦＦ１のＱ端子にＳ端
子が接続されデータラッチ信号ＳＴＢがＲ端子に入力さ
れるＳＲ型フリップフロップＳＲＦＦ３、及びＤ型フリ
ップフロップＤＦＦ６４のＱ端子にＳ端子が接続されデ
ータラッチ信号ＳＴＢがＲ端子に入力されるＳＲ型フリ
ップフロップＳＲＦＦ２が設けられている。更に、論理
和ゲートＯＲ１の出力とＳＲ型フリップフロップＳＲＦ
Ｆ３のＱ出力との論理積をとる論理積ゲートＡＮＤ２が
設けられている。ＳＲ型フリップフロップＳＲＦＦ２の
ＱＢ出力は論理積ゲートＡＮＤ１の１入力端子に入力さ
れる。ＳＲ型フリップフロップＳＲＦＦ１、論理和ゲー
トＯＲ１、ＳＲ型フリップフロップＳＲＦＦ３及び論理
積ゲートＡＮＤ２により、シフト信号ＳＴＨ及び反転信
号ＰＯＬ２からそのソースドライバに設けられたデータ
レジスタに必要とされる反転信号ｉｎｔＰＯＬ２とタイ
ミングパルスの生成に必要とされるスタートパルスとを
分離する分離手段としてのフィルタ回路２２が構成され
る。
【００３６】このように構成された６４ビット双方向シ
フトレジスタ２１においては、端子ＳＴＨＬがシフト信
号ＳＴＨの入力端子となる場合、Ｄ型フリップフロップ
ＤＦＦのＱ出力がカスコード信号として端子ＳＴＨＲか
ら後段のソースドライバに設けられている６４ビット双
方向シフトレジスタ２１に入力される。また、Ｄ型フリ
ップフロップＤＦＦ１乃至ＤＦＦ６４の各Ｑ出力が、夫
々タイミングパルスとして端子Ｃ１乃至Ｃ６４からその
ソースドライバ内のデータレジスタに入力される。更
に、論理積ゲートＡＮＤ２の出力信号が反転信号ｉｎｔ
ＰＯＬ２としてそのソースドライバ内のデータレジスタ
に入力される。反転信号ｉｎｔＰＯＬ２はデータバス群
を構成する２つのデータバスに対応するものであり、ク
ロック信号の立ち上がり／立ち下がりに応じて各データ
バスに対応する反転信号ｉｎｔＰＯＬ２１及びｉｎｔＰ
ＯＬ２２に分離される。
フトレジスタ２１においては、端子ＳＴＨＬがシフト信
号ＳＴＨの入力端子となる場合、Ｄ型フリップフロップ
ＤＦＦのＱ出力がカスコード信号として端子ＳＴＨＲか
ら後段のソースドライバに設けられている６４ビット双
方向シフトレジスタ２１に入力される。また、Ｄ型フリ
ップフロップＤＦＦ１乃至ＤＦＦ６４の各Ｑ出力が、夫
々タイミングパルスとして端子Ｃ１乃至Ｃ６４からその
ソースドライバ内のデータレジスタに入力される。更
に、論理積ゲートＡＮＤ２の出力信号が反転信号ｉｎｔ
ＰＯＬ２としてそのソースドライバ内のデータレジスタ
に入力される。反転信号ｉｎｔＰＯＬ２はデータバス群
を構成する２つのデータバスに対応するものであり、ク
ロック信号の立ち上がり／立ち下がりに応じて各データ
バスに対応する反転信号ｉｎｔＰＯＬ２１及びｉｎｔＰ
ＯＬ２２に分離される。
【００３７】また、本実施例に係る液晶表示装置のその
他の構成は従来のものと同様であり、例えばタイミング
コントローラ６からデータバス群１１に出力される画素
データは、その直前に出力されたものとの間でどれだけ
のビット数で変化が生じているかについて比較され、半
数以上のビットで変化が生じている場合には、反転して
出力されると共に、アクティブの反転信号ＰＯＬ２が出
力され、データレジスタ内で反転信号ｉｎｔＰＯＬ２に
基づいて画素データが再度反転されてもとの画素データ
と同じ画素データがレジスタ内に格納される。
他の構成は従来のものと同様であり、例えばタイミング
コントローラ６からデータバス群１１に出力される画素
データは、その直前に出力されたものとの間でどれだけ
のビット数で変化が生じているかについて比較され、半
数以上のビットで変化が生じている場合には、反転して
出力されると共に、アクティブの反転信号ＰＯＬ２が出
力され、データレジスタ内で反転信号ｉｎｔＰＯＬ２に
基づいて画素データが再度反転されてもとの画素データ
と同じ画素データがレジスタ内に格納される。
【００３８】次に、上述のように構成された本実施例に
係る液晶表示装置の動作について説明する。図４は本発
明の実施例におけるシフトレジスタの動作を示すタイミ
ングチャートであり、図５は本発明の実施例におけるデ
ータレジスタの動作を示すタイミングチャートである。
なお、図５においては、データバス群１１を構成する２
つのデータバスのうち、ゲート線のゲートドライバ側端
部から奇数番目に位置するソース線に供給される画素デ
ータが転送されるものをデータバスＤＢ１とし、偶数番
目に位置するソース線に供給される画素データが転送さ
れるものをデータバスＤＢ２としている。また、反転信
号ｉｎｔＰＯＬ２に含まれる反転信号ｉｎｔＰＯＬ２１
及びｉｎｔＰＯＬ２２のうち、データバスＤＢ１に対応
するものをｉｎｔＰＯＬ２１とし、データバスＤＢ２に
対応するものをｉｎｔＰＯＬ２２としている。
係る液晶表示装置の動作について説明する。図４は本発
明の実施例におけるシフトレジスタの動作を示すタイミ
ングチャートであり、図５は本発明の実施例におけるデ
ータレジスタの動作を示すタイミングチャートである。
なお、図５においては、データバス群１１を構成する２
つのデータバスのうち、ゲート線のゲートドライバ側端
部から奇数番目に位置するソース線に供給される画素デ
ータが転送されるものをデータバスＤＢ１とし、偶数番
目に位置するソース線に供給される画素データが転送さ
れるものをデータバスＤＢ２としている。また、反転信
号ｉｎｔＰＯＬ２に含まれる反転信号ｉｎｔＰＯＬ２１
及びｉｎｔＰＯＬ２２のうち、データバスＤＢ１に対応
するものをｉｎｔＰＯＬ２１とし、データバスＤＢ２に
対応するものをｉｎｔＰＯＬ２２としている。
【００３９】本実施例においては、先ず、有効な画素デ
ータを出力する直前にタイミングコントローラ６がスタ
ートパルスとしてシフト信号ＳＴＨをシフト・反転信号
線１５を介してソースドライバ４−１に出力する。ソー
スドライバ４−１内のシフトレジスタ２１では、スター
トパルスの入力によりＳＲ型フリップフロップＳＲＦＦ
１がフラグをたてる。これにより、ソースドライバ４−
１において画素データの取り込みが可能になる。また、
タイミングコントローラ６は、従来のものと同様に、デ
ータバス群１１を介して画素データを、その変化量に応
じて反転し、又は反転することなく転送し、画素データ
を反転した場合にはシフト・反転信号線１５を介してア
クティブの反転信号ＰＯＬ２をソースドライバ４−１に
出力する。
ータを出力する直前にタイミングコントローラ６がスタ
ートパルスとしてシフト信号ＳＴＨをシフト・反転信号
線１５を介してソースドライバ４−１に出力する。ソー
スドライバ４−１内のシフトレジスタ２１では、スター
トパルスの入力によりＳＲ型フリップフロップＳＲＦＦ
１がフラグをたてる。これにより、ソースドライバ４−
１において画素データの取り込みが可能になる。また、
タイミングコントローラ６は、従来のものと同様に、デ
ータバス群１１を介して画素データを、その変化量に応
じて反転し、又は反転することなく転送し、画素データ
を反転した場合にはシフト・反転信号線１５を介してア
クティブの反転信号ＰＯＬ２をソースドライバ４−１に
出力する。
【００４０】ソースドライバ４−１内のシフトレジスタ
２１は、スタートパルスとしてのシフト信号ＳＴＨを入
力後最初のクロック信号ＣＬＫの立ち上がりに同期して
１クロック分だけアクティブになるタイミングパルスを
端子Ｃ１からデータレジスタに出力し、その後順次端子
Ｃ２乃至Ｃ６４からタイミングパルスをデータレジスタ
に出力する。また、Ｄ型フリップフロップＤＦＦ１のＱ
出力によりＳＲ型フリップフロップＳＲＦＦ３がフラグ
をたて、論理積ゲートＡＮＤ２がそのＱ出力と重畳信号
との論理積をとることにより、反転信号ｉｎｔＰＯＬ２
が生成される。そして、最終段のＤ型フリップフロップ
ＤＦＦ６４のＱ出力の立ち上がりにより、カスコード信
号としてカスコード信号線１６を介して後段のソースド
ライバ４−２にシフトされるシフト信号ＳＴＨが立ち上
がる。
２１は、スタートパルスとしてのシフト信号ＳＴＨを入
力後最初のクロック信号ＣＬＫの立ち上がりに同期して
１クロック分だけアクティブになるタイミングパルスを
端子Ｃ１からデータレジスタに出力し、その後順次端子
Ｃ２乃至Ｃ６４からタイミングパルスをデータレジスタ
に出力する。また、Ｄ型フリップフロップＤＦＦ１のＱ
出力によりＳＲ型フリップフロップＳＲＦＦ３がフラグ
をたて、論理積ゲートＡＮＤ２がそのＱ出力と重畳信号
との論理積をとることにより、反転信号ｉｎｔＰＯＬ２
が生成される。そして、最終段のＤ型フリップフロップ
ＤＦＦ６４のＱ出力の立ち上がりにより、カスコード信
号としてカスコード信号線１６を介して後段のソースド
ライバ４−２にシフトされるシフト信号ＳＴＨが立ち上
がる。
【００４１】また、ソースドライバ４−１に設けられた
データレジスタでは、従来のものと同様に、端子Ｃ１乃
至Ｃ６４から出力されたタイミングパルスを参照して画
素データを格納する。このとき、本実施例では、図４に
示すように、クロック信号ＣＬＫの立ち上がりでデータ
バスＤＢ１の画素データを格納し、クロック信号ＣＬＫ
の立ち下がりでデータバスＤＢ２の画素データを格納す
る。また、データレジスタに設けられている反転／非反
転回路は、タイミングコントローラ６が出力する反転信
号ＰＯＬ２を直接取り込むことができないため、シフト
レジスタ２１が生成する反転信号ｉｎｔＰＯＬ２に基づ
いて随時画素データの反転を行う。
データレジスタでは、従来のものと同様に、端子Ｃ１乃
至Ｃ６４から出力されたタイミングパルスを参照して画
素データを格納する。このとき、本実施例では、図４に
示すように、クロック信号ＣＬＫの立ち上がりでデータ
バスＤＢ１の画素データを格納し、クロック信号ＣＬＫ
の立ち下がりでデータバスＤＢ２の画素データを格納す
る。また、データレジスタに設けられている反転／非反
転回路は、タイミングコントローラ６が出力する反転信
号ＰＯＬ２を直接取り込むことができないため、シフト
レジスタ２１が生成する反転信号ｉｎｔＰＯＬ２に基づ
いて随時画素データの反転を行う。
【００４２】例えば、画素データが８ビットのデジタル
信号である場合に、タイミングコントローラ６がこれか
ら送信しようとするデータがＦＦ（ｈ）であり、その直
前に送信したデータが００（ｈ）であるときには、ビッ
トの変化量が８ビットであって半数以上となっているた
め、タイミングコントローラ６からはＦＦ（ｈ）を反転
した画素データ００（ｈ）及びアクティブの反転信号Ｐ
ＯＬ２が送信される。そして、データレジスタは、画素
データ００（ｈ）及びアクティブの反転信号ｉｎｔＰＯ
Ｌ２を入力し、００（ｈ）を反転した画素データＦＦ
（ｈ）を格納する。
信号である場合に、タイミングコントローラ６がこれか
ら送信しようとするデータがＦＦ（ｈ）であり、その直
前に送信したデータが００（ｈ）であるときには、ビッ
トの変化量が８ビットであって半数以上となっているた
め、タイミングコントローラ６からはＦＦ（ｈ）を反転
した画素データ００（ｈ）及びアクティブの反転信号Ｐ
ＯＬ２が送信される。そして、データレジスタは、画素
データ００（ｈ）及びアクティブの反転信号ｉｎｔＰＯ
Ｌ２を入力し、００（ｈ）を反転した画素データＦＦ
（ｈ）を格納する。
【００４３】そして、ラッチ回路、レベルシフタ、Ｄ／
Ａコンバータ及び出力バッファによる処理を従来のもの
と同様に行う。
Ａコンバータ及び出力バッファによる処理を従来のもの
と同様に行う。
【００４４】ソースドライバ４−２では、ソースドライ
バ４−１のシフトレジスタ２１に設けられたＤ型フリッ
プフロップＤＦＦ６４のＱ出力の立ち上がりにより、そ
の内部のシフトレジスタ２１のＳＲ型フリップフロップ
ＳＲＦＦ１がフラグをたて、ソースドライバ４−１と同
様の画像データの格納が行われる。更に、後段のソース
ドライバ４−３乃至４−ｎでも同様の処理が行われる。
バ４−１のシフトレジスタ２１に設けられたＤ型フリッ
プフロップＤＦＦ６４のＱ出力の立ち上がりにより、そ
の内部のシフトレジスタ２１のＳＲ型フリップフロップ
ＳＲＦＦ１がフラグをたて、ソースドライバ４−１と同
様の画像データの格納が行われる。更に、後段のソース
ドライバ４−３乃至４−ｎでも同様の処理が行われる。
【００４５】そして、ｎ個のソースドライバ４−１乃至
４−ｎでの処理が終了し、液晶パネルのソース線への階
調電圧（アナログ）を供給した後にデータラッチ信号Ｓ
ＴＢをアクティブにし、各シフトレジスタ２１内のＳＲ
型フリップフロップＳＲＦＦ１乃至ＳＲＦＦ３をリセッ
トする。
４−ｎでの処理が終了し、液晶パネルのソース線への階
調電圧（アナログ）を供給した後にデータラッチ信号Ｓ
ＴＢをアクティブにし、各シフトレジスタ２１内のＳＲ
型フリップフロップＳＲＦＦ１乃至ＳＲＦＦ３をリセッ
トする。
【００４６】このような本実施例に係る液晶表示装置に
よれば、スタートパルスと反転信号とが１つのシフト・
反転信号線１５を介してソースドライバ４−１に送信さ
れるので、転送速度に伴う信号線の増加が抑制される。
よれば、スタートパルスと反転信号とが１つのシフト・
反転信号線１５を介してソースドライバ４−１に送信さ
れるので、転送速度に伴う信号線の増加が抑制される。
【００４７】なお、画素データのビット数、レジスタの
ビット数等は液晶パネルの解像度等に応じて適宜変更す
ることが可能なものであり、上述の実施例におけるもの
に限定されるものではない。
ビット数等は液晶パネルの解像度等に応じて適宜変更す
ることが可能なものであり、上述の実施例におけるもの
に限定されるものではない。
【００４８】また、本発明が適用されるものは液晶表示
装置に限定されるものではなく、例えばプラズマディス
プレイ及び有機ＥＬディスプレイにも適用することがで
きる。
装置に限定されるものではなく、例えばプラズマディス
プレイ及び有機ＥＬディスプレイにも適用することがで
きる。
【００４９】更に、シフトレジスタを構成するフリップ
フロップの型はＤ型に限定されるものではなく、その他
の型を採用してもよい。
フロップの型はＤ型に限定されるものではなく、その他
の型を採用してもよい。
【００５０】更にまた、シフト信号と同一の信号線を介
して送信される反転信号は、２つのデータバスに対応す
るものである必要はなく、１つのデータバスに対応する
もののみが同一の信号線を介して送信されてもよい。
して送信される反転信号は、２つのデータバスに対応す
るものである必要はなく、１つのデータバスに対応する
もののみが同一の信号線を介して送信されてもよい。
【００５１】
【発明の効果】以上詳述したように、本発明によれば、
スタートパルス及び反転信号が同一の信号線を介して一
方の末端に接続された駆動回路に送信されるので、映像
信号が送信されるデータバスが複数設けられる場合であ
っても、信号線の増加を抑制することができる。このた
め、ＬＳＩパッケージのピン数の増加を抑制することが
できる。また、信号線の間隔を広く確保することができ
るので、寄生キャパシタンスを低減して相互インダクタ
ンス及びキャパシタンスの影響によるクロストークを抑
制することができる。更に、信号線数の増加の抑制によ
り設計工数を低減することができる。
スタートパルス及び反転信号が同一の信号線を介して一
方の末端に接続された駆動回路に送信されるので、映像
信号が送信されるデータバスが複数設けられる場合であ
っても、信号線の増加を抑制することができる。このた
め、ＬＳＩパッケージのピン数の増加を抑制することが
できる。また、信号線の間隔を広く確保することができ
るので、寄生キャパシタンスを低減して相互インダクタ
ンス及びキャパシタンスの影響によるクロストークを抑
制することができる。更に、信号線数の増加の抑制によ
り設計工数を低減することができる。
【図１】本発明の実施例に係る液晶表示装置におけるソ
ースドライバとタイミングコントローラ等との関係を示
すブロック図である。
ースドライバとタイミングコントローラ等との関係を示
すブロック図である。
【図２】本発明の実施例におけるソースドライバとタイ
ミングコントローラとの接続関係をより詳細に示すブロ
ック図である。
ミングコントローラとの接続関係をより詳細に示すブロ
ック図である。
【図３】本発明の実施例におけるシフトレジスタの構造
を示すブロック図である。
を示すブロック図である。
【図４】本発明の実施例におけるシフトレジスタの動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図５】本発明の実施例におけるデータレジスタの動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図６】従来の液晶表示装置の全体的な構造を示す模式
図である。
図である。
【図７】従来の液晶表示装置におけるソースドライバと
タイミングコントローラ等との関係を示すブロック図で
ある。
タイミングコントローラ等との関係を示すブロック図で
ある。
【図８】データバスとデータ線との関係を示す模式図で
ある。
ある。
【図９】従来のソースドライバを示すブロック図であ
る。
る。
【図１０】従来のシフトレジスタを示す回路図である。
【図１１】従来のデータレジスタとタイミングコントロ
ーラとの関係を示すブロック図である。
ーラとの関係を示すブロック図である。
【図１２】従来のシフトレジスタ１２１の動作を示すタ
イミングチャートである。
イミングチャートである。
【図１３】（ａ）乃至（ｃ）は従来の液晶表示装置の駆
動方法を示すタイミングチャートである。
動方法を示すタイミングチャートである。
４−１〜４−ｎ；ソースドライバ ６；タイミングコントローラ ９；インタフェースコントローラ １１；データバス群 １２；クロック信号線 １４；データラッチ信号線 １５；シフト・反転信号線 １６；カスコード信号線 １７；階調電源 ２１；シフトレジスタ １０１；液晶パネル １０２、１０３；ＴＣＰ １０４−１〜１０４−ｎ；ソースドライバ １０５−１〜１０５−ｍ；ゲートドライバ １０６；タイミングコントローラ １０７；信号処理基板 １０８；垂直側接続基板 １０９；インタフェースコネクタ １１０；ＦＰＣ １１１；データバス群 １１２；クロック信号線 １１３；反転信号線 １１４；データラッチ信号線 １１５；シフト信号線 １１６；カスコード信号線 １１７；階調電源
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NC13 NC16 NC22 5C006 BB15 BC16 BF03 FA42 5C058 AA09 BA03 BA07 BA26 BA33 BB05 BB09 BB23 5C080 AA10 BB05 DD23 FF11 JJ02 JJ04
Claims (6)
- 【請求項１】 表示パネルと、この表示パネルを駆動し
互いに接続された複数個の駆動回路と、映像信号をデジ
タル信号として前記複数個の駆動回路に送信すると共
に、前記複数個の駆動回路のうちいずれか１つの駆動回
路に前記映像信号の読み込み開始を指示するスタートパ
ルスを送信するタイミングコントローラと、を有し、連
続する２つの映像信号の間におけるデジタル信号の変化
量が所定値以上となった場合に、前記タイミングコント
ローラは、前記連続する２つの映像信号のうちで後に送
信するものを反転して前記駆動回路に送信すると共に、
映像信号を反転したことを示す反転信号を前記駆動回路
に送信する画像表示装置において、前記スタートパルス
は前記反転信号が送信される信号線を介して前記１つの
駆動回路に送信されることを特徴とする画像表示装置。 - 【請求項２】 前記駆動回路は、前記映像信号を格納す
るデータレジスタと、このデータレジスタが前記映像信
号を格納するタイミングを指示するシフトレジスタと、
を有し、前記シフトレジスタは、前記スタートパルスと
前記反転信号とを分離する分離手段を有することを特徴
とする請求項１に記載の画像表示装置。 - 【請求項３】 前記データレジスタは、前記分離手段に
より分離された反転信号がアクティブの場合に前記タイ
ミングコントローラから送信された映像信号を反転して
格納するものであることを特徴とする請求項２に記載の
画像表示装置。 - 【請求項４】 前記複数個の駆動回路の間で前記スター
トパルスが順次シフトされることを特徴とする請求項１
乃至３のいずれか１項に記載の画像表示装置。 - 【請求項５】 前記映像信号は２本のデータバスを介し
て前記複数個の駆動回路に送信され、前記反転信号は各
データバスに対して発生され、両反転信号が同一の信号
線を介して送信されることを特徴とする請求項１乃至４
のいずれか１項に記載の画像表示装置。 - 【請求項６】 前記表示パネルは、液晶パネルであるこ
とを特徴とする請求項１乃至５のいずれか１項に記載の
画像表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001110814A JP2002311880A (ja) | 2001-04-10 | 2001-04-10 | 画像表示装置 |
| TW091107144A TW591572B (en) | 2001-04-10 | 2002-04-09 | Image display apparatus |
| KR10-2002-0019318A KR100447541B1 (ko) | 2001-04-10 | 2002-04-09 | 영상표시장치 |
| US10/119,024 US6909418B2 (en) | 2001-04-10 | 2002-04-10 | Image display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001110814A JP2002311880A (ja) | 2001-04-10 | 2001-04-10 | 画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002311880A true JP2002311880A (ja) | 2002-10-25 |
Family
ID=18962515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001110814A Pending JP2002311880A (ja) | 2001-04-10 | 2001-04-10 | 画像表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6909418B2 (ja) |
| JP (1) | JP2002311880A (ja) |
| KR (1) | KR100447541B1 (ja) |
| TW (1) | TW591572B (ja) |
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- 2001-04-10 JP JP2001110814A patent/JP2002311880A/ja active Pending
-
2002
- 2002-04-09 KR KR10-2002-0019318A patent/KR100447541B1/ko not_active IP Right Cessation
- 2002-04-09 TW TW091107144A patent/TW591572B/zh not_active IP Right Cessation
- 2002-04-10 US US10/119,024 patent/US6909418B2/en not_active Expired - Lifetime
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