JPH08190366A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
- Publication number
- JPH08190366A JPH08190366A JP26058095A JP26058095A JPH08190366A JP H08190366 A JPH08190366 A JP H08190366A JP 26058095 A JP26058095 A JP 26058095A JP 26058095 A JP26058095 A JP 26058095A JP H08190366 A JPH08190366 A JP H08190366A
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- JP
- Japan
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- shift register
- active matrix
- matrix substrate
- series
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- Prior art date
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Abstract
(57)【要約】
【課題】従来の薄膜シフトレジスタのスプードで動作す
るデータ側駆動回路を複数系列設け、データ線のサンプ
リング周波数を上げ、アクティブマトリクス基板へのド
ライバー内蔵を実現する。 【解決手段】データ線の端部の一方にのみ形成された該
駆動回路部はＮ系列のシフトレジスタ及び複数の入力端
子から供給される該データ信号をサンプリングするサン
プリング手段からなり、該サンプリング手段のアナログ
スイッチ手段はＮ個おきに同一系列のシフトレジスタに
接続されてなり、該複数の入力端子は該アナログスイッ
チング手段に接続されてなり、それぞれの入力端子の信
号配線から供給されるデータ信号は該複数のシフトレジ
スタにより制御されてなる。
るデータ側駆動回路を複数系列設け、データ線のサンプ
リング周波数を上げ、アクティブマトリクス基板へのド
ライバー内蔵を実現する。 【解決手段】データ線の端部の一方にのみ形成された該
駆動回路部はＮ系列のシフトレジスタ及び複数の入力端
子から供給される該データ信号をサンプリングするサン
プリング手段からなり、該サンプリング手段のアナログ
スイッチ手段はＮ個おきに同一系列のシフトレジスタに
接続されてなり、該複数の入力端子は該アナログスイッ
チング手段に接続されてなり、それぞれの入力端子の信
号配線から供給されるデータ信号は該複数のシフトレジ
スタにより制御されてなる。
Description
【０００１】
【発明の属する技術分野】本発明はドライバー内蔵アク
ティブマトリクス基板における駆動方式及び駆動回路に
関する。
ティブマトリクス基板における駆動方式及び駆動回路に
関する。
【０００２】
【従来の技術】従来、透明絶縁基板上に薄膜ＭＯＳトラ
ンジスタアレイを形成したアクティブマトリクス基板を
製作する試みが盛んに行われ、該アクティブマトリクス
基板を用いた液晶画像表示装置は、かなり高性能なもの
が試作されている。従来のアクティブマトリクス基板は
駆動回路（ドライバー）を内蔵していないため、該駆動
回路は単結晶シリコン基板により形成された集積回路を
用いているので該駆動回路は特に動作速度を気にするこ
ともなく、１系列で充分であった。図１にその例を示
す。同図において、１０２〜１０４等はゲート線、１０
５〜１０９等はデータ線、１１０〜１１２等は画素であ
り、１０１はゲート線、データ線及び画素アレイによっ
て構成される従来のアクティブマトリクス基板である。
また、１１３はゲート線側駆動回路、１２０〜１２５等
はアナログスイッチ、１２６〜１２８はデータ線に印加
されるビデオ信号の入力端子、１３６はアナログスイッ
チ１２０〜１２５等の開閉を制御するシフトレジスタで
あり、１３０〜１３５等はシフトレジスタの出力端子で
ある。前記アナログスイッチ群１３０〜１３５等とシフ
トレジスタ１３６により、データ側駆動回路が構成され
ている。
ンジスタアレイを形成したアクティブマトリクス基板を
製作する試みが盛んに行われ、該アクティブマトリクス
基板を用いた液晶画像表示装置は、かなり高性能なもの
が試作されている。従来のアクティブマトリクス基板は
駆動回路（ドライバー）を内蔵していないため、該駆動
回路は単結晶シリコン基板により形成された集積回路を
用いているので該駆動回路は特に動作速度を気にするこ
ともなく、１系列で充分であった。図１にその例を示
す。同図において、１０２〜１０４等はゲート線、１０
５〜１０９等はデータ線、１１０〜１１２等は画素であ
り、１０１はゲート線、データ線及び画素アレイによっ
て構成される従来のアクティブマトリクス基板である。
また、１１３はゲート線側駆動回路、１２０〜１２５等
はアナログスイッチ、１２６〜１２８はデータ線に印加
されるビデオ信号の入力端子、１３６はアナログスイッ
チ１２０〜１２５等の開閉を制御するシフトレジスタで
あり、１３０〜１３５等はシフトレジスタの出力端子で
ある。前記アナログスイッチ群１３０〜１３５等とシフ
トレジスタ１３６により、データ側駆動回路が構成され
ている。
【０００３】図２はシフトレジスタ１３６の出力波形を
示したもので、２００、２０１、２０２、２０３、２０
４、２０５はそれぞれ出力端子１３０、１３１、１３
２、１３３、１３４、１３４に出力される波形である。
出力波形がハイの時、アナログスイッチは導通するよう
になっている。２０６はシフトレジスタ１３６の入力ク
ロック信号である。
示したもので、２００、２０１、２０２、２０３、２０
４、２０５はそれぞれ出力端子１３０、１３１、１３
２、１３３、１３４、１３４に出力される波形である。
出力波形がハイの時、アナログスイッチは導通するよう
になっている。２０６はシフトレジスタ１３６の入力ク
ロック信号である。
【０００４】アクティブマトリクス基板へドライバー回
路を内蔵する場合、最も問題となるのが、シフトレジス
タの速度の上限である。これはデータ側駆動回路におい
て特に問題となる。シリコン薄膜中のキャリアの移動度
は、シリコン単結晶中のものに比べて１／１０以下とな
るため、薄膜シフトレジスタの上限速度は従来の集積回
路の１／１０以下になる。そのため、ドライバー内蔵ア
クティブマトリクス基板のデータ側駆動回路に従来の１
系列のシフトレジスタを用いた場合、約２ＭＨｚの周波
数で動作させるため、出力波形が変形するばかりか、該
シフトレジスタが動作しない可能性もあり、アナログス
イッチ群の導通に大いに支障をきたし、画像表示は著し
く困難となる。
路を内蔵する場合、最も問題となるのが、シフトレジス
タの速度の上限である。これはデータ側駆動回路におい
て特に問題となる。シリコン薄膜中のキャリアの移動度
は、シリコン単結晶中のものに比べて１／１０以下とな
るため、薄膜シフトレジスタの上限速度は従来の集積回
路の１／１０以下になる。そのため、ドライバー内蔵ア
クティブマトリクス基板のデータ側駆動回路に従来の１
系列のシフトレジスタを用いた場合、約２ＭＨｚの周波
数で動作させるため、出力波形が変形するばかりか、該
シフトレジスタが動作しない可能性もあり、アナログス
イッチ群の導通に大いに支障をきたし、画像表示は著し
く困難となる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、従来
の薄膜シフトレジスタのスピードで動作するデータ側駆
動回路を複数系列設け、それらの入力信号の位相を適当
にずらすことにより、データ線のサンプリング周波数を
上げ、アクティブマトリクス基板へのドライバー内蔵を
実現することにある。
の薄膜シフトレジスタのスピードで動作するデータ側駆
動回路を複数系列設け、それらの入力信号の位相を適当
にずらすことにより、データ線のサンプリング周波数を
上げ、アクティブマトリクス基板へのドライバー内蔵を
実現することにある。
【０００６】
【課題を解決するための手段】本発明の要旨は、複数系
列設けたデータ側駆動回路の入力クロック信号の位相を
適当にずらし、また隣接したデータ線を別系列の駆動回
路で駆動するようにし、アクティブマトリクス基板への
ドライバー内蔵を実現した点にある。
列設けたデータ側駆動回路の入力クロック信号の位相を
適当にずらし、また隣接したデータ線を別系列の駆動回
路で駆動するようにし、アクティブマトリクス基板への
ドライバー内蔵を実現した点にある。
【０００７】
【発明の実施の形態】以下、実施例に基づいて本発明を
詳細に説明する。
詳細に説明する。
【０００８】図３に本発明の実施例を示し、図４に図３
の駆動回路の各部の印加波形の一例を示す。図３におい
て、３０１〜３０５はゲート線、３０６〜３１５はデー
タ線、３１６〜３１８は画素、３２０〜３２９はアナロ
グスイッチ、３３０〜３３２はデータ線に印加されるビ
デオ信号の入力端子、３３３はゲート側駆動回路、３３
４はアナログスイッチ群３２０、３２２、３２４、３２
６、３２８等の開閉を制御するシフトレジスタ、３３５
はアナログスイッチ群３２１、３２３、３２５、３２
７、３２９等の開閉を制御するシフトレジスタであり、
データ側駆動回路はアナログスイッチ群３２０〜３２９
及びシフトレジスタ３３４、３３５とで構成されてい
る。３４０〜３４４はシフトレジスタ３３４の出力端
子、３５０〜３５４はシフトレジスタ３３５の出力端子
で、３００はこれら全てを内蔵した、シリコン薄膜等で
形成されたアクティブマトリクス基板である。図４は、
２系列の駆動回路（シフトレジスタ）で全てのデータ線
を駆動している例である。図４において、４００、４０
１、４０２はそれぞれシフトレジスタ３３４の出力端子
３４０、３４１、３４２の出力波形を示しており、４１
０、４１１、４１２はそれぞれシフトレジスタ３３５の
出力端子３５０、３５１、３５２の出力波形を示してい
る。４２０、４２１はそれぞれシフトレジスタ３３４、
３３５の入力クロック信号である。ここでシフトレジス
タ３３５の入力クロック信号４２１は、シフトレジスタ
３３４に入力するクロック信号４２０と同周期で、位相
を１／４周期分遅らせている。３３２に入力されるビデ
オ信号は図４のｔ０〜ｔ２の期間にアナログスイッチ３
２０によってサンプリングされ、データ線３０６を駆動
する。３３１に入力されるビデオ信号はｔ１〜ｔ３の期
間にアナログスイッチ３２１によってサンプリングさ
れ、データ線３０８を駆動する。
の駆動回路の各部の印加波形の一例を示す。図３におい
て、３０１〜３０５はゲート線、３０６〜３１５はデー
タ線、３１６〜３１８は画素、３２０〜３２９はアナロ
グスイッチ、３３０〜３３２はデータ線に印加されるビ
デオ信号の入力端子、３３３はゲート側駆動回路、３３
４はアナログスイッチ群３２０、３２２、３２４、３２
６、３２８等の開閉を制御するシフトレジスタ、３３５
はアナログスイッチ群３２１、３２３、３２５、３２
７、３２９等の開閉を制御するシフトレジスタであり、
データ側駆動回路はアナログスイッチ群３２０〜３２９
及びシフトレジスタ３３４、３３５とで構成されてい
る。３４０〜３４４はシフトレジスタ３３４の出力端
子、３５０〜３５４はシフトレジスタ３３５の出力端子
で、３００はこれら全てを内蔵した、シリコン薄膜等で
形成されたアクティブマトリクス基板である。図４は、
２系列の駆動回路（シフトレジスタ）で全てのデータ線
を駆動している例である。図４において、４００、４０
１、４０２はそれぞれシフトレジスタ３３４の出力端子
３４０、３４１、３４２の出力波形を示しており、４１
０、４１１、４１２はそれぞれシフトレジスタ３３５の
出力端子３５０、３５１、３５２の出力波形を示してい
る。４２０、４２１はそれぞれシフトレジスタ３３４、
３３５の入力クロック信号である。ここでシフトレジス
タ３３５の入力クロック信号４２１は、シフトレジスタ
３３４に入力するクロック信号４２０と同周期で、位相
を１／４周期分遅らせている。３３２に入力されるビデ
オ信号は図４のｔ０〜ｔ２の期間にアナログスイッチ３
２０によってサンプリングされ、データ線３０６を駆動
する。３３１に入力されるビデオ信号はｔ１〜ｔ３の期
間にアナログスイッチ３２１によってサンプリングさ
れ、データ線３０８を駆動する。
【０００９】以上述べた様な動作の繰り返しによって、
データ線３０９、３１０、３１１、・・・は、期間ｔ３
〜ｔ５、ｔ４〜ｔ６、ｔ５〜ｔ７、・・・・に駆動され
る。図４及び図２より、シフトレジスタを２系列用いた
場合、サンプリング周波数をシフトレジスタ１系列のも
のと同じにするには、入力クロック周波数はシフトレジ
スタ１系列のものの１／２でよく、またサンプリング期
間も２倍とれることがわかる。
データ線３０９、３１０、３１１、・・・は、期間ｔ３
〜ｔ５、ｔ４〜ｔ６、ｔ５〜ｔ７、・・・・に駆動され
る。図４及び図２より、シフトレジスタを２系列用いた
場合、サンプリング周波数をシフトレジスタ１系列のも
のと同じにするには、入力クロック周波数はシフトレジ
スタ１系列のものの１／２でよく、またサンプリング期
間も２倍とれることがわかる。
【００１０】本発明の実施例２を図５及び図６に示す。
図５に示すドライバー内蔵アクティブマトリクス基板
は、図３において２系列あるデータ側シフトレジスタを
３系列にしたものである。図５において、図３と同一の
記号は図３と同一のものを表す。５０１はアナログスイ
ッチ群３２０、３２３、３２７等の開閉を制御するシフ
トレジスタ、５０２はアナログスイッチ群３２１、３２
４、３２８等の開閉を制御するシフトレジスタ、５０３
はアナログスイッチ群３２２、３２５、３２６、３２９
等の開閉を制御するシフトレジスタであり、５１０〜５
１２はシフトレジスタ５０１の出力端子、５２０〜５２
２はシフトレジスタ５０２の出力端子、５３０〜５３３
はシフトレジスタ５０３の出力端子で、５００はこれら
全てを内蔵したアクティブマトリクス基板である。図６
は各部の出力波形で、３系列の駆動回路で全てのデータ
線を駆動している例である。図６において６００、６０
１はそれぞれシフトレジスタ５０１の出力端子５１０、
５１１の出力波形、６１０、６１１はそれぞれシフトレ
ジスタ５０２の出力端子５２０、５２１の出力波形、６
２０、６２１はそれぞれシフトレジスタ５０３の出力端
子５３０、５３１の出力波形を示している。６３０、６
３１、６３２はそれぞれシフトレジスタ５０１、５０
２、５０３の入力クロック信号である。ここで、シフト
レジスタ５０２の入力クロック信号６３１は、シフトレ
ジスタ５０１に入力するクロック信号６３０と同周期
で、位相を１／６周期分遅らせていて、シフトレジスタ
５０３に入力クロック信号６３２は、同周期で位相をさ
らに１／６周期分遅らせている。図６及び図２より、シ
フトレジスタを３系列用いた場合、サンプリング周波数
をシフトレジスタ１系列のものと同じにするには、入力
クロック周波数はシフトレジスタ１系列のものの１／３
でよく、また、サンプリング周期も３倍とれることがわ
かる。
図５に示すドライバー内蔵アクティブマトリクス基板
は、図３において２系列あるデータ側シフトレジスタを
３系列にしたものである。図５において、図３と同一の
記号は図３と同一のものを表す。５０１はアナログスイ
ッチ群３２０、３２３、３２７等の開閉を制御するシフ
トレジスタ、５０２はアナログスイッチ群３２１、３２
４、３２８等の開閉を制御するシフトレジスタ、５０３
はアナログスイッチ群３２２、３２５、３２６、３２９
等の開閉を制御するシフトレジスタであり、５１０〜５
１２はシフトレジスタ５０１の出力端子、５２０〜５２
２はシフトレジスタ５０２の出力端子、５３０〜５３３
はシフトレジスタ５０３の出力端子で、５００はこれら
全てを内蔵したアクティブマトリクス基板である。図６
は各部の出力波形で、３系列の駆動回路で全てのデータ
線を駆動している例である。図６において６００、６０
１はそれぞれシフトレジスタ５０１の出力端子５１０、
５１１の出力波形、６１０、６１１はそれぞれシフトレ
ジスタ５０２の出力端子５２０、５２１の出力波形、６
２０、６２１はそれぞれシフトレジスタ５０３の出力端
子５３０、５３１の出力波形を示している。６３０、６
３１、６３２はそれぞれシフトレジスタ５０１、５０
２、５０３の入力クロック信号である。ここで、シフト
レジスタ５０２の入力クロック信号６３１は、シフトレ
ジスタ５０１に入力するクロック信号６３０と同周期
で、位相を１／６周期分遅らせていて、シフトレジスタ
５０３に入力クロック信号６３２は、同周期で位相をさ
らに１／６周期分遅らせている。図６及び図２より、シ
フトレジスタを３系列用いた場合、サンプリング周波数
をシフトレジスタ１系列のものと同じにするには、入力
クロック周波数はシフトレジスタ１系列のものの１／３
でよく、また、サンプリング周期も３倍とれることがわ
かる。
【００１１】一般的に、系列数をＮとすれば、シフトレ
ジスタの動作周波数は系列数が１の場合のＮ分の１でよ
い。また、この時のデータ側駆動回路の素子数はシフト
レジスタ１系列の時と全く同一である。さらに、サンプ
リング周期をＮ倍とれるため、充分な書き込み時間がと
れ表示品質もたいへん高度なものとなる。さらに、シフ
トレジスタの高速動作化へのプロセス処理を特に行わな
くてもよいため、従来のアクティブマトリクス基板製造
工程でドライバー内蔵が可能となる。
ジスタの動作周波数は系列数が１の場合のＮ分の１でよ
い。また、この時のデータ側駆動回路の素子数はシフト
レジスタ１系列の時と全く同一である。さらに、サンプ
リング周期をＮ倍とれるため、充分な書き込み時間がと
れ表示品質もたいへん高度なものとなる。さらに、シフ
トレジスタの高速動作化へのプロセス処理を特に行わな
くてもよいため、従来のアクティブマトリクス基板製造
工程でドライバー内蔵が可能となる。
【００１２】
【発明の効果】以上述べたごとく、本発明を用いること
により、素子数を変えることなくシフトレジスタの低速
動作を可能にしたアクティブマトリクス基板の駆動回路
が実現され、製造工程を従来のものと変えることなく該
駆動回路のアクティブマトリクス基板への内蔵が実現さ
れる。
により、素子数を変えることなくシフトレジスタの低速
動作を可能にしたアクティブマトリクス基板の駆動回路
が実現され、製造工程を従来のものと変えることなく該
駆動回路のアクティブマトリクス基板への内蔵が実現さ
れる。
【図１】従来のアクティブマトリクス基板を示す図。
【図２】図１のアクティブマトリクス基板の駆動方法を
説明する図。
説明する図。
【図３】本発明の実施例１のアクティブマトリクス基板
を示す図。
を示す図。
【図４】図３のアクティブマトリクス基板の駆動方法を
説明する図。
説明する図。
【図５】本発明の実施例２を示す図。
【図６】図５のアクティブマトリクス基板の駆動方法を
説明する図。
説明する図。
１０１，１０２，１０３，１０４，３０１，３０２，３
０３，３０４，３０５・・・ゲート線 １０５，１０６，１０７，１０８，１０９，３０６，３
０７，３０８，３０９，３１０，３１１，３１２，３１
３，３１４，３１５・・・データ線 １１０，１１１，１１２，３１６，３１７，３１８・・
・・・画素 １１３，３３３・・・・・ゲート線側駆動回路 １２０，１２１，１２２，１２３，１２４，１２５，１
３６，３２０，３２１・・・・・・・・・・アナログス
イッチ １２６，１２７，１２８，３３０，３３１，３３２・・
・・・・・ビデオ信号の入力端子 １３０，１３１，１３２，１３３，１３４，１３５，３
４０，３４１，３４２，３４３，３４４，３５０，３５
１，３５２，３５３，３５４，３５５，４１０，４１
１，４１２・・・シフトレジスタの出力端子 １３６，３２０，３２１，３２２，３２３，３２４，３
２５，３２６，３２７，３２８，３２９．３３４．３３
５・・・・シフトレジスタ ２０６，４２０，４２１・・・・・入力クロック信号 ３００・・・・アクティブマトリクス基板
０３，３０４，３０５・・・ゲート線 １０５，１０６，１０７，１０８，１０９，３０６，３
０７，３０８，３０９，３１０，３１１，３１２，３１
３，３１４，３１５・・・データ線 １１０，１１１，１１２，３１６，３１７，３１８・・
・・・画素 １１３，３３３・・・・・ゲート線側駆動回路 １２０，１２１，１２２，１２３，１２４，１２５，１
３６，３２０，３２１・・・・・・・・・・アナログス
イッチ １２６，１２７，１２８，３３０，３３１，３３２・・
・・・・・ビデオ信号の入力端子 １３０，１３１，１３２，１３３，１３４，１３５，３
４０，３４１，３４２，３４３，３４４，３５０，３５
１，３５２，３５３，３５４，３５５，４１０，４１
１，４１２・・・シフトレジスタの出力端子 １３６，３２０，３２１，３２２，３２３，３２４，３
２５，３２６，３２７，３２８，３２９．３３４．３３
５・・・・シフトレジスタ ２０６，４２０，４２１・・・・・入力クロック信号 ３００・・・・アクティブマトリクス基板
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１１月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】アクティブマトリクス基板
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【発明が解決しようとする課題】本発明の目的は、従来
の薄膜シフトレジスタのスピードで動作するデータ側駆
動回路を複数系列設け、データ線のサンプリング周波数
を上げ、アクティブマトリクス基板へのドライバー内蔵
を実現することにある。
の薄膜シフトレジスタのスピードで動作するデータ側駆
動回路を複数系列設け、データ線のサンプリング周波数
を上げ、アクティブマトリクス基板へのドライバー内蔵
を実現することにある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【課題を解決するための手段】本発明は、マトリクス状
に形成された複数の画素電極と、該複数の画素電極に接
続されてなる複数のスイッチング素子と、該スイッチン
グ素子にデータ線を介してデータ信号を供給してなる駆
動回路部とを少なくとも有するアクティブマトリクス基
板において、該スイッチング素子及び該駆動回路部のト
ランジスタは非単結晶シリコン薄膜トランジスタからな
り、該駆動回路部はＮ系列のシフトレジスタ及び複数の
信号配線から供給される該データ信号をサンプリングす
るサンプリング手段からなり、該駆動回路部は該データ
線の端部の一方にのみ形成され、該サンプリング手段は
複数のアナログスイッチ手段を具備し、該複数のアナロ
グスイッチ手段はＮ個おきに同一系列のシフトレジスタ
に接続されてなり、該複数の信号配線は該複数のアナロ
グスイッチ手段に接続されてなり、それぞれの信号配線
から供給されるデータ信号は該Ｎ系列のシフトレジスタ
により制御されてなることを特徴とするアクティブマト
リクス基板。
に形成された複数の画素電極と、該複数の画素電極に接
続されてなる複数のスイッチング素子と、該スイッチン
グ素子にデータ線を介してデータ信号を供給してなる駆
動回路部とを少なくとも有するアクティブマトリクス基
板において、該スイッチング素子及び該駆動回路部のト
ランジスタは非単結晶シリコン薄膜トランジスタからな
り、該駆動回路部はＮ系列のシフトレジスタ及び複数の
信号配線から供給される該データ信号をサンプリングす
るサンプリング手段からなり、該駆動回路部は該データ
線の端部の一方にのみ形成され、該サンプリング手段は
複数のアナログスイッチ手段を具備し、該複数のアナロ
グスイッチ手段はＮ個おきに同一系列のシフトレジスタ
に接続されてなり、該複数の信号配線は該複数のアナロ
グスイッチ手段に接続されてなり、それぞれの信号配線
から供給されるデータ信号は該Ｎ系列のシフトレジスタ
により制御されてなることを特徴とするアクティブマト
リクス基板。
Claims (1)
- 【請求項１】一対の基板内に液晶が封入され、マトリク
ス状に配置されたスイッチング素子と該スイッチング素
子を駆動する駆動回路部とが同一の基板上に形成されて
なる液晶表示装置において、 該スイッチング素子または該駆動回路部のトランジスタ
は非単結晶シリコン薄膜トランジスタからなり、 該駆動回路部はＮ系列のシフトレジスタ及びデータ信号
をサンプリングするサンプリング手段からなり、 該サンプリング手段のアナログスイッチアレイはＮ個お
きに同一系列のシフトレジスタに接続されてなることを
特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26058095A JPH08190366A (ja) | 1995-10-06 | 1995-10-06 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26058095A JPH08190366A (ja) | 1995-10-06 | 1995-10-06 | アクティブマトリクス基板 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16074083A Division JPS6052892A (ja) | 1983-09-01 | 1983-09-01 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08190366A true JPH08190366A (ja) | 1996-07-23 |
Family
ID=17349927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26058095A Pending JPH08190366A (ja) | 1995-10-06 | 1995-10-06 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08190366A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447541B1 (ko) * | 2001-04-10 | 2004-09-08 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 영상표시장치 |
| US7633481B2 (en) | 2005-04-11 | 2009-12-15 | Samsung Electronics Co., Ltd. | Gate drive device for display device and display device having the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5540456A (en) * | 1978-09-14 | 1980-03-21 | Matsushita Electric Ind Co Ltd | Sample holing device |
| JPS57132191A (en) * | 1981-02-10 | 1982-08-16 | Suwa Seikosha Kk | Active matrix substrate |
| JPS57207287A (en) * | 1981-06-16 | 1982-12-18 | Seiko Instr & Electronics | Display driving circuit |
-
1995
- 1995-10-06 JP JP26058095A patent/JPH08190366A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5540456A (en) * | 1978-09-14 | 1980-03-21 | Matsushita Electric Ind Co Ltd | Sample holing device |
| JPS57132191A (en) * | 1981-02-10 | 1982-08-16 | Suwa Seikosha Kk | Active matrix substrate |
| JPS57207287A (en) * | 1981-06-16 | 1982-12-18 | Seiko Instr & Electronics | Display driving circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447541B1 (ko) * | 2001-04-10 | 2004-09-08 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 영상표시장치 |
| US7633481B2 (en) | 2005-04-11 | 2009-12-15 | Samsung Electronics Co., Ltd. | Gate drive device for display device and display device having the same |
| US8253679B2 (en) | 2005-04-11 | 2012-08-28 | Samsung Electronics Co., Ltd. | Gate drive device with shift register for display device and display device having the same |
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