JPH088991A

JPH088991A - データ転送装置

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Publication number: JPH088991A
Application number: JP6157877A
Authority: JP
Inventors: Keiji Oga; 啓二大賀
Original assignee: Individual
Current assignee: Individual
Priority date: 1994-06-16
Filing date: 1994-06-16
Publication date: 1996-01-12
Anticipated expiration: 2012-08-27
Also published as: JP2647344B2

Abstract

(57)【要約】【目的】半導体集積回路は論理状態が遷移する度にス
イッチング電流が流れ消費電力が増大するため、かかる
論理状態の遷移を抑制することにより、消費電力を低減
する。【構成】レジスタ１０３から順次出力されるデータ
は、前回のデータと比較して過半数のビットにおいて相
違する場合、インバータ１０４を介して反転され、ドラ
イバ１０７から出力される。これによって、ドライバ１
０７における論理状態の変動が小となる。また、レジス
タ１０３から同一内容のデータが連続して、又は繰り返
して出力されると、モードコントローラ１１１からマス
ク／制御信号が出力され、データバス１０１及びＲＡＭ
・ＤＡＣ２００の内部においても信号変化が小となる。
これによって、対応する回路における消費電力が低減さ
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路間に
用いて好適なデータ転送装置に関する。

【０００２】

【従来の技術】近年、ＬＳＩの製造技術が向上し、より
微細な加工が可能になっている。すなわち、回路の寸法
が小さくなり、高集積化、高速化が実現されている。一
方、回路方式としては、ＣＭＯＳ技術の採用により、低
消費電力化が図られている。

【０００３】

【発明が解決しようとする課題】ところで、ＣＭＯＳ回
路は、静止状態における消費電力は僅かであるが、論理
状態が遷移する際にスイッチング電流が流れ、電力が消
費される。従って、デバイス全体の消費電力は、動作周
波数と動作ゲート数にほぼ比例して増大する。近年、Ｌ
ＳＩが高集積化、高速化されつつあることにより、その
消費電力および発熱量が多大なものとなり、性能上、実
装上の種々の問題／制限を招いている。このような問題
は、ＣＭＯＳ装置間をケーブルでつないで駆動する場合
にも同様に発生する。すなわち、発熱量が大となると、
必然的に信頼性が低下し、不良・故障等が発生し易くな
る。また、安価で量産性に富むプラスチックパッケージ
を使用することができず、セラミックパッケージを使用
せざるを得ない。さらに、消費電力が１ワット程度を越
えると、放熱板等も使用する必要が生じる。この発明は
上述した事情に鑑みてなされたものであり、高集積化・
高速化を実現しつつ消費電力を抑制するデータ転送装置
およびデータ転送方法を提供することを目的としてい
る。

【０００４】

【課題を解決するための手段】上記課題を解決するため
請求項１に記載の構成にあっては、所定のクロック信号
に同期してデータを送信する送信装置と、前記クロック
信号に同期して前記データを受信する受信装置とを有す
るデータ転送装置において、前記データに変化が無い場
合にマスク信号を出力するマスク信号発生手段と、前記
クロック信号を前記マスク信号でマスクして成る被マス
ク・クロック信号を、前記受信装置に供給するマスク手
段とを具備することを特徴とする。

【０００５】また、請求項２に記載の構成にあっては、
所定のクロック信号に同期してデータを送信する送信装
置と、前記クロック信号に同期して前記データを受信す
る受信装置とを有するデータ転送装置において、複数の
ビットから成るデータを順次出力する送信装置と、この
データを受信する受信装置とを有するデータ転送装置に
おいて、第１のデータとそれに続く第２のデータとを各
ビット毎に比較し、前記第１のデータと前記第２のデー
タとが過半数のビットにおいて相違する場合は、前記第
２のデータのビットパターンを反転するとともに反転表
示信号を出力する手段を具備することを特徴としてい
る。

【０００６】また、請求項３に記載の構成にあっては、
前記受信装置は、前記被マスク・クロック信号を順次遅
延させ遅延信号を出力する遅延手段と、前記各遅延信号
に基づいて動作する複数段の処理回路から成るパイプラ
イン処理回路とを具備することを特徴としている。

【０００７】また、請求項４に記載の発明にあっては、
所定のクロック信号に同期してデータを送信する送信装
置と、前記クロック信号に同期して前記データを受信す
る受信装置とを有するデータ転送装置において、前記受
信回路は、前記反転表示信号が供給されると受信したデ
ータのビットパターンを反転する受信データ反転手段を
具備することを特徴とする。請求項５に記載の発明にあ
っては、所定のクロック信号に同期してデータを送信す
る送信装置と、前記クロック信号に同期して前記データ
を受信する受信装置とを有するデータ転送装置におい
て、前記クロック信号を所定の分周比で分周した後に前
記受信装置に伝送し、前記受信装置においては、伝送さ
れたクロック信号から元のクロック信号を再生して用い
ることを特徴とする。請求項６に記載の発明にあって
は、所定のクロック信号に同期してデータを送信する送
信装置と、前記クロック信号に同期して前記データを受
信する受信装置とを有するデータ転送装置において、前
記送信装置においては、転送されたデータの最新のｎ回
分を記憶する転送データ記憶手段と、前記転送データ記
憶手段からｎ回前の転送データを読出し、今回送信する
データと比較する比較手段と、前記比較手段によって一
致が検出された場合には、それを示す指示信号を前記受
信装置に送出する制御手段とを具備することを特徴とす
る。請求項７に記載の発明にあっては、所定のクロック
信号に同期してデータを送信する送信装置と、前記クロ
ック信号に同期して前記データを受信する受信装置とを
有するデータ転送装置において、前記受信装置において
は、受信したデータの最新のｎ回分を記憶する記憶手段
を有し、前記送信装置から送信されるデータを受信デー
タとして後段に出力するとともに前記記憶手段内に記憶
し、前記送信装置から前記指示信号が供給された場合
は、前記記憶手段内のｎ回前のデータを受信データとし
て後段に出力する受信制御手段とを具備することを特徴
とする。請求項８に記載の発明にあっては、請求項１，
２，３，４，６，７いずれかに記載のデータ転送装置に
おいて前記送信装置は、前記クロック信号を分周して出
力する分周出力手段を有し、前記受信装置は、分周され
たクロック信号に基づいて元のクロック信号を再生する
クロック信号再生手段を具備することを特徴とする。

【０００８】

【作用】請求項１および３に記載の構成にあっては、デ
ータに変化が無い場合にはクロック信号がマスクされる
から、マスクされた期間内においてデータの送受信が休
止する。請求項３に記載の構成にあっては、さらに、パ
イプライン処理回路の各段において、変化の無いデータ
に対する処理が休止する。また、請求項２に記載の構成
にあっては、第１のデータと第２のデータとが過半数の
ビットにおいて相違する場合は、第２のデータのビット
パターンが反転されるから、送信装置の出力段における
論理状態の変動が小となり、請求項４に記載の構成にあ
っては、先に第１のデータ反転手段によって反転された
データが、第２のデータ反転手段によって元の状態に戻
される。請求項５，８に記載の構成にあっては、クロッ
ク信号が高速であっても、送信装置と受信装置との間は
分周されたクロック信号が伝送されるので、消費電力を
低減できるとともに、不要輻射電波、雑音妨害電波等も
減少させることができる。請求項６に記載の構成にあっ
ては、ｎ回毎に同じデータが繰り返し転送される場合に
は、送信装置はデータ転送をせず、その指示信号だけを
送出する。一方、請求項７に記載の構成にあっては、そ
の指示信号が出力されている場合には、ｎ回前の転送デ
ータを受信データとして後段に送出する。これにより、
同じデータが周期的に繰り返される場合には、転送用の
データバスが駆動されないので、低消費電力化を大幅に
図ることができる。

【０００９】

【実施例】

Ａ．実施例の構成Ａ．１．実施例の全体構成以下、図面を参照してこの発明の一実施例について説明
する。図１において４００はメモリであり、ホストコン
ピュータ（図示せず）からシステムインターフェイスＩ
Ｆ、ディスプレイコントローラ１００および「３２」ビ
ットのデータバス４０１を介して、各種の表示データが
書込まれる。ここで、メモリ４００に書込まれる表示デ
ータとは、表示画面のドットに一対一に対応した画素毎
のデータ（以下、ドットデータという）を表す。

【００１０】このドットデータは、ＲＡＭ・ＤＡＣ（デ
ジタル・アナログ変換器）２００にディスプレイコント
ローラ１００を介して供給され、各ドット毎の三原色
（ＲＧＢ）のレベルに変換された後、ディスプレイ３０
０に供給される。なお、ディスプレイ・コントローラ１
００は、「１」ドットに割り当てられるビット長に応じ
て、ＲＡＭ・ＤＡＣ２００に各種のモードを設定するこ
とが可能になっている。例えば、「１」ドットあたりの
データ長が「２４」ビットであれば、約「１６００万」
色の表示が可能であり、「１６」ビットであれば約「６
万５０００」色、「８」ビットであれば「２５６」色の
表示が可能になる。また、データ長が「４」ビットであ
れば１６色のカラー表示または「１６」階調のモノクロ
表示、「１」ビットであれば「２」階調のモノクロデー
タの表示が可能である。

【００１１】次に、５００はクロック回路であり、他の
構成要素にクロック信号ＣＬＫおよびその反転信号￣Ｃ
ＬＫを供給する。なお、本明細書においては、各種の信
号の反転信号を表記する場合、その信号名の前に記号
「￣」を付すこととする。

【００１２】Ａ．２．ディスプレイ・コントローラ１０
０とＲＡＭ・ＤＡＣ２００のインターフェース部分の構
成次に、図２を参照し、ディスプレイ・コントローラ１０
０とＲＡＭ・ＤＡＣ２００のインターフェース部分の構
成を説明する。まず、ディスプレイ・コントローラ１０
０およびＲＡＭ・ＤＡＣ２００は、各々独立したＩＣと
して構成されている。従って、ディスプレイ・コントロ
ーラ１００の最終段に設けられているドライバ１０７，
１０８は、ＩＣの外部に信号を出力するものであり、他
の構成要素と比較して高い駆動能力を有する必要があ
る。この場合、ドライバ１０７，１０８が駆動するデー
タバス１０１、コントロール信号バス１０２は、数フィ
ートのケーブルになることもあり、また、ＰＣＢ内部バ
ス、ＩＣ等の内部バスになることもある。しかしなが
ら、ドライバ１０７，１０８の駆動能力を高くすると、
同時にスイッチング電流も大とならざるを得ない。そこ
で、このインターフェース部分は、以下詳述するよう
に、ドライバ１０７，１０８における論理状態の遷移頻
度をきわめて小とするように構成されている。

【００１３】ディスプレイ・コントローラ１００の内部
において、１０３は、所定ビットのレジスタであり、デ
ィスプレイ・コントローラ１００において生成されたド
ットデータが逐次格納される。なお、レジスタ１０３の
ビット数は、ドットデータのビット数に応じて設定され
るが、以下においてドットデータが８ビットの場合を例
にとって説明する。１０４はインバータであり、レジス
タ１０３の出力データの各ビットを反転して出力する。
１０５は切換回路であり、レジスタ１０３の出力データ
と、インバータ１０４を介して反転されたデータとが入
力され、信号ＧＥ５に基づいて、一方を選択し出力する
（詳細は後述する）。１０６はレジスタであり、クロッ
クＣＬＫ₀によって切換回路１０５の出力データをラッ
チし出力する。レジスタ１０６から出力されたデータ
は、ドライバ１０７に供給され、データバス１０１を介
して受信回路２０１に供給される。

【００１４】ここで、各構成要素１０９〜１１１の詳細
を図３を参照して説明する。１０９は比較器であり、レ
ジスタ１０３の出力データ（データＡ）の各ビットと、
レジスタ１０６の出力データ（データＢ）の各ビットと
の排他的論理和を演算し、演算結果（データＣ）を出力
する。

【００１５】１１０はビット・アダーであり、データＣ
を構成する各ビットＣ₀〜Ｃ₇の状態に応じて、後述する
信号Ｓ₃，Ｅ₀およびＧＥ５をモードコントローラ１１１
に出力するように構成されている。ビット・アダー１１
０の内部において、１１０１Ａ〜１１０１Ｈは２ビット
アダーであり、これらの回路図および真理値表を図４
(ａ)，(ｂ)に示す。２ビットアダー１１０１Ａ〜１１０
１ＤとＯＲ回路１１０２とによって４ビットアダーが構
成されており、ビットＣ₀〜Ｃ₃のうち、“１”のビット
の数がデータＦとして出力される。すなわち、データＦ
は、２進表現で最大値が“１００”、最小値が“００
０”となる３ビットのデータになる。

【００１６】同様に、２ビットアダー１１０１Ｅ〜１１
０１ＨとＯＲ回路１１０３とによって４ビットアダーが
構成されており、ビットＣ₄〜Ｃ₇のうち“１”のビット
の数がデータＧとして出力される。１１０８は加算器で
あり、データＦとデータＧとを加算し、加算結果をデー
タＳとして出力する。従って、データＳは、２進表記で
最大値が“１０００”、最小値が“００００”となる４
ビットのデータになる。すなわち、データＳの最上位ビ
ットは、ビットＣ₀〜Ｃ₇の全てが“１”の場合に“１”
になり、それ以外の場合には“０”になる。この最上位
ビットは、信号Ｓ₃としてモードコントローラ１１１に
供給される。

【００１７】また、ＯＲ回路１１０４，１１０５および
ＮＯＲ回路１１０７を介して、信号Ｅ₀が出力される。
信号Ｅ₀は、ビットＳ₀〜Ｓ₃の全てが“０”すなわちビ
ットＣ₀〜Ｃ₇の全てが“０”である場合に“１”にな
り、それ以外の場合は“０”になる。また、ＡＮＤ回路
１１０９およびＯＲ回路１１０６を介して信号ＧＥ５が
出力される。信号ＧＥ５は、ビットＣ₀〜Ｃ₇のうち過半
数（「５」以上）のビットが“１”である場合に“１”
になり、それ以外の場合は“０”になる。切換回路１０
５（図２参照）は、“１”の信号ＧＥ５が供給される
と、インバータ１０４において反転されたデータをデー
タＡ１として出力する一方、“０”の信号ＧＥ５が供給
されるとデータＡをデータＡ１として出力する。従っ
て、データＡ１とデータＢの各ビットとを比較すると、
相違するビットは「４」以下になることが判る。

【００１８】次に、モードコントローラ１１１の内部に
おいて、１１１６はレジスタであり、クロック信号ＣＬ
Ｋの立ち上がりに同期して信号ＧＥ５をラッチし、ラッ
チした信号を信号ＤＩＮＶとして出力する。従って、デ
ータＡとデータＢとが「５」以上のビットにおいて相違
する場合は信号ＤＩＮＶは“１”になり、それ以外の場
合は信号ＤＩＮＶは“０”になる。

【００１９】モードコントローラ１１１の内部におい
て、ＡＮＤ回路１１１１は、信号Ｓ₃と信号ＤＩＮＶと
が共に“１”である場合、すなわち「データＢは反転さ
れたデータであって、かつ、データＡとデータＢとが全
ビットにおいて相違する場合」に“１”信号を出力す
る。一方、ＡＮＤ回路１１１２は、信号ＤＩＮＶが
“０”であって信号Ｅ₀が“１”である場合、すなわち
「データＢは反転されていないデータであって、かつ、
データＡとデータＢとが全ビットにおいて一致する場
合」に“１”信号を出力する。

【００２０】従って、ＡＮＤ回路１１１１，１１１２の
うち何れか一方が“１”信号を出力する条件は、レジス
タ１０３から同一のデータが連続して出力された場合で
ある。ＯＲ回路１１１３は、ＡＮＤ回路１１１１，１１
１２の出力の論理和を信号ＥＱＵとして出力する。１１
１５はラッチであり、クロック信号ＣＬＫのレベルが０
のときに信号ＥＱＵの値を取り込み、クロック信号ＣＬ
Ｋが１に立ち上がるとその直前の値を保持し続ける。こ
のラッチ１１１５の反転出力端子￣Ｑの出力信号は、信
号ＭＳＫ₀として出力され、この信号ＭＳＫ₀とクロック
信号ＣＬＫの論理積により信号ＣＬＫ₀が作成される。

【００２１】ここで、図２に戻り、モードコントローラ
１１１から出力された信号ＤＩＮＶ，ＭＳＫ₀は、ドラ
イバ１０８およびコントロール信号バス１０２を介し
て、ＲＡＭ・ＤＡＣ２００に供給される。ＲＡＭ・ＤＡ
Ｃ２００の内部において、２０１，２０２は受信回路で
あり、各バス１０１，１０２を介して供給されたデータ
およびコントロール信号を受信する。２０３はインバー
タであり、受信回路２０１において受信したデータを反
転して出力する。２０４は切換回路であり、信号ＤＩＮ
Ｖが“０”の場合は受信回路２０１の出力データを、信
号ＤＩＮＶが“１”の場合はインバータ２０３の出力デ
ータを選択し、選択したデータをレジスタ２０５に供給
する。そして、レジスタ２０５においては、供給された
データがラッチされる。

【００２２】Ａ．３．ＲＡＭ・ＤＡＣ２００の内部構成次に、図５を参照してＲＡＭ・ＤＡＣ２００の詳細構成
を説明する。まず、図に示すレジスタ２０５は、上述し
たように切換回路２０４から出力された「８」ビット幅
のデータをラッチする。次に、２０６は、バッファであ
り、レジスタ２０５から出力される８ビットのデータ
を、指定されるモードに応じて８または２４ビットのデ
ータとして出力する。例えば、データが８ビット幅のカ
ラーコードであれば、スルー状態でそのままルックアッ
プテーブル２０８に供給する。また、３バイトを使って
Ｒ，Ｇ，Ｂの各色のデータを順次転送するようなモード
であれば、これらの３バイトデータを並列の２４ビット
にして出力する。さらに、２バイトを使って色を指定す
るモードもあり、例えば、Ｒ，Ｇ，Ｂ各５ビットにダミ
ー１ビットを加えた方式、あるいはＧを６ビット、他を
５ビットにする方式などがある。これらの場合には適宜
ビットを補い（通常“０”を補う）、合計で２４ビット
にして出力する。バッファ２０６において、上述の処理
を行うには、複数のレジスタを用いてデータを並列に並
べるような構成が必要になるが、この場合には各レジス
タを２つのステージに分けて配置するので、２つのクロ
ックＣＬＫ₂，ＣＬＫ₃が使用される。また、どのモード
においてもステージ数を同じにするため、例えば、８ビ
ットのデータをスルー状態で出力する場合にも、レジス
タを２回通過するように構成する。

【００２３】次に、ルックアップテーブル２０８におい
ては、供給されたデータ（例えば「０」〜「２５５」の
カラーコード）を、三原色（ＲＧＢ）の各強度を示す画
像データに変換し、レジスタ２１０を介して切換回路２
１２に供給する。また、レジスタ２０９に供給されるデ
ータは、レジスタ２１１を介して切換回路２１２に供給
される。切換回路２１２にあっては、レジスタ２１０，
２１１から出力されたデータの何れか一方が動作モード
に応じて選択され、その結果がレジスタ２１３にラッチ
される。

【００２４】レジスタ２１３から出力された画像データ
は、Ｄ／Ａコンバータ２１４を介してアナログ信号に変
換され、ディスプレイ３００（図１参照）に供給され
る。このように、ＲＡＭ・ＤＡＣ２００は多段式パイプ
ライン回路として構成されている。ここで、レジスタ２
０５，２０９，２１０，２１１，２１３およびルックア
ップテーブル２０８の動作に対しては各々「１」クロッ
ク、バッファ２０６の動作に対しては「２」クロックに
相当する動作時間が必要である。

【００２５】次に、２２１〜２２６はクロックマスク回
路であり、パイプラインを構成する各段の所用クロック
数に応じて設けられている。ここで、その詳細を図７を
参照して説明する。図において、２２１ｂはレジスタで
あり、反転クロック信号￣ＣＬＫの立上がりに同期して
信号ＭＳＫ₀をラッチし、ラッチした信号を信号ＭＳＫ₁
として出力する。従って、信号ＭＳＫ₁は、信号ＭＳＫ₀
に対して「１」クロックだけ遅延した信号になる。ま
た、２２１ａはＡＮＤ回路であり、クロック信号ＣＬＫ
と信号ＭＳＫ₁との論理積をクロック信号ＣＬＫ₁として
レジスタ２０５に供給する。すなわち、信号ＭＳＫ₁が
“０”である場合にはレジスタ２０５にクロック信号が
供給されず、レジスタ２０５はラッチ動作を行わないこ
とになる。

【００２６】他のクロックマスク回路２２２〜２２６も
これと同様に構成されている。従って、パイプラインの
後段になるほど遅延したマスク信号ＭＳＫ₁〜ＭＳＫ₅が
各クロックマスク回路２２２〜２２６に供給され、これ
によってマスクされたクロック信号ＣＬＫ₂〜ＣＬＫ₆が
パイプラインの各段に供給されることになる。

【００２７】Ｂ．実施例の動作Ｂ．１．インターフェース部の動作次に、図２に示したインターフェース部の動作を具体例
を挙げて説明する。図６は図２における各部の信号波形
を示すタイムチャートの例であり、時刻ｔ₀₀においてク
ロック信号ＣＬＫが立上がると、レジスタ１０３にデー
タがラッチされる。ここで、レジスタ１０３の出力をデ
ータＡとする。なお、データＡは、値Ｄ０＝“００００
１１１１”であるとする。また、初期状態においては、
レジスタ１０６にデータＤＩ＝“０００００００”が設
定されており、この値がデータＢとして比較器１０９に
供給される。これにより、比較器１０９においては、デ
ータＡとデータＢが比較される。この場合、両者のビッ
トの相違は「４」であるので、信号Ｅ₀およびＳ₃が
“０”になり、信号ＥＱＵも“０”になる。そして、信
号ＧＥ５も“０”となるから、切換回路１０５において
データＡが選択され、これがデータＡ１として出力され
る（図６（ｃ）の時刻ｔ₀₁参照）。ここで、信号ＤＩＮ
Ｖの初期値も“０”とする。次に、クロック信号ＣＬＫ
が“０”レベルになる時刻ｔ₀₂〜ｔ₁₀においては、ラッ
チ１１１５の￣Ｑ出力信号、すなわち、信号ＭＳＫ
₀は、信号ＥＱＵの値を反転した信号になるから、この
期間においては、信号ＭＳＫ₀は“１”になる。この値
“１”は、時刻ｔ₁₀においてクロック信号が立ち上がっ
たときに、ラッチ１１１５に保持されるため、信号ＭＳ
Ｋ₀は時刻ｔ₁₀〜ｔ₁₂の間も“１”の値を保つ（ＣＬＫ₀
はマスクされない）。

【００２８】次に、時刻ｔ₁₀においてクロック信号ＣＬ
Ｋが立上がると、レジスタ１０３に新たなデータＡがラ
ッチされる。ここに、データＡの内容は、値Ｄ１＝“１
１００００００”とする。また、クロック信号ＣＬＫの
立ち上がりと共に（ゲート一段遅れ）、信号ＣＬＫ₀が
立ち上がり、これにより、先に切換回路１０５から出力
されたデータＡ１（“００００１１１１”）がレジスタ
１０６にラッチされ、データＢとして出力される。この
データＢは、比較器１０９に供給されるとともに、ドラ
イバ１０７およびデータバス１０１を介してＲＡＭ・Ｄ
ＡＣ２００に供給される。また、クロックＣＬＫの立ち
上がり時においては、レジスタ１１１６が信号ＧＥ５の
値を取り込むから、信号ＤＩＮＶは初期状態の“０”を
維持する。ここで、データＡ，Ｂの各ビットを比較する
と、「６」ビットの相違がある。従って、ビット・アダ
ー１１０から“１”の信号ＧＥ５が出力される。そし
て、信号ＧＥ５が“１”信号になると、切換回路１０５
はインバータ１０４の出力を選択し、この結果、データ
Ａ１の値は、時刻ｔ₁₀より少し遅れたタイミング（時刻
ｔ₁₁）において￣Ｄ１＝“００１１１１１１”になる。

【００２９】ところで、上述したように、ビットＳ₀〜
Ｓ₃の何れかが“１”である場合、すなわち、データ
Ａ，Ｂ間において少なくとも１ビットの相違が有る場合
は、信号Ｅ₀は“０”になる。今回は６ビットの相違が
あるから、信号Ｅ₀は“０”になる。また、ビットの相
違数の「６」を２進数で表記すると“０１１０”である
から、最上位ビットである信号Ｓ₃も“０”になる。従
って、モードコントローラ１１１の内部において、ＡＮ
Ｄ回路１１１１，１１１２の双方が“０”信号を出力す
るから、信号ＥＱＵは“０”になる。そして、時刻ｔ₁₂
〜ｔ₂₀においてクロック信号ＣＬＫが“０”レベルにな
ると、ラッチ１１１５の反転信号である信号ＭＳＫ₀の
値は、信号ＥＱＵを反転した値になるから、この期間に
おいても“１”信号を維持する。

【００３０】次に、時刻ｔ₂₀においてクロック信号ＣＬ
Ｋが立上がると、“１”の信号ＧＥ５がレジスタ１１１
６にラッチされ、“１”の信号ＤＩＮＶが出力される。
この信号ＤＩＮＶは、ドライバ１０８を介してＲＡＭ・
ＤＡＣ２００に供給される。また、ラッチ１１１５は、
時刻ｔ₂₀になると、その直前に供給されている値を保持
するから、信号ＭＳＫ₀は時刻ｔ₂₀〜ｔ₂₂の間は、依然
として“１”を維持する（ＣＬＫ₀はマスクされな
い）。

【００３１】また、時刻ｔ₂₀においてクロック信号ＣＬ
Ｋが立上がることにより、レジスタ１０３に新たなデー
タＡがラッチされる。ここに、データＡの内容は、値Ｄ
２＝“１１１１００００”である。そして、先に切換回
路１０５から出力されたデータＡ１（値￣Ｄ１＝“００
１１１１１１”）が信号ＣＬＫ₀の立ち上がり（時刻ｔ
₂₀）において、レジスタ１０６にラッチされ、データＢ
として出力される。ここで、データＡ，Ｂの各ビットを
比較すると、相違するビット数は「６」である。従っ
て、ビット・アダー１１０から“１”の信号ＧＥ５が出
力される。ここで、信号ＥＱＵは“０”となる。また、
信号ＧＥ５が“１”であるから、切換回路１０５がイン
バータ１０４の出力データを選択する（時刻ｔ₂₁）。し
たがって、時刻ｔ₂₁におけるデータＡ１は、￣Ｄ２＝
“００００１１１１”になる。また、時刻ｔ₂₂〜ｔ₃₀に
おいは、クロック信号ＣＬＫが“０”になるので、ラッ
チ１１１５の反転出力である信号ＭＳＫ₀の値は信号Ｅ
ＱＵの反転値、すなわち、値“１”になる。そして、時
刻ｔ₃₀になってクロック信号ＣＬＫが立ち上がると、ラ
ッチ１１１５が入力端の値を取り込むため、信号ＭＳＫ
₀は、時刻ｔ₃₂に至るまで値“１”を保持する。そし
て、信号ＧＥ５は、レジスタ１１１６にラッチされ、こ
れにより、信号ＤＩＮＶが引続き“１”に保持される。

【００３２】また、時刻ｔ₃₀においてクロック信号ＣＬ
Ｋ、ＣＬＫ₀が立上がると、レジスタ１０３に新たなデ
ータＡがラッチされるとともに、レジスタ１０６にデー
タＡ１がラッチされてデータＢとして出力される。ここ
に、データＡの内容は、値Ｄ３＝“１１１１００００”
とする。すなわち、値Ｄ３は先の値Ｄ２と同一である。
また、データＢの内容は、￣Ｄ２＝“００００１１１
１”になる。ここで、データＡ，Ｂは全ビットにおいて
相違するから、信号Ｓ₃およびＧＥ５が“１”になる。
そして、信号ＤＩＮＶは先に“１”に設定されているか
ら、ＡＮＤ回路１１１１の両入力端に共に“１”信号が
供給され、ＯＲ回路１１１３を介して、“１”の信号Ｅ
ＱＵがラッチ１１１５に供給される。なお、信号ＥＱＵ
が“１”になる場合は、前述したように、同一のデータ
が連続して出力されるときである。また、信号ＧＥ５が
“１”になるため、切換回路１０５がインバータ１０４
の出力データを選択し、この結果、時刻ｔ₃₁においてデ
ータＡ１の内容は￣Ｄ３になる。

【００３３】次に、時刻ｔ₃₂〜ｔ₄₀においてクロック信
号ＣＬＫが“０”になると、ラッチ１１１５の反転出力
である信号ＭＳＫ₀の値は、信号ＥＱＵの反転値になる
ため、その値は“０”になる。これにより、時刻ｔ₄₀〜
ｔ₄₂の間、信号ＣＬＫ₀はマスクされるので、ＣＬＫ₀は
立ち上がらない。また、ビットの相違数は「５」以上で
あるから、信号ＧＥ５は“１”になり、これが時刻ｔ₄₀
においてラッチ１１１６に取り込まれ、この結果、信号
ＤＩＮＶは引続き“１”に保持される。

【００３４】また、時刻ｔ₄₀においてクロック信号ＣＬ
Ｋが立上がると、レジスタ１０３に新たなデータＡがラ
ッチされる。ここに、データＡの内容は、値Ｄ４＝“０
０１１１１１１”とする。また、このタイミングにおい
てはクロック信号ＣＬＫ₀は立ち上がらないので（上述
の時刻ｔ₄₀〜ｔ₄₂）、レジスタ１０６の内容は変化せ
ず、この結果、データＢは、前のデータＡ１すなわち値
￣Ｄ２＝“００００１１１１”（＝￣Ｄ３）である。こ
の場合、データＡ，Ｂ間で相違するビット数は「２」で
あるから、信号ＧＥ５は時刻ｔ₄₀でクロック信号ＣＬＫ
が立ち上がった後に“０”になる（図６（ｊ）参照）。
このタイミングにおいては、切換回路１０５がレジスタ
１０３の出力信号を選択するから、データＡ１は値Ｄ４
＝“００１１１１１１”になる（図６（ｃ）の時刻ｔ₄₁
参照）。一方、データＡ，Ｂ間で「２」ビットの相違が
存することにより信号Ｅ₀、Ｓ₃が“０”になるから、信
号ＥＱＵが“０”になる。したがって、時刻ｔ₄₂〜ｔ₅₀
においてクロック信号ＣＬＫが“０”になると、信号Ｍ
ＳＫ₀は“１”になり、時刻ｔ₅₀においてクロック信号
ＣＬＫが立ち上がると値“１”が保持される。一方、信
号ＤＩＮＶは、その時点の信号ＧＥ５の値（“０”）が
レジスタ１１１６にラッチされることにより“０”にな
る。

【００３５】また、時刻ｔ₅₀においてクロック信号ＣＬ
Ｋ、ＣＬＫ₀が立上がると、レジスタ１０３に新たなデ
ータＡがラッチされるとともに、レジスタ１０６がデー
タＡ１をラッチし、データＢとして出力する。ここに、
データＡの内容は、値Ｄ５＝“００１１１１１１”とす
る。すなわち、値Ｄ５は値Ｄ４と同一である。また、デ
ータＢは、先のデータＡ１すなわち値Ｄ４＝“００１１
１１１１”になる。このとき、信号ＧＥ５は“０”とな
り、かつ、データＡ，Ｂが一致するから信号Ｅ₀は
“１”になる。従って、ＡＮＤ回路１１１２の両入力端
に共に“１”信号が供給されるから、ＯＲ回路１１１３
を介して“１”の信号ＥＱＵがラッチ１１１５に供給さ
れる。従って、時刻ｔ₅₂〜ｔ₆₀においてクロック信号Ｃ
ＬＫが“０”になると、信号ＭＳＫ₀は“０”になり、
時刻ｔ₆₀においてクロック信号ＣＬＫが立ち上がった際
に値“０”が保持される。

【００３６】また、時刻ｔ₆₀においてクロック信号ＣＬ
Ｋが立上がると、レジスタ１０３に新たなデータＡがラ
ッチされる。ここに、データＡの内容は、Ｄ６＝“１１
００００００”とする。すなわち、値Ｄ６は、値￣Ｄ５
と同一である。また、クロックＣＬＫ₀は立ち上がらな
いので、レジスタ１０６はデータをラッチせず、この結
果、データＢは、前のデータＤ４＝“００１１１１１
１”（＝Ｄ５）になる。ここで、データＡ，Ｂは全
「８」ビットが不一致であるから、信号Ｅ₀は“０”、
信号Ｓ₃は“０”、信号ＧＥ５は“１”になる。従っ
て、データＡ１は、値￣Ｄ６＝“００１１１１１１”に
なり（時刻ｔ₆₁）、時刻ｔ₇₀においてクロック信号ＣＬ
Ｋが立上がると、この値がデータＢに設定される。ま
た、時刻ｔ₇₀においてクロック信号ＣＬＫが立ち上がる
と、“１”の信号ＧＥ５がレジスタ１１１６にラッチさ
れ、信号ＤＩＮＶが“１”になる。

【００３７】一方、ＲＡＭ・ＤＡＣ２００内の切換回路
２０４においては、信号ＤＩＮＶが“０”である場合に
は受信回路２０１の出力データが選択され、信号ＤＩＮ
Ｖが“１”である場合にはインバータ２０３の出力デー
タが選択され、選択されたデータがレジスタ２０５にラ
ッチされる。従って、インバータ１０４を介して反転さ
れたデータは、インバータ２０３を介して再度反転され
元の内容に戻るから、レジスタ１０３から順次出力され
たデータが、そのままの値を保持しつつレジスタ２０５
に転送される。

【００３８】一方、図６(ｂ)および(ｄ)を参照すると、
ドライバ１０７から出力されるデータＢは、データＡと
比較して、論理状態の遷移する頻度がきわめて小さいこ
とが判る。これによって、ドライバ１０７におけるスイ
ッチング電流が抑制され、ディスプレイ・コントローラ
１００の消費電力が減少する。

【００３９】Ｂ．２．ＲＡＭ・ＤＡＣ２００の動作ＲＡＭ・ＤＡＣ２００は、信号ＭＳＫ₀が“１”に保持
されている場合には、周知のＲＡＭ・ＤＡＣと同様に動
作する。すなわち、レジスタ２０５からＤ／Ａコンバー
タ２１４に向かって、画像データが適宜変換されつつ伝
送され、Ｄ／Ａコンバータ２１４からＲＧＢ信号が順次
出力される。

【００４０】一方、図６(ｈ)を参照すると、レジスタ１
０３から同一のデータが連続して出力された場合に、信
号ＭＳＫ₀は、“０”になる。従って、クロック信号Ｃ
ＬＫ₁は、同図(ｉ)に示す波形を「１」周期遅延させた
ものと同様になり、マスクされた期間内はレジスタ２０
５におけるラッチ動作は行われない。なお、クロック信
号ＣＬＫ₁がマスクされる期間は元々同一のデータが伝
送されている期間であるから、レジスタ２０５の内容が
更新されないことはなんら支障にならない。

【００４１】信号ＭＳＫ₀は、各クロックマスク回路２
２１〜２２８を介して「１」クロックづつ遅延されるか
ら、パイプライン内を伝送される画像データに同期し
て、マスクされたクロック信号ＣＬＫ₁〜ＣＬＫ₈が各回
路に供給される。なお、クロック信号ＣＬＫ，ＣＬ
Ｋ₀，ＣＬＫ₁，ＣＬＫ₂，信号ＭＳＫ₀，ＭＳＫ₁および
ＭＳＫ₂のタイムチャートの一例を図８に示す。このよ
うに、クロック信号の一部をマスクすると、対応する回
路が動作しないためにスイッチング電流が抑制され、Ｒ
ＡＭ・ＤＡＣ２００における消費電力が減少する。特
に、一般的な画像データにおいては、各ドットデータは
隣接するドットのものと同一である場合が大部分であ
る。すなわち、ほとんどのドットに対してクロック信号
がマスクされることになり、消費電力を大幅に減少させ
ることが可能である。

【００４２】Ｃ．変形例本発明は上述した実施例に限定されるものではなく、例
えば以下に示すように、種々の変形が可能である。Ｃ．１．変形例１変形例の構成図９は、図２において説明したインターフェース部の変
形例である。図において、１２０はレジスタであり、ク
ロック信号ＣＬＫの立上がりとともにデータＡをラッチ
し、ラッチしたデータをデータＢ₁として出力する。比
較器１０９は上記実施例のものと同様であるが、本変形
例にあってはデータＡとデータＢ１との比較結果をデー
タＣとして出力する。

【００４３】１３０はＲＯＭであり、比較器１０９から
供給されたデータＣに基づいて、上記実施例におけるビ
ット・アダー１１０と同様の信号を出力する。すなわ
ち、ビット・アダー１１０は、「８」ビットのデータＣ
に基づいて、計「３」ビットの信号ＧＥ５，Ｅ₀，Ｓ₃を
出力するものであったから、「８」ビットのアドレスバ
スを有し「３」ビットのデータ出力を有するＲＯＭに置
換することが可能である（但し、本変形例にあっては信
号Ｓ₃は使用しない）。次に、１４０はモードコントロ
ーラであり、その詳細を図１０を参照して説明する。

【００４４】図において１４１はラッチであり、クロッ
ク信号ＣＬＫが“０”レベルの時において信号Ｅ₀をラ
ッチし、その反転信号を信号ＭＳＫ₀として出力する。
１４２はＪ−Ｋフリップフロップであり、その両入力端
Ｊ，Ｋに信号ＧＥ５が供給される。従って、クロック信
号ＣＬＫの立上がり時において信号ＧＥ５が“１”であ
ればＪ−Ｋフリップフロップ１４２の出力信号は反転さ
れ、信号ＧＥ５が“０”であれば出力信号は反転されな
いことになる。１４３はＥＯＲ回路であり、信号ＧＥ５
と信号ＤＩＮＶとの排他的論理和を信号ＤＳＥＬとして
出力する。この信号ＤＳＥＬは、切換信号として切換回
路１０５に供給される。なお、本変形例において、上記
以外の構成は上記実施例と同様である。

【００４５】変形例の動作次に、図１１を参照し、本変形例の動作を具体例を挙げ
て説明する。なお、レジスタ１０３に供給されるデータ
Ａは、上記実施例と同一のものとする。また、信号Ｅ₀
は、この変形例においては、前述の実施例の信号ＥＱＵ
と同じ意味の信号である。時刻ｔ₀₀においてクロック信
号ＣＬＫが立上がると、レジスタ１０３にデータＡがラ
ッチされる。なお、この時点においてＪ−Ｋフリップフ
ロップ１４２の出力（信号ＤＩＮＶ）は“０”にリセッ
トされており、かつ、信号ＧＥ５は“０”であることと
する。かかる前提により、信号ＤＳＥＬは“０”にな
り、切換回路１０５においてデータＡが選択され、デー
タＡ１として出力される（時刻ｔ₀₁参照）。

【００４６】次に、時刻ｔ₁₀においてクロック信号ＣＬ
Ｋが立上がると、レジスタ１０３に新たなデータＡ
（“１１００００００”）がラッチされる。また、これ
と同時に、先に切換回路１０５から出力されたデータＡ
１（“００００１１１１”）がレジスタ１０６にラッチ
され、先のデータＡ（同値）がレジスタ１２０にラッチ
されデータＢ１として出力される。データＡ，Ｂ１の各
ビットを比較すると、「６」ビットの相違があるから、
ＲＯＭ１３０から“１”の信号ＧＥ５と、“０”の信号
Ｅ₀とが出力される。さらに、信号ＤＩＮＶは“０”で
あるから、“１”の信号ＤＳＥＬがＥＯＲ回路１４３か
ら出力され、切換回路１０５においてインバータ１０４
の出力（“００１１１１１１”）が選択される。次に、
時刻ｔ₁₂〜ｔ₂₀においてクロック信号ＣＬＫが“０”レ
ベルになると、ラッチ１４１の反転出力信号である信号
ＭＳＫ₀の値は信号Ｅ₀の反転値、すなわち、この期間に
おいては“１”になる。そして、時刻ｔ₂₀においてクロ
ック信号ＣＬＫが立ち上がると、信号ＭＳＫ₀の値は時
刻ｔ₂₂まで“１”に保持される。

【００４７】また、時刻ｔ₂₀においてクロック信号ＣＬ
Ｋ、ＣＬＫ₀が立上がると、レジスタ１０３に新たなデ
ータＡ（値Ｄ２＝“１１１１００００”）がラッチされ
るとともに、先のデータＡ１がレジスタ１０６にラッチ
され、先のデータＡがレジスタ１２０にラッチされる。
さらに、信号ＧＥ５は“１”であるから、Ｊ−Ｋフリッ
プフロップ１４２の出力が反転され、信号ＤＩＮＶが
“１”に設定される。

【００４８】ここで、データＡ，Ｂ１を比較すると、相
違するビット数は「２」である。従って、ＲＯＭ１３０
から“０”の信号ＧＥ５が出力される。ここで、信号Ｄ
ＩＮＶは“１”に設定されているから、ＥＯＲ回路１４
３を介して“１”の信号ＤＳＥＬが出力され、切換回路
１０５にあっては引続きインバータ１０４の出力が選択
される。また、時刻ｔ₂₂〜ｔ₃₀において、クロック信号
ＣＬＫが“０”レベルになると、ラッチ１４１の反転出
力信号である信号ＭＳＫ₀の値は信号Ｅ₀の反転値、すな
わち、この期間においては“１”になる。そして、時刻
ｔ₃₀においてクロック信号ＣＬＫが立ち上がると、信号
ＭＳＫ₀の値は時刻ｔ₃₂まで“１”に保持される。

【００４９】また、時刻ｔ₃₀においてクロック信号ＣＬ
Ｋ、ＣＬＫ₀が立上がると、レジスタ１０３に新たなデ
ータＡ（値Ｄ３＝“１１１１００００”）がラッチされ
るとともに、値Ｄ２がレジスタ１２０にラッチされ、値
￣Ｄ２がレジスタ１０６にラッチされる。さらに、信号
ＧＥ５は“０”であるから、Ｊ−Ｋフリップフロップ１
４２において、信号ＤＩＮＶが“１”に保持される。次
に、データＡ，Ｂ１は同一であるから、信号Ｅ₀は
“１”に、ＧＥ５は“０”に設定される。また、信号Ｄ
ＩＮＶは“１”であるから、信号ＤＳＥＬは引続き
“１”に保持される。さらに、信号Ｅ₀が“１”である
から、時刻ｔ₃₂〜₄₀においてクロック信号ＣＬＫが
“０”レベルになると、ラッチ１４１の反転出力である
信号ＭＳＫ₀の値は、信号Ｅ₀の反転値、すなわち、
“０”になる。そして、時刻ｔ₄₀において、クロック信
号ＣＬＫが立ち上がると、信号ＭＳＫ₀の値は“０”に
保持される。

【００５０】また、時刻ｔ₄₀においてクロック信号ＣＬ
Ｋが立上がると、レジスタ１０３に新たなデータＡ（値
Ｄ４＝“００１１１１１１”）がラッチされる。このと
き、クロックＣＬＫ₀は立ち上がらないので、レジスタ
１０６，１２０はラッチを行わず前の値を保持する。こ
のとき、レジスタ１２０の内容はＤ２（＝Ｄ３）にな
り、レジスタ１０６の内容は￣Ｄ２（＝￣Ｄ３）にな
る。また、信号ＧＥ５は“０”であったから、信号ＤＩ
ＮＶは引続き“１”に保持される。一方、データＡ，Ｂ
１間で「６」ビットの相違があるから、信号ＧＥ５は
“１”に設定される。従って、ＥＯＲ回路１４３におい
て、信号ＤＳＥＬは“０”に設定される。また、信号Ｅ
₀は“０”に設定されるから、次に時刻ｔ₄₂〜ｔ₅₀にお
いてクロック信号ＣＬＫが“０”レベルになると、信号
ＭＳＫ₀が“１”になり、時刻ｔ₅₀においてクロック信
号ＣＬＫが立ち上がると、信号ＭＳＫ₀は“１”に保持
される。

【００５１】また、時刻ｔ₅₀においてクロック信号ＣＬ
Ｋ、ＣＬＫ₀が立上がると、レジスタ１０３に新たなデ
ータＡ（値Ｄ５＝“００１１１１１１”）がラッチさ
れ、値Ｄ₄がレジスタ１２０および１０６にラッチされ
る。また、信号ＧＥ５は“１”であるから、Ｊ−Ｋフリ
ップフロップ１４２において信号ＤＩＮＶが反転され、
“０”に設定される。一方、データＡ，Ｂ１は同一であ
るから、信号Ｅ₀は“１”に設定され信号ＧＥ５は
“０”に設定される。従って、次に時刻ｔ₅₂〜ｔ₆₀にお
いてクロック信号ＣＬＫが“０”レベルになると、信号
ＭＳＫ₀は“０”になり、時刻ｔ₆₀においてクロック信
号が立ち上がったときに“０”に保持される。

【００５２】また、時刻ｔ₆₀においてクロック信号ＣＬ
Ｋが立上がると、レジスタ１０３に新たなデータＡ（Ｄ
６＝“１１００００００”）がラッチされる。このと
き、クロックＣＬＫ₀は立ち上がらないので、レジスタ
１０６，１２０はラッチを行わず前の値を保持する。ま
た、レジスタ１２０の内容はＤ５（＝Ｄ４）になり、レ
ジスタ１０６の内容はＤ５（＝Ｄ４）になる。そして、
信号ＧＥ５は“０”であるから、信号ＤＩＮＶは“０”
のまま保持される。一方、データＡ，Ｂ１間で「８」ビ
ットの相違があるから、信号ＧＥ５は“１”、信号Ｅ₀
は“０”に設定される。従って、時刻ｔ₆₂〜ｔ₇₀におい
てクロック信号ＣＬＫが“０”レベルになると信号ＭＳ
Ｋ₀は“１”になり、時刻ｔ₇₀においてクロック信号Ｃ
ＬＫが立上がると“１”の値が保持される。このとき、
信号ＤＩＮＶは“１”に設定される。以上の動作によ
り、本変形例にあっては、上記実施例と同様のデータ
Ｂ、信号ＤＩＮＶおよび信号ＭＳＫ₀が得られる。

【００５３】Ｃ．２．変形例２上記実施例においては、ディスプレイ・コントローラ１
００が出力した信号ＭＳＫ₀に基づいてＲＡＭ・ＤＡＣ
２００内のクロックがマスクされたが、これと同様のこ
とをディスプレイ・コントローラ１００の内部で実行し
てもよい。その具体例を図１２を参照して説明する。図
において、１６０，１６１はクロックマスク回路であ
り、上記実施例におけるクロックマスク回路２２１〜２
２８と同様に構成されている。１５０はモードコントロ
ーラであり、上記変形例１におけるモードコントローラ
１４０と同様に構成されているが、その内部においては
レジスタ１４１（図１０参照）に相当するものが含まれ
ていない。また、ＲＯＭ１３０は、信号Ｅ₀を出力する
必要はなく、信号ＧＥ５のみを出力すれば足りる。

【００５４】本変形例にあっては、ＲＯＭ１３０にデー
タＡが供給されるとともに、クロックマスク回路１６０
に信号ＭＳＫ_-2が供給されることを前提としている。こ
こで、信号ＭＳＫ_-2は、信号ＭＳＫ₀を「２」クロック
周期だけ進めた信号であり、レジスタ１０３にデータＡ
を供給する回路（図示せず）において、上記実施例と同
様の方法によって出力される。クロックマスク回路１６
０は、信号ＭＳＫ_-2が供給されると、これを「１」クロ
ック周期遅延させ信号ＭＳＫ_-1を出力するとともに、ク
ロック信号ＣＬＫを信号ＭＳＫ_-1によってマスクしたク
ロック信号ＣＬＫ_-1を出力する。このクロック信号ＣＬ
Ｋ_-1は、レジスタ１０３に対して、クロック信号ＣＬＫ
に代えて供給される。なお、本変形例においては、連続
する２つのデータ値の比較を、本回路の前段階で実施
し、これを元に信号ＭＳＫ−₂を供給するようにしてい
る。

【００５５】また、クロックマスク回路１６１は、信号
ＭＳＫ_-1を「１」クロック周期遅延させ信号ＭＳＫ₀を
出力するとともに、クロック信号ＣＬＫを信号ＭＳＫ₀
によってマスクしたクロック信号ＣＬＫ₀を出力する。
このクロック信号ＣＬＫ₀は、レジスタ１０６，１２０
およびモードコントローラ１５０に対して、クロック信
号ＣＬＫに代えて供給される。なお、本変形例において
上記以外の構成は、変形例１と同様である。

【００５６】本変形例におけるタイムチャートを図１３
に示す。同図(ｆ)，(ｇ)によれば、同一のデータＡが連
続してレジスタ１０３に供給される場合（時刻ｔ₃₀およ
びｔ₅₀）にはクロック信号ＣＬＫ_-1がマスクされ、レジ
スタ１０３においてラッチ動作が行われないことが判
る。同様に、これに対応するデータＢがレジスタ１０
６，１２０に供給される場合（時刻ｔ₄₀およびｔ₆₀）に
は、クロック信号ＣＬＫ₀がマスクされ、レジスタ１０
６，１２０におけるラッチ動作は行われない。従って、
本変形例によれば、消費電力を一層削減することが可能
である。

【００５７】Ｃ．３．変形例３ところで、データバス１０１が長いケーブル状になるこ
とがあり、このような場合にクロック信号がそのままの
スピードで伝送されると、消費電力が増えるばかりでな
く、不要輻射電波、雑音妨害電波の発生源になってしま
う。そこで、このような場合には、送信側からクロック
信号を分周して出力し、受信側においては、伝送された
クロック信号を元のクロック信号に再生して使用するよ
うに構成してもよい。

【００５８】ここで、クロック信号ＣＬＫを１／４分周
して伝送する場合を例にとって説明する。図１４は、変
形例３の概略構成を示すブロック図であり、図におい
て、１８０は、クロック信号ＣＬＫを１／４分周する分
周器であり、その出力はクロック信号ＣＨＣＫとして出
力される。このクロック信号ＣＨＣＫは、ＲＡＭ・ＤＡ
Ｃ２００内のフェイズロックドループ２５０において受
信され、復調されたクロック信号ＲＣＬＫとして出力さ
れる。

【００５９】図１５は、フェイズロックドループ２５０
の構成を示すブロック図である。図に示す位相検出器２
５０ａは、クロック信号ＣＨＣＫと分周器２５０ｅから
出力される分周信号ＤＶＣＫの位相差を検出し、クロッ
ク信号ＣＨＣＫが早いときは＋、分周信号ＤＶＣＫが早
いときは−の信号を出力する。チャージポンプ２５０ｂ
は、位相検出器２５０ａの出力信号を積分し、位相差に
対応した制御信号を作成する。この制御信号は、ローパ
スフィルタ２５０ｃによって平滑された後に、電圧制御
発振器２５０ｄに供給され、その発振周波数を決定す
る。電圧制御発振器２５０ｄが出力するクロック信号Ｒ
ＣＬＫは、ＲＡＭ・ＤＡＣ２００内において用いられる
とともに、分周器２５０ｅによって１／４分周されて分
周信号ＤＶＣＫとなる。

【００６０】以上のループによれば、分周信号ＤＶＣＫ
の位相および周期は、クロック信号ＣＨＣＫと同一にな
るように制御される。そして、電圧制御発振器２５０ｄ
から出力されるクロック信号ＲＣＬＫは、分周信号ＤＶ
ＣＫと同期し、かつ、４倍の周波数を有する信号とな
る。すなわち、クロック信号ＲＣＬＫは、クロック信号
ＣＬＫと同期するとともに、同一周期を有することにな
り、受信側であるＲＡＭ・ＤＡＣ２００においてクロッ
ク信号ＣＬＫが再生されたことになる。ここで、上記動
作におけるクロック信号ＣＬＫ、ＣＨＣＫ（出力側）、
ＣＨＣＫ（受信側）、ＲＣＬＫおよび分周信号ＤＶＣＫ
を図１６に示す。また、クロック信号ＣＬＫは通常水晶
発振器によって発生するので、極めて安定しており、短
時間的な変化はほとんどなく、ローパスフィルタ２５０
ｃは簡単な構成のものでよい。ただし、フェイズロック
ループの感度は、高い方が望ましい。なお、クロックの
分周比は１／４に限らず、例えば、１／８，１／１６あ
るいは１／２５６等任意の比を設定することができる。

【００６１】Ｃ．４．変形例４ところで、８ビットづつのＲ，Ｇ，Ｂデータが順次転送
されるようなモードにおいて、同一色が連続するとき場
合は、（Ｒ，Ｇ，Ｂ）全体としては同じデータであって
も、ＲとＧ、ＧとＢ、ＢとＲはそれぞれ異なるデータと
なるため、前述した各実施例のように隣接するデータを
比較すると、同一色を指示するデータが連続するにもか
かわらずクロックはマスクされない。

【００６２】また、画像表示においては、規則的な繰り
返し模様を表示することが多くあるが、このような場合
にあっては、数バイト毎に同じカラーコードが繰り返さ
れる。この場合においても、上述した各実施例のように
隣接するデータを比較していると、同一模様が連続する
にもかかわらず、同一データが検出されないためにクロ
ックはマスクされない。すなわち、以上のような状況に
おいては、低消費電力化が望めないという問題が生じ
る。そこで、以下においては、このような場合において
も、低消費電力化が図れる変形例について説明する。

【００６３】図１７は、変形例４の要部の構成を示すブ
ロック図である。図において、１９０〜１９３は、順次
カスケードに接続されているレジスタであり、レジスタ
１０３から出力されたデータが順次転送されるようにな
っている。そして、レジスタ１９３の出力データがデー
タＢとしてコンパレータ１９４に供給されている。ま
た、１９５は、リピート信号発生部であり、コンパレー
タ１９４の比較結果に基づき、データＡ、Ｂが一致して
いる場合に“１”、不一致の場合に“０”となる信号Ｒ
ＰＴ（前述した実施例のマスク信号と等価）を出力す
る。また、ドライバ１０７は、レジスタ１０６のデータ
を出力するように構成されている。なお、ディスプレイ
・コントローラ１００の他の構成は、前述した各実施例
と同様である。

【００６４】一方、２６１，２６２，２６３は、順次カ
スケードに接続されているレジスタであり、レジスタ２
０５の出力データが順次転送されるようになっている。
２６０は切換回路であり、信号ＲＰＴが“０”の場合に
受信回路２０１の出力データを、また、信号ＲＰＴが
“１”の場合にレジスタ２６３の出力データをレジスタ
２０５に供給する。なお、ＲＡＭ・ＤＡＣ２００の他の
部分の構成は、前述した各実施例と同様である。上述し
た構成によれば、コンパレータ１９４によって最新のデ
ータＡと４バイト前のデータＢが比較され、それらが一
致していれば信号ＲＰＴが“１”になるとともに、ドラ
イバ１０７は新しいデータを出力しない。すなわち、４
バイト前のデータと一致するデータはＲＡＭ・ＤＡＣ２
００へ供給されない。

【００６５】一方、ＲＡＭ・ＤＡＣ２００においては、
信号ＲＰＴが“０”の場合は受信回路２０１から切換回
路２６０を介して供給されるデータがレジスタ２０５に
転送され、レジスタ２０５、２６１、２６２内のデータ
は各々レジスタ２６１，２６２，２６３に転送され、レ
ジスタ２６３内のデータは破棄される。したがって、受
信回路２０１に新たなデータが転送されたときには、レ
ジスタ２６３には４バイト前のデータが転送される。

【００６６】次に、信号ＲＰＴが“１”の場合は、切換
回路２６０はレジスタ２６３内のデータをレジスタ２０
５に転送する。このとき、ディスプレイ・コントローラ
１００のドライバ１０７は新しいデータの転送を行わな
いが、転送されなかったデータは４バイト前のデータと
同一のデータである。そして、レジスタ２６３から切換
回路２６０を介してレジスタ２０５に転送されたデータ
は、４ビット前のデータであるから、ドライバ１０７の
転送が行われた場合と同一のデータがレジスタ２０５に
転送される。このように、この変形例においては、ディ
スプレイ・コントローラ１００からデータ転送がされな
かったときは、ＲＡＭ・ＤＡＣ２００内に予め記憶され
ていた同じデータが後段の回路に転送され、実質的に転
送がなされたのと同様の状態になる。

【００６７】例えば、ディスプレイ・コントローラ１０
０において、４バイト毎に同じデータが繰り返される場
合は、信号ＲＰＴが連続的に“１”になるため、ドライ
バ１０７は出力無変化状態が続く。また、ＲＡＭ・ＤＡ
Ｃ２００ではレジスタ２０５，２６１，２６２，２６３
内のデータが循環するから、レジスタ２０５から後段に
供給されるデータは、ディスプレイ・コントローラ１０
０が転送しようとした繰り返しデータと同一のデータに
なる。

【００６８】Ｃ．５．変形例５次に、図１８はこの発明の変形例５の構成を示すブロッ
ク図である。この変形例は、上述した変形例４と同様に
繰り返しデータを転送する場合の低消費電力化を更に図
った例である。図において、ＲＢａはレジスタバンクで
あり、複数のレジスタから構成されている。ＷＳａはレ
ジスタバンクＲＢａ内のいずれかを選択して書き込むラ
イトセレクタであり、ＲＳａはレジスタバンクＲＢａの
いずれかを選択して読み出すリードセレクタである。ラ
イトセレクタＷＳａおよびリードセレクタＲＳａは、各
々カウンタＣＴＲａのカウント内容に応じて同一のアド
レスを選択するようになっている。ここで、図１９は上
記各部の具体例である。図においては、レジスタバンク
ＲＢは、レジスタＲＥ０〜ＲＥ３によって構成されてお
り、各々の出力データは、リードセレクタＲＳａの第０
〜第３入力端に供給される。リードセレクタＲＳａはカ
ウンタＣＴＲａのカウント出力に応じて第０〜第３入力
端を順次選択するようになっている。

【００６９】また、ライトセレクタＷＳａは４つのナン
ドゲートＮＡ０〜ＮＡ３およびデコーダＤＣによって構
成されている。デコーダＤＣはカウンタＣＴＲａのカウ
ント出力に応じて第０〜第３出力端から順次“１”信号
を出力するようになっており、これら第０〜第３出力端
がナンドゲートＮＡ０〜ＮＡ３の一方の入力端に接続さ
れている。カウンタＣＴＲａは、クロック信号ＣＬＫを
カウントするようになっており、また、ナンドゲートＮ
Ａ０〜ＮＡ３の他方の入力端には、クロック信号ＣＬＫ
の反転信号である信号￣ＣＬＫが供給されている。

【００７０】上述の構成によれば、クロック信号ＣＬＫ
が立ち上がる毎にカウンタＣＴＲａがカウントアップ
し、リードセレクタＲＳａがレジスタＲＥ０、ＲＥ１、
ＲＥ２、ＲＥ３の順でサイクリックにその内容を読み出
す。一方、ライトセレクタＷＳａは、リードセレクタＲ
Ｓａより１クロック分遅れたタイミングで、レジスタＲ
Ｅ０、ＲＥ１、ＲＥ２、ＲＥ３の順でサイクリックに書
き込みパルスを供給する。この結果、例えば、あるクロ
ックの立ち上がりでレジスタＲＥ０の内容がリードセレ
クタＲＳａによって読み出されると、その次のクロック
の立ち上がり時には、レジスタＲＥ０に書き込みが行わ
れる。これとともに、レジスタＲＥ１の内容がリードセ
レクタＲＳａによって読み出され始める。

【００７１】リードセレクタＲＳａの出力信号は、図１
８に示すように比較器１９６に供給され、データＡと比
較される。そして、制御部１９７は、比較器１０９の出
力信号に基づいて信号ＭＳＫを作成するとともに、比較
器１９６の出力信号に基づいて信号ＲＰＴＮを作成す
る。この信号ＭＳＫの作成は、例えば、前述した実施例
と同様の回路（図３参照）によっておこなう。また、信
号ＲＰＴＮは、データＡとリードセレクタＲＳａの出力
データが同一の場合に“１”、その他の場合に“０”と
なるように作成される。ここで、レジスタバンクＲＢａ
は、４つのレジスタＲＥ０〜ＲＥ３から構成されている
から、データＡは４バイト前のデータと比較されること
になる。そして、ドライバ１０７は、信号ＲＰＴＮが
“１”のときは新しいデータの送出を行わないように構
成されている。

【００７２】次に、ＲＡＭ・ＤＡＣ２００内には、上述
したライトセレクタＷＳａ、レジスタバンクＲＢａ、リ
ードセレクタＲＳａおよびカウンタＣＴＲａと同一構成
のライトセレクタＷＳｂ、レジスタバンクＲＢｂ、リー
ドセレクタＲＳｂおよびカウンタＣＴＲｂが設けられて
いる。この場合ライトセレクタＷＳｂには受信回路ＲＣ
Ｖ２０１の出力データが供給され、リードセレクタＲＳ
ｂの出力データは切換回路２０４の一方の入力端に供給
される。切換回路２０４は、信号ＲＰＴＮが“１”のと
きにリードセレクタＲＳｂの出力データを選択し、信号
ＲＰＴＮが“０”のときに受信回路２０１の出力データ
を選択する。また、ライトセレクタＷＳｂは、信号ＲＰ
ＴＮが“１”の場合は、書き込みを禁止するようになて
いる。

【００７３】上述した構成によれば、データの繰り返し
がない場合は、レジスタ１０３から出力されたデータ
は、レジスタ１０６、ドライバ１０７およびデータバス
１０１を介して受信回路２０１に受信され、さらに、切
換回路２０４を介してレジスタ２０５に転送される。

【００７４】一方、データの繰り返しがある場合、例え
ば、４バイト毎に同じデータが繰り返される場合は、信
号ＲＰＴＮが連続的に“１”になるため、ドライバ１０
７は出力無変化状態が続く。また、ＲＡＭ・ＤＡＣ２０
０では、切換回路２０４がリードセレクタＲＳｂの出力
データを選択するため、レジスタＲＥ０，ＲＥ１，ＲＥ
２，ＲＥ３内のデータが循環して出力される。すなわ
ち、レジスタ２０５に供給されるデータは、ディスプレ
イ・コントローラ１００が転送しようとした繰り返しデ
ータと同一のデータになる。したがって、４バイト毎に
繰り返すデータを転送する場合は、ドライバ１０７が無
変化状態になるので、大幅な低消費電力化が図れる。

【００７５】しかも、この変形例においては、４バイト
前のデータを読み出すのにレジスタバンクＲＢａ、ＲＢ
ｂのアドレスを切り換えるという方式を採用しているた
め、前述した変形例４と比較しても低消費電力化が推進
されている。すなわち、変形例４においては、レジスタ
１９０〜１９３の間、レジスタ２０５，２６１〜２６
３、切換回路２６０の間をデータが転送されるため（図
１７参照）、この部分における電力消費が避けられない
が、変形例５においては、アドレス切換が行われている
だけであるため、消費電力を極めて小さくすることがで
きる。また、隣接するデータが同一の場合は、図２に示
す実施例と同様に信号ＭＳＫが“１”になるから、クロ
ック信号のマスクによる低消費電力化も図ることができ
る。

【００７６】ところで、変形例４、５は、データが４バ
イト毎に循環する場合に効果的であったが、レジスタお
よびカウンタの数を適宜設定することにより、２バイト
毎、３バイト毎、６バイト毎、８バイト毎、１６バイト
毎、あるいは２５６バイト毎等任意の繰り返し周期に適
合させることができる。ところで、レジスタを予め多数
設けておき、繰り返しの周期に応じた数のレジスタを用
いるように構成すれば、モード信号等の切換に応じて瞬
時に繰り返し周期に適合させることができる。また、転
送されるデータは、１バイト（８ビット）単位に限ら
ず、データの幅に併せてレジスタのビット数を設定すれ
ばよい。また、変形例５において、送信するデータが所
定バイト前のデータと一致した場合には、レジスタバン
クＲＢａにデータ書き込みを行わず、前のデータを保持
するように構成してもよい。すなわち、レジスタバンク
ＲＢａには、ＲＡＭ・ＤＡＣ２００に実質的に転送され
たデータ（レジスタバンクＲＢｂにより再生されたもの
を含むデータ）が順次記憶されるように構成すればよ
い。

【００７７】以上の実施例において、送信装置を簡単に
するため、予めメモリの内容をチェックし、そのチェッ
ク結果に応じたデータや制御コード等を送信するように
構成してもよい。例えば、「同一データの連続の検
出」、「連続するデータの間の反転ビット数のカウント
とデータ反転の判定」、「データの繰り返しの検出」等
を行う。このように各種検出を行い、その結果、対応す
るデータを短いデータと制御コードで置換し、表示メモ
リに格納する。このような処理は、高速ＣＰＵを使い、
ソフトウエア処理で短時間に実行できる。これら制御コ
ードは、以上の実施例における送信装置内の制御信号に
対応させることができる。これにより、送信装置は、メ
モリを読み出し、データ又は制御コード信号を決められ
たインターフェイス上に再現するのみで良いので、送信
装置の構成を非常に単純化することができる。さらに、
このコード化により、表示データの大幅な圧縮が可能と
なり、表示メモリを小さくすることができる。

【００７８】なお、前述した各実施例おけるレジスタ、
ラッチ、フリップフロップ等においては、説明簡略化の
ためリセット入力端を省略したが、実際の回路において
はそれぞれにリセット入力端が存在している。

【００７９】

【発明の効果】以上説明したように、請求項１および３
に係る発明によれば、同一内容のデータが連続して転送
される場合にクロック信号がマスクされるから、マスク
されたクロックに対応する処理が休止され、消費電力が
低減される。また、請求項２および４に係る発明によれ
ば、第１のデータと第２のデータとが過半数のビットに
おいて相違する場合は第２のデータのビットパターンが
反転して出力されるから、論理状態の遷移頻度が小とな
り、消費電力が低減される。また、請求項５、８に記載
の発明によれば、クロック信号が高速であっても、送信
装置と受信装置との間は分周されて伝送されるので、消
費電力を低減できるとともに、不要輻射電波、雑音妨害
電波等も防止することができる。請求項６，７に記載の
発明によれば、ｎ回毎に同じデータが繰り返し転送され
る場合には、データ転送はされず、指示信号だけが送出
され、受信側では指示信号が出力されている場合には、
ｎ回前の転送データを受信データとして順次後段に送出
するので、低消費電力化を大幅に図ることができる。

【図面の簡単な説明】

【図１】一実施例の全体構成を示すブロック図である。

【図２】一実施例のインターフェース部のブロック図で
ある。

【図３】一実施例のインターフェース部の要部のブロッ
ク図である。

【図４】同図(ａ)は一実施例における２ビットアダー１
１０１Ａ〜１１０１Ｈの回路図、同図(ｂ)はその真理値
表である。

【図５】一実施例におけるＲＡＭ・ＤＡＣ２００のブロ
ック図である。

【図６】一実施例のタイムチャートである。

【図７】一実施例におけるＲＡＭ・ＤＡＣ２００の要部
の回路図である。

【図８】図７におけるタイムチャートである。

【図９】変形例１のブロック図である。

【図１０】変形例１の要部の回路図である。

【図１１】変形例１のタイムチャートである。

【図１２】変形例２のブロック図である。

【図１３】変形例２のタイムチャートである。

【図１４】変形例３の概略構成を示すブロック図であ
る。

【図１５】図１４に示すフェイズロックドループの構成
を示すブロック図である。

【図１６】変形例３の要部の波形を示す波形図である。

【図１７】変形例４の構成を示すブロック図である。

【図１８】変形例５の構成を示す波形図である。

【図１９】変形例５の要部の構成を示すブロック図であ
る。

【符号の説明】

１００ディスプレイ・コントローラ（送信装置）１０４インバータ（反転表示信号を出力する手段）１０５切換回路（反転表示信号を出力する手段）１０９比較器（マスク信号発生手段）１１０ビット・アダー（マスク信号発生手段）１１１モードコントローラ（マスク信号発生手段）１８０分周器（分周出力手段）２００ＲＡＭ・ＤＡＣ（受信装置）２０５レジスタ（パイプライン処理回路；受信制御手
段）２０６バッファ（パイプライン処理回路）２０３インバータ（受信データ反転手段）２０４切換回路（受信データ反転手段；受信制御手
段）２２１〜２２８クロックマスク回路（マスク手段、遅
延手段）２５０フェイズロックドループ（クロック信号再生手
段）１９０〜１９３レジスタ（転送データ記憶手段）１９４比較器（比較手段）１９５リピート信号発生部（転送停止制御手段）１９７制御部（転送停止制御手段）２６０切換回路（受信制御手段）２６１〜２６３レジスタ（受信制御手段）ＷＳａライトセレクタ（転送停止制御手段）ＲＢａレジスタバンク（転送停止制御手段）ＲＳａリードセレクタ（転送停止制御手段）ＣＴＲａカウンタ（転送停止制御手段）ＷＳｂライトセレクタ（受信制御手段）ＲＢｂレジスタバンク（受信制御手段）ＲＳｂリードセレクタ（受信制御手段）ＣＴＲｂカウンタ（受信制御手段）

Claims

【特許請求の範囲】

【請求項１】所定のクロック信号に同期してデータを
送信する送信装置と、前記クロック信号に同期して前記
データを受信する受信装置とを有するデータ転送装置に
おいて、前記データに変化が無い場合にマスク信号を出力するマ
スク信号発生手段と、前記クロック信号を前記マスク信号でマスクして成る被
マスク・クロック信号を、前記受信装置に供給するマス
ク手段とを具備することを特徴とするデータ転送装置。
【請求項２】所定のクロック信号に同期してデータを
送信する送信装置と、前記クロック信号に同期して前記
データを受信する受信装置とを有するデータ転送装置に
おいて、複数のビットから成るデータを順次出力する送信装置
と、このデータを受信する受信装置とを有するデータ転
送装置において、第１のデータとそれに続く第２のデータとを各ビット毎
に比較し、前記第１のデータと前記第２のデータとが過
半数のビットにおいて相違する場合は、前記第２のデー
タのビットパターンを反転するとともに反転表示信号を
出力する手段を具備することを特徴とするデータ転送装
置。
【請求項３】前記受信装置は、前記被マスク・クロック信号を順次遅延させ遅延信号を
出力する遅延手段と、前記各遅延信号に基づいて動作する複数段の処理回路か
ら成る、パイプライン処理回路とを具備することを特徴
とする請求項２に記載のデータ転送装置。
【請求項４】所定のクロック信号に同期してデータを
送信する送信装置と、前記クロック信号に同期して前記
データを受信する受信装置とを有するデータ転送装置に
おいて、前記受信回路は、前記反転表示信号が供給されると受信
したデータのビットパターンを反転する受信データ反転
手段を具備することを特徴とするデータ転送装置。
【請求項５】所定のクロック信号に同期してデータを
送信する送信装置と、前記クロック信号に同期して前記データを受信する受信
装置とを有するデータ転送装置において、前記クロック信号を所定の分周比で分周した後に前記受
信装置に伝送し、前記受信装置においては、伝送された
クロック信号から元のクロック信号を再生して用いるこ
とを特徴とするデータ転送装置。
【請求項６】所定のクロック信号に同期してデータを
送信する送信装置と、前記クロック信号に同期して前記
データを受信する受信装置とを有するデータ転送装置に
おいて、前記送信装置においては、転送されたデータの最新のｎ
回分を記憶する転送データ記憶手段と、前記転送データ記憶手段からｎ回前の転送データを読出
し、今回送信するデータと比較する比較手段と、前記比較手段によって一致が検出された場合には、それ
を示す指示信号を前記受信装置に送出する制御手段とを
具備することを特徴とするデータ転送装置。
【請求項７】所定のクロック信号に同期してデータを
送信する送信装置と、前記クロック信号に同期して前記
データを受信する受信装置とを有するデータ転送装置に
おいて、前記受信装置においては、受信したデータの最新のｎ回
分を記憶する記憶手段を有し、前記送信装置から送信さ
れるデータを受信データとして後段に出力するとともに
前記記憶手段内に記憶し、前記送信装置から前記指示信
号が供給された場合は、前記記憶手段内のｎ回前のデー
タを受信データとして後段に出力する受信制御手段とを
具備することを特徴とするデータ転送装置。
【請求項８】前記送信装置は、前記クロック信号を分
周して出力する分周出力手段を有し、前記受信装置は、
分周されたクロック信号に基づいて元のクロック信号を
再生するクロック信号再生手段を具備することを特徴と
する請求項１，２，３，４，６，７いずれかに記載のデ
ータ転送装置。