JPH04262448A - データ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理における通信
処理装置および入出力管理装置に係る転送用データのパ
ケット交換網またはバスへの送出時における縮退化、圧
縮化に利用する。

【０００２】本発明は、バッファメモリの使用効率を高
め、データの転送能力を向上させることができるデータ
転送装置に関する。

【０００３】

【従来の技術】従来、この種の圧縮化、縮退化技術は主
に通信関係に用いられており、画像データの転送に使用
されている。この技術には主に帯域圧縮、冗長度符号化
などがある。冗長度符号化の中には、通信路にデータを
送出する際に０または１の連続数をカウントする方法が
あり、また、すでに符号化された画素の状態から注目す
る画素を予測する方法もある。これらの方法はすべて画
像処理に関するものであり、Ａ／Ｄ変換をともなってい
る。

【０００４】バスを介して接続される並列プロセッサシ
ステム、あるいはパケット交換網においての転送方式で
は、上述のような圧縮方式は用いられず、データはその
ままの状態でプロセッサまたは入出力装置からバスまた
はパケット網へ出力されている。

【０００５】

【発明が解決しようとする課題】上述した画像処理にお
ける圧縮方法は、一般のデータ転送においては応用がで
きない方法もある。冗長度符号化方式では１または０を
１ビットごとにカウントしているが、バス幅のデータ単
位で同一データが連続する場合に、これを圧縮するため
一つのデータブロック（データ幅）を単位としてその数
をカウントすることはできない。従来のバスを介した並
列プロセッサシステム、またはパケット網に接続されて
いる入出力装置では、同一のデータ内容が長期に渡って
連続する場合も、すべてのデータに対しプロセッサおよ
び入出力処理装置からの転送が終了するまで、バスまた
はパケット網を占有しなければならず、どのようなデー
タ内容であってもデータ数に比例して占有時間が長くな
っししまう。特に、多くのデバイスが接続されているバ
スまたはパケット網では、同一のデータを転送する間の
無駄な待ち時間が生じ、システムとしての転送能力が落
ちる。

【０００６】また、バスまたはパケット網が空くのを待
つ間はデータはバッファに格納されているが、データが
長期に渡って連続転送する場合も含めてあらゆるデータ
に対し、データ転送数に応じたバッファ容量を必要とす
るためバッファの使用効率が悪く、バッファ待ちのため
に全体的な転送能力に悪影響を及ぼすことがある。

【０００７】本発明はこのような問題を解決するもので
、バッファの使用効率を高め、転送能力を向上させるこ
とができる装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明は、プロセッサお
よびバス相互間のデータ転送を行うデータ転送装置にお
いて、前記プロセッサから前記バスへデータを転送する
データ送出部と、前記バスから前記プロセッサへデータ
を転送するデータ入力部とを設け、前記データ転送部に
、前記プロセッサからのデータが転送クロックにしたが
って書き込まれる第一のレジスタと、前記プロセッサか
らのデータが１クロック遅れで書き込まれる第二のレジ
スタと、前記第一のレジスタおよび前記第二のレジスタ
に書き込まれたデータの内容を送出順に連続して比較す
る比較回路と、この比較回路の指示により内容を同一と
する転送データが連続するときに、その連続回数をカウ
ントする第一のカウンタと、前記バスへ出力する転送デ
ータを一時格納する第一のバッファメモリと、内容を同
一とする転送データが連続するときの１データ分と前記
第一のカウンタにより指示された値とを前記第一のバッ
ファメモリに格納させる第一の制御回路とを備え、前記
データ入力部に、前記バスからの転送データを一時格納
する第二のバッファメモリと、この第二のバッファメモ
リから制御信号にしたがって転送データを取り込む第三
のレジスタと、前記第二のバッファメモリからの連続し
た同一内容のデータを取り込みカウントダウンする第二
のカウンタと、前記バスからの転送クロックおよび前記
第二のバッファメモリに格納されたビット数により前記
第二のカウンタへのロード信号を生成する第二の制御回
路と、前記第二のカウンタからのカウント終了信号およ
び前記プロセッサの読み出しクロックにより、前記第二
のバッファメモリからの読み出し信号および前記第三の
レジスタへのデータ取込み信号を生成する第三の制御回
路とを備えたことを特徴とする。前記データ送出部は、
前記第二のレジスタからの転送データおよび前記第一の
カウンタからの出力データを選択して前記第一のバッフ
ァメモリに送出するセレクタを備えることが望ましく、
前記プロセッサおよびパケット交換網相互間のデータ転
送も行うことができる。

【０００９】

【作用】各プロセッサからの転送データを一時格納し、
格納したデータの内容をバッファメモリへ送出する順に
連続して比較し一致するか否かを検査する。検査の結果
内容を同一とする転送データが連続する場合には、転送
データの連続する回数をカウントし、転送データの１デ
ータ分の内容と連続する回数のカウント値とを格納する
。格納した転送データをバスに送出するときはそのデー
タの内容の１データ分と前記カウント値のみを取り出し
送出する。

【００１０】これにより、バッファメモリの使用効率を
高めることができ、バスおよび通信網の占有時間を短縮
して転送能力を向上させることができる。

【００１１】

【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例に係るプロセッサからバスへの
データ送出部の構成を示すブロック図、図２は本発明実
施例に係るバスからプロセッサへのデータ入力部の構成
を示すブロック図である。

【００１２】本実施例ではバスを用いたシステムについ
て説明するが、パケット網を用いたシステムにおいても
、パケットデータはプロセッサ（入出力装置など）中で
生成されるため、その動作はバスを用いたシステムのと
きとなんら変わりはない。

【００１３】本発明実施例は、図外のプロセッサからバ
スへデータを転送する図１に示すデータ送出部と、バス
からプロセッサへデータを転送する図２に示すデータ入
力部とを設け、データ転送部に、プロセッサからのデー
タが転送クロックにしたがって書き込まれるレジスタ（
Ａ）３と、プロセッサからのデータが１クロック遅れで
書き込まれるレジスタ（Ｂ）４と、レジスタ（Ａ）３お
よびレジスタ（Ｂ）４に書き込まれたデータの内容を送
出順に連続して比較する比較回路５と、この比較回路５
の指示により内容を同一とする転送データが連続すると
きに、その連続回数をカウントするカウンタ（Ａ）７と
、バスへ出力する転送データを一時格納するバッファメ
モリ１と、内容を同一とする転送データが連続するとき
の１データ分とカウンタ（Ａ）３により指示された値と
をバッファメモリ１に格納させる制御回路　（Ｉ）８と
を備え、データ入力部に、バスからの転送データを一時
格納するバッファメモリ２と、このバッファメモリ２か
ら制御信号にしたがって転送データを取り込むレジスタ
（Ｃ）１１と、バッファメモリ２からの連続した同一内
容のデータを取り込みカウントダウンするカウンタ（Ｂ
）９と、バスからの転送クロックおよびバッファメモリ
２に格納されたビット数によりカウンタ（Ｂ）９へのロ
ード信号を生成する制御回路（ＩＩ）１２と、カウンタ
（Ｂ）９からのカウント終了信号およびプロセッサの読
み出しクロックにより、バッファメモリ２からの読み出
し信号およびレジスタ（Ｃ）１１へのデータ取込み信号
を生成する制御回路（ＩＩＩ）　１０とを備え、さらに
、データ送出部には、レジスタ（Ｂ）４からの転送デー
タおよびカウンタ（Ａ）７からの出力データを選択して
バッファメモリ１に送出するセレクタ６を備える。

【００１４】次に、このように構成された本発明実施例
の動作について説明する。まず、図１に示す図外のプロ
セッサからバスへのデータ送出部の動作について説明す
る。

【００１５】レジスタ（Ａ）３およびレジスタ（Ｂ）４
には連続する転送データが順次セットされる。つまり、
レジスタ（Ａ）３とレジスタ（Ｂ）４とは同じクロック
を用いて、１回のクロックによりレジスタ（Ｂ）４には
レジスタ（Ａ）３にセットされていたデータがセットさ
れ、レジスタ（Ａ）３にはプロセッサからの引き続く転
送データがセットされる。

【００１６】比較回路５はレジスタ（Ａ）３とレジスタ
（Ｂ）４にセットされているデータを比較し、等しけれ
ばデータ内容が同一であることを示すＥＱＵＡＬ信号を
〔１〕とする。

【００１７】セレクタ６はレジスタ（Ｂ）４からのデー
タ、すなわち転送データとカウンタ（Ａ）７からの出力
データとの二つからセレクトする。

【００１８】カウンタ（Ａ）７は比較回路５およびプロ
セッサ側からの書き込みクロックにより、連続した同じ
内容のデータの数をカウントする。

【００１９】バッファメモリ１はセレクタ６に接続され
、バスへ送出される転送データおよびＣＮＴビットを一
時格納する。ＣＮＴビットとは、入力されたデータがデ
ータ自身か、またはデータ数のカウント値であるかを示
すビットであり、この信号が〔１〕となっているデータ
はデータ数のカウント値を示している。

【００２０】制御回路　（Ｉ）８は書き込みＣＬＫ、比
較回路５からのＥＱＵＡＬ信号により、バッファメモリ
１のライト信号、カウンタ（Ａ）７のリセット信号、セ
レクタ６の制御信号およびＣＮＴビットを生成する。

【００２１】次に、図２に示すバスからプロセッサへの
データ入力部の動作について説明する。

【００２２】バッファメモリ２はバスからの転送データ
およびＣＮＴビットを一時格納する。カウンタ（Ｂ）９
では、バッファメモリ２からの連続した同一内容のデー
タ数を制御回路（ＩＩＩ）１０　からのロード信号によ
り取り込みカウントダウンを行い、

〔０〕になった時点
でカウント終了信号であるＣＮＴＰ信号を〔１〕とする
。

【００２３】レジスタ（Ｃ）１１はバッファメモリ２か
らの転送データを制御回路（ＩＩＩ）１０　の信号によ
り取り込む。

【００２４】制御回路（ＩＩ）１２はバスからの転送ク
ロックＣＬＫ、バッファメモリ２に一時格納されたＣＮ
ＴビットＢＣＮＴよりカウンタ（Ｂ）９のロード信号Ｃ
ＮＴＬＤを生成する。

【００２５】制御回路（ＩＩＩ）１０　は、カウンタ（
Ｂ）９からのＣＮＴＰ信号、プロセッサ側の読み出しク
ロックより、バッファメモリ２の読み出し信号ＢＵＦＲ
Ｄ２、レジスタ（Ｃ）１１のデータ取り込み信号ＣＲＥ
ＧＷＲを生成する。

【００２６】図３はプロセッサから出力されたデータの
状態を示す図である。これらのデータが本実施例装置に
より図４に示すように圧縮される。

【００２７】まず本実施例では、連続するデータが同じ
値であるか否かを検査する。この動作は図１に示すレジ
スタ（Ａ）３、レジスタ（Ｂ）４、および比較回路５に
より行われる。

【００２８】図３に示すデータは図５の■のタイミング
で出力される。このデータは転送クロック■によりレジ
スタ（Ａ）３に、また１クロック遅れてレジスタ（Ｂ）
４に書き込まれる。そのタイミングは図５に示す■、■
となる。同一内容の連続データは図３の例において、項
番９、１０、１１のデータ内容Ｂの３連続データ、項番
１２、１３、１４のデータ内容Ｃの３連続データ、項番
１７、１８、１９、２０のデータ内容Ｄの４連続データ
がある。図５においてＴ１０〜Ｔ１２、Ｔ１３〜１５、
Ｔ１８〜２１の部分である。レジスタ（Ａ）３とレジス
タ（Ｂ）４とを比較回路５により比較することにより、
Ｔ１１〜１２、Ｔ１４〜１５、Ｔ１９〜２１においてレ
ジスタ（Ａ）３とレジスタ（Ｂ）４とが一致しているた
め、比較回路５はＥＱＵＡＬ信号をアサートする。

【００２９】カウンタ（Ａ）７のカウントアップクロッ
クＣＮＴＣＬＫは図５に示す■のように、ＥＱＵＡＬ信
号がアサートされているときのみ出力される。カウンタ
（Ａ）７のリセット信号ＲＳＣＮＴは図５に示す■のよ
うに、ＥＱＵＡＬ信号が立ち下がった１クロック後にア
サートされるように制御回路　（Ｉ）８により生成され
る。 従ってカウンタ（Ａ）７の出力は図５に示す■のように
なる。

【００３０】カウンタ（Ａ）７の出力とレジスタ（Ｂ）
４の出力はセレクタ６により選択される。セレクタ６の
制御信号は図５の■に示すように、ＥＱＵＡＬ信号が立
ち下がった直後に１クロック分アサートされるように制
御回路　（Ｉ）８により生成される。このセレクタ６の
制御信号により、セレクタ６からの出力データは図５に
示すマル１０のようになる。セレクタ出力データはバッ
ファメモリ１に書き込まれる。ここで書き込み時のライ
ト信号は制御回路　（Ｉ）８により生成され、図５に示
すマル１１のように１の転送クロックより１／２遅れ、
ＥＱＵＡＬ信号がアサートされた１クロック後よりＥＱ
ＵＡＬ信号が立ち下がるまでは出力を止める。

【００３１】これらの動作の結果より、バスへ出力され
るデータはそれぞれデータ内容一つ分と連続回数のみと
なる。従って図３に示す項番９、１０、１１のデータは
本実施例の回路によりバス出力部では図４に示す項番１
０９　、１１０　となる。項番１０９　は連続データの
内容、項番１１０は連続データの数である。他の連続デ
ータも同様に表される。従ってすべての連続データは二
つの単位データによって表すことが可能である。

【００３２】またここで、前述のデータと連続回数を区
別するためにＣＮＴビットとして１ビットを加える。す
なわちＣＮＴビット＝１を付加されて出力されているデ
ータは転送先で連続の回数として認識される。このデー
タビットは制御回路　（Ｉ）８により生成され、セレク
タ制御信号と同じくＥＱＵＡＬ信号が立ち下がった直後
に１クロック分アサートされる。本実施例装置内ではＢ
ＣＮＴ信号がＣＮＴビットとして格納されてバッファメ
モリ１からデータと共に出力される。このようにして変
換されたデータをバスに送出する。

【００３３】次に、バス側からプロセッサへのデータ転
送であるが、図２に示す回路により行う。ここでバスか
らの転送データおよびＣＮＴビットは図４に示すものと
する。これらはバスからの転送クロックにより、図６に
示すようにバッファメモリ２に書き込まれる。バッファ
メモリ２に格納されたデータは、制御回路　（ＩＩＩ）
１０で生成されたバッファ読み出し信号ＢＵＦＲＤ２に
より読み出される。

【００３４】バッファ読み出し信号は通常のデータ値の
場合、プロセッサからの読み出し信号と一致している。 カウント値の場合は、カウント値がバッファメモリ２か
ら出力されたことをＣＮＴビットより生成されるＢＣＮ
Ｔ信号がアサートされることにより認識すると、制御回
路（ＩＩ）１２よりカウンタ（Ｂ）９にデータロード信
号ＣＮＴＬＤを図７に示す■のように出力する。

【００３５】カウンタ（Ｂ）９ではこの信号によりデー
タをロードし、同時にＣＮＴＰ信号をリセットする。こ
のときロードされるデータはバッファメモリ２に格納さ
れていた連続回数の値である。カウンタ（Ｂ）９ではデ
ータがロードされた後、転送クロックの立ち下がりでダ
ウンカウントを行い、カウンタ（Ｂ）９が

〔０〕になっ
た時点でＣＮＴＰ信号をアサートする。バッファ読み出
し信号ＢＵＦＲＤ２は制御回路　（ＩＩＩ）　１０　で
カウンタ（Ｂ）９からのカウンタ０信号ＣＮＴＰにより
（カウント値のカウント数−１）回の、信号の出力を止
める。従って、バッファメモリ２からの出力データは、
図７に示す■のようになる

【００３６】バッファメモリ２から出力されたデータは
、レジスタ（Ｃ）１１にセットされた後、プロセッサ側
に送出される。レジスタ（Ｃ）１１の書き込み信号ＣＲ
ＥＧＷＲは、制御回路　（ＩＩＩ）　１０　によってプ
ロセッサからの読み出しクロックより１／２クロック遅
れ、ＣＮＴＰ信号がリセットされてからアサートされた
後１クロック分まで出力を止めることにより、図７に示
すマル１１の波形を生成する。この信号マル１１により
レジスタ（Ｃ）１１からのデータ出力信号は図７に示す
マル１２のようになる。

【００３７】プロセッサからの読み出し信号は図７に示
す■となっているため、図７に示すマル１２のＰ９〜１
２、Ｐ１２〜１５、Ｐ１７〜２１サイクルのそれぞれ〔
Ｂ〕、〔Ｃ〕、〔Ｄ〕を出力している部分では、プロセ
ッサ側ではプロセッサの転送クロック分のデータと、そ
れぞれ３回、３回、４回分のデータが入ってきたと認識
する。

【００３８】図３に示すデータを従来の方法で転送する
とすると、転送サイクルが２１サイクル必要になるが、
本実施例においては１８サイクルで終了する。

【００３９】転送データ中に同一内容のデータの連続回
数の平均がＸ、この連続データの転送データ全体に占め
る割合がＹであるとすると、その圧縮率は、（１−２／
Ｘ）Ｙ×１００　 となり、連続回数の逆数に比例して圧縮率が高くなるこ
とがわかる。

【００４０】例えば、画面の転送において３ＭＢのデー
タ量を必要とするが、転送データバス幅が１バイトとす
ると、従来の転送では３Ｍサイクルの転送サイクルが必
要となる。本発明では線画像など画像が単純であれば、
平均連続回数および占有率が大きくなるので、その分圧
縮率が高くなる。平均連続回数２００　、占有率８０％
の画像データでは、圧縮率は （１−２／２００）　８０　＝７９．２　（％）　とな
り、　０．６Ｍサイクルで終了する。

【００４１】

【発明の効果】以上説明したように本発明によれば、デ
ータ転送においてバスおよび通信網の占有時間を短縮す
ることができ、また、データの保存においても記憶に必
要とする領域を少なくすることができる効果がある。

【００４２】本発明が特に効果を発揮する条件は、同じ
内容のデータが長く連続する場合にあり、例えば、画像
データなどは基本的にあまり変化がないため、これをバ
スを用いて転送する場合に大きな効果をもたらす。また
、平均値などの統計データ算出処理の場合、平均値近辺
で同じデータが多く出てくるような場合があるが、この
ようなデータの転送においても極めて有効である。

【００４３】本発明は、一般における画像圧縮と異なり
極簡単なシステムにより実現が可能なバス方式の転送に
おいても、またＬＡＮのようなパケット通信網において
も適用が可能であり、多くのデバイスが接続され、一つ
のデバイスの通信路の占有時間が制限されている場合に
も極めて有効である。

【図面の簡単な説明】

【図１】　　本発明実施例に係るプロセッサからバスへ
の送出部の構成を示すブロック図。

【図２】　　本発明実施例に係るバスからプロセッサへ
のデータ入力部の構成を示すブロック図。

【図３】　　本発明実施例に係るプロセッサから出力さ
れたデータの状態を示す図。

【図４】　　本発明実施例に係るバスへ出力されるデー
タの状態を示す図。

【図５】　　本発明実施例に係るプロセッサからバッフ
ァメモリまでのデータの流れを示すタイミングチャート
。

【図６】　　本発明実施例に係るバスからバッファメモ
リまでのデータの流れを示すタイミングチャート。

【図７】　　本発明実施例に係るバッファメモリからプ
ロセッサまでのデータの流れを示すタイミングチャート
。

【符号の説明】

１、２　　　　バッファメモリ ３　　　　レジスタ（Ａ） ４　　　　レジスタ（Ｂ） ５　　　　比較回路 ６　　　　セレクタ ７　　　　カウンタ（Ａ） ８　　　　制御回路　（Ｉ） ９　　　　カウンタ（Ｂ） １０　　　　制御回路　（ＩＩＩ） １１　　　　レジスタ（Ｃ） １２　　　　制御回路　（ＩＩ）

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　プロセッサおよびバス相互間のデータ
   転送を行うデータ転送装置において、前記プロセッサか
   ら前記バスへデータを転送するデータ送出部と、前記バ
   スから前記プロセッサへデータを転送するデータ入力部
   とを設け、前記データ転送部に、前記プロセッサからの
   データが転送クロックにしたがって書き込まれる第一の
   レジスタと、前記プロセッサからのデータが１クロック
   遅れで書き込まれる第二のレジスタと、前記第一のレジ
   スタおよび前記第二のレジスタに書き込まれたデータの
   内容を送出順に連続して比較する比較回路と、この比較
   回路の指示により内容を同一とする転送データが連続す
   るときに、その連続回数をカウントする第一のカウンタ
   と、前記バスへ出力する転送データを一時格納する第一
   のバッファメモリと、内容を同一とする転送データが連
   続するときの１データ分と前記第一のカウンタにより指
   示された値とを前記第一のバッファメモリに格納させる
   第一の制御回路とを備え、前記データ入力部に、前記バ
   スからの転送データを一時格納する第二のバッファメモ
   リと、この第二のバッファメモリから制御信号にしたが
   って転送データを取り込む第三のレジスタと、前記第二
   のバッファメモリからの連続した同一内容のデータを取
   り込みカウントダウンする第二のカウンタと、前記バス
   からの転送クロックおよび前記第二のバッファメモリに
   格納されたビット数により前記第二のカウンタへのロー
   ド信号を生成する第二の制御回路と、前記第二のカウン
   タからのカウント終了信号および前記プロセッサの読み
   出しクロックにより、前記第二のバッファメモリからの
   読み出し信号および前記第三のレジスタへのデータ取込
   み信号を生成する第三の制御回路とを備えたことを特徴
   とするデータ転送装置。
2. 【請求項２】　　前記データ送出部は、前記第二のレジ
   スタからの転送データおよび前記第一のカウンタからの
   出力データを選択して前記第一のバッファメモリに送出
   するセレクタを備えた請求項１記載のデータ転送装置。
3. 【請求項３】　　前記プロセッサおよびパケット交換網
   相互間のデータ転送を行う請求項１記載のデータ転送装
   置。