JPS6248938B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は蓄積交換機に使用される符号化回路に
関し、特に複数個の回線から入力されるフアクシ
ミリ信号を共通符号化回路を用いて時分割多重処
理しランレングス符号化を行なう符号化回路に関
する。

最近、第１図に示すような複数の加入者２およ
び３との間で相互にフアクシミリ信号を送受信で
きるフアクシミリ交換網が提案されている。この
交換網においては、交換機４を介して送られてき
た加入者２からのフアクシミリ信号を相手側加入
者３に送信する際、異なる送信画送信速度を有す
る加入者２のフアクスと加入者３のフアツクスと
の間の送信速度の変換ならびに両フアツクスによ
り送る大きさの異なる送信画の大きさの変換を行
うために加入者２からのフアクシミリ信号を一時
蓄積するメモリを有する蓄積交換機５が用いられ
ている。この場合、フアクシミリ信号をそのまま
符号化してメモリに記憶すると、１画面当り約２
メガビツトのメモリ容量が必要となるため、この
ような蓄積交換機では、フアクシミリ信号のラン
レングス符号化を行ないフアクシミリ信号の帯域
を圧縮しこれによりメモリ容量を減少している。

しかしながら、各回線６毎にこのようなランレ
ングス符号化を行なうための符号器を設けること
は取扱う回線数が多い場合、符号器の占めるコス
トが増大し、経済的に不利であるという欠点を有
している。

本発明の目的は上述の欠点を除去し入力フアク
シミリ信号を時分割多重処理しランレングス符号
化を行なう符号化回路を提供することにある。

次に図面を参照して本発明を詳細に説明する。

第２図は本発明の一実施例を示す回路図であ
る。図において、本発明の符号化回路は、各回線
ごとに設けられ回線からの入力アナログフアクシ
ミリ信号をサンプリングする複数個のサンプリン
グ回路７Ａ〜７Ｄと、このサンプリング回路から
のそれぞれの出力信号のランの長さを時分割で計
数するランレングスカウンタ８と、このランレン
グスカウンタ８の出力信号を記憶するFIFO
（first―infirst―out）メモリ９と、このFIFOメ
モリ９の出力信号を時分割でランレングス符号化
するライレングス符号化ユニツト１０から構成さ
れている。なお、FIFOメモリの詳細は1973年６
月発行の“COMPUTER DESIGN”Vol12、No.
６、第84頁〜88頁を参照できる。

サンプリング回路７Ａは入力アナログフアクシ
ミリ信号が与えられる入力端子７_１と、10KHZ
程度の繰返し周波数を有するサンプリングクロツ
クが与えられるクロツク端子７_２と、フアクシミ
リ信号を端子７_２からのクロツクでサンプリング
するフリツプフロツプ７_７と、このときのサンプ
リングクロツクを記憶するレジスタ７_８と、後述
するデコーダ８_２からの回線指定信号が与えられ
る端子７_５と、この回線指定信号によりフリツプ
フロツプ７_９およびレジスタ７_８の出力信号を選
択する選択素子７_９および７₁₁と、レジスタ７_８
の出力信号が読取り要求信号として出力される端
子７_４と、フリツプフロツプ７_９の出力信号（画
信号）が与えられる端子７_３と、後述する制御回
路８_３からの読取り終了信号が与えられる端子７
_６と、この読取り終了信号により読取り要求信号
を停止させるためのNAND回路７₁₂とから構成さ
れている。

ランレングスカウンタ８は、前述のサンプリン
グ回路７Ａ〜７Ｄの中のどの回線のサンプリング
回路を指定するかを示す回線指定アドレス信号を
発生する回線指定カウンタ８_１と、この回線指定
カウンタ８_１のアドレス信号を復号するデコーダ
８_２と、回線指定されたサンプリング回路７Ａか
ら読取り要求信号に応じて制御回路８_３が作成し
たロードパルスにより後述されるランダムアクセ
スメモリ８_４の所定の回線に対応する記憶エリア
の内容が読み込まれるカウンタ８_５を有してい
る。ランダム・アクセス・メモリ（RAM）８_４
は回線指定カウンタ８_１からのアドレス指定信号
によりアドレスされ制御回路８_３からの書込みパ
ルスによりカウンタ８_５の出力信号が書き込まれ
る。また、このRAM８_４には、画信号のランの
長さを記憶するランレングスエリアとそのエリア
に記憶されているランの長さが白レベルのもので
あるか黒レベルのものであるかを示す画素エリア
とからなる回線情報エリアが各回線に対応して設
けられている。

第３図はランレングスカウンタ８に使用する制
御回路８_３の具体的な回路図である。図におい
て、端子１２_１〜１２_３には第２図の画信号、画
素信号および読取り要求信号がそれぞれ与えられ
る。読出し専用メモリ（ROM）１２₁₁はこれら
３つの信号とレジスタ１２₁₄の４つの出力により
アドレスされ制御の順序を決定する順序決定ルー
ルを記憶しており、この出力信号はROM１２₁₁
のアドレスとなる。ROM１２₁₂はROM１２₁₁の
出力に対応した１種類の制御信号（リセツトパル
ス、カウントパルス等）を出力する制御信号表を
記憶している。これら順序決定ルールおよび制御
信号表は第４図に示されている。参照数字１２₁₃
および１２₁₄はレジスタ、参照数字１２₁₅はこれ
らのレジスタ動作用のクロツク入力端子である。
なお、このクロツク端子にはこの例では約2MHz
のクロツクが与えられる。

第４図において、状態〜におけるROM２
のA₂およびA₁ビツトが同一の場合は画素の一致
を示し、そうでない場合は画素の不一致を示す。
また、状態およびにおけるROM２のA₁ビツ
トが０のときは読取り要求信号が無いことを示
し、１のときは有ることを示す。

次にランレングスカウンタ８の動作を第４図の
表および第５図のフローチヤートを参照して説明
する。今、回線指定カウンタ８_１が回線１のサン
プリング回路７Ａを指定し、このときサンプリン
グ回路７Ａのフリツプフロツプ７_７に画信号が保
持されているものとする。この指定信号によりサ
ンプリング回路７Ａの選択素子７_９および７₁₀は
画信号および読取り要求信号をそれぞれRAM８
_４および制御回路８_３に与える。このとき制御回
路８_３は第１のクロツクにより読取要求信号の有
無を判断する（ステツプＡ）。ここでは、要求信
号が有る（“１”）と仮定しているから制御路８_３
は、第４図の表の状態に従つてカウンタ８_５に
ロードパルスを与えて、RAMの回線１に対応す
るランレングスエリアの内容をカウンタ８_５に転
送する（ステツプＢ）。第２のクロツクでは、制
御回路８_３はサンプル信号が回線１の画素エリア
の内容と一致するかどうかを判定する（ステツプ
Ｃ）。一致していれば、第４図の表の状態に従
つて制御回路８_３はカウンタ８_５の値に１を加え
るための第１のカウントパルスを与える（ステツ
プＤ）。次に制御回路８_３は表の状態に従つて
第３クロツクにおいて、RAM８_４に第１の書込
みパルスを与えてカウンタ８_５の内容を書込む
（ステツプＥ）。次に表の状態に従つて制御回路
８_３は第４クロツクにおいて、読取り終了パルス
をサンプリング回路７Ａに与える（ステツプ
Ｆ）。第５クロツクにおいて表の状態XIに従つて
回線指定カウンタに第２のカウントパルスを与え
て次の回線２を指定させる（ステツプＧ）。第６
クロツクにおいては制御回路８_３は内部のレジス
タ１２_４を表の状態XIIに従つてクリアする。な
お、ステツプＣにおいて、画信号が対応する画素
エリアの内容と一致しない時は、第２クロツクに
おいて、制御回路８_３は表の状態に従つて
FIFOメモリ９に第２の書込みパルスを与えて、
カウンタ８_５の内容（ランレングス）と、このと
きの画素エリアの内容（白または黒レベルの情
報）と、このときの回線指定信号（回線１）をメ
モリに書込む（ステツプＨ）。そして、次の第３
クロツクにおいて、制御回路８_３は表の状態に
従つてカウンタ８_５をリセツトするためのリセツ
トパルスをカウンタ８_５に与える（ステツプ
Ｉ）。このあとの動作は前述のステツプＥ、Ｆ、
Ｇの順に行なわれる。このようにして、各回線の
サンプルされたフアクシミリ信号（画信号）のラ
ンレングスはFIFOメモリ９に白黒の情報と回線
情報とともにランダムに格納される。

ランレングス符号化ユニツト１０は、FIFOメ
モリ９から読み出されたランレングス信号を同時
に読み出された画素情報信号に応じてランレング
ス符号化するランレングス符号器１０_１と、これ
またFIFOメモリ９からランレングス信号と同時
に読み出された回線指定アドレス信号を復号する
デコーダ１０_２とを有している。メモリ１１は符
号器１０_１で符号化されたフアクシミリ信号を記
憶する。

第６図はランレングス符号としてモデイフアイ
ドハフマン符号を使用したランレングス符号器１
０_１の具体的な回路図である。この符号は２進化
ランレングスを上位と下位に分け、上位がゼロの
場合にはターミネイテイング符号（TC）のみを
出力し、ゼロでない場合にはメイクアツプ符号
（MUC）とターミネイテイング符号を出力すると
いうものである。なお、モデイフアイドハフマン
符号についてはグラフイツク・サイエンシズ社お
よびスリーエム社などから1976年９月にC.C.I.T.
T.に提出された報告書「STUDY GROUP XIV
SPECIALRAPPORTEUR FOR GROUP3
EQUIPMENT」に詳述されている。第６図を再
び参照するとセレクタ１０₁₁はランレングス信号
の上位５ビツトと下位６ビツトとを制御回路１０
₁₇からの上位下位指定信号により切換る。ROM
１０₁₂はランレングスの上位ビツトをモデイフア
イド・ハフマン符号のメイクアツプ符号に変換す
る第１の符号変換表とランレングスの下位ビツト
をモデイフアイドハフマン符号のターミネイテイ
ング符号に変換する第２の符号変換表とを記憶し
ており、これら第１および第２の符号変換表は上
位下位指定信号により切換えられる。ROM１０
₁₃はROM１０₁₂に記憶されている第１および第２
符号変換表を構成するそれぞれの符号の長さを記
憶する第１の符号長表および第２の符号長表を記
憶しており、これらの符号表は制御回路１０₁₇か
らの上位下位指定信号により切換えられる。コー
ド長カウンタ１０₁₅は制御回路１０₁₇からのロー
ドパルスによりROM１０₁₃から読出された符号
長が設定され、この設定された符号長がゼロでな
いならば制御回路１０₁₇からのカウントパルスに
より符号長に相当する数をカウントダウンしてカ
ウンタ１０₁₅の内容が零になるまで、ROM１０₁₂
からの符号を直列符号にして送出するコードセレ
クタ１０₁₄を動作させる。ゼロ検出器１０₁₆はコ
ード長カウンタ１０₁₅がゼロになつたことを検出
して制御回路１０₁₇にその検出信号を与える。

第７図はランレングス符号器１０_１に使用され
る制御回路１０₁₇の具体的回路を示し、この回路
は第３図のランレングスカウンタの制御回路と
ROM１９および２０の内容の相違を除けば全く
同一構成である。このときのROM１９および２
０の内容は第８図に示されている。

第８図において、状態およびにおける
ROM２のA₃ビツトの０はFIFOメモリからの読
出しができないことを示し、“１”は可能なこと
を示す。また、状態、および、における
ROM２のA₂ビツトの０はコード長カウンタがゼ
ロでないことを示し、１はゼロであることを示
す。

次にランレングス符号化ユニツト１０の動作を
第８図の表および第９図のフローチヤートを参照
して説明する。

今、制御回路１０₁₇はセレクタ１０₁₁、ROM１
０₁₂およびROM１０₁₃に上位指定信号を与えでい
るものとする。

まず制御回路１０₁₇は第１のクロツクにおいて
第２図のFIFOメモリ９からレデイ信号が送られ
てきているか否かを判定する（ステツプＡ）。レ
デイ信号が有ると判定すれば第８図の表状態に
従つて制御回路１０₁₇は読出しパルスをFIFOメ
モリ９に与えてFIFOメモリ９の出力を第２図の
レジスタ１０_３に転送する（ステツプＢ）。第２
のクロツクにおいて、制御回路１０₁₇は状態に
従つてコード長カウンタ１０₁₅にロードパルスを
与えてROM１０₁₃の出力であるメイクアツプ符
号のコード長をコード長カウンタ１０₁₅に設定す
る（ステツプＣ）。第３のクロツクにおいて、コ
ード長カウンタ１０₁₅に設定されたコード長がゼ
ロか否かをゼロ検出器１０₁₆で判定する（ステツ
プＤ）。このとき制御回路は状態に従つて出力
“０”を与える。第４のクロツクにおいて、コー
ド長がゼロでない場合には、状態Ｖに従つて制御
回路１０₁₇はコード長カウンタ１０₁₅にカウント
パルスを与えるとともに回線指定アドレス信号を
復号するデコーダ１０_２（第２図）を介して所定
のメモリ１１に書込みパルスを与える。このと
き、カウンタ１０₁₅に設定されたコード長が４で
あつたとすれば、第４クロツクにおいてコード長
カウンタ１０₁₅は0100をコードセレクタ１０₁₄に
与え、これによりROM１０₁₂のメイクアツプ符
号の最上位ビツトを所定のメモリ１１に記憶す
る。第５クロツクにおいては、制御回路１０₁₇は
状態に従つて出力“０”を与えるためメイクア
ツプ符号の書込みは行なわれない。第６クロツク
において制御回路１０₁₇は状態Ｖに従つて書込パ
ルスおよびカウントパルスをそれぞれデコーグ１
０_２（第２図）およびコード長カウンタ１０₁₅に
与える。このときコード長カウンタ１０₁₅は0011
をコードセレクタ１０₁₄に与え、これによりメイ
クアツプ符号の第２番目のビツトがメモリ１１に
書込まれる。このように、２クロツク毎にROM
１０₁₂の出力符号１ビツトが順にメモリ１１に書
き込まれる。このようにしてメイクアツプ符号の
第４番目のビツトが書込まれたあとの第12クロツ
クにおいて、ゼロ検出器１０₁₆がコード長がゼロ
になつたことを検出すると、制御回路１０₁₇は状
態に従つてランレングスセレクタ１０₁₁、
ROM１０₁₂およびROM１０₁₃に下位指定信号を
与えるとともにコード長カウンタ１０₁₅にロード
パルスを与えてROM１０₁₃の出力であるターミ
ネイテイング符号のコード長をカウンタ１０₁₅に
設定する（ステツプＦ）。第13クロツクにおい
て、ゼロ検出器１０₁₆はカウンタ１０₁₅に設定さ
れたコード長がゼロか否かを判定する（ステツプ
Ｇ）。コード長がゼロでない場合には、制御回路
１０₁₇は状態Ｖに従つてコード長カウンタにカウ
ントパルスを与えるとともに回線指定アドレス信
号を復号するデコーダ１０_２を介して所定のメモ
リ１１に書込みパルスを与える。このとき、前述
のメイクアツプ符号の場合と同様ターミネイテイ
ング符号をコードセレクタ１０₁₄を介して所定の
メモリ１１に書込パルスを用いて１ビツトずつ書
き込む（ステツプ）。次に、ゼロ検出器１０₁₆が
コードゼロを検出すると制御回路１０₁₇はランレ
ングスセレクタ１０₁₁、ROM１０₁₂およびROM
１０₁₃に上位指定信号を与えるとともにFIFOメ
モリ９からのレデイ信号の有無を判定し、上述の
動作を繰返す。

以上のように、本発明ではＮ個の回線からの入
力フアクシミリ信号を１個の符号化回路で時分割
多重処理するため、経済的な回路を実現できる。

【図面の簡単な説明】

第１図はフアクシミリ交換網を示すブロツク
図、第２図は本発明の一実施例を示すブロツク
図、第３図はランレングスカウンタに用いられる
制御回路のブロツク図、第４図は制御回路の
ROMの内容を示す表、第５図はランレングスカ
ウンタの動作を説明するためのフローチヤート、
第６図はランレングス符号器の具体的回路図、第
７図はランレングス符号器の制御回路のブロツク
図、第８図はランレングス符号器の制御回路の
ROMの内容を示す表および第９図はランレング
ス符号器の動作を説明するためのフローチヤート
である。 第２図において、７Ａ〜７Ｄ…サンプリング回
路、８…ランレングスカウンタ、９…FIFOメモ
リ、１０…ランレングス符号化ユニツト、１１…
メモリ。

Claims (1)

【特許請求の範囲】
1. １ 送信画を走査して得られる入力アナログフア
   クシミリ信号をサンプリングするために設けられ
   た回線数に等し数の複数のサンプリング回路と、
   これらサンプリング回路により前記フアクシミリ
   信号をサンプリングして得られる前記送信画の画
   素の白または黒に対応するサンプル信号のレベル
   の継続状態を示すランの長さを１画素単位で時分
   割的に計数し前記白または黒のランが黒または白
   のランに変化する毎にこの変化が生じた回線の前
   記白または黒のランの長さを出力する共通ランレ
   ングスカウタと、このランレングスカウンタから
   ランダムに出力される前記ランの長さを示す出力
   信号を一時的に記憶するフアーストイン・フアー
   ストアウトメモリと、このメモリから続み出され
   る出力信号に対し予め定めたランレングス符号化
   を行なう共通ランレングス符号化手段とから構成
   されたことを特徴とする符号化回路。