JPS60160727A - 直並列変換回路およびこれを用いた表示駆動装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路技術さらにはデータ転送技
術に関するもので、例えば、シリアルコミュニケーショ
ン方式が適用されたデータ処理システムにおけるシリア
ルＩ１０装置や液晶表示装置（ＬＣＤ）の表示駆動信号
を形成する表示駆動装置に利用して有効な技術に関する
ものである。

［背景技術］ 例えば、ドツトマトリックス構成の液晶表示装置の表示
パネルに文字又は図形を表示させる場合、走査線電極の
選択タイミングに従って信号線電極に、表示すべき文字
又は図形に対応する画像信号を供給する。このような信
号線電極の駆動信号を形成する半導体集積回路装置とし
て、例えば第１図に示すような構成の液晶駆動用ＬＳＩ
がある（例えば、日立製作所（株）が、昭和５８年３月
に発行した「日立ＭＯ８ＬＳＩデータブック、ＬＣＤド
ライ−バＬＳ　ＩＪの第３４頁参照）。

この液晶駆動用ＬＳＩ（以下液晶ドライバと称する）は
、リフレッシュメモリから読み出されたシリアルな画像
信号データ（文字パターン等）ＤＳをクロック信号ＣＬ
２に同期して内部のシフトレジスタ１内に順次取り込み
シフトさせ、走査線電極の選択タイミングで供給される
クロック信号ＣＬＩに同期して、シフトレジスタ１内の
データをラッチ回路２に全ビット同時にラッチする。こ
れによって、画像信号データのシリアル／パラレル変換
を行なう。そして、このラッチ回路２に保持されたデー
タに基づいてＬＣＤ駆動回路３が適当なレベルの信号線
電極の駆動信号を形成し出力するようにされている。

さらに、上記液晶ドライバは、出力端子数が固□定され
ており、液晶ドライバの出力端子数よりも大きな信号線
電極を有する表示パネルを駆動させるには、上記液晶ド
ライバを必要な数だけ接続させて縦列形態とすることに
なる。

ところが、上記液晶ドライバにあっては、データのシリ
アル／パラレル変換をシフトレジスタを用いて行なって
いるため、画像信号データを取り込む際に、シフトレジ
スタを構成するすべてのフリップフロップが同時に動作
することになる。

また、上記液晶ドライバは、消費電力を減らすためＣ−
ＭＯＳ　（相補型ＭＯ８ＦＥＴ）によって構成されてい
るが、ＣＭＯ８−ＬＳＩは動作周波数が高くなるほど消
費電流が増えるので１表示パネルが大型になるほど液晶
ドライバ全体の消費電流が多くなってしまう。

つまり、液晶表示装置は、７０Ｈｚ以下の周波数で駆動
させると、商業用電源（６０Ｈｚ）によって駆動される
蛍光灯のような照明装置の下では画面のちらつき等が生
じてしまう。ところが、液晶表示装置の表示パネルのド
ツト構成が大きくなり縦列接続される液晶ドライバの数
が増えても、数の少ない場合と同じ周波数のクロック信
号（ＣＬｌ、ＣＬ２）で動作させると、ある一つの信号
線電極が駆動される周期が長くされるので、表示パネル
全体の駆動周波数が下がってしまう。

そこで、ドツト数の大きな表示パネルでは駆動周波数が
７０Ｈｚ以下にならないようにするため。

液晶ドライバに供給するクロック信号の周波数を高くす
る必要がある。その結果、液晶ドライバの消費電流が多
くなってしまうのである６以上のような問題点があるこ
とが本発明者によって明らかにされた。

−［発明の目的］ この発明の目的は、消費電流の少ないシリアル／パラレ
ル変換回路およびこれを利用した表示駆動装置を提供す
ることにある。

この発明の他の目的は、消費電流が少なく、かつ合理的
な表示のため動作機能が付加された表示駆動装置を提供
することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、外部から供給されるシリアルなデータ信号を
受けてシフトさせるシフトレジスタの代わりに、シリア
ルデータ信号を１ビツトもしくは数ビツト単位でラッチ
するための複数の第１ラッチ回路と、そのラッチのタイ
ミングを示すクロック信号を計数するカウンタと、この
カウンタの内容をデコードして、上記複数の第１ラッチ
回路内の一つの第１ラッチ回路を動作させる制御信号を
形成するデコーダ回路を設け、クロック信号に同期して
、複数の第１ラッチ回路内の各第１ラッチ回路を一つず
つ順次動作させて、供給されるシリアルなデータを一ビ
ツトもしくは数ピッ１ル単位で順番にラッチさせて行き
、これを適当な制御信号によって第２ラッチ回路に全ビ
ット同時に取り込ませることにより、シリアル／パラレ
ル変換を行なうようにし、これによってシリアル／パラ
レル変換時に動作するゲート回路数を減らし、上記目的
を達成するものである。

また、外部より供給されるシリアルな画像信号データと
クロック信号を複数個の表示駆動装置に対して共通に供
給可能にし、初段の表示駆動装置内のカウンタが所定計
数値に達したときに所定の信号を発生させて、これを次
段の表示駆動装置の制御信号として供給することによっ
て、各表示駆動装置を時分割的に動作させ、上記第２の
目的を達成するものである。

［実施例１］ 第２図には、この発明を液晶表示装置駆動用の半導体集
積回路装置（液晶ドライバ）に適用した場合の一実施例
が示されている。第３図には、この液晶ドライバを動作
させるために使用されるクロック信号と画像信号データ
とが示されている。

以下、第２図と第３図を用いて、本実施例を説明する。

第２図において、一点鎖線Ａで囲まれた各回路ブロック
は公知のＣＭＯ５集積回路の製造技術によって単結晶シ
リコンのような半導体基板上において形成される。

同図の液晶ドライバは、特に制限されないが、相補型Ｍ
Ｏ３ＦＥＴにより構成されており、また走査線電極と信
号線電極とにより構成されたドツトマトリックス構成の
液晶表示パネルの上記信号線電極を駆動するものであり
、例えば、８０本の信号線電極の駆動信号を形成するよ
うに構成されている。

上記８０本の信号線電極に対し、走査線電極の選択タイ
ミングに同期して、表示すべき文字又は図形に従った駆
動信号を形成するため、カウンタ４とデコーダ回路５、
ラッチ回路６、第２のラッチ回路２および駆動回路３と
が設けられている。

カウンタ４には、外部端子から供給されるシリアルな画
像信号データＤｓと同じ周期のクロック信号ＣＬ２が入
力され、計数される。特に制限されないが、この実施例
において、カウンタ４は、上記ラッチ回路６および２の
ビット数と同じ数（８σ）だけカウントアツプ可能な構
成にされている。すなわち、計数値が”７９”に達する
と再びｉｔ　Ｏｐｐに戻ってクロック信号ＣＬ２の計数
を続けるような構成にされている。

上記カウンタ４は、相補型ＭＯ８ＦＥＴによって構成さ
れたスタティク型のフリップフロップのようなゲート回
路が複数個直列に接続されて構成されている。このカウ
ンタ４の出力信号は、これを構成する各段のゲート回路
の出力点から取り出すようにされている。カウンタ４の
それぞれの出力信号は、デコーダ回路５に供給される。

デコーダ回路５は、複数（本実施例においては８０個）
の単位デコーダ（ゲート回路）によって構成されており
、上記カウンタ４から出力された出力信号を受けて、こ
れをデコードし、これにより選択信号φ１〜φ８ｏを形
成する。特に制限されないが、上記単位デコーダは、相
補型ＭＯ８ＦＥＴによって構成されたスタティック型の
Ｎ０Ｒ（ノア）ゲート回路により構成されている。

デコーダ回路５から出力された選択信号φ１〜φ８ｏは
、ラッチ回路６を構成する各ゲート回路に供給される。

すなわち、ラッチ回路６は、相補型ＭＯ３ＦＥＴによっ
て構成されたスタティック型のフリップフロップのよう
なゲート回路０１〜Ｇ８゜により構成されており、各ゲ
ート回路には、それに対応した選択信号が供給されるよ
うにされている。例えば、ゲート回路Ｇ１には、選択信
号φ１が供給され、ゲート回路Ｇｏｏには、選択信号φ
８ｏ供給される。ゲート回路は、供給される選択信号に
よってそのゲート取り込み動作が制御される。

これにより、上記ラッチ回路６を構成する複数のゲート
回路０１〜ａａＯのうち、選択信号φ１〜φ８０によっ
て指示されたゲート回路が選択され、選択されたゲート
回路に画像信号データＤｓが取り込まれ、保持される。

すなわち、外部端子から供給されたシリアルな画像信号
データＤｓは、上記ラッチ回路６を構成する各ゲート回
路Ｇ、〜Ｇ８０に共通に供給されるが、これらのゲート
回路０１〜Ｇａｏのうちグロック信号ＣＬ２に同期して
出力される上記選択信号φ１〜φ８゜によって指定され
たゲー１へ回路のみが、そのときに供給された画像信号
データＤｓのビットを取り込み、これを保持する。

クロック信号ＣＬ２によって、カウンタ４がカウントア
ツプされて行くと、上記デコーダ回路５から選択信号が
、φ１．φ２．・・・・φ８゜の順序で出力される。こ
の選択信号によって、グー１−回路０１〜Ｇ８Ｑが、添
字の順序で一方の端から他方の端へ向かって順次、デー
タの取り込み動作を行なう。これにより、８０ビツトの
画像信号データＤｓが、次々とラッチ回路６内に取り込
まれ、保持される。

第３図に示されている例においては、データＤＳ、が、
ゲート回路Ｇ１に取り込まれて、保持され、データＤｓ
２が、ゲート回路Ｇ２に取り込まれて、保持される。こ
のようにして、データＤｓ８゜はゲート回路Ｇａｏに取
り込まれて、保持される。

８０ビツトの画像信号データＤｓが、すべて上記ラッチ
回路６内に取り込まれると、クロック信号ＣＬＩが外部
端子から入力され、第２のラッチ回路２に供給される。

第２．のラッチ回路２は、上記ラッチ回路６と同様に複
数のゲート回路（本実施例においては、８０個のゲート
回路ｇ、〜ｇａｏ）により構成されている。この各ゲー
ト回路ｇ１〜ｇ８゜は、例えばフリップフロップによっ
て構成されており、対応するゲート回路０１〜Ｇｏｏの
出力信号を受けるようにされている。例えば、上記ゲー
ト回路ｇ、の入力端子には、上記ゲート回路Ｇ１からの
出力信号が、上記ゲート回路ｇａｏの入力端子には、上
記ゲート回路Ｇ８゜から出力信号が、それぞれ供給され
る。この各ゲート回路ｇ１〜ｇａｏのそれぞれは、その
入力端子に供給されているラッチ回路６からの出力信号
を、上記クロック信号ＣＬ１に同期して取り込み、これ
を保持する。従って、ラッチ回路２は、ラッチ回路６内
に保持され、出力されている８０ビツトの画像信号デー
タを、クロック信号ＣＬｌに同期して、全ビット同時に
取り込んで、これを保持する。このようにして、シリア
ルな画像信号データＤｓがパラレル信号に変換される。

駆動回路３は、上記ラッチ回路２に保持され、出力され
ている画像信号データを図示しない適当なタイミング信
号に従って加工し、液晶を交流駆動するための多値パル
スからなる駆動信号Ｙ、〜’Ｉ’ａｏを形成し出力する
。電圧ｖ□〜ｖ４は、その多値パルスを形成するための
電源電圧であり、外部から供給される。このように液晶
を交流駆動する方式は公知であるので、その詳細な説明
は省略する。

以上のごとく、上記実施例においては、シリアルな画像
信号データＤｓと同じ周期のクロック信号ＣＬ２をカウ
ンタ４で計数し、その計数値をデコーダ回路５でデコー
ドしてその出力信号（選択信号）で第１のラッチ回路６
を動作させているので、第１図の回路形式に比べて、８
０ビツトのような一群のシリアル画像信号データＤｓを
パラレル信号に変換する際に動作されるゲート数が大幅
に減少される。

つまり、第１図に示されている回路形式において、ｎビ
ットからなる一群のシリアルデータをパラレル信号に変
換するためには、シフトレジスタ１を構成するｎ段のゲ
ート回路（フリップフロップ）と、ラッチ回路２を構成
するｎ個のゲート回路（フリップフロップ）とが、デー
タの取り込み動作を行なう必要がある。上記ラッチ回路
２に供給されるクロック信号ＣＬＩ（ラッチクロック）
の周波数をｆとすると、上記シフトレジスタ１に供給さ
れるクロック信号ＣＬ２　（シフトクロック）の周波数
は、ｎ倍のｎｆとなる。ところで、相補型ＭＯ８ＦＥＴ
によって構成されたスタティック型のＣＭＯＳ回路など
においては、消費電流が動作周波数に比例するという関
係がある。

従って、液晶・ドライバーの低消費電流化を図るために
、第１図に示されている回路形式で、上記した各ゲート
回路をそれぞれスタティック型のＣＭＯＳ回路により構
成した場合、」二記シフトレジスタ１の消費電流はｎ個
のゲート回路（スタティック型のＣＭＯＳフリップフロ
ップ）が、ｎｆで動作するため、ｎＸｎｆ＝ｎ”　ｆに
比例する。また、上記ラッチ回路２では、ｎ個のゲート
回路（スタティック型のＣＭＯＳフリップフロップ）が
ｆで動作するため、その消費電流は、ｎＸｆ＝ｎｆに比
例する。上記シフトレジスタを構成するゲート回路が動
作することにより生じる消費電流と、上記ラッチ回路２
を構成するゲート回路が動作することにより生じる消費
電流とが等しいと考えた場合、はぼ両者の和に比例した
消費電流、すなわちｎ”　ｆ＋ｎｆ＝　（ｎ２＋ｎ）ｆ
に比例した消費電流が生じてしまう。

これに対して、上述した実施例では、２″″＞ｎを満た
す整数ｍのうち、最も小さい数を選び、この数のピッｌ
−によってカウンタ４を構成すれば、クロック信号ＣＬ
２を０〜（ｎ　−１）まで計数できる。ｍビットのカウ
ンタ４が、周波数ｎｆのクロック信号ＣＬ２をＨ１数す
るときの消費電流側よ、次のようになる。すなわち、カ
ウンタ４を構成するビットのうち、最も下位のビットで
の消費電流は、ｎｆに比例し、次のビットでのそれｌヨ
、ｎｆ／２に比例し、その次のビットでは、ｎ　ｆ　／
　４　Ｆ比例する。このように順次半分に減って行き、
最上位のビ゛ットでの消費電流は、ｎ　ｆ　／　２　”
　Ｌこ比例する。従って、カウンタ４全体の消費電流側
よ、ｎｆ　Ｘ　（１＋１／２＋１／４＋−＝＋１／２ｒ
ｎ）ｔ：ｘ比例する゛。ここで、１．＋１／２＋１／４
＋・・・・＋１／２ｍの級数和は、２以上にならなし１
ので、カウンタ４の消費電流は、２ｎｆに比例する１直
よりも小さな値になる。また、上記実施例しこおし）で
、デコーダ回路５がｎピッ１〜のラッチ回路を動作させ
る際に、デコーダ回路５を構成するｎ個のゲート回路（
単位デコーダ）のうち、動作するのしよ、前の状態をリ
セツｌ〜するものも含めて２つである。

デコーダ回路からの出力信号（選択信号）によって、ラ
ッチ回路６内で動作するゲート回路番よ一つである。従
って、デコーダ回路５でＩま、２　ｎ　’ｄＭｌのゲー
ト回路がｆで動作し、またラッチ回路６で番よｎ個のゲ
ート回路がｆで動作する。このため、デコーダ回路５の
消費電流は２　ｎ　ｆ　Ｉｃ比例し、ラッチ回路６の消
費電流はｎｆに比例する。なＪ３、クロック信号ＧＬＩ
によって動作されるラッチ回ｋ１１８２での消費電流は
、第１図のそれと全く同じである。

上記カウンタ４を構成するゲート回路でのン１′１￥驚
電流と、」二記デコーダ回路５を構成するゲート回路で
の消費電流と、上記ラッチ回路６，２のそれぞれのゲー
ト回路での消費電流とが互し１シこ等し））とすれば、
すなわち、カウンタ４．デコーダ回Ｖ各５及びラッチ回
路６，２のそれぞれの１ピッ１−当りの消費電流が互い
に等しいとすれば、−に記実施例での消費電流は、はぼ
６ｎｆ＝（２ｎｆ−ｔ−２ｎｆ＋ｎｆ＋ｎｆ）に比例し
た値となる。

第１図に示されている回路形式におり）で使われるゲー
ト回路の消費電流と、本実施例し；お％Ｎで使われるゲ
ート回路の消費電流とが、実質的番二等しいとした場合
で、ビット数ｎが６以上になると、６ｎ　ｆ＜　（ｎ２
＋ｎ）ｆの関係になる。すなわち。

６ビツト以上のビット数からなるシリアルデータをパラ
レル信号に変換する場合、動作するゲート回路の数は、
本実施例の方が第１図のものに比べて６／（ｎ＋１）に
減り、トータルの消費電流が減る。例えば実施例のよう
にｎ二８０とした場合について比較すると、本実施例の
ものは第１図のものに比べて動作するゲート数が約１３
分の１となり、大幅に少なくなり、消費電流を少なくす
ることができることが分かる。

第９図には、上記ラッチ回路２，６及びカウンタ４を構
成するグー１〜回路の一実施例の論理回路図が示されて
いる。

同図において、ＣＩＩ〜ＣＩ４は、それぞれクロックド
インバータであり、ＩＶ１〜■■２のそれぞれは、イン
バータである。これらのクロックドインバータＣ１１〜
ＣＩ４およびインバータＩ■１〜ＩＶ２によって、ゲー
ト回路としてのスタティック型のフリップフロップが構
成される。

このフリップフロップは、制御信号［が例えばハイレベ
ルにされることによって、その入力端子りに供給されて
いる信号を取り込み、次に制御信号φｉが例えばハイレ
ベルにされることにより、取り込んだ信号を保持すると
ともに、それを出力端子Ｑを介して出力する。次に、制
御信号１が再びハイレベルにされることによって、その
とき入力端子りに供給されている信号の取り込みが行な
われる。また、このとき、出力端子Ｑからは、前の信号
が出力されつづけている。

すなわち、制御信号φ］がハイレベルにされることによ
って、クロックドインバータＣ■１が動作して、そのと
き入力端子りに供給さ九ている信号に対して位相反転し
た信号をインバータＩｖ。

に出力する。次に制御信号φｉがハイレベルにされるこ
とによって、クロックドインバータＣ■２゜ＣＩ３が動
作する。これにより、インバータＩＶ、とクロックドイ
ンバータＣＩ２とによってラッチ回路が構成され、上記
信号が保持される。保持された信号は、クロックドイン
バータＣＩ３およびインバータエ■２を介して、出力端
子Ｑがら出力される。その後、再び制御信号１Ｔがハイ
レベルにされることによって、クロックドインバータＣ
Ｉ４が動作する。こわによって、インバータＩ■２とク
ロックドインバータＣＩ４とによりラッチ回路が構成さ
れて、出力端子Ｑがら出力されている信号が保持されて
、出力され続ける。

なお、制御信号φｉと制御信号φｉとは、互いに位相が
逆になされている信号である。このため、クロックドイ
ンバータｃ■１．ＣＩ４にハイレベルの制御信号φｉが
供給され、それらが動作状態にされているときは、クロ
ックドインバータＣＩ２、Ｃ１３には、ロウレベルの制
御信号φｉが供給され、それらは非動作状態にされる。

同様に、クロックドインバータＣＩ２．ＣＩ３が動作状
態にされているとき、クロックドインバータＣＩ、。

ＣＩ４は非動作状態となる。

特に制限されないが、この実施例において、上記クロッ
クドインバータＣＩ　ｎは、第１ｏ図（Ａ）に示されて
いるようなＣＭＯ８回路によって構成され、上記インバ
ータＩＶｎは、第１０図（Ｂ）に示されているようなＣ
ＭＯ８回路によって構成されている。

第１０図（Ａ）に示されているクロックドインバータは
、Ｐチャンネル型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　Ｐ　１　
ニロウレベルの制御信号φｉ　（又はφｉ）が供給され
、Ｎチャンネル型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　Ｎ　２に
ハイレベルの制御信号φ１　（又は［）が供給されるこ
とによって、動作状態となり、ノードＮ１に供給された
信号に応じた信号をノードＮ２に出力する。

これに対して、上記Ｐチャンネル型ＭＯ３ＦＥＴＱ　ｐ
ｘにハイレベルの制御信号φｉ　（又はφｉ）が供給さ
れ、上記Ｎチャンネル型ＭＯ３ＦＥＴＱＮ２にロウレベ
ルの制御信号φｊ　（又はＩ）が供給されたとき、この
クロックドインバータは非動作状態となる。

例えば、動作状態にされたクロックドインバータに供給
される信号が変化した場合、過渡的にＭＯ３ＦＥＴＱＰ
１　ｔ　Ｑｐ２及びＱＮ１＋ＱＮｚが全てオン状態とな
り、貫通電流が流れる。同様に、ＣＭＯＳインバータに
おいても、入力信号が変化すると、それを構成するＭＯ
３ＦＥＴＱＰ３．ＱＮ３が、過渡的にともにオン状態と
なり、貫通電流が流れる。

このため第９図に示されているフリップフロップにおい
て、信号を取り込むために制御信号φｉがハイレベルに
され、これにより、例えばクロックドインバータＣ１１
及びインバータ■■１のそれぞれの入力信号が変化する
と、そこで貫通電流が流れる。また、取り込んだ信号を
保持するとともにこれを出力するために、制御信号φｉ
がハイレベルにされ、これにより、クロックドインバー
タＣ１２，Ｃ１０及びインバータＩ■２のそれぞれの入
力信号が変化すると、これらのインバータにおいて、貫
通電流が流れる。

本実施例においては、上述したように第１図に示されて
いる回路形式に比べて動作するフリップフロップのよう
なゲート回路の数が少なくなる。

すなわち、信号を取り込み、これを保持するような動作
を行なうフリップフロップの数が少なくなる。これによ
り、フリップフロップを構成するクロックドインバータ
、インバータ等で貫通電流が減り、低消費電流化を図る
ことができる。

例えば上記フリップフロップによって構成されたラッチ
回路６について考えると、選択回路（本実施例において
はデコーダ回路５とカウンタ４とにより構成されている
）からの選択信号が、上記フリップフロップの制御信号
として使われ、画像信号データが上記入力端子りに印加
され、上記出力端子りからの信号が上記ラッチ回路２に
供給される。すなわち、例えばゲート回路Ｇ１を構成す
る上記フリップフロップには、選択信号φ１が、その制
御信号φｉとして供給され、この選択信号φ、の位相反
転された選択信号が、その制御信号φｉとして供給され
る。これにより、グー１〜回路Ｇ□を構成するところの
フリップフロップは、デコーダ回路５から選択信号φ１
が出力されたときのみ、動作する。すなわち、画像信号
データＤｓの取り込み動作と、その後の保持動作を行な
う。

以後、再び選択信号φ１が出力されるまで、取り込んだ
画像信号データＤｓを保持する。この保持している間、
すなわち保持状態においては、インバータＩＶ１．ＩＶ
２及びクロツクドインノベータＣＩ２．ＣＩ３等は、そ
の入力信号に従ったＭＯＳＦＥＴ（ＱＰ３又はＱ　Ｎ　
３とＱ　Ｐ　２又はＱＮｌ）のみがオン状態にされてい
るため、貫通電流が流れない。この結果として、トータ
ルの消費電流を減らすことができる。

なお、上記フリップフロップによって、上述したカウン
タ４を構成する場合、このようなフリップフロップが複
数個直列に接続される。また、上記ラッチ回路２を上記
フリップフロップで構成する場合、上記フリップフロッ
プの入力端子Ｉｎｓ対応するゲート回路Ｇｎの出力端子
から信号が供給され、その出力端子Ｑからの信号が上述
したＬＣＤ駆動回路３に供給される。また、上記制御信
号ＣＬＩが、その制御信号φｉとして使われ、この制御
信号ＣＬＩの位相反転された信号が、その制御信号φｌ
として使われる。

上述した説明から明からなように、駆動される液晶表示
パネルが大型化され、その信号線電極の数が多くなり一
群の画像信号データＤｓのビット数、すなわちラッチ回
路２のビット数が、増加すればするほど本実施例による
動作ゲート数の減少の効果は顕著になり、消費電流の減
少の効果も顕著になる。

なお、上記実施例では、カウンタ４がラッチ回路２およ
び６のビット数と同じ数までＢ」数できるように予めハ
ード的に構成されていると説明したが、このようなカウ
ンタでなくてもよし）。例えば、外部から供給されるク
ロック信号ＣＬＩをカウンタのリセット信号として使う
ようにしてもよい。

この場合、カウンタ４はｒｒ　Ｏ＋＋から（ｎ−１）ま
でクロック信号ＣＬ２を組数したら、上記リセット信号
によって、再び１１０１ｇから計数を開始するように構
成すればよい。

また、上記実施例では、ラッチ回路２とＭ動回路３とに
よって表示駆動回路が構成されているが、このような構
成に限定されるものでなく、駆動回路３自体がラッチ機
能を有するものであってもよい。

［実施例２コ 次に、本発明を液晶ドライバに適用した場合の第２の実
施例を第４図を用いて説明する。

この実施例では、例えば各々４ピツ１〜構成にされた単
位ラッチ回路６ａが２０個設けられることにより、第１
のラッチ回路６が構成されている。

上躬第１のラッチ回路６を構成する各単位ラッチ回路６
ａは、４個のスタティック型フリップフロップにより構
成されている。各フリップフロップは、例えば第１の実
施例で述べたようなＣＭＯ８回路によって構成されてい
る。これら４個のスタティック型フリップフロップは、
後で述べるデコーダ回路５から出力された選択信号を共
通に受ける。そして、共通の選択信号が供給されること
により、４個のフリップフロップは、後で述べるシフ１
へレジスタから信号を取り込み、これを保持する動作を
行なう。以後、再び選択信号が供給されるまで、これら
のフリップフロップは、取り込んだ信号を保持する。す
なわち、保持状態となる。

本実施例においては、複数の単位ラッチ回路６ａに対し
て共通のシフトレジスタ７が設けられている。このシフ
トレジスタ７は、例えば−Ｊ二記第１の実施例で述べた
ようなスタティック型のフリップフロップを４個用いる
ことにより構成されている。このシフ１〜レジスタ７は
タロツク信号ＣＬ　２によって動作され、シリアル画像
信号データＤｓを４ビツトずつ取り込み、シフ１〜する
ようにされている。そして、このシフトレジスタ７から
並列に出力された４つの信号は、上記各単位ラッチ回路
６ａｌ〜６ａ２０に供給される。これにより、シフトレ
ジスタ７内のデータがラッチ回路６を構成する単位ラッ
チ回路６ａｌ〜５ａ２０にパラレルに印加される。

同図において、４はカウンタであり、第１の実施例のも
のと同様な構成にされており、クロック信号ＣＬ２を計
数するようにされている。デコーダ回路５は、上記第１
の実施例のように８０種類の選択信号を形成するのでは
なく、カウンタ４の各段の適当な信号をデコードするこ
とにより、クロック信号ＣＬ２の４パルスごとに選択信
号φ。

〜φ２ｏを形成し出力するようにされている。

この選択信号φ１〜φ２ｏがラッチ回路６を構成する各
単位ラッチ回路５ａ１〜６ａ２０に順番に供給される。

これにより、最初にシフｌ−レジスタ７に取り込まれた
４ビツトのデータは、選択信号φ１に同期して第１の単
位ラッチ回路６ａ１に取り込まれ、保持されその次にシ
フトレジスタ７に取り込まれた４ビツトのデータは、選
択信号φ２に同期して第２の単位ラッチ回路６ａ２に取
り込まれ、保持される。

このようにして、８０ビツトの画像信号データＤｓが４
ビン１〜ずつ分割されて単位ラッチ回路６ａ１〜６ａ２
０に転送されると、クロック信号ＣＬ　１が第２のラッ
チ回路２に供給されて、第１のラッチ回路６に保持され
ている８０ビツトのデータが同時に第２のラッチ回路２
に転送される。これによって、シリアルな画像信号デー
タＤｓがパラレル信号に変換される。その後の動作は、
第１の実施例と同様に駆動回路３が動作されることによ
り、液晶表示装置の信号線が駆動される。

この第２の実施例によると、第１の実施例に比べてシフ
１−レジスタ７の分のグーｌ−数が増える代わりに、デ
コーダ回路５のグー１−数は８０個から２０個に減少さ
れる。そのため、単位ラッチ回路６ａ１〜６ａ２０を動
作させる選択信号を形成するカウンタ回路およびデコー
ダ回路が簡単になり、カウンタ回路側の回路設計が容易
になるという利点がある。

［実施例３］ 次に、本発明を液晶ドライバに適用した場合の第３の実
施例を説明する。

この実施例では、表示パネルが大型化され液晶ドライバ
の駆動信号Ｙ１〜Ｙ８０の出力数よりも液晶表示装置の
信号線電極数が多くなった場合に、ＬＳＩ化された液晶
ドライバを複数個縦列形態に接続させることにより、ド
ライバの駆動４７３号数を拡張させて、これを合理的に
動作させる機能を持たせるため、次の回路が付加される
。

すなわち、この実施例においては、第５図に示されてい
るように、第２の実施例においてシフトレジスタ７とカ
ウンタ４に供給されるクロック信号ＣＬ　２が、アンド
（ＡＮＤ）ゲート回路８に入力される。このアンドゲー
ト回路８の制御信号として、外部端子ＩＥから供給され
た制御信号の反転信号と、フリップフロップからなる第
３のラッチ回路９の出力信号Ｑが用いられる。

このラッチ回路９は、上記クロック信号ＣＬ２を計数す
るカウンタ４のオーバーフロー信号ＯｖＦを受けて、上
記出力信号Ｑをハイレベルからロウレベルに変化させる
。また、ラッチ回路９の出力信号Ｑは、外部端子ＯＥか
ら送出される。ここでは、カウンタ４とラッチ回路９と
によってカウンタ回路が構成されている。

なお、外部端子から供給されたクロック信号ＣＬ１は、
上記カウンタ４及びラッチ回路９のクリア端子ＲＬと、
前記ラッチ回路２のクロック端子ＣＬＫとに供給される
ようにされている。

この実施例の液晶ドライバは、上記ラッチ回路９がリセ
ットされた状態（その出力信号Ｑがハイレベルの状態）
で、外部側端子ＴＥをロウレベルにするとアンドゲート
回路８が開くので、クロック信号ＣＬ２がシフトレジス
タ７およびカウンタ４に供給される。これにより、第２
の実施例で述べたように、クロック信号ＣＬ２に同期し
て供給されるシリアルな画像信号データＤｓを順次取り
込み、ラッチ回路６に保持させる。そして、」１記クロ
ック信号ＣＬ２が８０個到来して、８０ビツトの画像信
号データを取り込むと、カウンタ４がオーバーフローを
起こすので、ランチ回路９の出力信号Ｑがロウレベルに
なってアントゲ−１−回路８を閉じてしまう。このため
、以後のクロツタ信号Ｃ、Ｉ＝　２が到来しても上記ラ
ッチ回路６に取り込んだ画像信号データを保持したまま
となる。

そして、例えば走査線電極が切り換えられた時、クロッ
ク信号ＣＬ１を発生させれば、上記ラッチ回路６の内容
が第２のラッチ回路階に転送され、上記取り込んだ画像
信号データに従った表示が行われる。また、上記クロッ
ク信号ＣＬＩによって、上記カウンタ４とラッチ向路・
９とがリセットされるので、再びアンドゲート回路８が
開き、次の走査線電極に対応して画像信号データの取り
込みを行う。

第６図には、上記第５図に示した液晶ドライバを複数個
利用した表示装置の一実施例のブロック図が示されてい
る。

この実施例の表示装置には、例えば、信号線電極数（横
方向）が４８０本（４８０ドツト）で、走査線電極数（
ｆ方向）が６４本（６４ドツト）のような大型の液晶表
示パネルＬ　ＣＤが用いられている。このような表示エ
リアの拡張に対して、４８０本の信号線電極の駆動信号
を形成するため。

上記第５図の液晶ドライバが６個用いられる。この場合
、」１記制御信号ＩＥ、○Ｅに関しては、上記６個の液
晶ドライバＬＳＩＩ〜ＬＳＩ６が縦列形態に接続される
。すなわち、初段の液晶ドライバＬＳＩＩの制御信号端
子ＴＥは、回路の接地電位のようなロウレベルが定常的
に供給される。そして、その制御信号端子ＯＥは、次段
の液晶ドライバＬＳＩ２の制御信号端子ＩＥに接続され
る。

このようにして、上記面制御信号端子゛σ下と百とが次
々に接続される。

一方、各液晶ドライバＬＳＩＩ〜ＬＳＩ６における入力
データ端子り、タロツク端子ＣＬＩ、ＣＬ２は、互いに
それぞれ共通接続される。上記クロック端子ＣＬ１．Ｃ
Ｌ２には、タイミング発生回路ＴＧによって形成された
クロック信号がそれぞれ供給される。また上記入力デー
タ端子りには、特に制限されないが、図示しないリフレ
ッシュメモリ（ＲＭ）等から走査電極の走査タイミング
に従ってシリアルに読み出された画像信号データが共通
に供給される。

なお、上記液晶表示パネルＬ　ＣＤの走査線電極は、特
に制限されないが、上記タイミング発生回路ＴＯから供
給されたクロック信号Ｃ１，、、１’に従って順次走査
線電極に対する駆動信号を形成する液晶ドライバＲ−Ｌ
ＳＩによって駆動される。

次に、この実施例の表示動作の一例を第７図のタイミン
グ図に従って説明する。

クロック信号ＣＬＩによって全液晶ドライバＬＳＩＩ〜
ＬＳＩ６がリセットさ九ると、各液晶ドライバＬＳＩＩ
〜ＬＳＩＧ内のラッチ回路９−がリセッ１へされるので
、制御信号端子６下がハイレベルとなる。これによって
、２段目以降の液晶ドライバＬＳＩ２〜Ｌ　Ｓ　Ｉ　６
内のアンドゲート回路８が閉じられるので、クロック信
号ＣＬ２がそれらの内部のシフトレジスタ７には供給さ
れない。一方、初２段の液晶ドライバＬＳＩＩはその制
御端子Ｉ’Ｅがロウレベルにされているので、内部のア
ンドゲート回路８が開かれ、クロック信号ＣＬ２がシフ
トレジスタ７およびカウンタ４に供給される。

従って、最初の８０ビツトの画像信号データは、液晶ド
ライバＬＳＩＩ内のラッチ回路６に取り込まれる。

液晶ドライバＬＳＩＩにおいて、上記８ｏピッ１−の画
像信号データの取込みが終了すると、カウンタ４がオー
バーフローになってラッチ回路９の出力信号Ｑをロウレ
ベルにするので、一方において内部のアンドゲート回路
８を閉じてシフトレジスタ７およびカウンタ４の動作を
停止させる。また、他方において制御信号端子面からロ
ウレベルの信号を送出するので、次段の液晶ドライバＬ
ＳＩ２の制御信号端子ＴＥがロウレベルにされる。

これによって、この液晶ドライバＬＳＩ２内のアンドゲ
ート回路８が開くため、クロック信号ＣＬ２がシフトレ
ジスタ７およびカウンタ４に供給されることになる。こ
れによって、次の８０ビツトの画像信号データは液晶ド
ライバＬＳＩ２内のラッチ回路６に取り込まれる。以下
、同様にして、８０ビツトずつの画像信号データが次々
に液晶ドライバＬＳＩ３〜ＬＳＩＧ内に分割されて取り
込まれる。

このようにして４８０ビツトの画像信号データは、１走
査線電極の表示期間Ｈ内にすべて取り込まれ、その切り
換えタイミングに発生するクロック信号ＣＬＩに同期し
て、第１のラッチ回路６の内容が第２のラッチ回路２に
それぞれ転送される。

従って、切り換えられた走査線電極には、上記ラッチ回
路２に転送された画像信号データに従って明、暗の表示
が行なわれる。すなわち、上記各液晶ドライバＬＳＩＩ
〜ＬＳＩ６に供給される画像信号データは、現在表示中
の走査線電極の次の走査線電極対応したものとなる。

また、上記クロック信号ＣＬＩによって、全液晶ドライ
バＬＳＩＩ〜ＬＳＩ６内のカウンタ４とラッチ回路９が
リセットされるので１次の走査線電極に対応した画像信
号データの取り込みが上記と同様にし７て行なわれるも
のとなる。

なお、上記第１〜第３の実施例の液晶ドライバでは、い
ずれも第１と第２のラッチ回路６および２が連続した８
０ピツ１〜の構成され、出力可能な駆動信号が８０個に
されているが、ラッチ回路６および２を２つに分割し、
それぞれ４０ビツト構成にするとともに、切換回路を設
け、この切換回路を適当な制御信号で切り換えて入力さ
れた画像信号データを一方のラッチ回路に供給させるよ
うにしてもよい。

また、上記実施例では、本発明を液晶表示装置駆動用の
ＬＳＩに適用したものについて説明したが、駆動回路３
の構成を変えることにより、回路の要部を変更すること
なくＬＥＤ（発光ダイオード）からなる表示装置を駆動
するＬＳＩを容易に構成することができる。

さらに、前記第１の実施例における要部（カウンタ４．
デコーダ回路５および第１のラッチ回路６からなる構成
）たるシリアル／パラレル変換回路は、そのまま他の装
置、例えば第８図に示すような、シリアルコミュニケー
ション方式が適用されたマイクロコンピュータシステム
におけるシリアルＩ１０装置１１の要部などに適用でき
るものである。この場合、シリアルエ／○装置１１内の
カウンタ４で分周回路１２等から供給されるサンプリン
グクロックＳＣＬを計数し、これをデコーダ回路５でデ
コードして選択信号φを形成する。

そして、この選択信号φによってラッチ回路６を動作さ
せて、転送されて来たシリアルデータを順次ラッチ回路
６に取り込み、転送終了後にマイクロプロセッサ１０か
ら出力されるリード信号Ｐｒによってラッチ回路６に保
持されたデータをパラレルにバッファ回路１３へ送って
、内部バス１４上に出力させるようにすればよい。

［効果コ （１）外部から供給されるシリアルなデータ信号を受け
てシフトさせるシフトレジスタの代わりに、シリアルデ
ータ信号を、それぞれ１ビツトもしくは数ビツト単位で
ラッチする複数の第１ラッチ回路と、そのラッチのタイ
ミングを示すクロック信号を計数するカウンタと、この
カウンタの内容をデコードして、上記複数の第１ラッチ
回路のうち。

このカウンタの内容に従った一つの第１ラッチ回路を動
作させる制御信号を形成するデコーダ回路を設け、クロ
ック信号に同期して複数の第１ラッチ回路のうちの各第
１ラッチ回路を一つずつ順次動作させて、供給されるシ
リアルなデータを、１ビツトもしくは数ビツト単位で順
番にラッチさせて行き、複数の第１ラッチ回路のそれぞ
れにデータがラッチされた後、この複数の第１ラッチ回
路からパラレルにデータを取り出すようにしたことによ
り、シリアル／パラレル変換を行なうために使われる上
記各第１ラッチ回路は、デコーダ回路により必要なとき
のみしか動作しない、すなわちシリアル／パラレル変換
時に動作されるゲート回路数が減少される。これにより
、消費電流が大幅に減少され、低消費電力化されたシリ
アル／パラレル変換回路およびこれを用いた表示駆動装
置を得ることができる。

（２）外部から供給されるシリアルなデータ信号を受け
てシフ１〜させるシフトレジスタの代わりに、シリアル
データ信号を、それぞれ１ピツ１へもしくは数ビツト単
位でラッチする複数の第１ラッチ回路と、そのラッチの
タイミングを示すタロツク信号を計数するカウンタと、
このカウンタの内容をデコードして、上記複数の第１ラ
ッチ回路のうち、このカウンタの内容に従った一つの第
１ラッチ回路を動作させる制御信号を形成するデコーダ
回路を設け、クロック信号に同期して複数の第１ランチ
回路のうち、各第１ラッチ回路を一つずつ順次動作させ
て、供給されるシリアルなデータを、１ビツトもしくは
数ピッｌ一単位で順番にラッチさせて行き、これを適当
な制御信号によって第２のラッチ回路に全ピッ１−同時
に取り込ませることにより、シリアル／パラレル変換を
行なうようにするとともに、上記カウンタ回路にはカウ
ンタのオーバーフロー信号を保持するラッチ回路を設け
、このオーバーフロー信号を外部へ出力させるようにし
たので、駆動信号線数を超える拡張された表示エリアを
持つ表示装置を構成する場合において、シリアルな画像
信号データをパラレル信号に変換する回路の動作期間開
始タイミング゛を外部から制御するとともに、カウンタ
のオーバーフロー信号によってその動作を停止させるよ
うにすることにより、複数の信号線圧”動用の表示駆動
装置内のシリアル／パラレル変換回路を時分割的に次々
に動作させることができる。こねによって、表示駆動装
置に合理的な表示動作機能が付加され、無駄な電流消費
の発生を防止できる。従って、低消費電力化を実現した
表示装置を得ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、駆動電極数は、
必要に応じて種々の実施形態をとることができるもので
ある。この場合、そのラッチ回路のビット数と、カウン
タの計数値とを電極数に応じて設定するものとすればよ
い。また、駆動回路は別の半導体集積回路装置によって
構成するものであってもよい。さらに、シリアルデータ
の取り込みタイミングを示すクロックを上述のように選
択的に供給する具体的回路は、種々の変形を採ることが
できるものである。また、ラッチ回路２，６及びカウン
タ４のそｉＬぞれを構成するフリップフロップは、上述
した例に限定されず、種々のものを使うことができる。

さらに、複数の信号線駆動用の半導体集積回路装置（液
晶ドライバ）を用いた表示装置において、走査線電極を
駆動する半導体集積回路装置を複数個の半導体集積回路
装置によって実現するものであってもよい。また、タイ
ミング発生回路ＴＧは、液晶の交流駆動のためのタイミ
ング信号を形成し、信号線電極駆動用の半導体集積回路
装置及び走査線電極用の半導体集積回路装置にそれぞれ
供給する構成としてもよい。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるドツトマトリックス
構成の表示装置を駆動する表示駆動装置に適用したもの
について説明したが、それに限定されるものでなく、コ
モン電極とセグメント電極とからなるセグメン１一方式
の表示装置にも利用できるものである。また、本発明は
、シリアル／パラレル変換を必要とするデータ処理装置
に広く利用できるものである。

【図面の簡単な説明】

第１図は、従来の液晶表示装置用表示駆動装置の一例を
示すブロック図、 第２図は、本発明を液晶ドライバに適用した場合の第１
の実施例を示すブロック図、 第３図は、その動作に使用されるクロック信号と画像信
号データとのタイミングを示すタイミン第４図は、本発
明を液晶ドライバに適用した場合の第２の実施例を示す
ブロック図、 第５図は、同じく本発明を液晶ドライバに適用した場合
の第３の実施例を示すブロック図、第６図は、第５図の
液晶ドライバを用いた表示装置の一例を示すブロック図
、 第７図は、その表示動作の一例を示すタイミングチャー
ト、 第８図は、本発明をマイクロコンピュータのシリアルＩ
１０装置に適用した場合の一実施例を示すブロック図、 第９図は、スタティック型のフリップフロップの一実施
例を示す論理回路図、 第１Ｏ図（Ａ）及び（Ｂ）は、それぞれクロックドイン
バータ及びインバータの一実施例を示す回路図である。 １・・・・シフトレジスタ、２・・・・第２のラッチ回
路、３・・・・駆動回路、４・・・・カウンタ、５・・
・・デコーダ回路、６・・・・第１のラッチ回路、６ａ
・・・・単位ラッチ回路、７・・・・シフトレジスタ、
８・・・・アンドゲート回路、９・・・・ラッチ回路、
１０°°・・マイクロプロセッサ、１１・・・・シリア
ルＩ１０装置、１２・・・・分局回路、１３・・・・バ
ッファ回路、１４・曲内部バス、ＬＣＤ・・・・液晶表
示パネル、ＬＳ　Ｉ　１−ＬＳ　Ｉ　６．　Ｒ−ＬＳＩ
・・・・液晶ドライバ、ＴＧ・・・・タイミング発生回
路、ＣＬＩ・・・・クロック信号、ＣＬ２・・・・制御
信号（クロック信号）、Ｄｓ・・・・シリアルデータ信
号（画像信号データ）、φ１〜φ８０・・・・デコーダ
出力（選択信号）、Ｙ□〜ｙａ。 ・・・・駆動信号。 第　１　１＞＋ 第　２Ｌう１ 第　７　図 第　８　図 第　９　図 第１０図 （Ａ）　（Ｂ） へ（残） １１１

Claims (1)

1. 【特許請求の範囲】 １、クロック信号を受けてこれを計数するカウンタ回路
   と、このカウンタの内容をデコードするデコーダ回路と
   、複数個のラッチ機能を有するゲート回路からなり上記
   クロック信号と同期して供給されるシリアルなデータ信
   号を上記デコーダの出力に基づいて上記各ゲート回路に
   順次取り込むラッチ回路とからなり、適当な制御信号に
   基づいて上記ラッチ回路に取り込まれたデータが全ビッ
   ト同時に他の回路に供給されるようにされてなることを
   特徴とする直並列変換回路。 ２、クロック信号を受けてこれを計数するカウンタを有
   するカウンタ回路と、このカウンタの内容をデコードす
   るデコーダ回路と、複数個のラッチ機能を有するゲート
   回路からなり上記クロック信号と同期して供給されるシ
   リアルな画像信号データを上記デコーダの出力に基づい
   て上記各ゲート回路に順次取り込むラッチ回路と、該ラ
   ッチ回路に取り込まれた画像信号データを適当な制御信
   号に基づいて全ビット同時にラッチし、そのデータに基
   づいて外部の表示装置の信号線の駆動信号を形成し、出
   力する表示駆動回路とから構成されてなることを特徴と
   する表示駆動装置。 ３、上記ラッチ回路が複数ビット構成の単位ラッチ回路
   が複数個組み合わせてなるとともに、上記単位ラッチ回
   路と同一のビット構成されかつ上記クロック信号に基づ
   いて外部から供給されるシリアルな画像信号データを受
   けこれをシフトさせるようにされたシフトレジスタが設
   けられ、画像信号データが単位ビットずつ上記シフトレ
   ジスタに一旦取り込まれてから、上記カウンタの内容を
   デコードするデコーダ回路からの出力信号に基づいて対
   応する単位ラッチ回路にラッチさ九、しかる後適当な制
   御信号に基づいて上記ラッチ回路から全ビット同時に上
   記表示駆動回路に供給されるようにされてなることを特
   徴とする特許請求の範囲第２項記載の表示駆動装置。 ４．−上記カウンタ回路は、カウンタのオーバーフロー
   信号を保持するラッチ回路を有し、カウンタがオーバー
   フローしたことを示す信号が外部に出力されるようにさ
   れてなることを特徴とする特許請求の範囲第２項もしく
   は第３項記載の表示駆動装置。 ５、」二記表示駆動回路は、ドツトマトリックス構成の
   液晶表示装置の信号線の駆動信号を形成するものである
   ことを特徴とする特許請求の範囲第２項、第３項もしく
   は第４項記載の表示駆動装置。