KR20020079546A

KR20020079546A - 영상표시장치

Info

Publication number: KR20020079546A
Application number: KR1020020019318A
Authority: KR
Inventors: 아라이노부히로
Original assignee: 닛본 덴기 가부시끼가이샤
Priority date: 2001-04-10
Filing date: 2002-04-09
Publication date: 2002-10-19
Also published as: KR100447541B1; JP2002311880A; US20020145586A1; TW591572B; US6909418B2

Abstract

시프트레지스터는 시프트신호(STH)가 스타트펄스로서 수신된 후 클럭(CLK)의 제1 상승에 동기하여 한 클럭만큼만 활성화되는 타이밍펄스를 단자(C1)로부터 데이터레지스터로 출력하며, 그 후, 단자(C2 내지 C64)로부터 순차적으로 데이터레지스터로 타이밍펄스를 출력한다. 또한, 논리곱게이트(AND2)는 SR형 플립플롭(SRFF3)의 Q출력과 중첩신호의 논리곱을 발생시킴으로써, 반전신호(intPOL2)가 발생된다. 이 반전신호는 데이터레지스터로 출력된다. OR게이트(OR1)가 논리곱게이트(AND3)의 출력과 D형 플립플롭(DFF64)의 Q출력의 논리합을 출력함으로써, 반전신호(POL2)와 다음 단의 소스드라이버로 시프트된 시프트신호(STH)의 중첩신호가 상승된다.

Description

영상표시장치{Image display apparatus}

본 발명은 액정표시장치와 같은 평탄한 표시장치에 적합한 영상표시장치에 관한 것으로, 보다 상세하게는, 신호선의 수를 감소시키는 영상표시장치에 관한 것이다.

종래, 액정표시장치(LCD)는 화소수의 증가와 이에 수반하여 구동의 고속화가 요청되며, 이 요청에 충족하기 위하여 복수개의 데이터버스가 이용된다.

도 1은 종래 액정표시장치의 전체적인 구조를 나타낸 개략도이다. 도 2는 종래 액정표시장치의 소스드라이버와 타이밍 제어기 등 사이의 관계를 나타낸 블록도이다. 도 3은 데이터버스와 데이터라인 사이의 관계를 나타내는 개략도이다. 도 4는 종래 소스드라이버의 블록도이다. 도 5는 종래 시프트레지스터의 회로도이다. 도 6은 종래 데이터레지스터와 타이밍 제어기 사이의 블록도이다.

도 1에 나타낸 바와 같이, 액정표시장치에 있어서, n개의 테이프캐리어패키지(TCP; 102)가 액정패널(101)에 수직한 방향으로 연장하는 소스선(미도시)에 접속되며 m개의 TCP(103)가 액정패널(101)의 수평방향으로 연장하는 게이트선(미도시)에 접속된다. 액정패널(101)은 예를 들면 유리기판들 사이에 액정을 봉입하고 박막트랜지스터(TFT) 등을 삽입함으로써 얻어진다. TCP(102)는 소스드라이버(104-1 내지 104-n)들의 하나를 각각 안치시키며, TCP(103)은 게이트드라이버(105-1 내지 105-m)들의 하나를 각각 안치시킨다. 각 TCP(102)는 타이밍제어기(106)를 장착하는 신호처리기판(107)에 접속되며, 각 TCP(103)은 수직측 접속기판(108)에 접속된다. 신호처리기판(107)과 수직측 접속기판(108)은 예를 들면, 프린트 회로기판에 의하여 형성된다. 인터페이스컨넥터(109)와 유연한 프린트 회로기판(EPC; 110)은 신호처리기판(107)에 배치된다. 화소데이터 등이 전송되는 영상케이블(미도시)은 인터페이스컨넥터(109)에 접속된다. 신호처리기판(107)과 수직측 접속기판(108)은 EPC(110)를 수직측 접속기판(108)에 접속시키는 각 TCP(102 및 103)들의 유연성을 이용하여 액정패널(101)의 후면을 향해 구부려진다.

도 2에 나타낸 바와 같이, 인터페이스컨넥터(109)로부터 출력된 영상신호는 데이터버스그룹(111)을 통하여 타이밍제어기(106)로부터 각 소스드라이버(104-1 내지 104-n)로 공급된다. 데이터버스그룹(111)은 예를 들면 두 개의 데이터버스들로 구성된다. 또한, 각 데이터버스는, 화소데이터가 6비트의 신호인 경우, 각각 적색, 녹색 및 청색에 대한 6개의 데이터라인들, 즉, 도 3에 나타낸 바와 같이, 18개의 데이터라인들에 의하여 형성된다. 따라서, 데이터버스그룹(111)이 예를 들면, 두개의 데이터버스들로 구성되는 경우, 타이밍제어기(106)와 각 소스드라이버 사이에 36개의 데이터라인들이 있다. 화소데이터가 8비트의 신호인 경우, 데이터버스들은 각각 24개의 데이터라인들에 의하여 형성된다. 클럭신호선(112), 반전신호선(113) 및 데이터래치신호선(114)은 타이밍제어기(106)와 각 소스드라이버 사이에 접속되며, 클럭신호(CLK)는 클럭신호선(112)을 매개하여 각 소스드라이버에 공급되며, 반전신호(POL2)는 반전신호선(113)을 매개하여 각 소스드라이버에 공급되며, 데이터래치신호(STB)는 데이터래치신호선(114)상의 각 소스드라이버에 공급된다. 또한, 시프트신호선(115)은 타이밍제어기(106)와 소스드라이버(04-1) 사이에만 접속되며, 캐스케이드신호선(116)은 인접한 소스드라이버들 사이에 접속된다. 시프트신호(STH)는 시프트신호선(115)상의 소스드라이버(104-1)에 공급됨으로써, 이 시프트신호(STH)는 차례대로 소스드라이버들간에 캐스케이드신호로 시프트된다.

또한, 계조레벨전압을 각 소스드라이버에 공급하는 계조레벨전원(117)은 액정표시장치에 설치된다. 화소데이터가 6비트의 신호인 경우, 도 4에 나타낸 바와 같이, 64비트의 쌍방향 시프트레지스터(121), 데이터레지스터(122), 래치회로(123), 레벨시프터(124), 디지털/아날로그(D/A)컨버터(125) 및 출력버퍼(126)가 종래 소스드라이버 내에 설치된다.

시프트신호(STH)가 시프트되는 방향을 결정하는 신호(R/L)는 시프트레지스터(121)로 공급된다. 이 신호(R/L)의 논리는 단자(STHR)와 단자(STHL) 중의 어느 것이 시프트신호의 입력단자나 출력단자로 제공될 것인지를 결정한다. 시프트레지스터(121)는, 화소데이터가 로드되는 타이밍을 결정하는 클럭신호(CLK)및 한 라인 분의 데이터를 로드하는 타이밍으로 타이밍제어기(106)로부터 출력된 후 시프트레지스터(121)의 내부 플립플롭을 리셋시키는 데이터래치신호(STB)를 수신한다.

도 5에 나타낸 바와 같이, 서로 직접 접속된 64개의 D형 플립플롭(DFF101 내지 DFF164)들이 시프트레지스터(121)에 설치된다. 클럭신호(CLK)는 D형 플립플롭(DFF101 내지 DFF164)들 각각의 CK단자로 공급된다. 단자(STHR)가 시프트신호(STH)의 입력단자로 역할을 하는 경우, 논리곱게이트(AND101)로부터의 출력신호는 제1 단에 있는 플립플롭(DFF101)의 D단자로 공급된다. 한편, D형 플립플롭(DFF101 내지 DFF164)의 각 QB단자와 단자(STHR)가 논리곱게이트(AND101)의 입력단자에 접속된다. 여기에서 설명한 바와 같이, 통상 "QB단자"는 "Q"문자에 바(-)기호를 붙여 표시하는 단자이며, 도면에는 통상적인 표기로서 "Q"문자 위에 바(-)를 표시하여 나타낸다.

그러한 구조를 가진 시프트레지스터(121)에 있어서, D형 플립플롭(DFF101 내지 DFF164)의 각 Q단자로부터의 출력신호는 출력신호(C1 내지 C64)로 된다.

데이터레지스터(122)는 (6비트)×(3 칼러)×(2 데이터버스), 즉, D00 내지 D05, D10 내지 D15, D20 내지 D25, D30 내지 D35, D40 내지 D45 및 D50 내지 D55인 전부 64비트의 화소데이터를 수신한다. 또한, 데이터레지스터(122)는 반전신호(POL2)로 2 개의 데이터버스에 각각 할당된 반전신호(POL21 및 P0L22)를 수신한다.

도 6에 나타낸 바와 같이, 데이터버스그룹(111)을 매개하여타이밍제어기(106)로부터 출력된 화소데이터를 수신하는 반전/비반전회로(131) 및 반전/비반전회로(131)로부터의 출력데이터를 저장하는 레지스터(132)가 설치되어 있다. 반전신호(POL2)도 반전/비반전회로(131)로 공급되며, 반전신호(POL2)가 활성화될 때, 반전/비반전회로(131)로 공급된 화소데이터는 반전되어 레지스터(132)로 출력된다. 한편, 반전신호(POL2)가 활성화되지 않을 때, 반전/비반전회로(131)로 공급된 화소데이터는 그대로 레지스터(132)로 출력된다. 타이밍제어기(106)는 지금부터 출력되는 데이터를 바로 이전에 전송된 데이터와 비교하는 비트비교기(133), 및 비트비교기(133)로부터의 출력신호에 따라 화소데이터를 반전시켜 화소데이터를 출력하는 반전/비반전회로(134)를 포함한다.

그러한 구조를 가진 종래 액정표시장치에 있어서, 타이밍제어기(106)내에 설치된 비트비교기(133)는 지금부터 전송되는 화소데이터와 바로 직전에 전송된 화소데이터 사이에 얼마나 많은 비트의 변화가 생겼는지를 검출하며, 화소데이터의 반 이상이 변한 경우, 반전/비반전회로(134)에는 화소데이터를 반전시켜 출력하는데 필요한 신호가 제공된다. 이 신호를 수신하여, 반전/비반전회로(134)는 화소데이터를 반전시켜 데이터버스그룹(111)을 매개하여 화소데이터를 출력하며, 반전신호선(113)상의 반전/비반전회로(131)로 활성화된 반전신호(POL2)를 출력한다.

도 7은 종래 시프트레지스터(121)의 동작을 나타내는 타이밍 차트이다. 시프트신호(STH)는 단자(STHR)에서 수신되며, 시프트레지스터(121)는 단자(C1 내지 C64)에서 클럭신호(CLK)의 다음 상승에서 시작하는 클럭신호(CLK)의 상승에 동기하여 데이터레지스터(122)로 화소데이터를 로드하기 위한 타이밍 펄스를 출력한다. 도 5에 나타낸 액정표시장치에 있어서, 타이밍제어기(106)로부터의 시프트신호(STH)는 스타트 펄스로서 단지 소스드라이버(104-1)의 시프트레지스터(121)로 공급되며, 다른 소스드라이버들의 시프트레지스터(121)들에는 선행 단에 있는 소스드라이버로부터 캐스케이드신호선(116)상에서 시프트되는 시프트신호(STH)가 제공된다.

시프트레지스터(121)로부터의 타이밍 펄스에 동기하여, 데이터레지스터(122)는 레지스터(132)에서 화소데이터(D00 내지 D05, D10 내지 D15, D20 내지 D25, D30 내지 D35, D40 내지 D45 및 D50 내지 D55)를 저장한다. 그러나, 반전신호(POL21나 P0L22)가 활성화되는 경우, 반전/비반전회로(131)는 활성 반전신호에 대응하는 데이터버스그룹(111)을 형성하는 두 개의 데이터버스들 중의 하나에서 수신되는 화소데이터를 반전시켜, 레지스터(132)에 화소데이터를 저장한다. 이 방법은 데이터버스들 상에서 전송되는 디지털신호의 변화량을 감소시키기 때문에, 전자기간섭(EMI)은 감소되며 데이터버스들을 충전 및 방전시키기 위하여 이용되는 전력이 감소된다. 데이터레지스터(122)는 284비트, 즉, (64비트)×(두 개의 데이터버스)×(3 칼러)에 대응하는 신호들을 저장한다.

동시에 모든 소스드라이버(104-1 내지 104-n)로 계조레벨전압을 출력하기 위하여, 래치회로(123)는 한 라인 분의 데이터를 출력할 때까지 보유한다. 액정패널의 a.c. 구동을 위하여, 각 프레임에 대한 복수개의 신호를 반전시키기 위한 극성반전신호(POL)가 래치회로(123)와 출력버퍼(126)로 공급된다.

그 다음, 레벨시프터(124)는 화소데이터의 논리레벨을 변환시키며, 계조레벨전압(V0 내지 V9)을 수신하는 D/A변환기(125)는 디지털신호를 아날로그신호로 변환시킨다. 그 후 톤레벨전압(아날로그)들은 출력버퍼(126)에 설치된 단자(S1 내지 S384)로부터 액정패널(101)용의 소스라인들로 인가된다.

액정패널(101)에 있어서, 게이트라인들은 게이트드라이버(105-1 내지 105m)에 의해 라인마다 주사되며, 주사타이밍에 동기하여, 계조레벨전압들은 각 소스드라이버(104-1 내지 104-n)들로부터 동시에 소스라인들로 인가됨으로써, 전압이 인가된 소스라인상의 각 화소에서 표시가 실현된다.

액정표시장치에는 데이터버스가 1개만 설치되고 클럭신호의 상승에 동기하여 화소데이터가 데이터레지스터에 저장되는 액정표시장치(도 8a), 데이터버스가 2개 설치되고 클럭신호의 상승에 동기하여 양 데이터버스로부터 화소데이터가 데이터레지스터에 저장되는 액정표시장치(도 8b), 및 데이터버스가 2개 설치되고 각 데이터버스로부터 클럭신호의 상승/하강에 동기하여 화소데이터가 데이터레지스터에 저장되는 액정표시장치(도 8c) 등이 있다.

일본 특개평8-8991(1996)에는, 영상표시장치 등에서 데이터의 전송과 관련하여, 스위칭 등의 주파수를 감소시킴으로써 소비전류를 감소시키는 데이터전송장치를 개시하고 있다. 상기 공보에는, 예를 들면 데이터의 변화가 없는 경우에 클럭신호가 마스크되는 데이터전송장치, 및 과반수의 비트 변화가 있는 경우에 데이터가 반전된 후 전송되는 데이터전송장치가 개시되어 있다. 과반수의 비트 변화가 있는 경우 데이터가 반전되어 전송되는 데이터전송장치에 있어서, 도 8에 나타낸 종래액정표시장치에서 이용되는 반전신호(POL2)에 유사한 1비트의 신호는 제어기내에서 발생되어 데이터와 함께 수신장치로 전송된다. 이 1비트의 신호도 전용 신호선에 의해 전송된다. 이 데이터전송장치를 이용함으로써, 소비전류를 감소시킬 수 있다.

그러나, 종래 액정표시장치는, 해상도의 향상에 따른 클럭신호 주파수의 상승과 화소데이터전송의 향상이 필요하기 때문에, 전술한 바와 같이 1개의 데이터버스 이상을 이용한다. 이 때문에, 증가된 수의 반전신호선들 이용할 필요가 있으며, 그에 따라, 타이밍제어기(106)와 소스드라이버를 형성하는 LSI(고집적회로)에서 매우 많은 수의 핀들이 설치된다. 이 때문에, LSI패키지의 크기가 증가되는 문제가 있다. 또한, 보다 많은 신호선들이 사용됨에 따라 신호선들 사이의 갭이 좁아지게 되어, 상호 임피던스와 전기용량에 강한 영향을 미친다. 따라서, 크로스 토크(cross talk; 파형품질의 열화)에 의한 오작동의 가능성이 증가한다. 또한, 기판패턴의 설계 단계의 수가 신호선의 수의 증가에 따라 증가된다.

이 문제점들은, 소비전류 등을 감소시키는 것을 목적으로 하는 일본 특개평 8-8991에 개시된 데이터전송장치에 내재되어 있다. 데이터버스들의 수가 전송속도의 증가에 수반하여 증가됨에 따라, 신호선의 수를 증가시킬 필요가 있다.

본 발명의 목적은 화소데이터의 전송속도가 증가함에 따른 신호선의 수를 증가시키지 않을 수 있는 영상표시장치를 제공하는 것이다.

도 1은 종래 액정표시장치의 전체적인 구조를 나타내는 개략도;

도 2는 종래 액정표시장치의 소스드라이버와 타이밍 제어기 등 사이의 관계를 나타낸 블록도;

도 3은 데이터버스와 데이터라인 사이의 관계를 나타내는 개략도;

도 4는 종래 소스드라이버의 블록도;

도 5는 종래 시프트레지스터의 회로도;

도 6은 종래 데이터레지스터와 타이밍 제어기 사이의 블록도;

도 7은 종래 시프트레지스터의 동작을 나타내는 타이밍 차트;

도 8a 내지 8c는 종래 액정표시장치의 구동방법을 나타내는 타이밍차트;

도 9는 본 발명의 실시예에 따른 액정표시장치에 있어서 소스드라이버와 타이밍 제어기 사이의 관계를 나타내는 블록도;

도 10은 소스드라이버와 타이밍 제어기가 본 발명의 실시예와 어떻게 관련되는지를 나타내는 블록도;

도 11은 본 발명의 실시예에 있어서 시프트레지스터의 구조를 나타내는 블록도;

도 12는 본 발명의 실시예에 있어서, 시프트레지스터의 동작을 나타내는 타이밍 차트; 및

도 13은 본 발명의 실시예에 있어서 데이터레지스터의 동작을 나타내는 타이밍 차트이다.

*도면의 주요부분에 대한 부호의 설명

4-1 내지 4-n:소스드라이버6:타이밍제어기

9:인터페이스컨넥터11:데이터버스그룹

12:클럭신호선

본 발명에 따른 영상표시장치는: 표시패널; 상기 표시패널을 구동하고 서로접속된 복수개의 구동회로들; 영상신호를 디지털신호로 하여 상기 복수개의 구동회로들로 전송하며, 상기 복수개의 구동회로들 중의 하나로 상기 영상신호의 리드(read) 개시를 지시하는 스타트 펄스를 전송하는 타이밍제어기를 포함한다. 상기 영상표시장치에 있어서, 두 개의 연속하는 영상신호들 사이의 디지털신호변화량이 소정의 값 이상에 도달하는 경우, 상기 타이밍제어기는 상기 두 개의 연속하는 영상신호들 중에 나중에 전송되는 것을 반전시켜 상기 구동회로로 전송하며, 영상신호의 반전을 지시하는 반전신호를 상기 구동회로로 전송한다. 상기 영상표시장치의 특징은, 상기 스타트펄스가 상기 반전신호가 전송되는 신호선을 매개하여 상기 하나의 구동회로로 전송된다는 것이다.

본 발명에 의하면, 스타트펄스와 반전신호가 동일한 신호선을 매개하여 일단에 접속된 구동회로로 전송되기 때문에, 영상신호가 전송되는 복수의 데이터버스들이 존재하더라도, 신호선의 수가 증가는 작다.

상기 구동회로는, 상기 영상신호를 저장하는 데이터레지스터, 및 상기 데이터레지스터가 상기 영상신호를 저장하는 타이밍을 지시하는 시프트레지스터를 포함하며, 상기 시프트레지스터는 상기 스타트펄스를 상기 반전신호로부터 분리하는 분리수단을 포함하며, 상기 분리수단에 의하여 분리된 상기 반전신호가 활성화될 때, 상기 데이터레지스터는 상기 타이밍제어기로부터 전송된 상기 영상신호를 반전시켜 저장하는 것이 바람직하다.

또한, 상기 복수개의 구동회로들 중에서 순차적으로 시프트시킬 수 있다.

또한, 상기 영상신호는 두 개의 데이터버스들을 통하여 상기 복수개의 구동회로들로 전송되며, 상기 반전신호는 각 데이터버스에 대하여 발생되는 경우, 양(兩) 반전신호들은 동일한 신호선을 매개하여 전송된다. 이 때문에, 스타트펄스와 두 개의 반전신호들이 하나의 신호선을 매개하여 전송되게 할 수 있다.

예를 들면, 액정표시장치가 상기 표시패널로서 이용되어도 좋다.

이하 첨부된 도면들을 참조하여 본 발명의 제1 실시예를 상세히 설명한다. 도 9는 본 발명의 실시예에 따른 액정표시장치에 있어서 소스드라이버와 타이밍 제어기 사이의 관계를 나타내는 블록도이며, 도 10은 소스드라이버와 타이밍 제어기가 본 발명의 실시예와 어떻게 관련되는지를 나타내는 블록도이며, 도 11은 본 발명의 실시예에 있어서 시프트레지스터의 구조를 나타내는 블록도이다.

도 9에 나타낸 바와 같이, 본 실시예에 의하면, 인터페이스컨넥터(9)는 타이밍제어기(6)에 접속되며, 영상신호는 인터페이스컨넥터(9)로부터 타이밍제어기(6)로 전송된다. 또한, n 개의 소스드라이버(4-1 내지 4-n)는 데이터버스그룹(11), 클럭신호선(12) 및 데이터래치신호선(14)을 통하여 타이밍제어기(6)에 접속된다. 여기서, 예를 들면, 2개의 데이터버스들로 구성되는 경우, 데이터버스그룹(11)은 클럭신호의 주파수에 따라 예를 들면, 4개 이상의 데이터버스들로 구성되어도 좋다. 데이터버스그룹(11)이 2개의 데이터버스들로 구성되는 경우, 홀수의 라인들에 위치된 화소에 공급되는 화소데이터는 데이터버스들 중의 하나로 전송되며, 짝수의 라인들에 위치된 화소에 공급되는 화소데이터는 다른 데이터버스로 전송된다. 각 데이터버스는, 화소데이터가 6비트의 디지털신호인 경우, 도 1에 나타낸 바와 같이, 각각 적색, 녹색 및 청색에 대한 6개의 데이터라인들에 의하여 형성기 때문에, 데이터버스그룹(11)이 전술한 바와 같이 2개의 데이터버스들로 구성되는 경우, 타이밍제어기(6)와 각 소스드라이버 사이에 36개의 데이터라인들이 존재한다. 화소데이터가 8비트의 신호인 경우, 데이터버스들은 각각 24개의 데이터라인들에 의하여 구성된다.

클럭신호(CLK)는 클럭신호선(12)을 매개하여 각 소스드라이버에 공급되며, 데이터래치신호(STB)는 데이터래치신호선(14)을 매개하여 각 소스드라이버에 공급된다. 또한, 시프트/반전신호선(15)은 타이밍제어기(6)와 각 소스드라이버 사이에서 접속된다. 캐스케이드신호선(16)은 인접한 소스드라이버들 사이에 접속된다. 도 10에 나타낸 바와 같이, 타이밍제어기(6)로부터 출력된 시프트신호(STH)는 제1단의 소스드라이버(4-1)로 직접 공급되며, 소스드라이버(4-2 내지 4-n)들의 각각은 캐스케이드신호선(16)을 매개하여 바로 직전의 소스드라이버로부터 출력된 시프트신호(STH)를 수신한다. 반전신호(POL2)는 타이밍제어기(6)로부터 각 소스드라이버에 직접 공급된다.

또한, 계조레벨전압을 각 소스드라이버에 공급하는 계조레벨전원(17)은 본 실시예에 따른 액정표시장치에 설치된다.

예를 들면, 내부에 설치된 시프트레지스터의 구성을 제외하고, 각 소스드라이버(4-1 내지 4-n)는 도 3에 나타낸 종래의 소스드라이버와 동일한 구조를 가진다. 도 11에 나타낸 바와 같이, 본 실시예에 따른 각 소스드라이버에 설치된 64비트의 쌍방향 시프트레지스터(21)는 서로 직접 접속된 64개의 D형 플립플롭(DFF1 내지 DFF64)들을 포함한다. 클럭신호(CLK)는 D형 플립플롭(DFF1 내지 DFF64)들 각각의 CK단자로 공급된다. 단자(STHL)가 시프트신호(STH)의 입력단자로 역할을 하는 경우, 논리곱게이트(AND1)로부터의 출력신호는 제1 단에 있는 플립플롭(DFF101)의 D단자로 공급된다. 한편, 각 D형 플립플롭(DFF1 내지 DFF63)의 QB단자는 논리곱게이트(AND1)의 입력단자에 접속된다. 또한, S단자가 시프트신호(STH)를 수신하고 R단자가 데이터래치신호(STB)를 수신하는 SR형 플립플롭(SRFF1)이 있다. SR형 플립플롭(SRFF1)으로부터의 출력신호는 논리곱게이트(AND1)중의 한 입력단자로 공급된다. 제1 단의 소스드라이버(4-1)에 있어서, SR형 플립플롭(SRFF1)의 S단자에서 수신된 신호는 시프트신호(STH)와 반전신호(POL2)가 중첩된 신호이다(이하에서, "중첩신호"라 한다.). 또한, 시프트신호(STH)와 반전신호(POL2)의 논리합을 얻기 위한 OR게이트(OR1)도 설치된다. 반전신호(POL2)로 하여 각 소스드라이버(4-1 내지 4-n)에 공급된 신호는 실재로 중첩신호이다.

64비트의 쌍방향 시프트레지스터(21)는 S단자가 D형 플립플롭(DFF1)의 Q단자에 접속되고 R단자가 데이터래치신호(STB)를 수신하는 SR형 플립플롭(SRFF3), 및 S단자가 D형 플립플롭(DFF64)의 Q단자에 접속되고 R단자가 데이터래치신호(STB)를 수신하는 SR형 플립플롭(SRFF2)을 포함한다. 또한, 64비트의 쌍방향 시프트레지스터(21)는 OR게이트(OR1)로부터의 출력과 SR형 플립플롭(SRFF3)으로부터의 Q출력의 논리곱을 출력하는 논리곱게이트(AND2)를 포함한다. SR형 플립플롭(SRFF2)으로부터의 QB출력은 논리곱게이트(AND1)의 한 입력단자로 공급된다. SR형 플립플롭(SRFF1), OR게이트(OR1), SR형 플립플롭(SRFF3) 및 논리곱게이트(AND2)는 시프트신호(STH)와 반전신호(POL2)로부터 그에 관련된 소스드라이버에 설치된 데이터레지스터에 필요로 하는 반전신호(intPOL2)와 타이밍펄스의 생성에 필요로 하는 스타트펄스를 분리하기 위한 분리수단으로서 필터회로(22)를 구성한다.

그러한 구조를 가진 64비트의 쌍방향 시프트레지스터(21)에 있어서, 단자(STHL)는 시프트신호(STH)의 입력단자로 역할을 하며, D형 플립플롭(DFF)으로부터의 Q출력은 캐스케이드신호로서 단자(STHR)로부터 다음 단의 소스드라이버에 설치된 64비트의 쌍방향 시프트레지스터(21)로 공급된다. 또한, D형 플립플롭(DFF1 내지 DFF64)으로부터의 Q출력은 각각 타이밍펄스로서 단자(C1 내지 C64)로부터 그와 관련된 소스드라이버의 데이터레지스터로 공급된다. 또한, 논리곱게이트(AND2)로부터의 출력신호는 반전신호(intPOL2)로서 이 소스드라이버의 데이터레지스터로 공급된다. 반전신호(intPOL2)는 데이터버스그룹을 구성하는 2개의 데이터버스에 대응되며, 클럭신호의 상승/하강에 따라 데이터버스에 대응하는 반전신호(intPOL21 및 intPOL22)로 분리된다.

그 밖에, 본 실시예에 다른 액정표시장치는 종래 구조와 동일하다. 예를 들면, 타이밍제어기(6)로부터 데이터버스그룹(11)으로 출력된 화소데이터의 비교가 수행되어, 바로 직전에 출력된 화소데이터에 비해 얼마나 많은 비트의 변화가 발생되었는지를 결정하며, 화소데이터의 반 이상이 변한 경우, 화소데이터는 반전되어 출력되며, 활성화된 반전신호(POL2)가 함께 출력되며, 화소데이터는 반전신호(intPOL2)에 기초하여 데이터레지스터 내에서 다시 한번 반전되어, 원래의 화소데이터와 동일한 화소데이터가 레지스터에 저장된다.

본 실시예에 따른 상기 구성을 가진 액정표시장치의 동작을 이하에서 설명한다. 도 12는 본 발명의 실시예에 있어서, 시프트레지스터의 동작을 나타내는 타이밍 차트이며, 도 13은 본 발명의 실시예에 있어서 데이터레지스터의 동작을 나타내는 타이밍 차트이다. 도 13에 있어서, 데이터버스그룹(11)을 형성하는 2개의 데이터버스들 중에서, 데이터버스(DB1)는 게이트드라이버측의 최외각 게이트라인으로부터 홀수 번째에 위치하는 소스선에 공급되는 화소데이터를 수신하는 것이며, 데이터버스(DB2)는 짝수 번째에 위치하는 소스선에 공급되는 화소데이터를 수신하는 것이다. 반전신호(POL2)에 함유된 반전신호(intPOL21 및 intPOL22)들 중에서, 데이터버스(DB1)에 대응하는 것은 반전신호(intPOL21)이며, 데이터버스(DB2)에 대응하는 것은 반전신호(intPOL22) 이다.

본 실시예에 있어서, 먼저, 유효한 화소데이터를 출력하기 바로 직전에, 타이밍제어기(6)는 시프트신호(STH)를 스타트펄스로 하여 시프트/반전신호선(15)에 의하여 소스드라이버(4-1)로 출력한다. 소스드라이버(4-1)에 설치된 시프트레지스터(21)에는, SR형 플립플롭(SRFF1)은 스타트펄스를 수신할 때 플래그를 활성화시킨다. 이렇게 함으로써, 화소데이터를 소스드라이버(4-1)로 로드할 수 있게 한다. 또한, 종래 타이밍제어기처럼, 타이밍제어기(6)는 화소데이터의 변화량에 따라 데이터버스그룹(11)을 매개하여 화소데이터를 반전시키거나 화소데이터를 반전시키지 않고 화소데이터를 출력하며, 화소데이터를 반전시킨 경우, 시프트/반전신호선(15)을 매개하여 활성화된 반전신호(POL2)를 소스드라이버(4-1)로 출력한다.

소스드라이버(4-1)에 설치된 시프트레지스터(21)는 스타트펄스로서 시프트신호(STH)가 수신된 후 클럭신호(CLK)의 최초 상승에 동기하여 1 클럭만큼만 활성화되는 타이밍펄스를 단자(C1)로부터 데이터레지스터로 출력하며, 그 후 순차적으로 단자(C2 내지 C64)로부터 타이밍펄스를 데이터레지스터로 출력한다. SR형 플립플롭(SRFF3)은 D형 플립플롭(DFF1)으로부터의 Q출력에 응답하여 플래그를 활성화시키며, 논리곱게이트(AND2)는 이 Q출력의 논리곱과 중첩신호를 발생시킴으로써, 반전신호(intPOL2)가 발생된다. 마지막 단의 D형 플립플롭(DFF64)으로부터의 Q출력의 상승에 응답하여, 캐스케이드신호로 하여 후단의 소스드라이버(4-2)로 시프트된 시프트신호(STH)가 캐스케이드신호선(16)을 매개하여 상승된다.

소스드라이버(4-1)에 설치된 데이터레지스터는, 단자(C1 내지 C64)에서 출력된 타이밍펄스를 참조하면, 종래 데이터레지스터들과 유사한 방법으로 화소데이터를 저장한다. 이 단계에서, 본 실시예에 의하면, 도 12에 나타낸 바와 같이, 데이터버스(DB1)상의 화소데이터는 클럭신호(CLK)의 상승시에 저장되며, 데이터버스(DB2)상의 화소데이터는 클럭신호(CLK)의 하강시에 저장된다. 데이터레지스터에 설치된 반전/비반전회로는 타이밍제어기(6)로부터 출력된 반전신호(POL2)를 직접 받을 수 없기 때문에, 화소데이터는 시프트레지스터(21)에 의하여 발생된 반전신호(intPOL2)에 기초하여 수시로 반전된다.

화소데이터가 예를 들면, 8비트의 디지털신호인 경우, 지금부터 타이밍제어기(6)로부터 전송되는 데이터가 FF(h)이고, 그 직전에 전송된 데이터가 OO(h)인 경우에는, 비트의 변화량이 반수 이상인 8비트이기 때문에, 타이밍제어기(6)는 FF(h)를 반전시킨 활성화된 반전신호(POL2) 및 화소데이터OO(h)를 전송한다. 따라서, 데이터레지스터는, 화소데이터OO(h) 및 활성화된 반전신호(intPOL2)를 수신하며,OO(h)를 반전시킨 화소데이터FF(h)를 저장한다.

이후의 단계에서, 종래의 방법과 동일하게 래치회로, 레벨시프터, D/A변환기 및 출력버퍼에 의하여 수행되는 과정이 따른다.

소스드라이버(4-2)에는, 소스드라이버(4-2) 내에 설치된 시프트레지스터(21)의 SR형 플립플롭(SRFF1)은 소스드라이버(4-1)의 시프트레지스터(21) 내에 설치된 D형 플립플롭(DFF64)으로부터의 Q출력의 상승시에 플래그를 활성화시켜, 영상데이터가 소스드라이버(4-1)와 동일하게 저장된다. 또한, 다음 단의 소스드라이버(4-3 내지 4-n)에서 동일한 처리가 발생된다.

n개의 소스드라이버(4-1 내지 4-n)에서의 처리가 종료되고 계조레벨전압(아날로그)이 액정패널의 소스라인으로 공급된 후, 데이터래치신호(STB)는 활성화되고 각 시프트레지스터(21)에 설치된 SR형 플립플롭(SRFF1 내지 SRFF3)은 리셋된다.

스타트펄스와 반전신호가, 전술한 바와 같이, 본 실시예에 따른 액정표시장치에서 한 개의 시프트/반전신호선(15)상의 소스드라이버(4-1)로 전송되기 때문에, 전송속도와 관련된 신호선의 수가 증가되는 것이 억제된다.

화소데이터에서의 비트수와 레지스터의 비트수 등은 해상도와 액정패널 등에 따라 적절히 변경되어도 좋으며, 상기 실시예와 관련하여 설명된 것에 제한되지 않는다.

본 발명은 액정표시장치에 제한되지 않으며, 예를 들면, 플러즈마표시 및 유기EL표시에도 적용될 수 있다.

또한, 시프트레지스터를 구성하는 플립플롭의 종류는 D형에 제한되지 않으며, 다른 종류가 사용되어도 좋다.

또한, 시프트신호와 동일한 신호선상에 전송되는 반전신호는 두 개의 데이터버스에 대응될 필요가 없다. 한 개의 데이터만에 대응하는 반전신호가 동일한 신호선상에서 전송되어도 좋다.

전술한 바와 같이, 본 발명에 의하면, 스타트펄스와 반전신호가 동일한 신호선을 매개하여 일단에 접속된 구동회로로 전송되기 때문에, 영상신호가 전송되는 복수의 데이터버스들이 존재하더라도, 신호선의 수가 증가되는 것이 억제된다. 따라서, LSI패키지의 핀수가 증가되는 것을 억제할 수 있다. 또한, 신호선들 사이의 갭이 넓을 수 있기 때문에, 기생용량을 감소시켜 상호임피던스와 전기용량의 영향에 의한 크로스 토크를 억제할 수 있다. 또한, 신호선의 증가가 억제됨에 따라, 설계단계의 수가 감소될 수 있다.

Claims

표시패널;

상기 표시패널을 구동하고 서로 접속된 복수개의 구동회로들;

영상신호를 디지털신호로 하여 상기 복수개의 구동회로들로 전송하며, 상기 복수개의 구동회로들 중의 하나로 상기 영상신호의 리드(read) 개시를 지시하는 스타트 펄스를 전송하는 타이밍제어기를 포함하며,

두 개의 연속하는 영상신호들 사이의 디지털신호변화량이 소정의 값 이상에 도달하는 경우, 상기 타이밍제어기는 상기 두 개의 연속하는 영상신호들 중에 나중에 전송되는 것을 반전시켜 상기 구동회로로 전송하며, 영상신호의 반전을 지시하는 반전신호를 상기 구동회로로 전송하며,

상기 스타트펄스는 상기 반전신호가 전송되는 신호선을 매개하여 상기 하나의 구동회로로 전송되는 영상표시장치.
제1항에 있어서, 상기 영상신호를 저장하는 데이터레지스터, 및 상기 데이터레지스터가 상기 영상신호를 저장하는 타이밍을 지시하는 시프트레지스터를 포함하며, 상기 시프트레지스터는 상기 스타트펄스를 상기 반전신호로부터 분리하는 분리수단을 포함하는 영상표시장치.
제2항에 있어서, 상기 분리수단에 의하여 분리된 상기 반전신호가 활성화될때, 상기 데이터레지스터는 상기 타이밍제어기로부터 전송된 상기 영상신호를 반전시켜 저장하는 영상표시장치.
제1항 내지 제3항의 어느 한 항에 있어서, 상기 스타트펄스는 상기 복수개의 구동회로들 중에서 순차적으로 시프트되는 영상표시장치.
제1항 내지 제3항의 어느 한 항에 있어서, 상기 영상신호는 두 개의 데이터버스들을 통하여 상기 복수개의 구동회로들로 전송되며, 상기 반전신호는 각 데이터버스에 대하여 발생되며, 양(兩) 반전신호들은 동일한 신호선을 매개하여 전송되는 영상표시장치.
제1항 내지 제3항의 어느 한 항에 있어서, 상기 표시패널은 액정패널인 영상표시장치.
제4항에 있어서, 상기 영상신호는 두 개의 데이터버스들을 통하여 상기 복수개의 구동회로들로 전송되며, 상기 반전신호는 각 데이터버스에 대하여 발생되며, 양(兩) 반전신호들은 동일한 신호선을 매개하여 전송되는 영상표시장치.
제4항에 있어서, 상기 표시패널은 액정패널인 영상표시장치.
제5항에 있어서, 상기 표시패널은 액정패널인 영상표시장치.