JPH11338405A

JPH11338405A - 映像信号表示装置

Info

Publication number: JPH11338405A
Application number: JP14083798A
Authority: JP
Inventors: Shigeyuki Nishitani; 茂之西谷; Shigehiko Kasai; 成彦笠井; Hiroshi Kurihara; 博司栗原; Tatsumi Mori; 立美森; Yukio Hiruta; 幸男蛭田; Masashi Mori; 雅志森
Original assignee: Hitachi Ltd; Hitachi Video and Information System Inc
Current assignee: Hitachi Ltd; Hitachi Advanced Digital Inc
Priority date: 1998-05-22
Filing date: 1998-05-22
Publication date: 1999-12-10

Abstract

(57)【要約】【課題】フラットパネルディスプレイでアナログの映像
信号を表示する際に、クロックの位相の揺れにより表示
のちらつきが発生することがあった。【解決手段】水平同期信号の１周期を等分した水平分割
信号を生成し該水平分割信号を該水平同期信号に重ね合
せた水平分割同期信号を送出する水平分割信号合成回路
を備え、該映像表示装置は、該アナログの映像信号をデ
ジタルの映像信号に変換するアナログ／デジタル変換回
路と、該水平分割同期信号から映像を表示するための水
平同期信号と水平分割同期信号を再生分離する同期信号
分離回路と、該アナログ／デジタル変換回路の変換クロ
ックを該水平分割同期信号から生成する変換クロック生
成回路と、該デジタル映像信号を表示する映像表示装置
を備えることで実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ映像信号
表示装置に係り、特に液晶パネルを用いた液晶モニタ装
置を高画質に表示するアナログ映像信号の伝送装置及び
方式に属する。

【０００２】

【従来の技術】従来の液晶モニタ装置は、ＣＲＴと同じ
アナログ映像信号が入力できるインタフェースを搭載
し、アナログ映像信号をデジタル映像信号に変換して液
晶パネルに表示を行なっている。液晶モニタ装置には、
アナログ映像信号をデジタル映像信号に変換するＡＤコ
ンバータと同期信号からＡＤコンバータの変換クロック
を生成するＰＬＬを備えている。これら従来の液晶モニ
タの構成と動作を図１８〜図２１を用いて説明する。

【０００３】図１８は、従来の液晶モニタの構成の概略
を示している。図１８において液晶モニタ２４は、アナ
ログ映像信号２３をデジタル映像信号３２、３３、３４
に変換するＡＤコンバータ２８、２９、３０と、水平同
期信号２２からＡＤコンバータ２８、２９、３０の変換
クロック３１を生成するＰＬＬ２７を備えている。また
コンピュータ装置はグラフィックカード１を備え、グラ
フィックカード１はグラフィックコントローラ２と、ビ
デオメモリ３を備える。グラフィックカード１はコンピ
ュータ装置にディスプレイを接続するためのもので、表
示データをビデオメモリ３に格納し、グラフィックコン
トローラ２でビデオメモリ３から順次表示データを読み
出しながらアナログ映像信号２３として出力する。ま
た、グラフィックコントローラ２は、表示データをビデ
オメモリ３に読み書きするメモリ制御回路５と、システ
ムクロック１０からグラフィックコントローラ２の動作
の基準となるクロック１１を発生する基準クロック発生
器４と、クロック１１から垂直同期信号２１と水平同期
信号２２を生成する同期信号発生器９と、ビデオメモリ
３から読み出した表示データをアナログ映像信号に変換
するＤＡコンバータ６、７、８を備えている。

【０００４】このような構成のグラフィックコントロー
ラ２の出力する各信号のタイミングを図１９に示す。図
１９は、水平同期信号２２と、映像信号１８、１９、２
０と、クロック１１の関係を示すタイミング図である。
映像信号は表示有効期間と帰線期間に分けられ、合わせ
て１水平期間になる。映像信号と水平同期信号はクロッ
ク１１を基準としており、表示の解像度が水平方向に１
０２４ドットのとき表示有効期間は１０２４クロック分
の期間となり、帰線期間は３０４クロック分の期間とな
る。したがって１水平期間はあわせて１３２８クロック
分の期間となる。

【０００５】一方、液晶モニタ２４は水平同期信号２２
からＰＬＬ２７で変換クロック３１を生成する。この変
換クロック３１は図２０に示す様に、水平同期信号２２
に対して１３２８クロック分の期間となるようＰＬＬ２
７で生成される。そして、この変換クロック３１はＡＤ
コンバータ２８、２９、３０に入力されてアナログ映像
信号２３が、デジタル映像信号３２、３３、３４に変換
される。そして、デジタル映像信号３２、３３、３４
は、液晶表示コントローラ２５により液晶に表示を行な
うための液晶表示データ３５に変換され、液晶表示装置
２６により映像が表示される。

【０００６】

【発明が解決しようとする課題】このような従来技術で
は、表示の解像度が増大するにしたがって、グラフィッ
クコントローラ２の内部の基準クロック発生器４の発生
するクロック１１の精度が問題となってくる。最近の半
導体技術の進歩でグラフィックコントローラ２は１チッ
プのＬＳＩで構成できるようになったが、その内部は図
９に示す様に、メモリ制御回路５や同期信号発生器９な
どのほか、図示していないシステムバスのインタフェー
ス回路やグラフィックコントローラ２の動作を制御する
レジスタ群などのデジタル回路部分と、基準クロック発
生器４やＤＡコンバータ６、７、８の様なアナログ回路
部分が混載しており、特に基準クロック発生器４の動作
は、他のデジタル回路から発生するノイズの影響を大き
く受けることとなる。その結果、クロック１１は常に一
定の周期のクロックでなければならないところを毎周期
でごくわずかにクロック周期が変動するクロックジッタ
が発生する。更にこのクロックジッタが蓄積され大きな
クロック位相の変動となる。そしてこのクロックジッタ
及びクロック位相変動はＤＡコンバータ６、７、８の変
換クロックの位相変動となるため、映像信号１８、１
９、２０も同様に位相変動を起こすこととなる。

【０００７】一方、液晶モニタ２４の側では、水平同期
信号２２からＰＬＬ２７で変換クロック３１を生成し、
これによりＡＤ変換器２８、２９、３０で映像信号１
８、１９、２０をＡＤ変換する。しかし、仮に変換クロ
ック３１が正確にその周期と位相が一定のクロックであ
ったとしても、上記のクロック１１の位相変動により正
確に映像信号１８、１９、２０を変換することができな
くなる。

【０００８】すなわち図２１（ａ）に示す様にクロック
１１と変換クロック３１には位相差δが発生する。この
位相差δが常に一定ならば、この位相差δをキャンセル
するように位相調整した後に水平同期信号２２をＰＬＬ
２７に入力すればよいが、実際には位相差δは図２１
（ｂ）の様に１水平期間内で変動していることになる。
したがって映像信号１８、１９、２０は変換クロック３
１に対して位相が変動していることとなる。そして図２
１（ｃ）に示す様に位相差δが小さいとき映像信号の平
坦部をＡＤ変換かけていたものが、位相差δが大きくな
ると、図２１（ｄ）に示す様に映像信号の平坦部からは
ずれたところをＡＤ変換かけることになり、これがＡＤ
変換誤差となる。このＡＤ変換誤差が液晶表示装置２６
に映像を表示したとき表示のちらつきの原因となる。

【０００９】本発明の目的は、液晶モニタの様なフラッ
トパネルディスプレイでアナログの映像信号を表示する
際に、クロックの揺れによる表示のちらつきを抑えるこ
とのできる映像表示装置を提供することにある。

【００１０】

【課題を解決するための手段】上記目的は、アナログの
映像信号と該映像信号に同期した垂直同期信号と水平同
期信号を送出するコンピュータ装置と、該映像信号と該
垂直同期信号と該水平同期信号から映像を表示する映像
表示装置を備えたアナログ映像信号表示装置において、
該コンピュータ装置は、該水平同期信号の１周期を等分
した水平分割信号を生成し該水平分割信号を該水平同期
信号に重ね合せた水平分割同期信号を送出する水平分割
信号合成回路を備え、該映像表示装置は、該アナログの
映像信号をデジタルの映像信号に変換するアナログ／デ
ジタル変換回路と、該水平分割同期信号から映像を表示
するための水平同期信号と水平分割同期信号を再生分離
する同期信号分離回路と、該アナログ／デジタル変換回
路の変換クロックを該水平分割同期信号から生成する変
換クロック生成回路と、該デジタル映像信号を表示する
映像表示装置を備えることで実現できる。

【００１１】

【発明の実施の形態】以下、本発明の第１の実施例を図
１から図８を用いて説明する。図１は、本発明を適用し
たコンピュータ装置と液晶モニタ装置の一実施例のブロ
ック図であり、１はコンピュータシステムに接続される
グラフィックカードであり、２は映像信号を生成するグ
ラフィックコントローラ、３は映像信号を記憶するビデ
オメモリ、４はグラフィックコントローラ２の動作の基
準となるクロックを生成する基準クロック発生器、５は
ビデオメモリ３に記憶された映像データを読み書きする
とともに読み出した映像データを出力するメモリ制御回
路、６、７、８は各々メモリ制御回路５から出力された
映像データをアナログ映像信号に変換するＤＡコンバー
タ、９は基準クロック発生器４が生成したクロックから
垂直同期信号と水平同期信号を生成する同期信号発生
器、１０は基準クロック発生器４で生成するクロックの
動作の基準となるシステムクロック、１１は基準クロッ
ク発生器４で生成するクロック、１２、１３、１４はメ
モリ制御回路５が出力するデジタル映像データ、１５は
ＤＡコンバータ６、７、８がデジタル映像データ１５、
１６、１７をアナログ映像信号に変換するためクロック
１１を位相調整した変換クロック、１８、１９、２０は
ＤＡコンバータ６、７、８が出力するアナログ映像信
号、２１はアナログ映像信号１８、１９、２０に同期し
た垂直同期信号、２２はアナログ映像信号１８、１９、
２０に同期した水平同期信号、２４はアナログ映像信号
１８、１９、２０を表示するための液晶モニタ、２５は
映像信号を液晶に表示するためのタイミングに変換する
ための液晶表示コントローラ、２６は映像信号を表示す
る液晶表示装置、２７は水平同期信号２２から分離され
た水平分割信号から映像信号１８、１９、２０をＡＤ変
換するとともに液晶表示コントローラ２５の動作の基準
となるクロックを生成するＰＬＬ、２８、２９、３０は
アナログ映像信号１８、１９、２０をデジタル映像信号
に変換するＡＤコンバータ、３１はＰＬＬの生成する変
換クロック、３２、３３、３４はＡＤコンバータ２８、
２９、３０の出力するデジタル映像信号、３５は液晶表
示用にタイミングが調整された液晶コントローラ２５の
出力する液晶表示データ、３６は基準クロック発生器４
の生成するクロック１１から水平分割信号を生成すると
ともに、水平分割信号と同期信号発生器９の生成する水
平同期信号２２から第２の水平同期信号を生成する水平
分割信号合成回路、３７は水平分割信号合成回路３６の
出力する第２水平同期信号、３８は第２水平同期信号か
ら水平同期信号と水平分割信号を分離再生する同期信号
分離回路、３９は同期信号分離回路３８の出力する水平
分割信号である。

【００１２】図１において、本発明による特徴点は、グ
ラフィックカード１に水平分割信号合成回路３６を備
え、更に液晶モニタ２４に同期信号分離回路３８を備え
た点にある。以下、これらの動作を図２〜図８とともに
説明する。

【００１３】図２は、水平分割信号合成回路３６の詳細
なブロック図である。水平分割信号合成回路３６は、水
平分割信号発生器４１とアナログ加算器４３から構成さ
れている。水平分割信号発生器４１は、クロック１１を
分周して水平分割信号４２を生成する。また、水平分割
信号発生器４１の出力する水平分割信号４２は、水平同
期信号２２で同期化されて出力される。次に水平分割信
号４２は、アナログ加算器４３で水平同期信号２２に加
算されて第２水平同期信号３７として出力される。この
第２水平同期信号３７が生成される過程を図３、図４を
用いて説明する。図３は図２の各部の波形を示すタイミ
ング図である。クロック１１は、基準クロック発生器４
（図１）の出力するクロックであり、表示解像度が１０
２４×７６８ドットでフレーム周波数７０Ｈｚの場合、
およそ７５ＭＨｚの高速クロックである。このクロック
１１はＤＡコンバータ６、７、８（図１）でアナログ映
像信号１８、１９、２０にＤＡ変換するための変換クロ
ック１５と同じクロックである。水平分割信号発生器４
１は、このクロック１１を分周して水平分割信号４２を
生成する。水平分割信号４２は図３に示す様にクロック
１１を８分周したものであり、更に水平同期信号１１に
同期している。水平同期信号１１は、従来例でも説明し
たように１３２８クロックの周期を持っている。したが
って、水平分割信号４２は水平同期信号１１を１６６分
割することになる。このような水平分割信号４２と水平
同期信号１１は、加算器４３で合成され第２水平同期信
号３７として出力される。第２水平同期信号３７は、水
平同期信号１１と重み付けをした水平分割信号４２をア
ナログ的に加算した信号である。これを図４で説明す
る。図４は第２水平同期信号３７の各部の電圧関係を具
体的に示した一例である。第２水平同期信号３７は、水
平同期信号のタイミングでは、５ｖから０ｖまでの振幅
を持った負論理のＴＴＬレベルの論理信号であるが、水
平分割信号のタイミングでは、５ｖから０．２ｖの振幅
を持つ微小な電圧を持つ矩型波である。水平同期信号は
ＴＴＬの論理を決める閾値、すなわち「論理１は２．０
ｖ以上、論理０は０．８ｖ以下」と定義されるＴＴＬ論
理閾値を横切るような信号振幅を持つ。一方、水平分割
信号は、ＴＴＬの論理１の電圧（２．０ｖ以上）を保っ
た中で、微小振幅を持っている。したがって、図４の第
２水平同期信号３７そのものは、ＴＴＬ論理という観点
で着目すれば、単に水平同期信号が加算器４３から出力
されるに過ぎないが、微小信号レベルに着目すれば、８
クロック毎に水平分割信号を示す微小パルスが周期的に
出力されているように見える。

【００１４】以上の様な第２水平同期信号３７から液晶
モニタ２４に表示を行なう方法について更に説明する。
第２水平同期信号３７は、始めに液晶モニタ２４の同期
信号分離回路３８に入力される。同期信号分離回路３８
は、第２水平同期信号３７から水平同期信号４０と水平
分割信号３９を分離する回路である。この同期信号分離
回路３８の構成と動作を図５〜図７を用いて説明する。

【００１５】図５は、同期信号分離回路３８の構成を示
すブロック図である。同期信号分離回路３８は、ＴＴＬ
入力バッファ４４とクランプ回路４５とコンパレータ４
７で構成される。第２水平同期信号３７は、ＴＴＬ入力
バッファ４４とクランプ回路４５に入力される。ＴＴＬ
バッファ４４に入力された第２水平同期信号３７は、水
平同期信号４０として出力され、クランプ回路４５に入
力された第２水平同期信号３７はクランプ電圧４６とし
て出力される。更にクランプ電圧４６はコンパレータ４
７に入力され、水平分割信号３９として変換されてＰＬ
Ｌ２７に基準クロックとして入力される。

【００１６】更に詳しく図６及び図７も用いて説明す
る。ＴＴＬ入力バッファ４４は、ＴＴＬ論理の入力端子
を持ち入力波形を出力に伝達するバッファ回路である。
ＴＴＬ入力バッファ４４に入力された第２水平同期信号
３７は、ＴＴＬ論理の閾値にしたがって波形が整形され
て水平同期信号４０として出力される。また、クランプ
回路４５は、第２水平同期信号３７の最も電圧の高いレ
ベル（論理１のレベル）を基準として、これを０ｖとす
る基準電圧を変換する回路で、コンデンサとダイオード
で構成されている。このクランプ回路４５に第２水平同
期信号３７を入力することで、クランプ電圧４６が生成
される。次にクランプ電圧４６はコンパレータ４７に入
力される。コンパレータ４７は、入力された信号が−
０．１ｖ以上の時にはＴＴＬ論理１、−０．１ｖ以下の
ときにはＴＴＬ論理０を出力する回路である。クランプ
電圧４６は、０ｖを最大値とする電圧であり、これをコ
ンパレータ４７に入力することで、水平分割信号３９を
分離することができる。分離された水平分割信号３９
は、ＰＬＬ２７の基準クロックとして入力され、図７に
示す様にＰＬＬ２７は変換クロック３１を生成する。Ｐ
ＬＬ２７は、水平分割信号３９から８倍の周期のクロッ
クを生成するよう設定されることで変換クロック３１を
生成する。この変換クロック３１はＡＤコンバータ２
８、２９、３０でアナログ映像信号１８、１９、２０を
デジタル映像信号３２、３３、３４に変換するクロック
となる。これにより映像信号は、液晶表示コントローラ
２５で液晶の表示タイミングに変換され、液晶表示装置
２６に映像が表示される。

【００１７】以上の様に、液晶モニタにアナログ映像信
号を表示する際にアナログ映像信号をデジタルに変換す
るクロックを水平同期信号に重ね合せた水平分割信号で
生成することで、表示のちらつきを抑えることができ
る。図８に示す様に、１３２８クロック分の周期を持っ
た水平同期信号２２を１６６等分する、すなわち８クロ
ック（＝１３２８クロック÷１６６）分の周期を持った
水平分割信号３９をＰＬＬ２７の基準クロックとして変
換クロック３１を生成するため、従来技術で課題となっ
ていたクロック１１と変換クロック３１との位相差δに
よるＡＤ変換誤差のちらつきが、本実施例によると、位
相差δが平均１６６分の１に大幅に圧縮されることにな
る。これにより位相差δが原因で発生するＡＤ変換誤差
によるちらつきはほとんど発生しなくなり、ちらつきの
ない高品質な表示が可能となる。

【００１８】次に本発明の第２の実施例を図９及び図１
０を用いて説明する。図９は本発明による水平分割信号
３９を水平同期信号２２に重ね合せて第２水平同期信号
３７として出力するグラフィックカード１の構成例であ
る。なお第１の実施例の各説明図で同じ部分には同じ符
号を付与してある。グラフィックカード１は、水平分割
信号合成回路３６を備え、これにより水平同期信号２２
に水平分割信号２２を重ね合せて第２水平同期信号３７
として出力する。この様子を図１０に示す。図１０は、
グラフィックカード１が出力する垂直同期信号と水平同
期信号の関係を示す図である。垂直同期信号２１は、第
２水平同期信号３７と同期がとれており、また垂直同期
信号２１の周期は、表示の解像度が１０２４×７６８ド
ットの場合で８０６ライン（＝７６８ライン＋３８期線
期間）の第２水平同期信号３７の周期と等しい。一方、
第２水平同期信号３７は、既に第１の実施例でも述べた
ように、表示有効期間の１０２４クロックと帰線期間の
３０４クロックの合計１３２８クロックの周期である。
１０２４クロックの表示有効期間では、有効な映像信号
がＡＤコンバータ６、７、８から各々アナログ映像信号
１８、１９、２０が出力される。

【００１９】第２水平同期信号３７は、水平同期信号２
２に水平分割信号４２（図２）を重ね合わせた電圧波形
で、詳細は第１の実施例で述べたように、図４に示す様
な電圧波形である。すなわち、第２水平同期信号３７
は、水平同期信号のタイミングでは、５ｖから０ｖまで
の振幅を持った負論理のＴＴＬレベルの論理信号である
が、水平分割信号のタイミングでは、５ｖから０．２ｖ
の振幅を持つ微小な電圧を持つ矩型波である。また水平
同期信号はＴＴＬの論理を決める閾値、すなわち「論理
１は２．０ｖ以上、論理０は０．８ｖ以下」と定義され
るＴＴＬ論理閾値を横切るような信号振幅を持つが、水
平分割信号は、ＴＴＬの論理１の電圧（２．０ｖ以上）
を保った中で、微小振幅を持っている。

【００２０】このようなグラフィックボード１は、第２
水平同期信号３７を出力することができるため、第１の
実施例で述べた液晶モニタ２４に接続することで、第１
の実施例と同様にちらつきのない表示を得ることができ
る。さらにまた、本第２の実施例のグラフィックカード
１は、従来の液晶モニタ（例えば図１８に示した液晶モ
ニタ２４）やＣＲＴモニタにも接続して表示することが
できる。すなわち第２水平同期信号３７は、従来の液晶
モニタやＣＲＴモニタではＴＴＬ論理の同期信号として
見た場合、従来の水平同期信号と同じであるので、本実
施例のグラフィックカード１は、従来の液晶モニタやＣ
ＲＴモニタと互換性をもたせることができる。

【００２１】次に本発明の第３の実施例を図１１を用い
て説明する。図１１は、第２水平同期信号３７をもった
映像信号を液晶に表示する液晶モニタの例である。なお
第１の実施例の各説明図で同じ部分には同じ符号を付与
してある。第３の実施例の液晶モニタ２４は、第２水平
同期信号３７から同期信号分離回路３８を用いて水平同
期信号４０と水平分割信号３９を分離し、特に分離され
た水平分割信号３９はＰＬＬ２７の基準クロックとして
入力される。なお同期分離回路３８は、第１の実施例と
同様に図５の回路を用いる。ＰＬＬ２７は、水平分割信
号３９から、アナログ映像信号１８、１９、２０をＡＤ
変換するＡＤコンバータ２８、２９、３０の変換クロッ
ク３１を生成する。この変換クロック３１は、水平分割
信号３９から生成されるので、第１の実施例で示したよ
うに映像信号の位相ずれなどにもＰＬＬ２７は追従して
変換クロック３１を生成する。したがって、映像信号の
位相ずれから来る表示のちらつきを抑えた表示が、液晶
モニタ２４で得ることができる。

【００２２】さらにまた、本第３の実施例の液晶モニタ
２４は、従来のグラフィックカード（例えば図１８に示
したグラフィックカード１）に接続しても従来と同じよ
うに表示することができる。この場合、第２水平同期信
号３７は従来の水平同期信号と同じで、水平分割信号の
重ね合せのない信号である。このような同期信号が第２
水平同期信号３７として入力されたとき、同期信号分離
回路３９からは水平同期信号４０が分離されて出力され
るが、水平分割信号３９としては何も信号としては出力
されない。同期信号分離回路３９（図５）のコンパレー
タ４７の比較電圧を−０．１ｖからＴＴＬとほぼ同等の
閾値となるような−３ｖにしてコンパレータ４７を動作
させる。これにより同期信号分離回路３９からは水平同
期信号と等価な信号がＰＬＬ２７に入力される。そして
ＰＬＬ２７は、該等価な信号から１３２８クロックを生
成するように設定されることで、同様に変換クロック３
１を生成できる。したがって、従来のグラフィックカー
ドを用いた場合でも従来と同等の表示を得ることが可能
となる。

【００２３】次に、第４の実施例を図１、図１２〜図１
５を用いて説明する。なお第１の実施例と同じ部分には
同じ符号を付与してある。第４の実施例は、水平分割信
号合成回路３６と、同期分離回路３８の他の構成例を示
す。

【００２４】図１２に水平分割信号合成回路３６の構成
図を示す。水平分割信号合成回路３６は、アナログ加算
器４３で構成され、水平同期信号２２とクロック１１を
アナログ的に加算して第２水平同期信号３７として出力
する。この第２水平同期信号３７の波形の詳細を図１３
に示す。図１３は水平同期信号にクロックが重ね合わさ
れた第２水平同期信号３７の波形を示す。図１３に示す
様に、第２水平同期信号３７は、水平同期信号のタイミ
ングでは、５ｖから０ｖまでの振幅を持った負論理のＴ
ＴＬレベルの論理信号であるが、クロックのタイミング
では、５ｖから０．２ｖの振幅を持つ微小な電圧を持つ
矩型波である。水平同期信号はＴＴＬの論理を決める閾
値、すなわち「論理１は２．０ｖ以上、論理０は０．８
ｖ以下」と定義されるＴＴＬ論理閾値を横切るような信
号振幅を持つ。一方、クロックは、ＴＴＬの論理１の電
圧（２．０ｖ以上）を保った中で、微小振幅を持ってい
る。したがって、図１３の第２水平同期信号３７そのも
のは、ＴＴＬ論理という観点で着目すれば、単に水平同
期信号が加算器４３から出力されるに過ぎないが、微小
信号レベルに着目すれば、クロックが出力されているよ
うに見える。

【００２５】以上の様な第２水平同期信号３７から液晶
モニタ２４に表示を行なう方法について図１４、図１５
を用いて更に説明する。第２水平同期信号３７は、始め
に液晶モニタ２４の同期信号分離回路３８に入力され
る。同期信号分離回路３８は、第２水平同期信号３７か
ら水平同期信号４０とクロック５７を分離する回路であ
る。同期信号分離回路３８は、ＴＴＬ入力バッファ４４
とクランプ回路４５とコンパレータ４７で構成される。
第２水平同期信号３７は、ＴＴＬ入力バッファ４４とク
ランプ回路４５に入力される。ＴＴＬバッファ４４に入
力された第２水平同期信号３７は、水平同期信号４０と
して出力され、クランプ回路４５に入力された第２水平
同期信号３７はクランプ電圧４６として出力される。更
にクランプ電圧４６はコンパレータ４７に入力され、ク
ロック５７として変換され、位相調整器５８でクロック
の位相が調整されて変換クロック３１として出力され
る。

【００２６】更に詳しく図１５も用いて説明する。ＴＴ
Ｌ入力バッファ４４は、ＴＴＬ論理の入力端子を持ち入
力波形を出力に伝達するバッファ回路である。ＴＴＬ入
力バッファ４４に入力された第２水平同期信号３７は、
ＴＴＬ論理の閾値にしたがって波形が整形されて水平同
期信号４０として出力される。一方、クランプ回路４５
は、第２水平同期信号３７の最も電圧の高いレベル（論
理１のレベル）を基準として、これを０ｖとする基準電
圧を変換する回路で、コンデンサとダイオードで構成さ
れている。このクランプ回路４５に第２水平同期信号３
７を入力することで、クランプ電圧４６が生成される。
次にクランプ電圧４６はコンパレータ４７に入力され
る。コンパレータ４７は、入力された信号が−０．１ｖ
以上の時にはＴＴＬ論理１、−０．１ｖ以下のときには
ＴＴＬ論理０を出力する回路である。クランプ電圧４６
は、０ｖを最大値とする電圧であり、これをコンパレー
タ４７に入力することで、クロック５７として分離する
ことができる。分離されたクロック５７は、位相調整器
５８に入力され、クロック５７を位相調整して変換クロ
ック３１として出力する。この変換クロック３１はＡＤ
コンバータ２８、２９、３０でアナログ映像信号１８、
１９、２０をデジタル映像信号３２、３３、３４に変換
するクロックとなる。これによりアナログの映像信号は
デジタル映像信号に変換され、さらに液晶表示コントロ
ーラ２５で液晶の表示タイミングに変換され、液晶表示
装置２６に映像が表示される。

【００２７】以上の様に、液晶モニタにアナログ映像信
号を表示する際にアナログ映像信号をデジタルに変換す
るクロックを水平同期信号に重ね合せたクロックで生成
することで、クロックとアナログ映像信号の位相差δが
原因で発生するＡＤ変換誤差によるちらつきはほとんど
発生しなくなり、ちらつきのない高品質な表示が可能と
なる。

【００２８】次に本発明の第５の実施例を図１６〜図１
７を用いて説明する。第５の実施例は、第１の実施例の
グラフィックカード１と液晶モニタ２４に加え、液晶モ
ニタにスピーカを搭載した場合の実施例である。図１６
において第１の実施例と同じ部分には同じ符号が付与し
てある。図１６で４９はデジタル化されたデジタル音声
信号、５０は垂直同期信号２１にデジタル音声信号４９
を重ね合せる音声信号合成回路、５１は音声信号合成回
路５０で重ね合わされた第２垂直同期信号、５２は第２
垂直同期信号から音声信号と垂直同期信号を分離する音
声信号分離回路、５３は音声信号分離回路５２で分離さ
れた垂直同期信号、５４は音声信号分離回路５２で分離
されたデジタル音声信号、５５はデジタル音声信号５４
をスピーカを駆動するために音声信号に変換し増幅する
音声信号増幅回路、５６は音声を発するスピーカであ
る。

【００２９】図１６において、グラフィックカード１は
水平同期信号２２に水平分割信号を重ねる水平分割信号
合成回路３６で第２水平同期信号３７を出力し、液晶モ
ニタ２４は同期信号分離回路３８で第２水平同期信号３
７から水平同期信号と水平分割信号を分離し、水平分割
信号３９でＰＬＬ２７から変換クロック３１を生成する
ことは、第１の実施例と同じである。第５の実施例で
は、垂直同期信号２１にデジタル音声信号４９を重ねる
ことで、特別に音声信号を伝送するケーブルを設けるこ
となく液晶モニタ２４に内蔵したスピーカ５６を駆動す
ることができる。デジタル音声信号４９は、図１７に示
す様に音声信号合成回路５０で垂直同期信号２１に重ね
合わされ、第２垂直同期信号５１として液晶モニタ２４
に送出される。第２垂直同期信号５１は、第１の実施例
の図４と同様に垂直同期信号のタイミングでは、５ｖか
ら０ｖまでの振幅を持った負論理のＴＴＬレベルの論理
信号であるが、デジタル音声信号のタイミングでは、５
ｖから０．２ｖの振幅を持つ微小な電圧を持つ。垂直同
期信号はＴＴＬの論理を決める閾値、すなわち「論理１
は２．０ｖ以上、論理０は０．８ｖ以下」と定義される
ＴＴＬ論理閾値を横切るような信号振幅を持つ。一方、
デジタル音声信号は、ＴＴＬの論理１の電圧（２．０ｖ
以上）を保った中で、微小振幅を持っている。したがっ
て、第２垂直同期信号５１そのものは、ＴＴＬ論理とい
う観点で着目すれば、単に垂直同期信号が音声信号合成
回路５０から出力されるに過ぎないが、微小信号レベル
に着目すれば、クロックが出力されているように見え
る。

【００３０】以上の様な第２垂直同期信号５１から液晶
モニタ２４のスピーカ５６から音声を出力するために、
第２垂直同期信号５１を液晶モニタ２４の音声信号分離
回路５２に入力する。音声信号分離回路５２は、第２垂
直同期信号５１から垂直同期信号５３とデジタル音声信
号５４を分離する回路である。音声信号分離回路３８
は、図５に示す第１の実施例の同期分離回路と同様な構
成で、ＴＴＬ入力バッファ４４とクランプ回路４５とコ
ンパレータ４７で構成される。第２垂直同期信号５１
は、ＴＴＬ入力バッファ４４とクランプ回路４５に入力
される。ＴＴＬバッファ４４に入力された第２垂直同期
信号５１は、垂直同期信号５３として出力され、クラン
プ回路４５に入力された第２垂直同期信号５１はクラン
プ電圧４６として出力される。更にクランプ電圧４６は
コンパレータ４７に入力され、デジタル音声信号５４と
して変換され、音声信号増幅回路５５で音声信号が増幅
されてスピーカ５６を駆動する。

【００３１】本発明の第５の実施例では、液晶モニタ２
４に内蔵されたスピーカ５６を駆動するための音声信号
を伝送するためのケーブルを特別に設けることなく、従
来の映像信号ケーブル４８のみで音声を出力することが
可能となる。

【００３２】なお、本発明の第５の実施例では、液晶モ
ニタに限ることなくＣＲＴなどのモニタにも容易に適用
できる。

【００３３】

【発明の効果】以上の様に本発明によれば、液晶モニタ
の様なフラットパネルディスプレイでアナログの映像信
号を表示する際に、アナログの映像信号の位相の揺れに
よる表示のちらつきを抑えることのできる映像表示装置
を実現できる。

【００３４】さらに、映像表示装置に内蔵されたスピー
カを駆動するために、音声信号を伝送するためのケーブ
ルを特別に設けることなく、従来の映像信号ケーブルの
みで音声を出力することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例で、本発明を適用したコ
ンピュータ装置と液晶モニタ装置の一実施例。

【図２】第１の実施例の水平分割信号合成回路３６の詳
細なブロック図。

【図３】水平分割信号合成回路３６の各部のタイミング
図。

【図４】第２水平同期信号３７の各部の電圧関係を示す
図。

【図５】同期信号分離回路３８の詳細なブロック図。

【図６】同期信号分離回路３８の各部のタイミング図。

【図７】ＰＬＬ２７の動作を示すタイミング図。

【図８】クロックと映像信号の位相差が低減する効果を
示す図。

【図９】本発明第２の実施例で、本発明を適用したコン
ピュータ装置の一実施例。

【図１０】第２の実施例の第２水平同期信号のタイミン
グ図。

【図１１】本発明第３の実施例で、本発明を適用した液
晶モニタ装置の一実施例。

【図１２】本発明第４の実施例で、水平分割信号合成回
路３６の他の実施例。

【図１３】第４の実施例第２水平同期信号３７のタイミ
ング図。

【図１４】同期信号分離回路３８の他の詳細なブロック
図。

【図１５】同期信号分離回路３８の各部のタイミング
図。

【図１６】本発明第５の実施例で、液晶モニタ２４にス
ピーカを内蔵した場合の一実施例。

【図１７】第５の実施例の各部のタイミング図。

【図１８】従来のコンピュータ装置と液晶モニタのブロ
ック図。

【図１９】従来例の水平同期信号２２のタイミング図。

【図２０】従来例のＰＬＬ２７の動作を示すタイミング
図。

【図２１】従来例のクロックとＰＬＬクロックの位相差
によるＡＤ変換誤差を示す図。

【符号の説明】

１はグラフィックカード、２はグラフィックコントロー
ラ、３はビデオメモリ、４は基準クロック発生器、５は
メモリ制御回路、６、７、８はＤＡコンバータ、９は同
期信号発生器、１０はシステムクロック、１１はクロッ
ク、１２、１３、１４はデジタル映像データ、１５は変
換クロック、１８、１９、２０はアナログ映像信号、２
１は垂直同期信号、２２は水平同期信号、２４は液晶モ
ニタ、２５は液晶表示コントローラ、２６は液晶表示装
置、２７はＰＬＬ、２８、２９、３０はＡＤコンバー
タ、３１は変換クロック、３２、３３、３４はデジタル
映像信号、３５は液晶表示データ、３６は水平分割信号
合成回路、３７は第２水平同期信号、３８は同期信号分
離回路、３９は水平分割信号、４０は水平時信号、４１
は水平分割信号合成回路、４２は水平分割信号、４３は
アナログ加算器、４４はＴＴＬ入力バッファ、４５はク
ランプ回路、４６はクランプ電圧、４７はコンパレー
タ、４８はディスプレイケーブル、４９はデジタル音声
信号、５０は音声信号合成回路、５１は第２垂直同期信
号、５２は音声信号分離回路、５３は垂直同期信号、５
４はデジタル音声信号、５５は音声信号増幅器、５６は
スピーカ、５７はクロック、５８は位相調整器である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者栗原博司東京都千代田区神田駿河台四丁目６番地株式会社日立製作所電子デバイス事業部内 (72)発明者森立美神奈川県海老名市下今泉810番地株式会社日立製作所ＰＣ事業部内 (72)発明者蛭田幸男神奈川県横浜市戸塚区吉田町292番地株式会社日立画像情報システム内 (72)発明者森雅志神奈川県横浜市戸塚区吉田町292番地株式会社日立画像情報システム内

Claims

【特許請求の範囲】

【請求項１】アナログの映像信号と該映像信号に同期し
た垂直同期信号と水平同期信号を送出するコンピュータ
装置と、該映像信号と該垂直同期信号と該水平同期信号
から映像を表示する映像表示装置を備えたアナログ映像
信号表示装置において、該コンピュータ装置は、該水平同期信号の１周期を等分
した水平分割信号を生成し該水平分割信号を該水平同期
信号に重ね合せた水平分割同期信号を送出する水平分割
信号合成回路を備え、該映像表示装置は、該アナログの映像信号をデジタルの
映像信号に変換するアナログ／デジタル変換回路と、該
水平分割同期信号から映像を表示するための水平同期信
号と水平分割同期信号を再生分離する同期信号分離回路
と、該アナログ／デジタル変換回路の変換クロックを該
水平分割同期信号から生成する変換クロック生成回路
と、該デジタル映像信号を表示する映像表示装置を備え
たことを特徴とするアナログ映像信号表示装置。
【請求項２】アナログの映像信号と該映像信号に同期し
た垂直同期信号と水平同期信号からなるアナログ映像信
号伝送方式において、該水平同期信号に水平同期信号の１周期を等分割する水
平分割信号を重ねて伝送するアナログ映像信号伝送方
式。
【請求項３】アナログの映像信号と該映像信号に同期し
た垂直同期信号と水平同期信号からなるアナログ映像信
号伝送方式において、該垂直同期信号または該水平同期信号に第２の情報を重
ねて伝送するアナログ映像信号伝送方式。
【請求項４】特許請求項３に記載のアナログ映像信号伝
送方式において、第２の情報とは、少なくとも該映像信号を表示する表示
装置の明るさやコントラスト、色合いなどの調整を指示
する情報であることを特徴とするアナログ映像信号伝送
方式。
【請求項５】特許請求項３に記載のアナログ映像信号伝
送方式において、第２の情報とは、少なくとも音声信号をデジタル化した
情報であることを特徴とするアナログ映像信号伝送方
式。
【請求項６】映像信号と該映像信号に同期した垂直同期
信号と水平同期信号を生成するグラフィックコントロー
ル回路において、該水平同期信号に該水平同期信号の１周期を等分割する
水平分割信号を重ね、これを水平同期信号として出力す
るグラフィックコントロール回路。
【請求項７】映像信号と該映像信号に同期した垂直同期
信号と水平同期信号を生成するグラフィックコントロー
ル回路において、該水平同期信号または該垂直同期信号に第２または第３
の情報を重ね、これを水平同期信号または垂直同期信号
として出力するグラフィックコントロール回路。