JP2000253335A

JP2000253335A - 画像表示装置

Info

Publication number: JP2000253335A
Application number: JP11056775A
Authority: JP
Inventors: Masaru Kono; 勝河野
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-03-04
Filing date: 1999-03-04
Publication date: 2000-09-14
Anticipated expiration: 2019-03-04
Also published as: JP3671721B2

Abstract

(57)【要約】【課題】画像信号のブランキング期間を画像表示部に
適した長さに調整するための技術を提供する。【解決手段】画像表示装置は、入力される調整前画像
信号を調整して、調整済み画像信号を出力するための第
１の画像信号調整部と、調整済み画像信号に基づいて画
像を表示するための画像表示部とを備える。第１の画像
信号調整部は、調整前画像信号の水平ブランキング期間
が所定の期間より小さい場合に、調整前画像信号をサン
プリングするドットクロック信号の周波数を大きくする
ことにより、調整前画像信号の水平同期期間と水平有効
画素数とを維持したまま調整前画像信号の水平ブランキ
ング期間を所定の期間以上となるように調整する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、画像表示装置に
関する。

【０００２】

【従来の技術】画像表示装置は、画像を表示するための
画像表示部を備える。パーソナルコンピュータやビデオ
レコーダから画像表示装置に入力される原画像信号は、
通常、画像表示部の仕様に適した信号となっていない。
このため、画像表示装置には、通常、入力された原画像
信号を画像表示部に適した画像信号に調整するための調
整部が備えられている。この調整部では、入力される原
画像信号によって表される画像の解像度（有効画素数）
や、入力される原画像信号の同期期間などの調整が行わ
れる。

【０００３】図１は、画像表示部に入力される画像信号
と、その画像信号に同期する水平同期信号を示す説明図
である。図１（Ａ）には、水平同期信号ＨＳＹＮＣの１
水平同期期間１Ｈが示されている。図１（Ｂ）には、図
１（Ａ）に示す水平同期信号ＨＳＹＮＣの１水平同期期
間１Ｈに対応する期間の画像信号ＶＳが示されている。
図１（Ｂ）に示すように、画像信号ＶＳの１水平同期期
間１Ｈは、有効画素データが存在する表示期間ＤＰと、
有効画素データが存在しない水平ブランキング期間ＢＰ
とによって構成されている。

【０００４】ところで、水平ブランキング期間ＢＰにお
いては、画像表示部において所定の処理が実行される場
合がある。例えば、液晶パネル（アクティブマトリクス
駆動方式）では、通常、入力される画像信号の水平ブラ
ンキング期間ＢＰ内に、画像のコントラストを良好に保
つための「プリチャージ」と呼ばれる処理が行われる。
このプリチャージに要する時間は、液晶パネルによって
異なるが、５μsec 程度必要なものもある。

【０００５】

【発明が解決しようとする課題】しかし、近年の画像の
高解像度化に伴い、画像信号に含まれる有効画素数が増
加し、表示期間ＤＰが大きくなる傾向がある。換言すれ
ば、画像の高解像度化により、１水平同期期間内の水平
ブランキング期間ＢＰが小さくなる傾向がある。このた
め、既存のスキャンコンバータなどの調整部を用いる場
合、調整部と液晶パネルとの組み合わせによっては、プ
リチャージ処理のための水平ブランキング期間ＢＰを確
保することが困難となる場合がある。

【０００６】この発明は、従来技術における上述の課題
を解決するためになされたものであり、画像信号のブラ
ンキング期間を画像表示部に適した長さに調整するため
の技術を提供することを目的とする。

【０００７】

【課題を解決するための手段およびその作用・効果】上
述の課題の少なくとも一部を解決するため、本発明の装
置は、画像表示装置であって、入力される調整前画像信
号を調整して、調整済み画像信号を出力するための第１
の画像信号調整部と、前記調整済み画像信号に基づいて
画像を表示するための画像表示部と、を備え、前記第１
の画像信号調整部は、前記調整前画像信号の水平ブラン
キング期間が、所定の期間より小さい場合に、前記調整
前画像信号をサンプリングするドットクロック信号の周
波数を大きくすることにより、前記調整前画像信号の水
平同期期間と水平有効画素数とを維持したまま、前記調
整前画像信号の前記水平ブランキング期間を前記所定の
期間以上となるように調整することを特徴とする。

【０００８】本発明の装置を用いれば、調整前画像信号
の水平ブランキング期間が画像表示部に適していない場
合にも、調整前画像表示信号を調整することにより、画
像表示部に適した水平ブランキング期間を確保すること
ができる。

【０００９】上記の装置において、前記第１の画像信号
調整部は、前記調整前画像信号の前記水平ブランキング
期間が、前記所定の期間以上である場合には、前記水平
ブランキング期間の調整を行わなずに、前記調整前画像
信号を前記調整済み画像信号として出力することが好ま
しい。

【００１０】このようにすれば、第１の画像信号調整部
に入力される調整前画像信号が、画像表示部に適した水
平ブランキング期間を有している場合には、調整前画像
信号の調整を行わずに済むという利点がある。

【００１１】上記の装置において、さらに、入力される
原画像信号を調整して、前記第１の画像信号調整部に入
力するための前記調整前画像信号を出力する第２の画像
信号調整部を備え、前記第２の画像信号調整部は、前記
原画像信号の水平同期期間と水平有効画素数とを調整し
て前記調整前画像信号を出力するようにしてもよい。

【００１２】このような第２の画像信号調整部を備えれ
ば、第１の画像信号調整部において調整可能な調整前画
像信号を準備することができる。

【００１３】

【発明の他の態様】この発明は、以下のような態様も含
んでいる。第１の態様は、画像表示部に画像を表示する
方法であって、（ａ）入力される調整前画像信号を調整
して、調整済み画像信号を出力する工程と、（ｂ）前記
調整済み画像信号に基づいて前記画像表示部に画像を表
示する工程と、を備え、前記工程（ａ）は、前記調整前
画像信号の水平ブランキング期間が、所定の期間より小
さい場合に、前記調整前画像信号をサンプリングするド
ットクロック信号の周波数を大きくすることにより、前
記調整前画像信号の水平同期期間と水平有効画素数とを
維持したまま、前記調整前画像信号の前記水平ブランキ
ング期間を前記所定の期間以上となるように調整するこ
とを特徴とする画像表示方法である。

【００１４】この方法も用いる場合にも、上記の装置と
同様の作用・効果を有し、調整前画像信号を、画像表示
部に適した水平ブランキング期間を有するように調整す
ることができる。

【００１５】

【発明の実施の形態】Ａ．画像表示装置の全体構成：次
に、本発明の実施の形態を実施例に基づき説明する。図
２は、本発明の実施例としての画像表示装置の電気的構
成を示す説明図である。この装置は、ＣＰＵ１００と、
ビデオデコーダ１１０と、同期分離回路１２０と、ＡＤ
変換部１２２と、ビデオプロセッサ１３０と、フレーム
メモリ１４０と、ブランキング期間調整回路１５０と、
液晶パネル駆動回路２００と、液晶パネル２１０とを備
えている。ＣＰＵ１００とビデオプロセッサ１３０とブ
ランキング期間調整回路１５０とは、バス１００ａを介
して接続されている。なお、ブランキング期間調整回路
１５０が本発明における第１の画像信号調整部に相当
し、ビデオプロセッサ１３０とフレームメモリ１４０と
が本発明における第２の画像信号調整部に相当する。ま
た、液晶パネル駆動回路２００と液晶パネル２１０とが
本発明の画像表示部に相当する。

【００１６】ビデオデコーダ１１０には、ビデオレコー
ダやテレビなどから出力されたアナログ画像信号ＡＶ１
が入力される。アナログ画像信号ＡＶ１は、輝度信号と
色信号と同期信号とが重畳された信号である。ビデオデ
コーダ１１０は、入力されたアナログ画像信号ＡＶ１か
ら、Ｒ，Ｇ，Ｂの３色のデジタル色信号で構成されるデ
ジタル画像信号ＤＶ１を生成して出力するとともに、垂
直および水平同期信号Ｖ／ＨＳＹＮＣ１を分離して出力
する。出力されたデジタル画像信号ＤＶ１と同期信号Ｖ
／ＨＳＹＮＣ１とは、ビデオプロセッサ１３０に入力さ
れる。

【００１７】一方、同期分離回路１２０には、パーソナ
ルコンピュータから出力されたアナログ画像信号ＡＶ２
が入力される。アナログ画像信号ＡＶ２は、アナログ色
信号と同期信号とを含んでいる。同期分離回路１２０
は、アナログ画像信号ＡＶ２から垂直および水平同期信
号Ｖ／ＨＳＹＮＣ２と、３色の色信号で構成されるアナ
ログ色信号ＡＶ２’とを分離して出力する。分離された
同期信号Ｖ／ＨＳＹＮＣ２はビデオプロセッサ１３０に
入力され、アナログ色信号ＡＶ２’はＡＤ変換部１２２
に入力される。

【００１８】ＡＤ変換部１２２は、３つのＡＤ変換器を
含んでいる。ＡＤ変換部１２２は、アナログ色信号ＡＶ
２’に含まれる３色の色信号のそれぞれを順次ＡＤ変換
して、３色のデジタル色信号で構成されるデジタル画像
信号ＤＶ２を出力する。デジタル画像信号ＤＶ２は、ビ
デオプロセッサ１３０に入力される。なお、ＡＤ変換部
１２２におけるアナログ色信号ＡＶ２’のＡＤ変換は、
ビデオプロセッサ１３０から出力されるドットクロック
信号ＤＣＬＫ２（後述する）に従って実行される。

【００１９】ビデオプロセッサ１３０は、画像データＤ
Ｔをフレームメモリ１４０に書き込んだり、フレームメ
モリ１４０から画像データＤＴ’を読み出したりするた
めの回路である。ビデオプロセッサ１３０は、その内部
において、入力された２つのデジタル画像信号ＤＶ１，
ＤＶ２のうちのいずれか一方を選択し、また、入力され
た２つの同期信号Ｖ／ＨＳＹＮＣ１，Ｖ／ＨＳＹＮＣ２
のうちのいずれか一方を選択する。選択されたデジタル
画像信号の画像データＤＴは、フレームメモリ１４０に
書き込まれる。また、書き込まれた画像データＤＴは、
フレームメモリ１４０から画像データＤＴ’として読み
出される際に調整され、デジタル画像信号ＤＶｂとして
ビデオプロセッサ１３０から出力される。この調整は、
デジタル画像信号ＤＶｂが液晶パネル２１０に適した同
期期間および有効画素数を有するようにするために行わ
れる。ただし、本実施例において、ビデオプロセッサ１
３０から出力されるデジタル画像信号ＤＶｂは、液晶パ
ネル２１０に適した水平ブランキング期間を有していな
い。このため、デジタル画像信号ＤＶｂは、ブランキン
グ期間調整回路１５０において、さらに調整される。ま
た、ビデオプロセッサ１３０は、デジタル画像信号ＤＶ
ｂとともに、デジタル画像信号ＤＶｂの各画素データを
サンプリングするのに適したドットクロック信号ＤＣＬ
Ｋｂと、同期信号Ｖ／ＨＳＹＮＣｂとを出力する。な
お、ビデオプロセッサ１３０の内部構成および動作につ
いては、後述する。

【００２０】ブランキング期間調整回路１５０（図２）
は、ビデオプロセッサ１３０から入力されたデジタル画
像信号ＤＶｂの水平ブランキング期間を液晶パネル２１
０に適するように調整して、調整済みのデジタル画像信
号ＤＶｃを出力する機能を有している。本実施例の液晶
パネル２１０に適した水平ブランキング期間は、約５．
０μｓ以上であるため、約５．０μｓ以上の水平ブラン
キング期間を有するように調整される。本実施例におい
ては、ブランキング期間調整回路１５０は、デジタル画
像信号ＤＶｂの１水平同期期間を維持したまま、水平ブ
ランキング期間を調整する。また、ブランキング期間調
整回路１５０は、デジタル画像信号ＤＶｃとともに、デ
ジタル画像信号ＤＶｃの各画素データをサンプリングす
るのに適したドットクロック信号ＤＣＬＫｃと、同期信
号Ｖ／ＨＳＹＮＣｃとを出力する。ブランキング期間調
整回路１５０の内部構成および動作については、さらに
後述する。

【００２１】ブランキング期間調整回路１５０から出力
されたデジタル画像信号ＤＶｃとドットクロック信号Ｄ
ＣＬＫｃと同期信号Ｖ／ＨＳＹＮＣｃとは、液晶パネル
駆動回路２００に入力される。液晶パネル駆動回路２０
０は、液晶パネル２１０を駆動するための回路である。
液晶パネル駆動回路２００は、液晶パネル２１０の各駆
動素子を駆動するための画素データに応じた電圧信号
や、液晶パネル２１０のプリチャージ処理に必要なプリ
チャージ信号などを含む駆動信号ＤＳを出力する。

【００２２】液晶パネル２１０は、駆動信号ＤＳに基づ
いて、各駆動素子を駆動し、表示画面上に画像を表示さ
せる。このとき、液晶パネル２１０は、ブランキング期
間調整回路１５０において得られた約５．０μｓ以上の
水平ブランキング期間内にプリチャージ処理を行う。

【００２３】Ｂ．画像表示装置における処理の概要：図
３は、３種類のデジタル画像信号ＤＶａ，ＤＶｂ，ＤＶ
ｃとその水平同期信号ＨＳＹＮＣａ，ＨＳＹＮＣｂ，Ｈ
ＳＹＮＣｃとの関係を示す説明図である。また、図４
は、図３に示す３種類のデジタル画像信号ＤＶａ，ＤＶ
ｂ，ＤＶｃの水平同期期間や水平ブランキング期間など
の値を示す説明図である。

【００２４】図３（Ａ−１），（Ａ−２）は、図２のビ
デオプロセッサ１３０に入力される水平同期信号ＨＳＹ
ＮＣａとデジタル画像信号ＤＶａとを示している。図３
（Ｂ−１），（Ｂ−２）は、図２のビデオプロセッサ１
３０から出力される水平同期信号ＨＳＹＮＣｂとデジタ
ル画像信号ＤＶｂとを示している。図３（Ｃ−１），
（Ｃ−２）は、図２のブランキング期間調整回路１５０
から出力される水平同期信号ＨＳＹＮＣｃとデジタル画
像信号ＤＶｃとを示している。なお、図３（Ａ−２），
（Ｂ−２），（Ｃ−２）に示すデジタル画像信号ＤＶ
ａ，ＤＶｂ，ＤＶｃは、それぞれ図３（Ａ−１），（Ｂ
−１），（Ｃ−１）に示す水平同期信号ＨＳＹＮＣａ，
ＨＳＹＮＣｂ，ＨＳＹＮＣｃと同期する信号である。

【００２５】図３，図４に示すように、本実施例の３種
類のデジタル画像信号ＤＶａ，ＤＶｂ，ＤＶｃは、同じ
垂直同期期間（１６．６７ｍｓ）と水平同期期間（１
５．６３μｓ）を有している。しかし、各デジタル画像
信号ＤＶａ，ＤＶｂ，ＤＶｃの各画素データをサンプリ
ングするためのドットクロック信号ＤＣＬＫａ，ＤＣＬ
Ｋｂ，ＤＣＬＫｃは、それぞれ「１０８．０ＭＨｚ」，
「１１３．５ＭＨｚ」，「１２９．８ＭＨｚ」と異なっ
ている。したがって、各デジタル画像信号ＤＶａ，ＤＶ
ｂ，ＤＶｃに含まれる水平ドット数（１水平期間内に含
まれるドット数）も、それぞれ異なる。

【００２６】ここで、ビデオプロセッサ１３０に入力さ
れるデジタル画像信号ＤＶａ（図３（Ａ−１），（Ａ−
２），図４）は、その１水平同期期間１Ｈａ内に１６８
８個（＝１５．６３（μｓ）×１０８．０（ＭＨｚ））
のドットを含んでいるものと仮定している。デジタル画
像信号ＤＶａの１水平同期期間１Ｈａ内の有効画素数は
１２８０ドットであるため、水平ブランキング期間ＢＰ
ａ内には４０８個（＝１６８８−１２８０）のブランク
ドットが含まれる。したがって、水平ブランキング期間
ＢＰａは、約３．７８μｓ（＝４０８／１０８．０（Ｍ
Ｈｚ））となっている。

【００２７】なお、後述するように、ビデオプロセッサ
１３０は、入力されるデジタル画像信号ＤＶａの解像度
（１水平同期期間内の有効画素数×１垂直同期期間内の
有効ライン数）を液晶パネル２１０に適した値に調整し
て、調整されたデジタル画像信号ＤＶｂを出力する機能
を有している。したがって、入力されるデジタル画像信
号の解像度としては、ＶＧＡ，ＸＧＡ，ＳＶＧＡなどの
種々の規格の値を取り得る。

【００２８】ビデオプロセッサ１３０において調整され
たデジタル画像信号ＤＶｂ（図３（Ｂ−１），（Ｂ−
２），図４）は、その１水平同期期間１Ｈｂ内に１７７
４個（＝１５．６３（μｓ）×１１３．５（ＭＨｚ））
のドットを含んでいる。また、デジタル画像信号ＤＶｂ
の１水平同期期間１Ｈｂ内の有効画素数は１３６６ドッ
トに調整されている。この有効画素数の調整は、液晶パ
ネル２１０（図２）に適するように行われる。すなわ
ち、本実施例において用いられる液晶パネル２１０で
は、表示可能な水平方向の画素数と垂直方向のライン数
との比が「４：３」であるため、この比となるように有
効画素数が調整されている。図４に示すように、デジタ
ル画像信号ＤＶａの解像度が１２８０画素×１０２４ラ
インである場合には、１３６６画素×１０２４ラインと
なるように調整される。本実施例のビデオプロセッサ１
３０（図２）は、有効画素数を調整する際に、ブランク
ドット数を維持するように調整を行う。従って、水平ブ
ランキング期間ＢＰｂ内には入力されたデジタル画像信
号ＤＶａのブランクドット数と同じ４０８個のブランク
ドットが含まれている。ただし、出力されるデジタル画
像信号ＤＶｂのドットクロック信号ＤＣＬＫｂの周波数
（１１３．５ＭＨｚ）が入力されたデジタル画像信号Ｄ
Ｖａのドットクロック信号ＤＣＬＫａの周波数（１０
８．０ＭＨｚ）より大きいため、デジタル画像信号ＤＶ
ｂの水平ブランキング期間ＢＰｂは、デジタル画像信号
ＤＶａの水平ブランキング期間ＢＰａより小さく、約
３．５９μｓ（＝４０８／１１３．５（ＭＨｚ））とな
っている。

【００２９】ブランキング期間調整回路１５０において
調整されたデジタル画像信号ＤＶｃ（図３（Ｃ−１），
（Ｃ−２），図４）は、その１水平同期期間１Ｈｃ内に
２０２８個（＝１５．６３（μｓ）×１２９．８（ＭＨ
ｚ））のドットを含んでいる。このとき、デジタル画像
信号ＤＶｃの１水平同期期間１Ｈｃ内の有効画素数は１
３６６ドットのまま維持される。したがって、水平ブラ
ンキング期間ＢＰｃ内には６６２ドット（＝２０２８−
１３６６）含まれることになる。このとき、水平ブラン
キング期間ＢＰｃは、約５．１０μｓ（＝６６２／１２
９．８（ＭＨｚ））となり、液晶パネル２１０に適した
水平ブランキング期間（約５．０μｓ以上）に調整（拡
大）されている。この水平ブランキング期間の拡大は、
デジタル画像信号ＤＶｃに含まれる各画素データをサン
プリングするためのドットクロック信号ＤＣＬＫｃの周
波数（１２９．８ＭＨｚ）を、デジタル画像信号ＤＶｂ
に含まれる各画素データをサンプリングするためのドッ
トクロック信号ＤＣＬＫｂの周波数（１１３．５ＭＨ
ｚ）より大きくすることによって実現されている。な
お、ドットクロック信号ＤＣＬＫｃの周波数ｆ
_DCLKcは、次の式（１）によって決定される。

【００３０】ｆ_DCLKc＝（１Ｈｃ内の有効画素数）／（１Ｈｃ−ＢＰｃ） ……（１）

【００３１】ここで、１Ｈｃはデジタル画像信号ＤＶｃ
の１水平同期期間（μｓ）を示しており、ＢＰｃは水平
ブランキング期間（μｓ）を示している。上記のよう
に、水平ブランキング期間ＢＰｃとして約５．１０μｓ
確保する場合には、ドットクロック信号ＤＣＬＫの周波
数ｆ_DCLKcは、約１２９．８ＭＨｚ（＝１３６６／（１
５．６３−５．１０））と決定される。

【００３２】なお、本実施例においては、図３（Ａ−
２），（Ｂ−２），（Ｃ−２）に示すように、１水平期
間内における最後の有効画素データの発生時期が、ほぼ
同じとなるように、換言すれば、フロントポーチの期間
を一定に保つように調整されている。

【００３３】以上の説明からも分かるように、本実施例
におけるデジタル画像信号ＤＶａ，ＤＶｂ，ＤＶｃは、
それぞれ本発明における原画像信号、調整前画像信号、
調整済み画像信号に相当する。

【００３４】Ｃ．ビデオプロセッサの内部構成：図５
は、ビデオプロセッサ１３０の内部構成を示す説明図で
ある。ビデオプロセッサ１３０は、サンプリングクロッ
ク生成部１３１と、データセレクタ１３２と、制御部１
３４と、書込・読出制御部１３６とを備えている。制御
部１３４は、バス１００ａを介してＣＰＵ１００と接続
されており、ＣＰＵ１００からの指示に基づいてビデオ
プロセッサ１３０内の各部を制御する。

【００３５】データセレクタ１３２には、２つのデジタ
ル画像信号ＤＶ１，ＤＶ２が入力されている。データセ
レクタ１３２は、制御部１３４から供給される選択信号
ＳＥＬ１に基づいて、２つのデジタル画像信号ＤＶ１，
ＤＶ２のうちのいずれか一方を選択し、デジタル画像信
号ＤＶａ（図３（Ａ−２））として出力する。

【００３６】サンプリングクロック生成部１３１には、
図２のビデオデコーダ１１０から出力された第１の同期
信号Ｖ／ＨＳＹＮＣ１と、同期分離回路１２０から出力
された第２の同期信号Ｖ／ＨＳＹＮＣ２とが入力されて
いる。サンプリングクロック生成部１３１は、制御部１
３４から供給される制御信号ＣＴＲＳに基づいて、第１
と第２の同期信号のうちのいずれか一方を同期信号Ｖ／
ＨＳＹＮＣａ（図３（Ａ−１））として選択する。な
お、サンプリングクロック生成部１３１は、第２の同期
信号Ｖ／ＨＳＹＮＣ２を選択した場合には、前述のＡＤ
変換部１２２（図２）に供給するためのドットクロック
信号ＤＣＬＫａをドットクロック信号ＤＣＬＫ２として
出力する。また、サンプリングクロック生成部１３１
は、制御信号ＣＴＲＣを出力する。制御信号ＣＴＲＣに
は、選択された同期信号Ｖ／ＨＳＹＮＣａと、データセ
レクタ１３２において選択されたデジタル画像信号ＤＶ
ａの各画素データをサンプリングするのに適したドット
クロック信号ＤＣＬＫａとが含まれている。制御信号Ｃ
ＴＲＣは制御部１３４に入力され、制御部１３４によっ
て実行される書込・読出制御部１３６の処理に利用され
る。

【００３７】書込・読出制御部１３６は、選択されたデ
ジタル画像信号ＤＶａの画像データＤＴをフレームメモ
リ１４０へ書き込むとともに、フレームメモリ１４０か
ら画像データＤＴ’を読み出し、デジタル画像信号ＤＶ
ｂとして出力する機能を有している。画像データＤＴの
書き込み処理および画像データＤＴ’の読み出し処理
は、書込・読出制御部１３６において生成される書込制
御信号ＣＴＲＷ１および読出制御信号ＣＴＲＲ１に従っ
て行われる。

【００３８】書込制御信号ＣＴＲＷ１は、制御部１３４
を介して入力される書込用のドットクロック信号ＤＣＬ
Ｋａと同期信号Ｖ／ＨＳＹＮＣａとに基づいて生成され
る。一方、読出制御信号ＣＴＲＲ１は、制御部１３４か
ら入力される読出用のドットクロック信号ＤＣＬＫｂと
同期信号Ｖ／ＨＳＹＮＣｂとに基づいて生成される。

【００３９】読出用のドットクロック信号ＤＣＬＫｂ
は、書込・読出制御部１３６から出力されるデジタル画
像信号ＤＶｂの各画素データをサンプリングするのに適
した信号である。本実施例の読出用のドットクロック信
号ＤＣＬＫｂは、制御部１３４に入力される制御信号Ｃ
ＴＲＣに含まれる同期信号Ｖ／ＨＳＹＮＣａに基づいて
生成されている。読出用のドットクロック信号ＤＣＬＫ
ｂは、例えば、制御部１３４に入力される水平同期信号
ＨＳＹＮＣａを制御部１３４内部の図示しないＰＬＬ回
路を用いて生成することができる。この場合には、読出
用のドットクロック信号ＤＣＬＫｂは、同期信号Ｖ／Ｈ
ＳＹＮＣａと同期した信号となる。また、制御部１３４
は、入力された同期信号Ｖ／ＨＳＹＮＣａを読出用のド
ットクロック信号ＤＣＬＫｂを用いてサンプリングする
ことにより、ドットクロック信号ＤＣＬＫｂと同期する
同期信号Ｖ／ＨＳＹＮＣｂを生成する。したがって、本
実施例の同期信号Ｖ／ＨＳＹＮＣｂは、選択された同期
信号Ｖ／ＨＳＹＮＣａとほぼ同じ垂直および水平同期期
間を有している（図４）。なお、読出用のドットクロッ
ク信号ＤＣＬＫｂおよび同期信号Ｖ／ＨＳＹＮＣｂは、
書込用のドットクロック信号ＤＣＬＫａおよび同期信号
Ｖ／ＨＳＹＮＣａと非同期で生成されるようにしてもよ
い。

【００４０】書込・読出制御部１３６は、フレームメモ
リ１４０に記憶された画像データＤＴ’を読み出す際
に、画像データの調整を行う。具体的には、フレームメ
モリ１４０に記憶された有効画素数を、液晶パネル２１
０に適した有効画素数となるように調整する。この有効
画素数の調整は、読出用のドットクロック信号ＤＣＬＫ
ｂの周波数を、書込用のドットクロック信号ＤＣＬＫａ
の周波数と異なる周波数とすることによって実現されて
いる。ドットクロック信号ＤＣＬＫｂの周波数は、デジ
タル画像信号ＤＶｂに含まれる有効画素数が、液晶パネ
ル２１０に適した垂直および水平方向の画素数の比とな
るように決定されている。具体的には、ドットクロック
信号ＤＣＬＫｂの周波数は、同期信号Ｖ／ＨＳＹＮＣａ
から決定できるデジタル画像信号ＤＶａに含まれる有効
画素数を用いて決定される。すなわち、通常、画像信号
の有効画素数は、その垂直および水平同期信号の周期と
１対１で対応付けられるので、この関係を記憶したテー
ブル等を用いることにより、同期信号から画像信号に含
まれる有効画素数を求めることができる。求められたデ
ジタル画像信号ＤＶａに含まれる有効画素数と液晶パネ
ル２１０に適した有効画素数との関係から、読出用のド
ットクロック信号ＤＣＬＫｂを決定することができる。
すなわち、読出用のドットクロック信号ＤＣＬＫｂの周
波数ｆ_DCLKbは、例えば、次の式（２）によって決定さ
れる。

【００４１】ｆ_DCLKb＝（４／３×ＮＬａ＋ＮＢＰａ）／１Ｈｂ ……（２）

【００４２】ここで、ＮＬａ、ＮＢＰａは、それぞれデ
ジタル画像信号ＤＶａのライン数と、水平ブランキング
期間ＢＰａに含まれるブランクドット数とを示してい
る。また、１Ｈｂはデジタル画像信号ＤＶｂの１水平同
期期間（μｓ）を示している。したがって、デジタル画
像信号ＤＶａのライン数が１０２４である場合には、ド
ットクロック信号ＤＣＬＫｂの周波数ｆ_DCLKbは、前述
のように、約１１３．５ＭＨｚ（＝（４／３×１０２４
＋４０８）／１５．６３）と決定される。

【００４３】なお、図４に示すように、有効画素数が増
加する場合には、増加する画素データは、隣接する画素
データを用いて補完しながら生成することが好ましい。

【００４４】ビデオプロセッサ１３０（図２）から出力
されるデジタル画像信号ＤＶｂと、ドットクロック信号
ＤＣＬＫｂと、同期信号Ｖ／ＨＳＹＮＣｂとは、ブラン
キング期間調整回路１５０での処理に用いられる。

【００４５】Ｄ．ブランキング期間調整回路の内部構
成：図６は、ブランキング期間調整回路１５０の内部構
成の一例を示す説明図である。ブランキング期間調整回
路１５０は、ＦＩＦＯメモリ１５２と、タイミング制御
部１５４と、クロック生成部１５６とを備えている。な
お、タイミング制御部１５４とクロック生成部１５６と
は、バス１００ａに接続されている。ビデオプロセッサ
１３０（図２）から出力されたデジタル画像信号ＤＶｂ
は、ＦＩＦＯメモリ１５２に入力される。また、同期信
号Ｖ／ＨＳＹＮＣｂは、タイミング制御部１５４および
クロック生成部１５６に入力され、ドットクロック信号
ＤＣＬＫｂは、タイミング制御部１５４に入力される。

【００４６】タイミング制御部１５４は、書込制御信号
ＣＴＲＷ２を生成し、生成した書込制御信号ＣＴＲＷ２
に基づいて、デジタル画像信号ＤＶｂの有効画素データ
をＦＩＦＯメモリ１５２に書き込む。また、タイミング
制御部１５４は、読出制御信号ＣＴＲＲ２を生成し、読
出制御信号ＣＴＲＲ２に基づいて、ＦＩＦＯメモリ１５
２からデジタル画像信号ＤＶｃの有効画素データを読み
出す。

【００４７】書込制御信号ＣＴＲＷ２は、タイミング制
御部１５４に入力されるドットクロック信号ＤＣＬＫｂ
および同期信号Ｖ／ＨＳＹＮＣｂに基づいて生成され
る。書込制御信号ＣＴＲＷ２は、ドットクロック信号Ｄ
ＣＬＫｂと、ＦＩＦＯメモリ１５２へのデジタル画像信
号ＤＶｂの書き込みを可能とする書込イネーブル信号Ｗ
ＥＮとを含んでいる。書込イネーブル信号ＷＥＮは、後
述するように、デジタル画像信号ＤＶｂの有効画素が存
在する期間についてのみ出力される。

【００４８】また、読出制御信号ＣＴＲＲ２は、クロッ
ク生成部１５６から供給されるドットクロック信号ＤＣ
ＬＫｃと、タイミング制御部１５４内で生成される同期
信号Ｖ／ＨＳＹＮＣｃとに基づいて生成される。同期信
号Ｖ／ＨＳＹＮＣｃは、タイミング制御部１５４に入力
される同期信号Ｖ／ＨＳＹＮＣｂをドットクロック信号
ＤＣＬＫｃを用いてサンプリングすることによって生成
される。読出制御信号ＣＴＲＲ２は、ドットクロック信
号ＤＣＬＫｃと、ＦＩＦＯメモリ１５２からのデジタル
画像信号の読み出しを可能とする読出イネーブル信号Ｒ
ＥＮとを含んでいる。読出イネーブル信号ＲＥＮは、後
述するように、デジタル画像信号ＤＶｃに有効画素が含
まれることとなる期間についてのみ出力される。

【００４９】クロック生成部１５６には、同期信号Ｖ／
ＨＳＹＮＣｂが入力されており、この同期信号に基づい
てドットクロック信号ＤＣＬＫｃを出力する。ドットク
ロック信号ＤＣＬＫｃは、クロック生成部１５６内部に
備えられた図示しないＰＬＬ回路において生成される。
なお、本実施例においては、ＰＬＬ回路の逓倍数は、前
述した式（１）で決定され、バス１００ａを介してＣＰ
Ｕ１００により予め設定されている。これにより、出力
されるドットクロック信号ＤＣＬＫｃの周波数は、図４
に示すように１２９．８ＭＨｚとなる。

【００５０】ＦＩＦＯメモリ１５２は、入力されたデジ
タル画像信号ＤＶｂの水平ブランキング期間を調整する
ために用いられるメモリである。ＦＩＦＯメモリ１５２
に書き込まれたデジタル画像信号ＤＶｂは、タイミング
制御部１５４から出力されたドットクロック信号ＤＣＬ
Ｋｃに従って読み出され、デジタル画像信号ＤＶｃとし
て出力される。このとき、図３（Ｂ−２），（Ｃ−
２），図４において説明したように、２つのデジタル画
像信号ＤＶｂ，ＤＶｃの間の有効画素数および同期期間
は維持され、水平ブランキング期間ＢＰｃが液晶パネル
２１０に適するように調整される。なお、本実施例のＦ
ＩＦＯメモリ１５２の動作は、図６に示すように、ドッ
トクロック信号ＤＣＬＫｂと書込イネーブル信号ＷＥＮ
とを含む書込制御信号ＣＴＲＷ２、および、ドットクロ
ック信号ＤＣＬＫｃと読出イネーブル信号ＲＥＮとを含
む読出制御信号ＣＴＲＲ２によって制御されているが、
これに代えてアドレスを指定することによって制御され
るようにしてもよい。

【００５１】図７は、ＦＩＦＯメモリ１５２へのデジタ
ル画像信号ＤＶｂの書き込み動作、および、ＦＩＦＯメ
モリ１５２からのデジタル画像信号ＤＶｃの読み出し動
作を示す説明図である。図７（Ａ）は、図６のタイミン
グ制御部１５４から出力される水平同期信号ＨＳＹＮＣ
ｃを示しており、図３（Ｃ−１）と同じである。図７
（Ｂ）は、ＦＩＦＯメモリ１５２に入力されるデジタル
画像信号ＤＶｂを示しており、図３（Ｂ−２）と同じで
ある。図７（Ｃ）は、ＦＩＦＯメモリ１５２から出力さ
れるデジタル画像信号ＤＶｃを示しており、図３（Ｃ−
２）と同じである。また、図７（Ｄ）は、ＦＩＦＯメモ
リ１５２に書き込まれるデジタル画像信号ＤＶｂの有効
画素と、ＦＩＦＯメモリ１５２から読み出されるデジタ
ル画像信号ＤＶｃの有効画素との関係を示している。図
７（Ｄ）において、縦軸は、ＦＩＦＯメモリ１５２に書
き込まれる画素数、あるいは、ＦＩＦＯメモリ１５２か
ら読み出される画素数を示している。横軸は、時間ｔを
示している。直線Ｌｂは、ＦＩＦＯメモリ１５２に書き
込まれるデジタル画像信号ＤＶｂの有効画素の累積数を
示しており、直線Ｌｃは、ＦＩＦＯメモリ１５２から読
み出されるデジタル画像信号ＤＶｃの有効画素の累積数
を示している。

【００５２】図７（Ｂ），（Ｄ）から分かるように、デ
ジタル画像信号ＤＶｂの有効画素は、時刻ｔ１において
ＦＩＦＯメモリ１５２への書き込みが開始され、時刻ｔ
３において１３６６ドットのすべての有効画素の書き込
みが終了する。また、図７（Ｃ），（Ｄ）から分かるよ
うに、ＦＩＦＯメモリ１５２に書き込まれた有効画素
は、時刻ｔ２において読み出しが開始され、時刻ｔ３に
おいて１３６６ドットのすべての有効画素の読み出しが
終了する。なお、時刻ｔ１と時刻ｔ２の間には、約１．
５１μｓ（＝５．１０−３．５９）の時間があるため、
この期間に約１７２ドット（＝１．５１（μｓ）×１１
３．５（ＭＨｚ））の有効画素データがＦＩＦＯメモリ
１５２に書き込まれる。このように、複数の有効画素デ
ータを予めＦＩＦＯメモリ１５２に記憶し、より大きな
周波数を有するドットクロック信号ＤＣＬＫｃを用いて
読み出すことにより、デジタル画像信号ＤＶｂに含まれ
る有効画素数を維持したまま、ブランキング期間を大き
くすることが可能となる（図７（Ｂ），（Ｃ））。ま
た、デジタル画像信号ＤＶｂの複数の有効画素データを
予めＦＩＦＯメモリ１５２に記憶しておくことにより、
図７（Ｄ）に示すような２つの直線Ｌｂ，Ｌｃの関係を
実現することができる。すなわち、ＦＩＦＯメモリ１５
２から出力される有効画素の累積数（直線Ｌｃ）が、Ｆ
ＩＦＯメモリ１５２に書き込まれる有効画素の累積数
（直線Ｌｂ）を超えない関係を実現することができる。

【００５３】なお、図７（Ｄ）においては、図示の便宜
上、デジタル画像信号ＤＶｂの有効画素の書込終了時刻
ｔ３と、デジタル画像信号ＤＶｃの有効画素の読出終了
時刻ｔ３’とが、ほぼ同じとなっている。しかし、実際
には、ＦＩＦＯメモリ１５２に画素データを一旦書き込
んでから読み出すため、少なくともこの時間分だけ、デ
ジタル画像信号ＤＶｂの有効画素の書込終了時刻ｔ３が
デジタル画像信号ＤＶｃの有効画素の読出終了時刻ｔ
３’より早い。

【００５４】ところで、デジタル画像信号ＤＶｂの有効
画素のＦＩＦＯメモリ１５２への書込開始時刻ｔ１およ
び書込終了時刻ｔ３は、図６のタイミング制御部１５４
において決定される。タイミング制御部１５４は、書込
開始時刻ｔ１から書込終了時刻ｔ３までの間に、前述の
書込イネーブル信号ＷＥＮを出力する。書込開始時刻ｔ
１は、例えば、図７（Ａ）に示す水平同期信号ＨＳＹＮ
Ｃｃとほぼ同じ水平同期信号ＨＳＹＮＣｂ（図３（Ｂ−
１））の立ち上がりエッジが発生する時刻ｔ０から最初
の有効画素データが存在するまでの所定の期間（ｔ１−
ｔ０）を、ドットクロック信号ＤＣＬＫｂのパルス数を
用いてカウントすることにより決定すればよい。なお、
この期間（ｔ１−ｔ０）は、バス１００ａを介してタイ
ミング制御部１５４に入力されている。また、書込終了
時刻ｔ３は、書込開始時刻ｔ１からドットクロック信号
ＤＣＬＫｂのパルス数をカウントし、カウント数が「１
３６６」に達した時刻とすればよい。

【００５５】一方、デジタル画像信号ＤＶｃを構成する
有効画素のＦＩＦＯメモリ１５２からの読出開始時刻ｔ
２および読出終了時刻ｔ３’も、図６のタイミング制御
部１５４において決定される。タイミング制御部１５４
は、読出開始時刻ｔ２から読出終了時刻ｔ３’までの間
に、前述の読出イネーブル信号ＲＥＮを出力する。読出
開始時刻ｔ２は、例えば、図７（Ａ）の水平同期信号Ｈ
ＳＹＮＣｃの立ち上がりエッジが発生する時刻ｔ０から
有効画素データが存在するまでの所定の期間（ｔ２−ｔ
０）を、クロック生成部１５６から出力されるドットク
ロック信号ＤＣＬＫｃのパルス数を用いてカウントする
ことにより決定すればよい。なお、この期間（ｔ２−ｔ
０）は、バス１００ａを介してタイミング制御部１５４
に入力されている。また、読出終了時刻ｔ３は、読出開
始時刻ｔ２からドットクロック信号ＤＣＬＫｃのパルス
数をカウントし、カウント数が「１３６６」に達した時
刻とすればよい。

【００５６】図７（Ｄ）に示すような関係で、ＦＩＦＯ
メモリ１５２にデジタル画像信号ＤＶｂの有効画素を書
き込み、ＦＩＦＯメモリ１５２からデジタル画像信号Ｄ
Ｖｃを構成する有効画素を読み出す場合には、図７
（Ｂ）に示すように、ＦＩＦＯメモリ１５２として約１
７２ドット分のメモリ容量が必要である。なお、このメ
モリ容量は、図７（Ｄ）の関係からも分かるように、必
要最小限のメモリ容量である。すなわち、図７（Ｄ）に
おいては、書込終了時刻ｔ３と読出終了時刻ｔ３’とが
ほぼ同時刻となるようにしているが、読出終了時刻ｔ
３’が書込終了時刻ｔ３よりも比較的後になる場合に
は、ＦＩＦＯメモリ１５２として必要となるメモリ容量
は大きくなる。一般に、ＦＩＦＯメモリ１５２のメモリ
容量は、２つのデジタル画像信号ＤＶｂ，ＤＶｃの関係
に基づいて決定すればよい。

【００５７】以上、説明したように、ブランキング期間
調整回路１５０は、ビデオプロセッサ１３０から出力さ
れたデジタル画像信号ＤＶｂが液晶パネル２１０に適し
た水平ブランキング期間を有していない場合に、ドット
クロック信号の周波数を変更することにより、水平ブラ
ンキング期間を調整する。したがって、このようなブラ
ンキング期間調整回路１５０を備えた画像表示装置にお
いては、画像表示部に適した所定の水平ブランキング期
間を確保し、水平ブランキング期間に必要な処理をうま
く実行することが可能となる。

【００５８】Ｅ．ブランキング期間調整回路の変形例：
図８は、ブランキング期間調整回路の変形例を示す説明
図である。図８のブランキング期間調整回路１５０ａ
は、図６に示したブランキング期間調整回路１５０に、
セレクタ３５１と、ブランキング期間判定部３５３とを
追加した構成を有している。なお、ブランキング期間判
定部３５３とタイミング制御部１５４とクロック生成部
１５６とは、バス１００ａに接続されている。

【００５９】図８においては、ブランキング期間調整回
路１５０ａに入力されたデジタル画像信号ＤＶｂは、セ
レクタ３５１とＦＩＦＯメモリ１５２とに入力される。
ＦＩＦＯメモリ１５２に入力されたデジタル画像信号Ｄ
Ｖｂは、ＦＩＦＯメモリ１５２を介してデジタル画像信
号ＤＶｃ’としてセレクタ３５１に入力される。セレク
タ３５１は、入力された２つのデジタル画像信号ＤＶ
ｂ，ＤＶｃ’のうち、いずれか一方を選択し、デジタル
画像信号ＤＶｃとして出力する。なお、セレクタ３５１
の選択動作は、ブランキング期間判定部３５３から出力
される選択信号ＳＥＬ２によって制御される。

【００６０】ブランキング期間判定部３５３は、ブラン
キング期間調整回路１５０ａに入力されたデジタル画像
信号ＤＶｂが液晶パネル２１０（図２）に適した水平ブ
ランキング期間ＢＰｂを有するか否かを判断する。具体
的には、ブランキング期間判定部３５３に入力される水
平同期信号ＨＳＹＮＣｂと、ドットクロック信号ＤＣＬ
Ｋｂと、バス１００ａを介して入力されるデジタル画像
信号ＤＶｂに含まれる有効画素数とに基づいて、水平ブ
ランキング期間ＢＰｂを判断する。すなわち、水平同期
信号ＨＳＹＮＣｂの１周期内に発生するドットクロック
信号ＤＣＬＫｂのパルス数をカウントすることによっ
て、１水平同期期間に含まれる水平ドット数を得ること
ができる。また、水平ドット数と有効画素数とから、ブ
ランクドット数を得ることができる。このブランクドッ
ト数とドットクロック信号ＤＣＬＫｂとから、水平ブラ
ンキング期間ＢＰｂを得る。このように得られた水平ブ
ランキング期間ＢＰｂと、液晶パネル２１０（図２）が
要求する水平ブランキング期間とを比較することによ
り、デジタル画像信号ＤＶｂが液晶パネル２１０に適し
た水平ブランキング期間ＢＰｂを有するか否かを判断す
ることができる。なお、液晶パネル２１０が要求する水
平ブランキング期間は、バス１００ａを介してＣＰＵ１
００により予め設定されている。

【００６１】ブランキング期間判定部３５３において、
デジタル画像信号ＤＶｂが液晶パネル２１０に適した水
平ブランキング期間ＢＰｂを有していると判断される場
合には、デジタル画像信号ＤＶｂの調整を行う必要がな
い。したがって、この場合には、ブランキング期間判定
部３５３は、セレクタ３５１においてデジタル画像信号
ＤＶｂを選択するための選択信号ＳＥＬ２を出力する。
セレクタ３５１は、この選択信号ＳＥＬ２に従って、デ
ジタル画像信号ＤＶｂを選択し、デジタル画像信号ＤＶ
ｃとして出力する。このとき、タイミング制御部１５４
は、入力された同期信号Ｖ／ＨＳＹＮＣｂを同期信号Ｖ
／ＨＳＹＮＣｃとしてそのまま出力し、入力されたドッ
トクロック信号ＤＣＬＫｂをドットクロック信号ＤＣＬ
Ｋｃとしてそのまま出力する。

【００６２】一方、ブランキング期間判定部３５３にお
いて、デジタル画像信号ＤＶｂが液晶パネル２１０に適
した水平ブランキング期間ＢＰｂを有していないと判断
される場合には、デジタル画像信号ＤＶｂの調整を行う
必要がある。この場合には、ブランキング期間判定部３
５３は、セレクタ３５１においてＦＩＦＯメモリ１５２
を介したデジタル画像信号ＤＶｃ’を選択するための選
択信号ＳＥＬ２を出力する。セレクタ３５１は、この選
択信号ＳＥＬ２に従って、デジタル画像信号ＤＶｃ’を
選択し、デジタル画像信号ＤＶｃとして出力する。

【００６３】また、デジタル画像信号ＤＶｂが液晶パネ
ル２１０に適した水平ブランキング期間ＢＰｂを有して
いないと判断される場合には、ブランキング期間判定部
３５３は、クロック周波数制御信号ＣＴＲＦを出力す
る。クロック周波数制御信号ＣＴＲＦは、クロック生成
部１５６から出力されるドットクロック信号ＤＣＬＫ
ｃ’の周波数を制御するための信号である。クロック生
成部１５６は、クロック周波数制御信号ＣＴＲＦに従っ
て、デジタル画像信号ＤＶｃの水平ブランキング期間Ｂ
Ｐｃが液晶パネル２１０に適した期間となるような周波
数を有するドットクロック信号ＤＣＬＫｃ’を出力す
る。具体的には、クロック生成部１５６内の図示しない
ＰＬＬ回路に入力される水平同期信号ＨＳＹＮＣｂの逓
倍数の設定を変更することによってドットクロック信号
ＤＣＬＫｃの周波数が決定される。すなわち、上記のク
ロック周波数制御信号ＣＴＲＦは、デジタル画像信号Ｄ
Ｖｂに含まれる有効画素数を維持したまま、所望の水平
ブランキング期間を確保することができるような周波数
を決定するための逓倍数を与える信号である。この逓倍
数（ドットクロック信号ＤＣＬＫｃの周波数）は、前述
した式（１）に従って決定される。このようにして生成
されたドットクロック信号ＤＣＬＫｃ’を用いれば、Ｆ
ＩＦＯメモリ１５２から適切な水平ブランキング期間Ｂ
Ｐｃを有するデジタル画像信号ＤＶｃを出力することが
可能となる。なお、このとき、タイミング制御部１５４
は、クロック生成部１５６から入力されたドットクロッ
ク信号ＤＣＬＫｃ’をドットクロック信号ＤＣＬＫｃと
して出力し、入力された同期信号Ｖ／ＨＳＹＮＣｂをド
ットクロック信号ＤＣＬＫｃ’でサンプリングすること
により得られる信号を同期信号Ｖ／ＨＳＹＮＣｃとして
出力する。

【００６４】以上、説明したように、本実施例のブラン
キング期間調整回路１５０ａは、ブランキング期間判定
部３５３を備えている。したがって、ブランキング期間
調整回路１５０ａに入力されたデジタル画像信号ＤＶｂ
が液晶パネル２１０に適したブランキング期間を有して
いるか否かを判断することができる。これにより、デジ
タル画像信号ＤＶｂのブランキング期間が液晶パネル２
１０に適していない場合にのみブランキング期間の調整
を行い、適している場合にはブランキング期間の調整を
省略することが可能となる。また、液晶パネルによって
は、ブランキング期間が不要なものもある。この場合に
は、ブランキング期間調整回路１５０ａは、１水平同期
期間を維持したままで、水平同期信号ＨＳＹＮＣｂとデ
ジタル画像信号ＤＶｂとの関係を調整し、ブランキング
期間ＢＰｃを小さくするようにしてもよい。このとき、
ドットクロック信号ＤＣＬＫｃ’は、ほぼ１水平同期期
間ですべての有効画素データをサンプリングするような
周波数の小さなクロック信号とすればよい。

【００６５】なお、この発明は上記の実施例や実施形態
に限られるものではなく、その要旨を逸脱しない範囲に
おいて種々の態様において実施することが可能であり、
例えば以下のような変形も可能である。

【００６６】（１）上記実施例では、第２の画像信号調
整部であるビデオプロセッサ１３０およびフレームメモ
リ１４０が、第１の画像信号調整部であるブランキング
期間調整回路１５０，１５０ａと、別個にパッケージさ
れている場合、例えば、第２の画像信号調整部として既
存の回路を利用した場合について説明した。しかし、本
発明は、第１と第２の画像信号調整部が一緒にパッケー
ジされるような場合にも適用できる。すなわち、第１の
画像信号調整部として、ＰＬＤ（プログラマブル・ロジ
ック・デバイス）が用いられている場合には、第２の画
像信号調整部の構成を既存の構成に追加するという比較
的容易な設計変更で、１パッケージ化された第１と第２
の画像信号調整部を備えたＰＬＤを得ることができる。

【００６７】（２）上記実施例では、液晶パネル２１０
を備えた画像表示装置について説明したが、本発明は、
画像信号の水平ブランキング期間が画像表示部に適して
いない種々の画像表示装置に適用することができる。す
なわち、画像表示部としては、液晶パネルに限られず、
ＣＲＴやＰＤＰ（プラズマディスプレイパネル）なども
適用可能である。また、画像表示装置の一態様である投
写型表示装置にも適用可能である。この場合には、画像
表示部として、液晶パネル、マイクロミラー型光変調装
置などを利用することができる。なお、マイクロミラー
型光変調装置としては、例えば、ＤＭＤ（デジタルマイ
クロミラーデバイス）（ＴＩ社の商標）を用いることが
できる。

【００６８】（３）上記実施例において、ハードウェア
によって実現されていた構成の一部をソフトウェアに置
き換えるようにしてもよい。

【図面の簡単な説明】

【図１】画像表示部に入力される画像信号と、その画像
信号に同期する水平同期信号を示す説明図である。

【図２】本発明の実施例としての画像表示装置の電気的
構成を示す説明図である。

【図３】３種類のデジタル画像信号ＤＶａ，ＤＶｂ，Ｄ
Ｖｃとその水平同期信号ＨＳＹＮＣａ，ＨＳＹＮＣｂ，
ＨＳＹＮＣｃとの関係を示す説明図である。

【図４】図３に示す３種類のデジタル画像信号ＤＶａ，
ＤＶｂ，ＤＶｃの水平同期期間やブランキング期間など
の値を示す説明図である。

【図５】ビデオプロセッサ１３０の内部構成を示す説明
図である。

【図６】ブランキング期間調整回路１５０の内部構成の
一例を示す説明図である。

【図７】ＦＩＦＯメモリ１５２へのデジタル画像信号Ｄ
Ｖｂの書き込み動作、および、ＦＩＦＯメモリ１５２か
らのデジタル画像信号ＤＶｃの読み出し動作を示す説明
図である。

【図８】ブランキング期間調整回路の変形例を示す説明
図である。

【符号の説明】

１００…ＣＰＵ１００ａ…バス１１０…ビデオデコーダ１２０…同期分離回路１２２…ＡＤ変換部１３０…ビデオプロセッサ１３１…サンプリングクロック生成部１３２…データセレクタ１３４…制御部１３６…書込・読出制御部１４０…フレームメモリ１５０，１５０ａ…ブランキング期間調整回路１５２…ＦＩＦＯメモリ１５４…タイミング制御部１５６…クロック生成部２００…液晶パネル駆動回路２１０…液晶パネル３５１…セレクタ３５３…ブランキング期間判定部ＢＰ，ＢＰａ，ＢＰｂ，ＢＰｃ…水平ブランキング期間ＤＰ…表示期間

Claims

【特許請求の範囲】

【請求項１】画像表示装置であって、入力される調整前画像信号を調整して、調整済み画像信
号を出力するための第１の画像信号調整部と、前記調整済み画像信号に基づいて画像を表示するための
画像表示部と、を備え、前記第１の画像信号調整部は、前記調整前画像信号の水平ブランキング期間が、所定の
期間より小さい場合に、前記調整前画像信号をサンプリ
ングするドットクロック信号の周波数を大きくすること
により、前記調整前画像信号の水平同期期間と水平有効
画素数とを維持したまま、前記調整前画像信号の前記水
平ブランキング期間を前記所定の期間以上となるように
調整することを特徴とする画像表示装置。
【請求項２】請求項１記載の画像表示装置であって、前記第１の画像信号調整部は、前記調整前画像信号の前記水平ブランキング期間が、前
記所定の期間以上である場合には、前記水平ブランキン
グ期間の調整を行わなずに、前記調整前画像信号を前記
調整済み画像信号として出力する、画像表示装置。
【請求項３】請求項１または２記載の画像表示装置で
あって、さらに、入力される原画像信号を調整して、前記第１の画像信号
調整部に入力するための前記調整前画像信号を出力する
第２の画像信号調整部を備え、前記第２の画像信号調整部は、前記原画像信号の水平同期期間と水平有効画素数とを調
整して前記調整前画像信号を出力する、画像表示装置。