JPH0934400A - 画像表示装置 - Google Patents
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- JPH0934400A JPH0934400A JP7184407A JP18440795A JPH0934400A JP H0934400 A JPH0934400 A JP H0934400A JP 7184407 A JP7184407 A JP 7184407A JP 18440795 A JP18440795 A JP 18440795A JP H0934400 A JPH0934400 A JP H0934400A
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- signal
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Abstract
(57)【要約】
【課題】 表示器（ＰＤＰパネル）に表示不可能なフレ
ーム周期の信号のフレーム周期を変換し、ＰＤＰパネル
に正常な階調の画像を表示する。 【解決手段】 映像信号１をＡ／Ｄ変換部４でディジタ
ル信号に変換し、フレームメモリ５に入力し、書込制御
部７よりの書込制御信号ｇにより書込む。書込制御部
は、クロック・水平ＰＬＬ回路６で生成されるH-sync２
に同期したクロックａとH-syncｂとV-sync３とにより書
込制御を行う。入力信号のフレーム周期がＰＤＰパネル
10で表示可能なフレーム周期より短い場合、スイッチ11
をオフし、クロック・水平ＰＬＬ・垂直ＰＬＬ回路８で
自走によりクロックｃを生成し、H-syncｄ、V-syncｅを
生成し、これらにより読出制御部９を介してフレームメ
モリの画像データを読出すと共にＰＤＰパネルを駆動し
表示する。
ーム周期の信号のフレーム周期を変換し、ＰＤＰパネル
に正常な階調の画像を表示する。 【解決手段】 映像信号１をＡ／Ｄ変換部４でディジタ
ル信号に変換し、フレームメモリ５に入力し、書込制御
部７よりの書込制御信号ｇにより書込む。書込制御部
は、クロック・水平ＰＬＬ回路６で生成されるH-sync２
に同期したクロックａとH-syncｂとV-sync３とにより書
込制御を行う。入力信号のフレーム周期がＰＤＰパネル
10で表示可能なフレーム周期より短い場合、スイッチ11
をオフし、クロック・水平ＰＬＬ・垂直ＰＬＬ回路８で
自走によりクロックｃを生成し、H-syncｄ、V-syncｅを
生成し、これらにより読出制御部９を介してフレームメ
モリの画像データを読出すと共にＰＤＰパネルを駆動し
表示する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は画像表示装置に係り、表
示器（プラズマディスプレイパネル等）で表示可能なフ
レーム周期より短いフレーム周期のコンピュータ画像等
を正しい階調で表示するものに関する。
示器（プラズマディスプレイパネル等）で表示可能なフ
レーム周期より短いフレーム周期のコンピュータ画像等
を正しい階調で表示するものに関する。
【０００２】
【従来の技術】プラズマディスプレイ（ＰＤＰ）パネル
あるいは強誘電性液晶素子等を用いた表示器は、駆動電
圧と表示出力とが非直線性を示すため、入力信号に対応
する輝度階調の画像を表示できない。このため、点灯期
間を細分化し、各点灯期間を点灯する若しくは点灯しな
い、すなわち、各セルの点灯回数の多いか少ないかで階
調を表示する。このため、例えば、アドレス・表示分離
型サブフィールド法により、各点灯期間の点灯回数を点
灯期間別に制御し所要の階調の画像を表示する。具体的
には、図４に示すように、１フィールドを点灯時間の相
対比の異なる複数のサブフィールド（ＳＦ）に分割し、
映像信号を１フィールドのサブフィールドの数に対応す
るビット数のディジタル信号に変換し、このビットデー
タに基づいて対応するセルを所要のサブフィールド（１
サブフィールド若しくは複数のサブフィールド）で点灯
する、という方法を用いる。そして、各サブフィールド
でアドレス期間に全セルに１画面分のデータを書込み、
点灯すべきセルに壁電荷を形成し、続くサステインに全
画面にサステインパルスを印加し、壁電荷の形成されて
いるセルで放電させて点灯する、という動作を各サブフ
ィールドで行う。
あるいは強誘電性液晶素子等を用いた表示器は、駆動電
圧と表示出力とが非直線性を示すため、入力信号に対応
する輝度階調の画像を表示できない。このため、点灯期
間を細分化し、各点灯期間を点灯する若しくは点灯しな
い、すなわち、各セルの点灯回数の多いか少ないかで階
調を表示する。このため、例えば、アドレス・表示分離
型サブフィールド法により、各点灯期間の点灯回数を点
灯期間別に制御し所要の階調の画像を表示する。具体的
には、図４に示すように、１フィールドを点灯時間の相
対比の異なる複数のサブフィールド（ＳＦ）に分割し、
映像信号を１フィールドのサブフィールドの数に対応す
るビット数のディジタル信号に変換し、このビットデー
タに基づいて対応するセルを所要のサブフィールド（１
サブフィールド若しくは複数のサブフィールド）で点灯
する、という方法を用いる。そして、各サブフィールド
でアドレス期間に全セルに１画面分のデータを書込み、
点灯すべきセルに壁電荷を形成し、続くサステインに全
画面にサステインパルスを印加し、壁電荷の形成されて
いるセルで放電させて点灯する、という動作を各サブフ
ィールドで行う。
【０００３】ＰＤＰパネルの駆動回路は、例えば、図５
に示す一例のように、映像信号１をＡ／Ｄ変換部４に印
加し、映像信号１と同時に入力される水平同期信号（H-
sync）２に同期させてクロック・水平ＰＬＬ回路６で生
成されるクロックａを用いてサンプリングし、ディジタ
ルの映像データｄに変換し、制御部41により、前記クロ
ックａ、クロック・水平ＰＬＬ回路６で生成される水平
同期信号ｂおよび映像信号１と共に入力される垂直同期
信号（V-sync）３によりＰＤＰパネル10の駆動に必要な
制御信号ｃを生成し、映像データｄと共にＰＤＰパネル
10に印加し、画像を表示するようにしているが、例え
ば、ＮＴＳＣ信号を64階調で表示するように設定された
ＰＤＰパネルは、１フィールドの期間に６個のサブフィ
ールドがあり、60分の１秒の間にこれら６個のサブフィ
ールドを駆動するための信号処理を行うように構成され
ているため、これより短いフレーム周期の信号、例え
ば、フレーム周期が70Hzの映像信号を入力した場合は駆
動されない（点灯しない）サブフィールドが生じ、正し
い階調の画像を表示できないという問題がある。
に示す一例のように、映像信号１をＡ／Ｄ変換部４に印
加し、映像信号１と同時に入力される水平同期信号（H-
sync）２に同期させてクロック・水平ＰＬＬ回路６で生
成されるクロックａを用いてサンプリングし、ディジタ
ルの映像データｄに変換し、制御部41により、前記クロ
ックａ、クロック・水平ＰＬＬ回路６で生成される水平
同期信号ｂおよび映像信号１と共に入力される垂直同期
信号（V-sync）３によりＰＤＰパネル10の駆動に必要な
制御信号ｃを生成し、映像データｄと共にＰＤＰパネル
10に印加し、画像を表示するようにしているが、例え
ば、ＮＴＳＣ信号を64階調で表示するように設定された
ＰＤＰパネルは、１フィールドの期間に６個のサブフィ
ールドがあり、60分の１秒の間にこれら６個のサブフィ
ールドを駆動するための信号処理を行うように構成され
ているため、これより短いフレーム周期の信号、例え
ば、フレーム周期が70Hzの映像信号を入力した場合は駆
動されない（点灯しない）サブフィールドが生じ、正し
い階調の画像を表示できないという問題がある。
【０００４】
【発明が解決しようとする課題】本発明はこのような点
に鑑み、ＰＤＰパネルで表示可能なフレーム周期より短
いフレーム周期の映像信号、例えば、フレーム周期70Hz
のコンピュータ信号を入力する場合、入力映像信号のフ
レーム周期をＰＤＰパネルに表示可能なフレーム周期に
変換することにより正しい階調の画像を表示できるよう
にすることにある。
に鑑み、ＰＤＰパネルで表示可能なフレーム周期より短
いフレーム周期の映像信号、例えば、フレーム周期70Hz
のコンピュータ信号を入力する場合、入力映像信号のフ
レーム周期をＰＤＰパネルに表示可能なフレーム周期に
変換することにより正しい階調の画像を表示できるよう
にすることにある。
【０００５】
【課題を解決するための手段】本発明は上述の課題を解
決するため、映像データの書込みおよび読出しを非同期
で同時に行えるメモリと、映像データと共に入力される
水平同期信号に同期した書込みクロックおよび内部水平
同期信号を生成するクロック・水平ＰＬＬ回路と、クロ
ック・水平ＰＬＬ回路よりの信号および前記映像データ
と共に入力される垂直同期信号により前記メモリの書込
みを制御する書込制御部と、外部よりの垂直同期信号の
入力にて外部垂直同期信号に同期した読出しクロック、
内部水平同期信号および内部垂直同期信号を生成し、外
部垂直同期信号の非入力にて自走により所要の読出クロ
ック、内部水平同期信号および内部垂直同期信号を生成
するクロック・水平ＰＬＬ・垂直ＰＬＬ回路と、クロッ
ク・水平ＰＬＬ・垂直ＰＬＬ回路よりの信号により前記
メモリの読出しを制御する読出制御部とからなり、前記
クロック・水平ＰＬＬ・垂直ＰＬＬ回路よりの信号に基
づいて表示器を制御し、前記メモリより読出された映像
データに基づいて表示するようにした画像表示装置を提
供するものである。
決するため、映像データの書込みおよび読出しを非同期
で同時に行えるメモリと、映像データと共に入力される
水平同期信号に同期した書込みクロックおよび内部水平
同期信号を生成するクロック・水平ＰＬＬ回路と、クロ
ック・水平ＰＬＬ回路よりの信号および前記映像データ
と共に入力される垂直同期信号により前記メモリの書込
みを制御する書込制御部と、外部よりの垂直同期信号の
入力にて外部垂直同期信号に同期した読出しクロック、
内部水平同期信号および内部垂直同期信号を生成し、外
部垂直同期信号の非入力にて自走により所要の読出クロ
ック、内部水平同期信号および内部垂直同期信号を生成
するクロック・水平ＰＬＬ・垂直ＰＬＬ回路と、クロッ
ク・水平ＰＬＬ・垂直ＰＬＬ回路よりの信号により前記
メモリの読出しを制御する読出制御部とからなり、前記
クロック・水平ＰＬＬ・垂直ＰＬＬ回路よりの信号に基
づいて表示器を制御し、前記メモリより読出された映像
データに基づいて表示するようにした画像表示装置を提
供するものである。
【０００６】
【作用】以上のように構成したので、本発明による画像
表示装置においては、ディジタル変換された画像データ
を書込みと読出しを非同期で行えるフレームメモリに書
込み、表示器（ＰＤＰパネル）で表示可能なフレーム周
期のクロックで読出すことによりフレーム周期の変換を
行い、ＰＤＰパネルに印加し、正しい輝度階調の画像を
表示する。
表示装置においては、ディジタル変換された画像データ
を書込みと読出しを非同期で行えるフレームメモリに書
込み、表示器（ＰＤＰパネル）で表示可能なフレーム周
期のクロックで読出すことによりフレーム周期の変換を
行い、ＰＤＰパネルに印加し、正しい輝度階調の画像を
表示する。
【０００７】
【実施例】以下、図面に基づいて本発明による画像表示
装置の実施例を詳細に説明する。図１は本発明による画
像表示装置の一実施例の要部ブロック図である。図にお
いて、１はコンピュータ装置等より入力されるアナログ
の映像信号、２および３は映像信号１と共に入力される
水平同期信号（H-sync）および垂直同期信号（V-sync）
である。４はＡ／Ｄ変換部で、映像信号１をディジタル
信号ｉに変換する。５は１フレーム分の画像データを記
録できる、例えば、フレームメモリで、デュアルポート
を持ち、画像データの書込みおよび読出しを非同期で同
時に行えるものである。６はクロック・水平ＰＬＬ回路
で、H-sync１に同期したクロックａを生成し、このクロ
ックａを基準とするH-syncｂを生成する。クロックａは
Ａ／Ｄ変換部４に供給され、映像信号１のサンプリング
に用いられる。７は書込（Write ）制御部で、クロック
・水平ＰＬＬ回路６よりのクロックａ、H-syncｂおよび
映像信号１と共に入力されるV-sync３に基づく書込制御
信号ｇにより、フレームメモリ５の画像データｉの書込
みを制御する。８はクロック・水平ＰＬＬ・垂直ＰＬＬ
回路で、スイッチ11のオンで垂直同期信号３が入力され
た場合、垂直同期信号３に同期した読出しクロックｃ、
内部水平同期信号ｄおよび内部垂直同期信号ｅを生成
し、スイッチ11のオフで垂直同期信号３が入力されない
場合は自走により所要の読出クロックｃ、内部水平同期
信号ｄおよび内部垂直同期信号ｅを生成する。９は読出
（Read）制御部で、クロック・水平ＰＬＬ・垂直ＰＬＬ
回路８よりの読出しクロックｃ、内部水平同期信号ｄお
よび内部垂直同期信号ｅに基づく読出制御信号ｈによ
り、フレームメモリ５の画像データｊの読出しを制御す
る。10はＰＤＰパネルで、クロック・水平ＰＬＬ・垂直
ＰＬＬ回路８よりの信号等で制御され、フレームメモリ
５より読出された画像データｊの画像を表示する。
装置の実施例を詳細に説明する。図１は本発明による画
像表示装置の一実施例の要部ブロック図である。図にお
いて、１はコンピュータ装置等より入力されるアナログ
の映像信号、２および３は映像信号１と共に入力される
水平同期信号（H-sync）および垂直同期信号（V-sync）
である。４はＡ／Ｄ変換部で、映像信号１をディジタル
信号ｉに変換する。５は１フレーム分の画像データを記
録できる、例えば、フレームメモリで、デュアルポート
を持ち、画像データの書込みおよび読出しを非同期で同
時に行えるものである。６はクロック・水平ＰＬＬ回路
で、H-sync１に同期したクロックａを生成し、このクロ
ックａを基準とするH-syncｂを生成する。クロックａは
Ａ／Ｄ変換部４に供給され、映像信号１のサンプリング
に用いられる。７は書込（Write ）制御部で、クロック
・水平ＰＬＬ回路６よりのクロックａ、H-syncｂおよび
映像信号１と共に入力されるV-sync３に基づく書込制御
信号ｇにより、フレームメモリ５の画像データｉの書込
みを制御する。８はクロック・水平ＰＬＬ・垂直ＰＬＬ
回路で、スイッチ11のオンで垂直同期信号３が入力され
た場合、垂直同期信号３に同期した読出しクロックｃ、
内部水平同期信号ｄおよび内部垂直同期信号ｅを生成
し、スイッチ11のオフで垂直同期信号３が入力されない
場合は自走により所要の読出クロックｃ、内部水平同期
信号ｄおよび内部垂直同期信号ｅを生成する。９は読出
（Read）制御部で、クロック・水平ＰＬＬ・垂直ＰＬＬ
回路８よりの読出しクロックｃ、内部水平同期信号ｄお
よび内部垂直同期信号ｅに基づく読出制御信号ｈによ
り、フレームメモリ５の画像データｊの読出しを制御す
る。10はＰＤＰパネルで、クロック・水平ＰＬＬ・垂直
ＰＬＬ回路８よりの信号等で制御され、フレームメモリ
５より読出された画像データｊの画像を表示する。
【０００８】次に、本発明による画像表示装置の動作を
説明する。クロック・水平ＰＬＬ回路６は、例えば、図
２に示すように構成され、ＶＣＯ23で発振したクロック
ａを分周器24でH-syncｂに分周し、この信号を位相比較
器21に帰還し、映像信号１と共に入力されるH-sync２と
で位相を比較し、位相差に応じて出力される電圧をＬＰ
Ｆ22に入力し、不要な周波数成分を除去してＶＣＯ23に
印加し、H-sync２と位相の一致したクロックａおよびH-
syncｂを出力する。映像信号１はＡ／Ｄ変換部４に入力
し、クロックａによりサンプリングし、ディジタル信号
に変換し、フレームメモリ５に入力する。そして、書込
制御部７により、クロック・水平ＰＬＬ回路６よりのク
ロックａ、H-syncｂ、および映像信号１と共に入力され
るV-sync３に基づく書込制御信号ｇによりフレームメモ
リ５を制御し、Ａ／Ｄ変換部４よりの画像データの書込
みを行う。
説明する。クロック・水平ＰＬＬ回路６は、例えば、図
２に示すように構成され、ＶＣＯ23で発振したクロック
ａを分周器24でH-syncｂに分周し、この信号を位相比較
器21に帰還し、映像信号１と共に入力されるH-sync２と
で位相を比較し、位相差に応じて出力される電圧をＬＰ
Ｆ22に入力し、不要な周波数成分を除去してＶＣＯ23に
印加し、H-sync２と位相の一致したクロックａおよびH-
syncｂを出力する。映像信号１はＡ／Ｄ変換部４に入力
し、クロックａによりサンプリングし、ディジタル信号
に変換し、フレームメモリ５に入力する。そして、書込
制御部７により、クロック・水平ＰＬＬ回路６よりのク
ロックａ、H-syncｂ、および映像信号１と共に入力され
るV-sync３に基づく書込制御信号ｇによりフレームメモ
リ５を制御し、Ａ／Ｄ変換部４よりの画像データの書込
みを行う。
【０００９】クロック・水平ＰＬＬ・垂直ＰＬＬ回路８
は、例えば、図３に示すように構成する。この回路は、
ＶＣＯ33で発振したクロックｃを分周器34でH-syncｄに
分周し、さらに分周器35でV-syncｅに分周し、この信号
を位相比較器31に帰還し、スイッチ11がオンされている
場合、映像信号１と共に入力されるV-sync３とで位相を
比較し、位相差に応じて出力される電圧をＬＰＦ32に入
力し、不要な周波数成分を除去してＶＣＯ33に印加し、
V-sync３と位相の一致したクロックｃ、H-syncｄおよび
V-syncｅを出力する。また、スイッチ11がオフされてい
る場合、位相比較器31にはV-sync３が入力されないので
分周器35で分周された信号との位相比較は行われない。
このため、例えば、ＶＣＯ33の発振素子に水晶発振子等
を使用し、自走発振にて周波数精度が高く安定度の高い
クロックｃを発振するようにし、分周器34で分周された
H-syncｄおよび分周器35で分周されたV-syncｅの周波数
精度が高く、安定度のよいものとなるようにする。
は、例えば、図３に示すように構成する。この回路は、
ＶＣＯ33で発振したクロックｃを分周器34でH-syncｄに
分周し、さらに分周器35でV-syncｅに分周し、この信号
を位相比較器31に帰還し、スイッチ11がオンされている
場合、映像信号１と共に入力されるV-sync３とで位相を
比較し、位相差に応じて出力される電圧をＬＰＦ32に入
力し、不要な周波数成分を除去してＶＣＯ33に印加し、
V-sync３と位相の一致したクロックｃ、H-syncｄおよび
V-syncｅを出力する。また、スイッチ11がオフされてい
る場合、位相比較器31にはV-sync３が入力されないので
分周器35で分周された信号との位相比較は行われない。
このため、例えば、ＶＣＯ33の発振素子に水晶発振子等
を使用し、自走発振にて周波数精度が高く安定度の高い
クロックｃを発振するようにし、分周器34で分周された
H-syncｄおよび分周器35で分周されたV-syncｅの周波数
精度が高く、安定度のよいものとなるようにする。
【００１０】そして、映像信号１のフレーム周期がＰＤ
Ｐパネル10で表示可能なフレーム周期（例えば、60Hz）
より短い場合（例えば、70Hzのコンピュータ信号の場
合）、スイッチ11をオフし、上記クロック・水平ＰＬＬ
・垂直ＰＬＬ回路８で自走によりＰＤＰパネル10で表示
可能なフレーム周期に相応するクロックｃ、H-syncｄお
よびV-syncｅを生成し、これらの信号により読出制御部
９を介して読出制御信号ｈによりフレームメモリ５に書
込まれた画像データの読出しを行い、読出されたデータ
ｊをＰＤＰパネル10に入力し、同時に、クロック・水平
ＰＬＬ・垂直ＰＬＬ回路８よりのクロックｃ、H-syncｄ
およびV-syncｅ等によりＰＤＰパネル10を制御し、画面
に表示する。
Ｐパネル10で表示可能なフレーム周期（例えば、60Hz）
より短い場合（例えば、70Hzのコンピュータ信号の場
合）、スイッチ11をオフし、上記クロック・水平ＰＬＬ
・垂直ＰＬＬ回路８で自走によりＰＤＰパネル10で表示
可能なフレーム周期に相応するクロックｃ、H-syncｄお
よびV-syncｅを生成し、これらの信号により読出制御部
９を介して読出制御信号ｈによりフレームメモリ５に書
込まれた画像データの読出しを行い、読出されたデータ
ｊをＰＤＰパネル10に入力し、同時に、クロック・水平
ＰＬＬ・垂直ＰＬＬ回路８よりのクロックｃ、H-syncｄ
およびV-syncｅ等によりＰＤＰパネル10を制御し、画面
に表示する。
【００１１】スイッチ11は、映像信号１のフレーム周期
がＰＤＰパネル10に表示可能なフレーム周期と同じ（共
に60Hz）場合はオンに切換え、映像信号１と共に入力さ
れるV-sync３と同期したクロックｃ、H-syncｄおよびV-
syncｅを生成し、読出制御部９を介してフレームメモリ
５の画像データを読出し、ＰＤＰパネル10を制御し、フ
レームメモリ５よりの画像データｊの画面表示を行う。
なお、フレーム周期判別部を設けて入力される映像信号
のフレーム周期を判別し、この判別によりスイッチ11を
オン／オフするようにしてもよい。
がＰＤＰパネル10に表示可能なフレーム周期と同じ（共
に60Hz）場合はオンに切換え、映像信号１と共に入力さ
れるV-sync３と同期したクロックｃ、H-syncｄおよびV-
syncｅを生成し、読出制御部９を介してフレームメモリ
５の画像データを読出し、ＰＤＰパネル10を制御し、フ
レームメモリ５よりの画像データｊの画面表示を行う。
なお、フレーム周期判別部を設けて入力される映像信号
のフレーム周期を判別し、この判別によりスイッチ11を
オン／オフするようにしてもよい。
【００１２】上述のように、入力される映像信号１のフ
レーム周期がＰＤＰパネル10で表示可能なフレーム周期
より短い場合はスイッチ11をオフし、クロック・水平Ｐ
ＬＬ・垂直ＰＬＬ回路８を自走させ、ＰＤＰパネル10を
駆動するのに必要なクロックｃおよび同期信号ｄ、ｅを
供給してＰＤＰパネル10を動作させ、クロックｃ、同期
信号ｄおよびｅに基づいてフレームメモリ５より読出し
た画像データｊを表示するので、ＰＤＰパネル10に表示
される画像のデータの一部が他のフレームの画像データ
に置き換わる場合が生じるが、コンピュータ画像は殆ど
が静止画像、あるいはこま落とし画像であるので実質的
に障害にならない。
レーム周期がＰＤＰパネル10で表示可能なフレーム周期
より短い場合はスイッチ11をオフし、クロック・水平Ｐ
ＬＬ・垂直ＰＬＬ回路８を自走させ、ＰＤＰパネル10を
駆動するのに必要なクロックｃおよび同期信号ｄ、ｅを
供給してＰＤＰパネル10を動作させ、クロックｃ、同期
信号ｄおよびｅに基づいてフレームメモリ５より読出し
た画像データｊを表示するので、ＰＤＰパネル10に表示
される画像のデータの一部が他のフレームの画像データ
に置き換わる場合が生じるが、コンピュータ画像は殆ど
が静止画像、あるいはこま落とし画像であるので実質的
に障害にならない。
【００１３】
【発明の効果】以上に説明したように、本発明による画
像表示装置によれば、画像データの書込みと読出しを非
同期で行えるフレームメモリ等を設け、このフレームメ
モリ等にコンピュータ装置よりのフレーム周期70Hz等の
データを書込み、この画像データをＰＤＰパネルで表示
可能なフレーム周期（60Hz）で読出し、この60Hzのフレ
ーム周期の信号で駆動されるＰＤＰパネルに印加するの
で、ＰＤＰパネルに正しい階調の画像を表示することが
できる。この場合、表示される画像の一部が他のフレー
ムの画像データに置き換えられる場合が生じるが、コン
ピュータ画像の多くは静止画像あるいはこま落とし画像
であるので事実的に支障を生じない。
像表示装置によれば、画像データの書込みと読出しを非
同期で行えるフレームメモリ等を設け、このフレームメ
モリ等にコンピュータ装置よりのフレーム周期70Hz等の
データを書込み、この画像データをＰＤＰパネルで表示
可能なフレーム周期（60Hz）で読出し、この60Hzのフレ
ーム周期の信号で駆動されるＰＤＰパネルに印加するの
で、ＰＤＰパネルに正しい階調の画像を表示することが
できる。この場合、表示される画像の一部が他のフレー
ムの画像データに置き換えられる場合が生じるが、コン
ピュータ画像の多くは静止画像あるいはこま落とし画像
であるので事実的に支障を生じない。
【図１】本発明による画像表示装置の一実施例の要部ブ
ロック図である。
ロック図である。
【図２】本発明による画像表示装置のクロック・水平Ｐ
ＬＬ回路の一例の要部ブロック図である。
ＬＬ回路の一例の要部ブロック図である。
【図３】本発明による画像表示装置のクロック・水平Ｐ
ＬＬ・垂直ＰＬＬ回路の一例の要部ブロック図である。
ＬＬ・垂直ＰＬＬ回路の一例の要部ブロック図である。
【図４】アドレス・表示分離型サブフィールド法による
ＰＤＰパネルの点灯制御を説明する図である。
ＰＤＰパネルの点灯制御を説明する図である。
【図５】従来の画像表示装置の一例の要部ブロック図で
ある。
ある。
４ Ａ／Ｄ変換部 ５ フレームメモリ ６ クロック・水平ＰＬＬ回路 ７ 書込制御部 ８ クロック・水平ＰＬＬ・垂直ＰＬＬ回路 ９ 読出制御部 10 ＰＤＰパネル 11 スイッチ 21、31 位相比較器 22、32 ＬＰＦ 23、33 ＶＣＯ 24、34、35 分周器
Claims (8)
- 【請求項１】 映像データの書込みおよび読出しを非同
期で行えるメモリと、映像データと共に入力される水平
同期信号に同期した書込みクロックおよび内部水平同期
信号を生成するクロック・水平ＰＬＬ回路と、クロック
・水平ＰＬＬ回路よりの信号および前記映像データと共
に入力される垂直同期信号により前記メモリの書込みを
制御する書込制御部と、読出しクロック、内部水平同期
信号および内部垂直同期信号を生成するクロック・水平
ＰＬＬ・垂直ＰＬＬ回路と、クロック・水平ＰＬＬ・垂
直ＰＬＬ回路よりの信号により前記メモリの読出しを制
御する読出制御部とからなり、前記クロック・水平ＰＬ
Ｌ・垂直ＰＬＬ回路よりの信号に基づいて表示器を制御
し、前記メモリより読出された映像データに基づいて表
示するようにした画像表示装置。 - 【請求項２】 前記クロック・水平ＰＬＬ・垂直ＰＬＬ
回路は、外部よりの垂直同期信号の入力にて外部垂直同
期信号に同期した読出しクロック、内部水平同期信号お
よび内部垂直同期信号を生成し、外部垂直同期信号の非
入力にて自走により所要の読出クロック、内部水平同期
信号および内部垂直同期信号を生成するものでなる請求
項１記載の画像表示装置。 - 【請求項３】 前記クロック・水平ＰＬＬ・垂直ＰＬＬ
回路の外部垂直同期信号入力端にスイッチを設け、入力
される映像信号のフレーム周期が所要のフレーム周期よ
り短い場合にオフするようにした請求項１または請求項
２記載の画像表示装置。 - 【請求項４】 フレーム周期を判別するフレーム周期判
別部を設け、入力される映像信号のフレーム周期が所要
のフレーム周期より短い場合に前記スイッチをオフする
ようにした請求項３記載の画像表示装置。 - 【請求項５】 入力される映像信号のフレーム周期が表
示器で表示可能なフレーム周期より短い場合に前記スイ
ッチをオフするものでなる請求項３または請求項４記載
の画像表示装置。 - 【請求項６】 Ａ／Ｄ変換部を設け、入力されるアナロ
グの映像信号を前記表示器の処理ビット数に相応するビ
ット数の映像データに変換し、前記メモリに入力するよ
うにした請求項１、請求項２、請求項３、請求項４また
は請求項５記載の画像表示装置。 - 【請求項７】 前記メモリは、少なくとも１フレーム分
の映像データを記録できるフレームメモリにより構成し
てなる請求項１、請求項２、請求項３、請求項４、請求
項５または請求項６記載の画像表示装置。 - 【請求項８】 前記Ａ／Ｄ変換部は、前記クロック・Ｐ
ＬＬ回路で生成されるクロックにより映像信号をサンプ
リングし、ディジタル信号に変換するものでなる請求項
１、請求項２、請求項３、請求項４、請求項５、請求項
６または請求項７記載の画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7184407A JPH0934400A (ja) | 1995-07-20 | 1995-07-20 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7184407A JPH0934400A (ja) | 1995-07-20 | 1995-07-20 | 画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0934400A true JPH0934400A (ja) | 1997-02-07 |
Family
ID=16152635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7184407A Pending JPH0934400A (ja) | 1995-07-20 | 1995-07-20 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0934400A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100416849B1 (ko) * | 1997-06-20 | 2004-06-04 | 주식회사 대우일렉트로닉스 | Pdp-tv의구동장치및방법 |
| KR100427019B1 (ko) * | 1998-06-30 | 2004-07-30 | 주식회사 대우일렉트로닉스 | 플라즈마디스플레이패널텔레비전의타이밍제어회로 |
| KR100427744B1 (ko) * | 1997-04-30 | 2004-09-16 | 주식회사 대우일렉트로닉스 | 피디피의데이터인터페이스장치및방법 |
| KR100583445B1 (ko) * | 1997-04-15 | 2006-11-30 | 제너시스 마이크로칩 인코포레이티드 | 포맷변환을위한멀티스캔비디오타이밍발생기 |
| US7365729B2 (en) | 2000-11-23 | 2008-04-29 | Lg.Philips Lcd Co., Ltd. | Field sequential LCD device and color image display method thereof |
-
1995
- 1995-07-20 JP JP7184407A patent/JPH0934400A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100583445B1 (ko) * | 1997-04-15 | 2006-11-30 | 제너시스 마이크로칩 인코포레이티드 | 포맷변환을위한멀티스캔비디오타이밍발생기 |
| KR100427744B1 (ko) * | 1997-04-30 | 2004-09-16 | 주식회사 대우일렉트로닉스 | 피디피의데이터인터페이스장치및방법 |
| KR100416849B1 (ko) * | 1997-06-20 | 2004-06-04 | 주식회사 대우일렉트로닉스 | Pdp-tv의구동장치및방법 |
| KR100427019B1 (ko) * | 1998-06-30 | 2004-07-30 | 주식회사 대우일렉트로닉스 | 플라즈마디스플레이패널텔레비전의타이밍제어회로 |
| US7365729B2 (en) | 2000-11-23 | 2008-04-29 | Lg.Philips Lcd Co., Ltd. | Field sequential LCD device and color image display method thereof |
| US7391486B2 (en) | 2000-11-23 | 2008-06-24 | Lg Display Co., Ltd. | Field sequential LCD device and color image display method thereof |
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