JPH1023359A

JPH1023359A - 表示装置

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Publication number: JPH1023359A
Application number: JP17670896A
Authority: JP
Inventors: Yuichi Matsumoto; 雄一松本
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1996-07-05
Filing date: 1996-07-05
Publication date: 1998-01-23

Abstract

(57)【要約】【課題】アナログビデオ信号をＡ／Ｄ変換して液晶デ
ィスプレイで表示する場合に、上記アナログビデオ信号
に同期してＡ／Ｄ変換器のタイミング信号を発生するＰ
ＬＬ回路の分周器の分周値等のパラメータを自動的に設
定する。【解決手段】ホストコンピュータ部１はリセット後、
まず上記分周値に応じて黒レベルと白レベルとをフレー
ム単位に配列したアナログビデオ信号を表示部１０に送
り、これをデジタイザ３がＰＬＬ回路５からのタイミン
グ信号によりディジタルＲＧＢ信号に変換し、そのＧ信
号からＣＰＵ９は分周値を解読して、ＰＬＬ回路５内の
分周器６に設定する。その後、表示用のアナログビデオ
信号２が送られ、ディジタル化されて液晶ディスプレイ
部１２で表示される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンピュータ等から
のアナログビデオ信号（映像信号、同期信号）による映
像を表示する液晶ディジタルディスプレイ表示装置等に
用いて好適な表示装置に関するものである。

【０００２】

【従来の技術】従来より、ＣＲＴ等に利用されているア
ナログビデオ信号をコンピュータから入力し、このアナ
ログビデオ信号をＡ／Ｄ変換してディジタルビデオ信号
を発生し、これをドットマトリクス方式のフラットパネ
ルディスプレイ等の表示装置で画像表示するようにして
いる。このような表示装置において、入力アナログビデ
オ信号に付随する同期信号を基準信号とする位相同期ル
ープ（Phase Locked Loop ：ＰＬＬ）回路により、Ａ／
Ｄ変換のタイミング信号を生成する技術が知られてい
る。例えば、アナログビデオ信号のドットクロックが１
００ＭＨｚ、水平同期信号が１００ＫＨｚであれば、水
平同期信号をＰＬＬの基準信号となるように構成し、Ｐ
ＬＬ回路内の分周器の分周値を１０００（＝１００ＭＨ
ｚ／１００ＫＨｚ）に設定することにより、所望のＡ／
Ｄ変換用のタイミング信号を得るようにしていた。さら
に、表示画素数、フロントポーチ、バックポーチ等のパ
ラメータをも設定し、アナログビデオ信号のブランク期
間の省略／調整等を行い、表示を行っていた。

【０００３】また、コンピュータにおいては、ドットク
ロック周波数や同期信号周波数等のタイミング仕様の異
る種々のグラフイックスカードあるいはグラフイックス
ボードと呼ばれる基板を差し換えて使用するようにして
おり、そのため表示装置側ではコンピュータが現在使用
しているグラフイックスカードのタイミング仕様に合わ
せてＰＬＬ回路内の分周値を変更する必要があった。

【０００４】

【発明が解決しようとする課題】しかしながら上記従来
例のように、タイミング仕様の異なるグラフイックスカ
ードごとに、ＰＬＬ設定値の調査／記憶登録を行うこと
は、現在膨大な種類のグラフイックスカードが市場に出
まわっていることなどを考えると、これらのすべてのグ
ラフイックスカードのタイミング、ＰＬＬ設定値やその
他のパラメータの測定ができたとしても、それを記憶さ
せるメモリの容量の大幅な増加などが生じてしまう。こ
のような理由により従来の方法は、フラットパネルイン
ターフェースのすべてのグラフイックスカードへの対応
への大きなボトルネックとなっていた。

【０００５】本発明は上記のような実情に鑑み成された
もので、入力されるアナログビデオ信号の種々のタイミ
ングに応じてＰＬＬ回路内の分周器の分周値等のパラメ
ータを自動的に設定することのできる表示装置を得るこ
とを目的とするものである。

【０００６】

【課題を解決するための手段】請求項１の発明において
は、初期状態で第１の所定レベルの信号と第２の所定レ
ベルの信号とを１種類以上のパラメータ設定値に応じて
所定期間単位に配列して成るアナログビデオ信号を発生
した後、表示用のアナログビデオ信号を発生するアナロ
グビデオ信号発生手段と、上記アナログビデオ信号をタ
イミング信号に基づいてディジタルビデオ信号に変換す
る変換手段と、上記アナログビデオ信号における水平同
期信号に位相同期して動作され上記タイミング信号を発
生して上記変換手段に供給する位相同期手段と、上記第
１、第２の所定レベルの信号の配列から上記パラメータ
設定値を検出し、この検出に応じて上記位相同期手段に
よる上記タイミング信号の発生動作を制御する制御手段
と、上記ディジタルビデオ信号を処理して表示手段に供
給する信号処理手段とを設けている。

【０００７】請求項１０の発明においては、第１の所定
レベルの信号と第２の所定レベルの信号とをパラメータ
設定値に応じて所定期間単位に配列して成る信号を含む
ビデオ信号を発生するビデオ信号発生手段と、上記ビデ
オ信号を処理して表示手段に供給する信号処理手段と、
上記第１、第２の所定レベルの信号の配列から上記パラ
メータ設定値を検出し、この検出に応じて上記信号処理
手段の処理動作を制御する制御手段とを設けている。

【０００８】

【作用】請求項１の発明によれば、アナログビデオ発生
手段は、先ず、例えば黒レベルの第１の所定レベルの信
号と例えば白レベルの第２の所定レベルの信号とを例え
ばＰＬＬ設定値としてのパラメータ設定値に応じて例え
ばフレーム毎に配列して発生する。制御手段は、先ず第
１、第２の所定レベルの配列からパラメータ設定値を解
読し、これに基づいて例えばＰＬＬ回路を含む位相同期
手段の例えば分周器の分周値を変更する。変換手段は位
相同期手段で制御されたタイミング信号に基づいて表示
用のアナログビデオ信号をディジタルビデオ信号に変換
し、この信号は信号処理手段で処理されて表示手段で表
示される。

【０００９】請求項１０の発明によれば、制御手段はビ
デオ信号発生手段で発生された第１、第２の所定レベル
の信号の配列からパラメータ設定値を解読し、これに基
づいて信号処理手段の処理動作を制御し、処理されたビ
デオ信号は表示手段で表示される。

【００１０】

【発明の実施の形態】図１は本発明による表示装置の第
１、第２の実施の形態を示すブロック図である。図１に
おいて、１はホストコンピュータ部で、表示用のアナロ
グビデオ信号２を生成して出力する。１０は表示部で、
上記アナログビデオ信号２をディジタル処理して表示す
る。表示部１０において、３はアナログビデオ信号２に
おけるＲＧＢ信号をＡ／Ｄ変換して８ビットのデジタル
ＲＧＢ信号と成すデジタイザであり、アンプ、Ａ／Ｄ変
換器等で構成されている。４はアナログビデオ信号２に
おけるＧ信号から水平同期信号ＨＳＹＮＣ及び垂直同期
信号ＶＳＹＮＣを分離するシンクセパレータである。

【００１１】５は上記ＨＳＹＮＣ信号を基準信号として
動作し、デジタイザ３のＡ／Ｄ変換タイミング信号ＣＬ
Ｋ７を出力するＰＬＬ回路、６はＰＬＬ回路５内の分周
器である。９はＣＰＵであり、上記信号ＨＳＹＮＣ、Ｖ
ＳＹＮＣに同期して上記デジタルＧ信号を２値化データ
に変換すると共に、フロントポーチ等のパラメータを設
定し、また分周器６の分周値を求めて分周器６に設定
し、さらに全体的な制御を行う。

【００１２】８はコントローラであり、デジタイザ３か
ら得られるデジタルＲＧＢ信号から成る画像データに２
値化処理を行う。１１は２値化処理された画像データを
展開、記憶するＤＲＡＭ、１２はＤＲＡＭ１１の画像デ
ータを、上記フロントポーチの設定値等に従ってコント
ローラ８を通じて表示する液晶表示素子を用いた液晶デ
ィスプレイ部である。

【００１３】尚、ホストコンピュータ部１は、ＣＰＵ１
３の制御が異るのみで、従来公知のＣＲＴ表示用のもの
と同様に構成されている。即ち、ホストコンピュータ部
１は、ＣＰＵ１３、ＲＯＭ１４、ビデオＲＡＭ１５、デ
ィスプレイプロセッサ１７とＣＲＴコントローラ１６と
を含むグラフイックプロセッサ１８、色変換用のルック
アップテーブル１９とＤ／Ａ変換器２０とを含むＲＡＭ
ＤＡＣ２１、ホストバス２２及びホストインターフェー
ス２３等で構成されている。

【００１４】次に第１の実施の形態による動作について
説明する。ホストコンピュータ部１より出力されるアナ
ログビデオ信号２は、以下の仕様を持つものとする。解像度横６４０×縦４８０ドットクロック２５ＭＨｚフロントポーチ８０ドットバックポーチ８０ドット水平周波数３１．２５ＫＨｚ同期信号形態シンクオングリーン

【００１５】デジタイザ３はＰＬＬ回路５からのＣＬＫ
信号７のタイミングでアナログビデオ信号２のアナログ
ＲＧＢ信号を８ビットのデジタルＲＧＢ信号に変換す
る。この場合、ホストコンピュータ部１が黒を出力する
と‘０’を、白を出力すると‘２５５’を出力するよう
になされている。また、ＣＰＵ９はデジタルＧ信号の値
を読み取り、その値を‘０’と‘１’の２値化データへ
変換する。

【００１６】ここで、簡単のために表示部１０がアナロ
グビデオ信号２の上記仕様の画像を表示するために、ＰＬＬ設定値８００（００００００１１００
１０００００Ｂ）フロントポーチ値８０（０１０１００００Ｂ）但し、Ｂは２進数であることを示す。を設定しなければ
ならないものとする。

【００１７】また、ＰＬＬ設定値（分周器６の分周値）
は２進数で１６ビット、フロントポーチ値は２進数で８
ビットで表し、データはＭＳＢから転送するものとあら
かじめ取り決めておく。また、順序に関しても、１番目
はＰＬＬ設定値、２番目はフロントポーチ値とあらかじ
め取り決めておく。

【００１８】ＣＰＵ９はリセット後、ＰＬＬ回路５内の
分周器６に適当な値を書き込む。この場合は１０００を
書き込むものとする。ホストコンピュータ部１のＣＰＵ
１３はリセット後、有効表示領域すべてが白となるよう
にＶＲＡＭ１５に値を書き込む。その後表示部１０のリ
セットに十分な時間を経た後に、データのスタート信号
として表示領域すべてが黒の画面を１フレーム出力す
る。続いてＰＬＬ設定値である００００００１１０
０１０００００Ｂを、‘０’は表示領域すべてが黒の
画面、‘１’は表示領域すべてが白の画面として、各桁
を１フレームの画面として出力する。続いてデータのセ
パレータとして白画面を５フレーム出力する。さらに続
いてデータのスタート信号として黒画面を１フレームだ
け出力する。続いてフロントポーチ値である０１０１
００００Ｂを、‘０’は表示領域すべてが黒の画面、
‘１’は表示領域すべてが白の画面として、各桁を１フ
レームの画面として出力する。その後ホストコンピュー
タ部１は通常の表示動作となる。以上述べたアナログビ
デオ信号２と同期信号（ＶＳＹＮＣ）の波形を図２に示
す。

【００１９】次に、以上述べたＣＰＵ１３の動作に対す
る、ＣＰＵ９のリセット後の一連の動作について図４、
図５のフローチャートとともに説明する。ＣＰＵ９は、
リセット後、ＰＬＬ回路５に正しい値が設定されていな
いので、ＶＳＹＮＣ信号をスタート信号として適当な間
隔でデジタルＧ信号の値を取り込む。この様子を図３に
示す。ホストコンピュータ部１が黒画面を出力している
ときは（図３の（ａ））、ＶＳＹＮＣ０からＶＳＹＮＣ
０までの間ですべての取り込み値が‘０’となる。ま
た、ホストコンピュータ部１が白画面を出力していると
きは（図３の（ｂ））、ＶＳＹＮＣ０からＶＳＹＮＣ０
までの間ですべての取り込み値が‘０’とはならず、い
ずれかの取り込み値が‘２５５’となる。以上の説明か
らＣＰＵ９がそのフレームが黒画面か白画面かを判断可
能なことは明らかである。

【００２０】ＣＰＵ９は上述のように適当な間隔でデジ
タルＧ信号のサンプリングを続け、白画面が出力される
（リセット後ＣＰＵ２が白画面を出力する）のを待つ
（フローチャートのステップＳ２）。白画面が出力され
たら、次に黒画面が出力される（ＣＰＵ１３がデータの
スタート信号を出力する）のを待つ（同Ｓ３）。黒画面
が出力されたら、次からのフレームはＰＬＬ設定値を示
す１６ビットのデータ列であると判断し、１６フレーム
を取り込み（Ｓ５〜１０）、黒画面（取り込み値＝
‘０’）であれば対応するビットを‘０’にリセット
（Ｓ７）し、白画面（取り込み値‘２５５’）であれば
対応するビットを‘１’にセットする（Ｓ８）ことで、
１６ビットデータ列をＰＬＬ設定値として再生する。

【００２１】次にデータセパレータとして、白画面が出
力されるのを待つ（Ｓ１１）。白画面が出力されたら、
次に黒画面が出力される（ＣＰＵ１３がデータのスター
ト信号を出力する）のを待つ（Ｓ１２）。黒画面が出力
されたら、次からのフレームは、今度はフロントポーチ
値を示す８ビットのデータ列であると判断し、８フレー
ムを取り込み（Ｓ１３〜１９）、先と同様に８ビットデ
ータ列をフロントポーチ値として再生する。以上述べた
動作によって得られたＰＬＬ設定値と、フロントポーチ
値とをＣＰＵ９が適宜設定することによって、通常の表
示モードに移行し、表示部１０が正しく動作する。

【００２２】次に、本発明の第２の実施の形態の動作に
ついて再び図１のブロック図を用いて説明する。この第
２の形態では、全体のブロック図およびアナログビデオ
信号２の仕様は第１の実施の形態と同じであるが、ホス
トコンピュータ部１内のＣＰＵ１３のリセット後のシー
ケンスが異なり、以下のように動作する。ＣＰＵ１３は
リセット後、有効表示領域中の水平方向ラインのライン
０〜９にグレイラインを、ライン１０にスタート信号と
して黒ラインを書き込む、続いての連続する１６ライン
（ライン１１〜２６）に、ＰＬＬ設定値である００００
００１１００１０００００Ｂを、‘０’は黒ライ
ン、‘１’はグレイラインとして書き込む。続いての連
続する５ライン（ライン２７〜３１）にデータのセパレ
ータとしてグレイラインを書き込む。次のライン３２に
スタート信号として黒ラインを書き込む。続いての連続
する８ライン（ライン３３〜４０）に、フロントポーチ
値０１０１００００Ｂを、‘０’は黒ライン、‘１’
はグレイラインとして、書き込む。そしてＣＰＵ１３
は、以下に述べる表示部１０内のＣＰＵ９の一連のシー
ケンスを実行するのに十分な時間を待って通常の表示動
作となる。以上述べたアナログビデオ信号２と同期信号
（ＨＳＹＮＣ）の波形を図６に示す。

【００２３】次に、以上述べたＣＰＵ１３の動作に対す
る、ＣＰＵ９のリセット後の一連の動作を図７、図８の
フローチャートとともに説明する。ＣＰＵ９はリセット
後、ＰＬＬ回路５に正しい値が設定されていないので、
ＨＳＹＮＣをスタート信号とし、適当な間隔でデジタル
Ｇ信号の値を取り込む。この様子を図９に示す。ホスト
コンピュータ部１が黒ラインを出力しているときは（図
９の（ａ））、ＨＳＹＮＣからＨＳＹＮＣまでの間です
べての取り込み値が‘０’となる。また、ホストコンピ
ュータ部１がグレイラインを出力しているときは（図９
の（ｂ））、ＨＳＹＮＣからＶＳＹＮＣまでの間ですべ
ての取り込み値が‘０’とはならず、いずれかの取り込
み値が‘１２７’（グレイに相当）となる。以上の説明
から、ＣＰＵ９がそのラインが黒ラインかグレイライン
かを判断可能なことは明らかである。

【００２４】ＣＰＵ９は上述のように適当な間隔でデジ
タルＧのサンプリングを続け、ＶＳＹＮＣが出力される
のを待ち（フローチャートのＳ２１）、ＶＳＹＮＣが出
力されたら、グレイラインが出力される（ライン０〜
９）のを待つ（同Ｓ２２）。グレイラインが出力された
ら、次に黒ライン（ライン１０）が出力されるのを待つ
（Ｓ２３）。黒ラインが出力されたら、次からのライン
は、ＰＬＬ設定値を示す１６ビットのデータ列であると
判断し、１６ラインを取り込み（Ｓ２４〜３０）、黒ラ
イン（取り込み値＝‘０’）であれば対応するビットを
‘０’にリセット（Ｓ２７）、グレイライン（取り込み
値‘１２７’）であれば、対応するビットを‘１’にセ
ットする（Ｓ２８）ことで、１６ビットデータ列をＰＬ
Ｌ設定値として再生する。

【００２５】次にデータセパレータとして、グレイライ
ンが出力される（ライン２７〜３１）のを待つ（Ｓ３
１）。グレイラインが出力されたら、次に黒ラインが出
力される（ライン３２）のを待つ（Ｓ３２）。黒ライン
が出力されたら、次からのラインは今度はフロントポー
チ値を示す８ビットのデータ列であると判断し、８ライ
ンを取り込み（Ｓ３３〜３９）、先と同様に８ビットデ
ータ列をフロントポーチ値として再生する。以上述べた
動作によって得られたＰＬＬ設定値と、フロントポーチ
値とをＣＰＵ９が適宜設定することによって通常の表示
モードに移行し、表示部１０が正しく動作することは、
第１の実施の形態と同様である。

【００２６】尚、第１、第２の実施の形態においては、
黒レベル、グレイレベル、白レベルを０、１２７、２５
５としているが、グレイレベルは例えば１３０、７５、
２００等でもよく、要するに２値が判別できればよい。
各実施の形態では耐ノイズ性を考慮して黒か黒でないか
で判別しているが、Ａ／Ｄ変換器の精度が充分高けれ
ば、例えば０と１とによる２値判別としてもよい。

【００２７】次に、本発明の第３の実施の形態を図１０
のブロック図を用いて説明する。この第３の実施の形態
では、全体のブロック図およびアナログビデオ信号２の
仕様は第１、第２の実施の形態と同様であるが、ホスト
コンピュータ部１内のＣＰＵ１３のリセット後のシーケ
ンスとデジタルＲ信号のＭＳＢとデジタルＧ信号のＭＳ
ＢとがＣＰＵ９に加えられている点が異なる。ＣＰＵ１
３はリセット後、有効表示領域中の水平方向ラインのラ
イン０〜９に、Ｒプレーンに赤（２５５、デジタルＲ信
号のＭＳＢは‘１’に変換される）、Ｇプレーンに緑
（２５５、デジタルＧ信号のＭＳＢは‘１’に変換され
る）を書き込む、次にライン１０にスタート信号とし
て、Ｒプレーン、Ｇプレーンとも黒を書き込む。続いて
の連続する１６ライン（ライン１１〜２６）のＲプレー
ンに、ＰＬＬ設定値である００００００１１００１
０００００Ｂを、‘０’は黒ライン、‘１’は赤ライ
ンとして、書き込む。また、Ｇプレーンについては、ラ
イン１１〜１８に、フロントポーチ値である０１０１
００００Ｂを、‘０’は黒ライン、‘１’は緑ラインと
して書き込む。そして、ＣＰＵ２は、以下に述べるＣＰ
Ｕ９の一連のシーケンスを実行するのに十分な時間を待
って、通常の表示動作となる。以上述べたアナログビデ
オ信号（Ｒ、Ｇ）と同期信号（ＨＳＹＮＣ、ＶＳＹＮ
Ｃ）の波形を図１１に示す。

【００２８】ＣＰＵ９はリセット後、ＰＬＬ回路５に正
しい値が設定されていないので、ＨＳＹＮＣをスタート
信号とし、適当な間隔でデジタルＲ信号のＭＳＢとデジ
タルＧ信号のＭＳＢの値を取り込む。この様子は第２の
実施の形態と同様であるため特に説明はしないが、ＣＰ
Ｕ９がそのラインが黒ラインか赤ラインか、もしくは黒
ラインか緑ラインかを判断可能なことは明らかである。
ＣＰＵ９は上述のように適当な間隔で、まず、デジタル
Ｇ信号のＭＳＢのサンプリングを続け、ＶＳＹＮＣが出
力されるのを待ち、次に緑ラインが出力される（ライン
０〜９）のを待つ。緑ラインが出力されたら、次に黒ラ
イン（ライン１０）が出力されるのを待つ。黒ラインが
出力されたら、次からのラインは、ＰＬＬ設定値を示す
１６ビットのデータ列であると判断し、１６ラインを取
り込む。そしてこの第３の実施の形態では、取り込んだ
値（黒ラインであれば取り込み値＝‘０’、緑ラインで
は取り込み値＝‘１’）を対応するビットにセットする
ことで、１６ビットデータ列をＰＬＬ設定値として再生
する。

【００２９】デジタルＲ信号についても、同様にフロン
トポーチ値を再生可能であることは言うまでもない。以
上述べた動作によって得られたＰＬＬ設定値と、フロン
トポーチ値とをＣＰＵ９が適宜設定することによって、
通常の表示モードに移行し、表示部１０が正しく動作す
る。

【００３０】尚、本実施の形態では、ＰＬＬ設定値とフ
ロントポーチ値とを同時に転送しているが、これは第２
の実施の形態のように時間的にシーケンシャルであって
もよい。また、Ｒ、Ｇのみでなく、Ｂを使用してもよ
い。

【００３１】さらにＲプレーンのみを使用し、その黒レ
ベル、白レベル、中間レベル等を用いて２値判別しても
よい。例えば０（黒レベル）、１２７（黒ずんだ赤）、
２５５（赤）のうちの２値を用いてもよい。また、Ｇプ
レーンのみ、Ｂプレーンのみでもよい。

【００３２】また、各実施の形態におけるパラメータ設
定値としてＰＬＬ設定値、フロントポーチ値の他にバッ
クポーチ値、水平、垂直の解像度、アナログビデオ信号
のレベル等を用いることができる。

【００３３】

【発明の効果】以上のように請求項１の発明によれば、
アナログビデオ信号をディジタルビデオ信号に変換する
デジタイザ等の変換手段に供給されるタイミング信号を
自動的に制御することができる。

【００３４】また、ＰＬＬ回路内の分周器の分周値を自
動的に設定して上記タイミング信号の周波数を決めるこ
とができる。また、表示手段で表示する際のフロントポ
ーチを自動的に適切に設定することができる。さらに、
黒、白、グレイのうちの２つのレベルパラメータ設定値
を２値化して表現することにより、検出を容易に確実に
行うことができる。また、色信号を用いることにより複
数のパラメータを設定することができる。

【００３５】また請求項１０の発明によれば、パラメー
タ設定値を確実に検出し解読することができ、これに応
じてビデオ信号の処理及びその表示を行うことができ
る。

【図面の簡単な説明】

【図１】本発明の第１、第２の実施の形態を示すブロッ
ク図である。

【図２】第１の実施の形態の動作を示すタイミングチャ
ートである。

【図３】第１の実施の形態の動作を示すタイミングチャ
ートである。

【図４】第１の実施の形態の動作を示すフローチャート
である。

【図５】第１の実施の形態の動作を示すフローチャート
である。

【図６】第２の実施の形態の動作を示すタイミングチャ
ートである。

【図７】第２の実施の形態の動作を示すフローチャート
である。

【図８】第２の実施の形態の動作を示すフローチャート
である。

【図９】第２の実施の形態の動作を示すタイミングチャ
ートである。

【図１０】第３の実施の形態を示すブロック図である。

【図１１】第３の実施の形態の動作を示すタイミングチ
ャートである。

【符号の説明】

１ホストコンピュータ部２アナログビデオ信号３デジタイザ４シンクセパレータ５ＰＬＬ回路６分周器７タイミング信号８コントローラ９ＣＰＵ１０表示部１１ＤＲＡＭ１２液晶ディスプレイ部

Claims

【特許請求の範囲】

【請求項１】初期状態で第１の所定レベルの信号と第
２の所定レベルの信号とを１種類以上のパラメータ設定
値に応じて所定期間単位に配列して成るアナログビデオ
信号を発生した後、表示用のアナログビデオ信号を発生
するアナログビデオ信号発生手段と、上記アナログビデオ信号をタイミング信号に基づいてデ
ィジタルビデオ信号に変換する変換手段と、上記アナログビデオ信号における水平同期信号に位相同
期して動作され上記タイミング信号を発生して上記変換
手段に供給する位相同期手段と、上記第１、第２の所定レベルの信号の配列から上記パラ
メータ設定値を検出し、この検出に応じて上記位相同期
手段による上記タイミング信号の発生動作を制御する制
御手段と、上記ディジタルビデオ信号を処理して表示手段に供給す
る信号処理手段とを備えた表示装置。
【請求項２】上記制御手段は、上記位相同期手段から
発生する上記タイミング信号の周波数を変える制御を行
うことを特徴とする請求項１記載の表示装置。
【請求項３】上記位相同期手段はＰＬＬ回路を含み、
上記制御手段は上記ＰＬＬ回路内の分周器の分周値を制
御するようにしたことを特徴とする請求項１記載の表示
装置。
【請求項４】上記パラメータ設定値はフロントポーチ
値であり、上記制御手段は上記フロントポーチ値に応じ
て上記表示手段の表示を制御することを特徴とする請求
項１記載の表示装置。
【請求項５】上記第１、第２の所定レベルは、黒レベ
ル、白レベル、グレイレベルのうちの何れか２つのレベ
ルであることを特徴とする請求項１記載の表示装置。
【請求項６】複数種類のパラメータ設定値の各々を上
記アナログ信号に含まれる複数の色信号の所定レベルで
表すことを特徴とする請求項１記載の表示装置。
【請求項７】上記所定期間は上記アナログビデオ信号
のフレーム期間又はライン期間であることを特徴とする
請求項１記載の表示装置。
【請求項８】上記制御手段は、上記変換手段から得ら
れるディジタル化された上記第１、第２の所定レベルの
信号から上記パラメータ設定値を検出することを特徴と
する請求項１記載の表示装置。
【請求項９】上記表示手段は、ドットマトリクス方式
フラットパネル表示装置であることを特徴とする請求項
１記載の表示装置。
【請求項１０】第１の所定レベルの信号と第２の所定
レベルの信号とをパラメータ設定値に応じて所定期間単
位に配列して成る信号を含むビデオ信号を発生するビデ
オ信号発生手段と、上記ビデオ信号を処理して表示手段に供給する信号処理
手段と、上記第１、第２の所定レベルの信号の配列から上記パラ
メータ設定値を検出し、この検出に応じて上記信号処理
手段の処理動作を制御する制御手段とを備えた表示装
置。
【請求項１１】上記パラメータ設定値が、フロントポ
ーチ値、バックポーチ値、解像度の何れかを含む複数種
類の値であることを特徴とする請求項１０記載の表示装
置。
【請求項１２】上記第１、第２の所定レベルは、黒レ
ベル、白レベル、グレイレベルのうちの何れか２つのレ
ベルであることを特徴とする請求項１０記載の表示装
置。
【請求項１３】複数種類のパラメータ設定値の各々を
上記ビデオ信号に含まれる複数の色信号の所定レベルで
表すことを特徴とする請求項１０記載の表示装置。
【請求項１４】上記所定期間は上記ビデオ信号のフレ
ーム期間又はライン期間であることを特徴とする請求項
１０記載の表示装置。