JP4477274B2 - 単一水平走査レンジ陰極線管モニタ装置 - Google Patents
単一水平走査レンジ陰極線管モニタ装置 Download PDFInfo
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Description
【０００１】
発明の背景
本発明は、コンピュータ用モニタ装置に関し、詳しくは、異なる出力表示信号フォーマットを有するパーソナルコンピュータ用の単一水平走査レンジ陰極線管（cathode ray tube：以下、ＣＲＴという。）モニタ装置に関する。
【０００２】
パーソナルコンピュータ（personal computer：以下、ＰＣという。）の製造業者間では、ＰＣのディスプレイカードによって生成される表示信号の解像度及び周波数を標準化した統一の規格は定められていない。また、複数の表示信号周波数に適応することができるアナログモニタ装置の構造は複雑であり、製造コストも高い。このようなモニタ装置をＦＩＧ．１に示す。このモニタ装置において、ＰＣ１０はディスプレイカード（図示せず）を備え、ディスプレイカードが有するデジタル／アナログ（digital to analog：以下、Ｄ／Ａという。）変換器１２は、アナログ表示信号をＰＣによって設定された周波数及び解像度でＣＲＴマルチプル走査周波数モニタ１４（以下、単にモニタという。）に出力する。モニタ１４は、周波数を検出して、初期表示信号の走査周波数を自らの走査周波数に適応化する必要がある。このようなモニタ装置は、構成が複雑で、製造コストが高いという問題を有している。
【０００３】
更に、他の構成を有するモニタ装置をＦＩＧ．２に示す。この構成においても、ＰＣ１０は、ディスプレイカード（図示せず）を備え、ディスプレイカードが有するデジタル／アナログ（Ｄ／Ａ）変換器は、出力アナログ表示信号を、ＰＣ１０によって設定された周波数及び解像度で単一走査周波数液晶表示（liquid crystal display：以下、ＬＣＤという。）モニタ１６に出力する。ＬＣＤモニタ１６は、アナログ／デジタル（analog to digital：以下、Ａ／Ｄという。）変換器１８を備え、Ａ／Ｄ変換器１８は、受信したアナログ信号をデジタル信号に変換する。ＬＣＤモニタ１６側に設けられたスケーリングエンジン２０は、デジタル表示信号をＬＣＤモニタ１６に互換性がある周波数及び解像度に変換して、ＬＣＤモニタ１６内の表示回路（図示せず）に供給する。このような構成では、Ａ／Ｄ変換器及びＬＣＤパネルの製造コストが高いという問題がある。
【０００４】
更に、他の構成を有するモニタ装置をＦＩＧ．３に示す。この構成においても、ＰＣ１０は、ディスプレイカード（図示せず）を備え、ディスプレイカードが有するデジタル／アナログ（Ｄ／Ａ）変換器１２は、出力アナログ表示信号を、ＰＣ１０によって設定された周波数及び解像度で単一走査ＣＲＴモニタ２２のＡ／Ｄ変換器２４に出力する。Ａ／Ｄ変換器２４の出力信号は、スケーリングエンジン２６に供給され、スケーリングエンジン２６は、デジタル表示信号を、ＣＲＴモニタ２２に互換性がある周波数及び解像度に変換して、Ｄ／Ａ変換器２８に供給する。Ｄ／Ａ変換器２８のアナログ出力表示信号は、ＣＲＴモニタ２２に供給され、このＣＲＴモニタ２２に互換性がある解像度及び周波数で映像が表示される。このようなモニタ装置も、構成が複雑で製造コストが高いという問題を有している。
【０００５】
更に、ＦＩＧ．４に示す構成においては、内部スケーリングエンジン３２を有するＰＣ３０は、単一走査ＬＣＤモニタ１６に互換性がある解像度及び周波数でデジタル表示信号を出力する。このような構成は、ホスト側のコストが低いという利点があるが、例えばデスクトップ用の汎用ＬＣＤが高価であるという問題がある。
【０００６】
そこで、構成が単純で製造コストが低く、パーソナルコンピュータが備える表示回路に互換性があり、様々な周波数及び表示解像度に対応して映像を表示できる単一水平走査レンジモニタ装置、好ましくは単一水平走査レンジＣＲＴモニタ装置の実現が望まれている。
【０００７】
発明の開示
上述及び他の目的は、本発明に基づく、例えばパーソナルコンピュータ等の外部信号源からデジタルフォーマットの初期表示信号を受け取る単一水平走査レンジモニタ装置により達成される。初期表示信号は、複数の入力解像度及び走査周波数のうちの１つの入力解像度及び周波数を有していてもよい。初期表示信号が供給される変換器は、初期表示信号の入力解像度を検出し、初期表示信号を、複数の異なる垂直出力解像度から選択され、検出された初期表示信号の入力解像度に対応する垂直出力解像度と、モニタの単一の水平走査周波数とを有するデジタル出力表示信号に変換する。
【０００８】
モニタは、好ましくは、陰極線管（ＣＲＴ）モニタとする。幾つかの具体例において、初期表示信号は、この初期表示信号の水平解像度にかかわらず、単一の所定の水平解像度を有する出力信号に変換される。好ましい具体例においては、変換器は、集積回路チップにより実現される。
【０００９】
モニタは、初期表示データが入力される表示データ入力回路を有する。この表示データ入力回路は、外部信号源からデジタルフォーマットの初期表示信号を受け取るレシーバであってもよい。好ましい具体例においては、変換器は、フレームメモリを含む回路として実現される。表示信号の変換は、フレームメモリに対するデータの書込及び読出を制御することにより実現される。変換器は、フレームメモリに加えて、初期表示信号の解像度を検出し、解像度検出信号を出力する解像度検出器と、初期表示信号のフレームメモリへの書込と、フレームメモリからモニタへのデジタル表示出力信号の読出とを切り換える切換手段とを備える。アドレスカウンタコントローラは、データを書き込むためのフレームメモリのアドレス及びデータを読み出すためのフレームメモリのアドレスを制御する。解像度検出器に接続された垂直同期パルス発生器は、初期表示信号の検出された解像度の関数として、複数の垂直同期周波数のうちのから選択された１つの垂直同期周波数に基づいて垂直同期パルスを発生する。水平同期パルス発生器は、単一の水平走査周波数に基づいて水平同期パルスを発生する。データ出力クロック信号発生器は、水平出力解像度と水平ブランキング期間の和に等しい単一の水平走査周波数及び乗算係数の積として、データ出力クロック信号を生成する。
【００１０】
第２のマルチプレクサは、表示データ入力回路からクロック信号と垂直同期信号とを受け取る。第２のマルチプレクサは、アドレスカウンタと、データ出力クロック信号発生器と、水平同期パルス発生器とに接続されており、表示データ入力回路からの水平同期信号及びクロック信号の組み合わせ又はクロック信号発生器からのデータ出力クロック信号及び水平同期パルス発生器からの水平同期パルスの組み合わせをアドレスカウンタコントローラに選択的に供給する。セクタコントローラは、第１のマルチプレクサ及び第２のマルチプレクサを同期させて制御し、交互に、初期解像度及び走査周波数にて初期表示データをフレームメモリに書き込み、モニタの要求に整合する初期表示データと異なる解像度及び走査周波数にてフレームメモリからデジタル出力表示信号を読み出す。
【００１１】
変換器をモニタ内に設ける具体例では、パーソナルコンピュータから供給される表示信号は、デジタルフォーマットであることが望ましい。レシーバは、表示データ入力回路の一部として組み込まれ、デジタル表示信号を受け取り、このデジタル表示信号を変換器に供給する。好ましい具体例においては、このレシーバは、トランジションミニマイズドディファレンシャルシグナリング（transition-minimized differential signaling：ＴＭＤＳ）レシーバ、ローボルテージディファレンシャルシグナリング（low voltage differential signaling：ＬＶＤＳ）レシーバ、ローボルテージディファレンシャルシグナリングディスプレイインタフェース（low voltage differential signaling display interface：ＬＤＩ）レシーバ又はギガビットビデオインタフェース（gigabit video interface：ＧＶＩＦ）レシーバである。
【００１２】
レシーバがＴＭＤＳレシーバである好ましい具体例においては、レシーバからのクロック信号は、トランジションミニマイズドディファレンシャルシグナリング（ＴＭＤＳ）クロック信号である。水平同期パルス発生器は、データ出力クロック信号を生成するための位相ロックループ（ＰＬＬ）回路を備える。好ましい具体例においては、水平同期パルス発生器は、８０ｋＨｚの周波数を有する水平同期パルスを発生する。一方、垂直同期パルス発生器は、検出された解像度に応じて、７９．９Ｈｚ、９５．１Ｈｚ、１２４．８Ｈｚ、９８．９Ｈｚ、８８．４Ｈｚ、及び７５．１Ｈｚから選択された周波数を有する垂直同期パルスを発生する。
【００１３】
上述の好ましい具体例、特に変換器が集積回路により実現されている具体例において、変換器は、「入力」欄の数値を初期表示信号の画素解像度とし、「変換後」欄の数値を出力表示信号の画素解像度とし、「ｆＨ」欄の数値を出力表示信号のｋＨｚ単位の水平走査周波数とし、「ｖＨ」欄の数値を出力表示信号のＨｚ単位の垂直同期周波数とし、「クロック」欄の数値をＭＨｚ単位のデータ出力クロック（ｆＨ×（水平解像度）×定数により算出される。）とする以下の表に基づいて、初期表示信号の解像度を変換する。これらの具体例において、定数は、約１．３５である。
【００１４】
【表５】
【００１５】
更に、他の具体例において、変換器は、以下の表に基づいて初期表示信号の解像度を変換する。ここでは、「クロック」を算出するための定数を約１．３６とする。
【００１６】
【表６】
【００１７】
本発明は、上述の単一水平走査レンジモニタ装置の構成要素により実行される処理ステップを有する適応化方法を提供する。
【００１８】
好ましい実施の形態の詳細な説明
本発明の第１の実施例においては、ＦＩＧ．５に示すように、ＰＣ３６は、デジタル表示データトランスミッタとして機能するデジタルビデオインタフェースボード３８を備える。トランスミッタは、トランジションミニマイズドディファレンシャルシグナリング（transition-minimized differential signaling：ＴＭＤＳ）トランスミッタ、ローボルテージディファレンシャルシグナリング（low voltage differential signaling：ＬＶＤＳ）トランスミッタ、ローボルテージディファレンシャルシグナリングディスプレイインタフェース（low voltage differential signaling display interface：ＬＤＩ）トランスミッタ又はギガビットビデオインタフェース（gigabit video interface：ＧＶＩＦ）トランスミッタの１つである。ＰＣ３６は、解像度、ｆＨ（水平走査周波数）及びｆＶ（垂直走査周波数）に関するトランスミッタのフォーマットに基づいてデジタル表示データを出力する。好ましい実施例においては、このトランスミッタとして、符号化されたＲＧＢビデオ表示データを送信するジェネシスマイクロチップ社（Genesis Microchip Inc.）により製造されたＴＭＤＳトランスミッタを用いる。
【００１９】
ＰＣ３６からのデジタルデータは、接続ケーブル等を介して単一走査周波数ＣＲＴ（以下、単にＣＲＴモニタという。）モニタ２２に供給される。ＣＲＴモニタ２２においては、トランスミッタ３８に対応するレシーバ４０がＰＣ３６から供給される入力表示データを受信する。すなわち、レシーバ４０は、対応するＴＭＤＳ、ＬＶＤＳ、ＬＤＩ又はＧＶＩＦレシーバである。この具体例では、レシーバ４０として、シリコンイメージ社（Sillicon Image）により製造された型式番号Ｓｉｌ１５１を使用している。レシーバ４０は、ＣＲＴモニタ２２内のスケーリングエンジン４２に受信デジタル表示データを出力する。
【００２０】
このスケーリングエンジン４２は、ＰＣ３６によって出力され、レシーバ４０によって受信されたデジタル表示信号に対し、ＦＩＧ．９Ａに示す表に基づく変換処理を実行する。例えば、スケーリングエンジン４２は、元の解像度が６４０×４８０画素の表示信号を変換して、水平走査周波数（ｆＨ）が８０ｋＨｚ、垂直走査周波数（ｆＶ）が７９．９Ｈｚで解像度が１４００×９６０画素のデジタル表示信号を出力する。データ出力クロックの周波数は、１５１．６８ＭＨｚである。また、表示信号の元の解像度が１０２４×７６８画素である場合、スケーリングエンジン４２は、これらの信号を、ｆＨが８０ｋＨｚ、ｆＶが９８．９Ｈｚで解像度が１４００×７６８画素のデジタル表示信号に変換する。この実施例では、出力デジタル表示信号の水平解像度は、初期の表示データの水平解像度にかかわらず、１４００画素で一定である。
【００２１】
スケーリングエンジン４２は、米国特許第５，６０２，５９９号に開示され、１９９９年、ＣＡ９５１３１、カリフォルニア州サンホセコンコースディーアール（Concourse Dr., San Jose CA 95131）のジェネシスマイクロチップ社（Gebesis Microchip Inc.）により製造されている型式番号ｇｍＺ１、ｇｍＺ２、ｇｍＺ３、ｇｍＺｄ１又はｇｍＺＲＸ１の集積回路チップにより実現することができる。或いは、スケーリングエンジン４２は、特別にプログラミングされたマイクロコンピュータとして実現してもよい。
【００２２】
スケーリングエンジン４２は、ＣＲＴモニタ２２内に設けられたオンボードメモリ又はメモリ４４を用いて変換処理を行う。例えば、このメモリは、ダイナミックランダムアクセスメモリ（dynamic random access memory：以下、ＤＲＡＭという。）であってもよい。スケーリングエンジン４２からのデジタル表示信号出力は、Ｄ／Ａ変換器（実際には、各色用のＤ／Ａ変換器に分離されている）によって変換され、単一走査ＣＲＴモニタ２２上に表示される。
【００２３】
ここで、ＦＩＧ．５に示す実施例のより具体的な構成をＦＩＧ．６に示す。この好ましい具体例において、ＰＣ３６が有するデジタルビデオインタフェースボード３８は、ＴＭＤＳトランスミッタ４８である。ＴＭＤＳフォーマットのデジタルＲＧＢ信号は、ケーブル又は他の種類の接続を介して、ＣＲＴモニタ２２内のＴＭＤＳレシーバ５０に供給される。適切なレシーバの１つとしては、例えば、ジェネシスマイクロチップ社製の型式番号ｇｍＺＲＸ１がある。ＴＭＤＳレシーバ５０は、初期の表示信号を、８ビットのデジタルＲＧＢ信号としてスケーリングチップ４４に供給する。スケーリングチップ４４内のマイクロプロセッサ５２は、必要なタイミング信号を生成するとともに、スケーリングのための演算処理を行う。
【００２４】
スケーリングチップ４４は、ＲＧＢ信号用の独立したメモリプレーン（memory plane）を有するフレームメモリ４２にデジタル表示データを書き込む。各メモリプレーンは、実行される解像度変換に応じて、例えば１０２４×７６個の８ビットカラー「ワード」を有する。それぞれがＲＧＢ信号に対して８ビットのカラーワード形式を有するスケーリングチップ４４からの出力デジタル表示データは、ＦＩＧ．９Ａに示す変換テーブルに基づく解像度に変換され、それぞれＤ／Ａ変換器４６Ｒ、４６Ｇ、４６Ｂに供給される。Ｄ／Ａ変換器４６Ｒ、４６Ｇ、４６Ｂは、デジタル表示データをＲＧＢアナログ出力表示信号に変換し、ＣＲＴモニタ２２に供給し、ＣＲＴモニタ２２は、このＲＧＢアナログ出力信号に基づいて映像を表示する。
【００２５】
ここで、ＦＩＧ．７を参照して、発明の他の実施例について説明する。なお、上述した実施例に共通である構成要素は、同じ参照番号を付して、それらの動作の説明は省略する。この実施例において、ディスクリート回路（discrete circuit）は、スケーリングチップ４４に代わるものである。ＴＭＤＳレシーバ５０から出力された８ビットのＲＧＢ信号は、第１の切換スイッチ５４に供給される。切換スイッチ５４は、各デジタルＲＧＢ信号を、第１のダイナミックＲＡＭ（ＤＲＡＭ）５８の入出力端子（I/O terminal）又は第２のＤＲＡＭ６０の入出力端子に選択的に供給する。ＤＲＡＭ５８、６０は、フレームメモリを構成している。第２の切換スイッチ５６は、ＤＲＡＭ５８、６０の入出力端子を、独立したＤ／Ａ変換器４６Ｒ、４６Ｇ、４６ＢからなるＤ／Ａ変換器４６に接続し、Ｄ／Ａ変換器４６は、アナログ表示信号をＣＲＴモニタ２２に供給する。
【００２６】
また、ＴＭＤＳレシーバ５０は、水平同期信号Ｈ.ＳＹＮＣ、垂直同期信号Ｖ.ＳＹＮＣ及びＴＭＤクロック信号ＴＭＤＳＣＬＫを出力する。Ｈ.ＳＹＮＣ信号及びＶ.ＳＹＮＣ信号は、解像度検出器６２に供給される。また、Ｖ.ＳＹＮＣ信号は、ＴＭＤＳＣＬＫ信号と共に、第３の切換スイッチ６８に供給される。Ｖ.ＳＹＮＣ信号は、更にセクタコントローラ７２に供給される。切換スイッチ６８は、Ｖ.ＳＹＮＣ信号を、第１のアドレスカウンタコントローラ６４の入力端子と第２のアドレスカウンタコントローラ６６の入力端子に交互に供給する。また、切換スイッチ６８は、同時に、ＴＭＤＳＣＬＫを、第１のアドレスカウンタコントローラ６４の他の入力端子と第２のアドレスカウンタコントローラ６６の他の入力端子に交互に供給する。
【００２７】
アドレスカウンタコントローラ６４、６６は、それぞれＤＲＡＭ５８、６０のアドレス線に接続され、表示データが格納されるとともに、読み出されるＤＲＡＭ５８、６０のアドレスを制御する。また、アドレスカウンタコントローラ６４、６６は、第４の切換スイッチ７０に接続されている。水平同期信号発生器７８は、８０ｋＨｚの（「ｆＨ」）Ｈ.ＳＹＮＣ信号を発生し、ＣＲＴモニタ２２、フェーズロックループ（ＰＬＬ）回路７４、Ｄ／Ａ変換器４６、垂直同期信号発生器８０、セクタコントローラ７２及び第４の切換スイッチ７０に供給する。ＰＬＬ回路７４は、水平走査周波数がｆＨのＨ.ＳＹＮＣ信号が供給され、ｆＨと解像度乗算器回路７６からの乗数の積に等しい周波数のデータ出力クロック信号（ＲｅａｄＣＬＫ）を出力する。乗数は、表示出力信号の水平解像度と水平帰線期間を加えたものに等しい。この具体例では、ＲｅａｄＣＬＫ＝ｆＨ×（水平解像度）ｘ（定数）である。ＲｅａｄＣＬＫ信号は、切換スイッチ７０及びＤ／Ａ変換器４６に供給される。なお、垂直同期信号発生器８０には、解像度検出器６２の出力が供給される。ＦＩＧ．９Ｂに示すように、垂直同期信号発生器８０は、初期の表示信号の検出された解像度に応じて、ＣＲＴモニタ２２に対するその出力Ｖ.ＳＹＮＣ信号の周波数ｆＶを変更する。
【００２８】
セクタコントローラ７２は、切換スイッチ５４、５６、６８、７０の動作を制御する。動作において、切換スイッチ５４、５６は、第１のマルチプレクサとして互いに同期して動作し、切換スイッチ５４は、書き込む入力表示信号をＤＲＡＭ５８に供給するように接続され、切換スイッチ５６は、格納された表示信号をＤ／Ａ変換器４６を介してＤＲＡＭ６０からＣＲＴモニタ２２に読み出すように接続される。切換スイッチ６８、７０は、第２のマルチプレクサを構成しており、セクタコントローラ７２は、切換スイッチ６８と切換スイッチ７０、切換スイッチ５４と切換スイッチ５６とが互いに同期して動作するように制御し、切換スイッチ５４は、表示データをＤＲＡＭ５８に書き込むように接続され、切換スイッチ５６は、ＤＲＡＭ６０から表示データを読み出すように接続され、切換スイッチ６８は、ＴＭＤＳレシーバ５０からのＴＭＤＳＣＬＫ及びＶ.ＳＹＮＣ信号をアドレスカウンタコントローラ６４に供給するように接続される。同時に、セクタコントローラ７２は、ＰＬＬ回路７４からのＲｅａｄＣＬＫ信号及び水平同期信号発生器７８からのＨ.ＳＹＮＣ信号をアドレスカウンタコントローラ６６に供給するように切換スイッチ７０を制御する。
【００２９】
また、セクタコントローラ７２は、切換スイッチ５４、５６、６８、７０の接続が同時に、それぞれ２つのＤＲＡＭ５８、６０及びアドレスカウンタコントローラ６４、６６の他方に接続されるように切換スイッチ５４、５６、６８、７０を制御する。このように、ＴＭＤＳレシーバ５０からの受信デジタル表示データの第１のセットは１の解像度及び周波数のセットでＤＲＡＭ５８に書き込まれ、これに対して、受信デジタル表示データの第２セットが異なる解像度及び周波数のセットでＤＲＡＭ６０から読み出される。そして、切換スイッチ５４、５６、６８、７０の接続を同時に、それぞれ２つのＤＲＡＭ５８、６０の他方に接続されるように変更することによって、処理が逆転され、表示データの第１セットが、変換された解像度及び周波数でＤＲＡＭ５８から読み出され、これに対して、ＴＭＤＳレシーバ５０からの受信表示データの第３のセットが、ＤＲＡＭ６０に格納される。
【００３０】
ここで、ＦＩＧ．８を参照して、ＤＲＡＭ５８及び６０の読出及び書込処理のタイミングについて、更に詳細に説明する。ＦＩＧ．８に示すように、ＴＭＤＳレシーバ５０から受信された入力表示データのフレームメモリであるＤＲＡＭ５８、６０への書込は、ＴＭＤＳレシーバ５０からの６０ＨｚのＶ.ＳＹＮＣ信号によって制御される。ＦＩＧ．８において、これはＤＲＡＭ５６に対する第１の「入力」期間８２によって示される。ＤＲＡＭ５８、６０からＣＲＴモニタ２２へのデータの読出は、垂直同期信号発生器８０からの９８．９ＨｚのＶ.ＳＹＮＣ信号に同期している。これは、表示データがＤＲＡＭ６０から読み出される出力期間８４によって示される。ＤＲＡＭ５８に格納されている表示データは、次に、期間８６で読み出される。なお、ここで使用される特定のｆＨ及びｆＶの値は、例示的に示したものに過ぎず、他の値を用いてもよい。
【００３１】
ＤＲＡＭ５８、６０のうちの１つに格納されている全ての表示データは、２つの９８．９ ＨｚのＶ.ＳＹＮＣ期間で読み出すことができるが、この読出所要時間よりＤＲＡＭ５８、６０への書込所要時間の方が短い。したがって、ＦＩＧ．８に示す出力期間８４の所要時間は、入力期間８２の所要時間よりも長い。このように、データ書込期間とデータ読出期間の所要時間は等しくないので、第１のデータの読出／書込サイクルの後、同じメモリに対する読出動作と書込動作がオーバーラップする期間が生じる可能性がある。例えば、ＤＲＡＭのうちの１つから、他のＤＲＡＭへの全てのデータが入力される前に、全ての表示データの読出が完了することがある。この場合、データが読み出されているＤＲＡＭは、単純に読出を繰り返し、同じデータを再表示する。この処理は、期間９０及び期間９２に対応する。
【００３２】
期間８６の後、例えば、期間９０における３つの連続する９８．９ ＨｚのＶ.ＳＹＮＣ期間のうちの最初の２つのＶ.ＳＹＮＣにおいて、表示データがＤＲＡＭ６０から読み出される。ＤＲＡＭ５８には、ＴＭＤＳレシーバ５０からのＶ.ＳＹＮＣのタイミングでデータが書き込まれているので、ＤＲＡＭ５８への受信表示データの書込は、期間９０が開始してから２つ以上の９８．９ ＨｚのＶ.ＳＹＮＣ期間が経過するまで、完了しない。換言すると、全ての表示データは、ＤＲＡＭ５８へのデータ書込の処理が期間９２の間で完了する前に、ＤＲＡＭ６０から読み出される。したがって、ＤＲＡＭ５８においては、この時点でデータが読み出される準備ができていない。このため、期間９０の第１の部分の間にＤＲＡＭ６０から表示データを一旦読み出し、期間９０の最後の９８．９ ＨｚのＶ.ＳＹＮＣ期間９４において、同じ表示データを再び読み出す。このように、同じ表示データを繰り返し表示しても、ＣＲＴモニタ２２のユーザが違和感を抱くことはない。この処理は、各表示データの読出／書込サイクル毎に繰り返される。
【００３３】
上述の実施例では、スケーリングエンジンをモニタ内に設けている。他の実施例においては、スケーリングエンジンをＰＣ内に設けてもよい。ここで、ＦＩＧ．１０を参照して、スケーリングエンジン３４が組み込まれたＰＣ３０を備える本発明の第２の実施例について説明する。このスケーリングエンジン３４は、ＰＣ３０の内部で、デジタル表示信号出力に対し、上述と同様の変換処理を実行し、変換されたデジタル表示信号を、単一水平走査周波数ＣＲＴモニタ２２のＤ／Ａ変換器２８に供給し、これにより、単一水平走査レンジＣＲＴモニタ２２に映像が表示される。この変換処理は、例えば、ＦＩＧ．９Ａの条件に基づいて実行することができる。ここで、ＣＲＴモニタ２２の水平走査周波数ｆＨは、この第２の実施例では、８０ｋＨｚである。また、スケーリングエンジン３４は、米国特許第５，６０２，５９９号に開示され、１９９９年、ＣＡ９５１３１、カリフォルニア州サンホセコンコースディーアール（Concourse Dr., San Jose CA 95131）のジェネシスマイクロチップ社（Gebesis Microchip Inc.）により製造されている型式番号ｇｍＺ１、ｇｍＺ２、ｇｍＺ３、ｇｍＺｄ１又はｇｍＺＲＸ１の集積回路チップにより実現することができる。或いは、スケーリングエンジン３４は、特別にプログラミングされたマイクロコンピュータとして実現してもよい。更に、スケーリングエンジン３４は、ＦＩＧ．７に示す具体例と実質的に同様の構成を有し、このＦＩＧ．７に示す具体例のＴＭＤＳレシーバ５０をＰＣ３０のディスプレイアダプタに置き換えたものであってもよい。この具体例では、変換処理は、ＦＩＧ．９Ｂに基づいて行われる。
【００３４】
以上、複数の異なるデジタル表示出力を有するパーソナルコンピュータに対して経済的且つ容易にインタフェースを行うことができる単一水平走査レンジＣＲＴモニタ装置について説明した。
【００３５】
本発明を好ましい実施の形態により説明したが、本発明の趣旨及び範囲から逸脱することなく、様々な変更及び修正が可能である。請求の範囲に示す構造、要素、動作、及び機能的手段及びステップと均等なものは、特に明示されている他の要素を組み合わせて実現されるあらゆる構造、要素、動作、及び機能的手段及びステップを包含する。
【図面の簡単な説明】
【図１】 ＦＩＧ．１は、複数の走査周波数に対応するＣＲＴモニタを採用したモニタ装置の第１の具体例を示すブロック図である。
【図２】 ＦＩＧ．２は、Ａ／Ｄ変換器を組み込んだＬＣＤモニタを採用したモニタ装置の第２の具体例を示すブロック図である。
【図３】 ＦＩＧ．３は、単一走査ＣＲＴモニタを採用したモニタ装置の第３の具体例を示すブロック図である。
【図４】 ＦＩＧ．４は、ＬＣＤモニタにデジタル出力表示信号を供給するためのスケーリングエンジンをＰＣ内に組み込んだモニタ装置の第４の具体例を示すブロック図である。
【図５】 デジタル表示信号レシーバ、メモリ、スケーリングエンジン及びＤ／Ａ変換器を組み込んだＣＲＴ単一走査周波数モニタと、デジタル表示信号を出力するデジタルインタフェースビデオボードを組み込んだＰＣとを備える本発明の第１の実施例のブロック図である。
【図６】 ＦＩＧ．６は、ＦＩＧ．５に示す構成のより詳細なブロック図である。
【図７】 ＦＩＧ．６は、ＦＩＧ．５に示す構成の変形例の詳細なブロック図である。
【図８】 ＦＩＧ．８は、ＦＩＧ．７に示す実施例におけるフレームメモリに対する読出及び書込動作を説明するタイムチャートである。
【図９】 ＦＩＧ．９Ａ及びＦＩＧ．９Ｂは、本発明に基づく２つの異なる具体例における周波数及び解像度変換処理に用いられる変換表を示す図である。
【図１０】 ＦＩＧ．１０は、本発明の第２の実施例のブロック図である。
発明の背景
本発明は、コンピュータ用モニタ装置に関し、詳しくは、異なる出力表示信号フォーマットを有するパーソナルコンピュータ用の単一水平走査レンジ陰極線管（cathode ray tube：以下、ＣＲＴという。）モニタ装置に関する。
【０００２】
パーソナルコンピュータ（personal computer：以下、ＰＣという。）の製造業者間では、ＰＣのディスプレイカードによって生成される表示信号の解像度及び周波数を標準化した統一の規格は定められていない。また、複数の表示信号周波数に適応することができるアナログモニタ装置の構造は複雑であり、製造コストも高い。このようなモニタ装置をＦＩＧ．１に示す。このモニタ装置において、ＰＣ１０はディスプレイカード（図示せず）を備え、ディスプレイカードが有するデジタル／アナログ（digital to analog：以下、Ｄ／Ａという。）変換器１２は、アナログ表示信号をＰＣによって設定された周波数及び解像度でＣＲＴマルチプル走査周波数モニタ１４（以下、単にモニタという。）に出力する。モニタ１４は、周波数を検出して、初期表示信号の走査周波数を自らの走査周波数に適応化する必要がある。このようなモニタ装置は、構成が複雑で、製造コストが高いという問題を有している。
【０００３】
更に、他の構成を有するモニタ装置をＦＩＧ．２に示す。この構成においても、ＰＣ１０は、ディスプレイカード（図示せず）を備え、ディスプレイカードが有するデジタル／アナログ（Ｄ／Ａ）変換器は、出力アナログ表示信号を、ＰＣ１０によって設定された周波数及び解像度で単一走査周波数液晶表示（liquid crystal display：以下、ＬＣＤという。）モニタ１６に出力する。ＬＣＤモニタ１６は、アナログ／デジタル（analog to digital：以下、Ａ／Ｄという。）変換器１８を備え、Ａ／Ｄ変換器１８は、受信したアナログ信号をデジタル信号に変換する。ＬＣＤモニタ１６側に設けられたスケーリングエンジン２０は、デジタル表示信号をＬＣＤモニタ１６に互換性がある周波数及び解像度に変換して、ＬＣＤモニタ１６内の表示回路（図示せず）に供給する。このような構成では、Ａ／Ｄ変換器及びＬＣＤパネルの製造コストが高いという問題がある。
【０００４】
更に、他の構成を有するモニタ装置をＦＩＧ．３に示す。この構成においても、ＰＣ１０は、ディスプレイカード（図示せず）を備え、ディスプレイカードが有するデジタル／アナログ（Ｄ／Ａ）変換器１２は、出力アナログ表示信号を、ＰＣ１０によって設定された周波数及び解像度で単一走査ＣＲＴモニタ２２のＡ／Ｄ変換器２４に出力する。Ａ／Ｄ変換器２４の出力信号は、スケーリングエンジン２６に供給され、スケーリングエンジン２６は、デジタル表示信号を、ＣＲＴモニタ２２に互換性がある周波数及び解像度に変換して、Ｄ／Ａ変換器２８に供給する。Ｄ／Ａ変換器２８のアナログ出力表示信号は、ＣＲＴモニタ２２に供給され、このＣＲＴモニタ２２に互換性がある解像度及び周波数で映像が表示される。このようなモニタ装置も、構成が複雑で製造コストが高いという問題を有している。
【０００５】
更に、ＦＩＧ．４に示す構成においては、内部スケーリングエンジン３２を有するＰＣ３０は、単一走査ＬＣＤモニタ１６に互換性がある解像度及び周波数でデジタル表示信号を出力する。このような構成は、ホスト側のコストが低いという利点があるが、例えばデスクトップ用の汎用ＬＣＤが高価であるという問題がある。
【０００６】
そこで、構成が単純で製造コストが低く、パーソナルコンピュータが備える表示回路に互換性があり、様々な周波数及び表示解像度に対応して映像を表示できる単一水平走査レンジモニタ装置、好ましくは単一水平走査レンジＣＲＴモニタ装置の実現が望まれている。
【０００７】
発明の開示
上述及び他の目的は、本発明に基づく、例えばパーソナルコンピュータ等の外部信号源からデジタルフォーマットの初期表示信号を受け取る単一水平走査レンジモニタ装置により達成される。初期表示信号は、複数の入力解像度及び走査周波数のうちの１つの入力解像度及び周波数を有していてもよい。初期表示信号が供給される変換器は、初期表示信号の入力解像度を検出し、初期表示信号を、複数の異なる垂直出力解像度から選択され、検出された初期表示信号の入力解像度に対応する垂直出力解像度と、モニタの単一の水平走査周波数とを有するデジタル出力表示信号に変換する。
【０００８】
モニタは、好ましくは、陰極線管（ＣＲＴ）モニタとする。幾つかの具体例において、初期表示信号は、この初期表示信号の水平解像度にかかわらず、単一の所定の水平解像度を有する出力信号に変換される。好ましい具体例においては、変換器は、集積回路チップにより実現される。
【０００９】
モニタは、初期表示データが入力される表示データ入力回路を有する。この表示データ入力回路は、外部信号源からデジタルフォーマットの初期表示信号を受け取るレシーバであってもよい。好ましい具体例においては、変換器は、フレームメモリを含む回路として実現される。表示信号の変換は、フレームメモリに対するデータの書込及び読出を制御することにより実現される。変換器は、フレームメモリに加えて、初期表示信号の解像度を検出し、解像度検出信号を出力する解像度検出器と、初期表示信号のフレームメモリへの書込と、フレームメモリからモニタへのデジタル表示出力信号の読出とを切り換える切換手段とを備える。アドレスカウンタコントローラは、データを書き込むためのフレームメモリのアドレス及びデータを読み出すためのフレームメモリのアドレスを制御する。解像度検出器に接続された垂直同期パルス発生器は、初期表示信号の検出された解像度の関数として、複数の垂直同期周波数のうちのから選択された１つの垂直同期周波数に基づいて垂直同期パルスを発生する。水平同期パルス発生器は、単一の水平走査周波数に基づいて水平同期パルスを発生する。データ出力クロック信号発生器は、水平出力解像度と水平ブランキング期間の和に等しい単一の水平走査周波数及び乗算係数の積として、データ出力クロック信号を生成する。
【００１０】
第２のマルチプレクサは、表示データ入力回路からクロック信号と垂直同期信号とを受け取る。第２のマルチプレクサは、アドレスカウンタと、データ出力クロック信号発生器と、水平同期パルス発生器とに接続されており、表示データ入力回路からの水平同期信号及びクロック信号の組み合わせ又はクロック信号発生器からのデータ出力クロック信号及び水平同期パルス発生器からの水平同期パルスの組み合わせをアドレスカウンタコントローラに選択的に供給する。セクタコントローラは、第１のマルチプレクサ及び第２のマルチプレクサを同期させて制御し、交互に、初期解像度及び走査周波数にて初期表示データをフレームメモリに書き込み、モニタの要求に整合する初期表示データと異なる解像度及び走査周波数にてフレームメモリからデジタル出力表示信号を読み出す。
【００１１】
変換器をモニタ内に設ける具体例では、パーソナルコンピュータから供給される表示信号は、デジタルフォーマットであることが望ましい。レシーバは、表示データ入力回路の一部として組み込まれ、デジタル表示信号を受け取り、このデジタル表示信号を変換器に供給する。好ましい具体例においては、このレシーバは、トランジションミニマイズドディファレンシャルシグナリング（transition-minimized differential signaling：ＴＭＤＳ）レシーバ、ローボルテージディファレンシャルシグナリング（low voltage differential signaling：ＬＶＤＳ）レシーバ、ローボルテージディファレンシャルシグナリングディスプレイインタフェース（low voltage differential signaling display interface：ＬＤＩ）レシーバ又はギガビットビデオインタフェース（gigabit video interface：ＧＶＩＦ）レシーバである。
【００１２】
レシーバがＴＭＤＳレシーバである好ましい具体例においては、レシーバからのクロック信号は、トランジションミニマイズドディファレンシャルシグナリング（ＴＭＤＳ）クロック信号である。水平同期パルス発生器は、データ出力クロック信号を生成するための位相ロックループ（ＰＬＬ）回路を備える。好ましい具体例においては、水平同期パルス発生器は、８０ｋＨｚの周波数を有する水平同期パルスを発生する。一方、垂直同期パルス発生器は、検出された解像度に応じて、７９．９Ｈｚ、９５．１Ｈｚ、１２４．８Ｈｚ、９８．９Ｈｚ、８８．４Ｈｚ、及び７５．１Ｈｚから選択された周波数を有する垂直同期パルスを発生する。
【００１３】
上述の好ましい具体例、特に変換器が集積回路により実現されている具体例において、変換器は、「入力」欄の数値を初期表示信号の画素解像度とし、「変換後」欄の数値を出力表示信号の画素解像度とし、「ｆＨ」欄の数値を出力表示信号のｋＨｚ単位の水平走査周波数とし、「ｖＨ」欄の数値を出力表示信号のＨｚ単位の垂直同期周波数とし、「クロック」欄の数値をＭＨｚ単位のデータ出力クロック（ｆＨ×（水平解像度）×定数により算出される。）とする以下の表に基づいて、初期表示信号の解像度を変換する。これらの具体例において、定数は、約１．３５である。
【００１４】
【表５】
更に、他の具体例において、変換器は、以下の表に基づいて初期表示信号の解像度を変換する。ここでは、「クロック」を算出するための定数を約１．３６とする。
【００１６】
【表６】
本発明は、上述の単一水平走査レンジモニタ装置の構成要素により実行される処理ステップを有する適応化方法を提供する。
【００１８】
好ましい実施の形態の詳細な説明
本発明の第１の実施例においては、ＦＩＧ．５に示すように、ＰＣ３６は、デジタル表示データトランスミッタとして機能するデジタルビデオインタフェースボード３８を備える。トランスミッタは、トランジションミニマイズドディファレンシャルシグナリング（transition-minimized differential signaling：ＴＭＤＳ）トランスミッタ、ローボルテージディファレンシャルシグナリング（low voltage differential signaling：ＬＶＤＳ）トランスミッタ、ローボルテージディファレンシャルシグナリングディスプレイインタフェース（low voltage differential signaling display interface：ＬＤＩ）トランスミッタ又はギガビットビデオインタフェース（gigabit video interface：ＧＶＩＦ）トランスミッタの１つである。ＰＣ３６は、解像度、ｆＨ（水平走査周波数）及びｆＶ（垂直走査周波数）に関するトランスミッタのフォーマットに基づいてデジタル表示データを出力する。好ましい実施例においては、このトランスミッタとして、符号化されたＲＧＢビデオ表示データを送信するジェネシスマイクロチップ社（Genesis Microchip Inc.）により製造されたＴＭＤＳトランスミッタを用いる。
【００１９】
ＰＣ３６からのデジタルデータは、接続ケーブル等を介して単一走査周波数ＣＲＴ（以下、単にＣＲＴモニタという。）モニタ２２に供給される。ＣＲＴモニタ２２においては、トランスミッタ３８に対応するレシーバ４０がＰＣ３６から供給される入力表示データを受信する。すなわち、レシーバ４０は、対応するＴＭＤＳ、ＬＶＤＳ、ＬＤＩ又はＧＶＩＦレシーバである。この具体例では、レシーバ４０として、シリコンイメージ社（Sillicon Image）により製造された型式番号Ｓｉｌ１５１を使用している。レシーバ４０は、ＣＲＴモニタ２２内のスケーリングエンジン４２に受信デジタル表示データを出力する。
【００２０】
このスケーリングエンジン４２は、ＰＣ３６によって出力され、レシーバ４０によって受信されたデジタル表示信号に対し、ＦＩＧ．９Ａに示す表に基づく変換処理を実行する。例えば、スケーリングエンジン４２は、元の解像度が６４０×４８０画素の表示信号を変換して、水平走査周波数（ｆＨ）が８０ｋＨｚ、垂直走査周波数（ｆＶ）が７９．９Ｈｚで解像度が１４００×９６０画素のデジタル表示信号を出力する。データ出力クロックの周波数は、１５１．６８ＭＨｚである。また、表示信号の元の解像度が１０２４×７６８画素である場合、スケーリングエンジン４２は、これらの信号を、ｆＨが８０ｋＨｚ、ｆＶが９８．９Ｈｚで解像度が１４００×７６８画素のデジタル表示信号に変換する。この実施例では、出力デジタル表示信号の水平解像度は、初期の表示データの水平解像度にかかわらず、１４００画素で一定である。
【００２１】
スケーリングエンジン４２は、米国特許第５，６０２，５９９号に開示され、１９９９年、ＣＡ９５１３１、カリフォルニア州サンホセコンコースディーアール（Concourse Dr., San Jose CA 95131）のジェネシスマイクロチップ社（Gebesis Microchip Inc.）により製造されている型式番号ｇｍＺ１、ｇｍＺ２、ｇｍＺ３、ｇｍＺｄ１又はｇｍＺＲＸ１の集積回路チップにより実現することができる。或いは、スケーリングエンジン４２は、特別にプログラミングされたマイクロコンピュータとして実現してもよい。
【００２２】
スケーリングエンジン４２は、ＣＲＴモニタ２２内に設けられたオンボードメモリ又はメモリ４４を用いて変換処理を行う。例えば、このメモリは、ダイナミックランダムアクセスメモリ（dynamic random access memory：以下、ＤＲＡＭという。）であってもよい。スケーリングエンジン４２からのデジタル表示信号出力は、Ｄ／Ａ変換器（実際には、各色用のＤ／Ａ変換器に分離されている）によって変換され、単一走査ＣＲＴモニタ２２上に表示される。
【００２３】
ここで、ＦＩＧ．５に示す実施例のより具体的な構成をＦＩＧ．６に示す。この好ましい具体例において、ＰＣ３６が有するデジタルビデオインタフェースボード３８は、ＴＭＤＳトランスミッタ４８である。ＴＭＤＳフォーマットのデジタルＲＧＢ信号は、ケーブル又は他の種類の接続を介して、ＣＲＴモニタ２２内のＴＭＤＳレシーバ５０に供給される。適切なレシーバの１つとしては、例えば、ジェネシスマイクロチップ社製の型式番号ｇｍＺＲＸ１がある。ＴＭＤＳレシーバ５０は、初期の表示信号を、８ビットのデジタルＲＧＢ信号としてスケーリングチップ４４に供給する。スケーリングチップ４４内のマイクロプロセッサ５２は、必要なタイミング信号を生成するとともに、スケーリングのための演算処理を行う。
【００２４】
スケーリングチップ４４は、ＲＧＢ信号用の独立したメモリプレーン（memory plane）を有するフレームメモリ４２にデジタル表示データを書き込む。各メモリプレーンは、実行される解像度変換に応じて、例えば１０２４×７６個の８ビットカラー「ワード」を有する。それぞれがＲＧＢ信号に対して８ビットのカラーワード形式を有するスケーリングチップ４４からの出力デジタル表示データは、ＦＩＧ．９Ａに示す変換テーブルに基づく解像度に変換され、それぞれＤ／Ａ変換器４６Ｒ、４６Ｇ、４６Ｂに供給される。Ｄ／Ａ変換器４６Ｒ、４６Ｇ、４６Ｂは、デジタル表示データをＲＧＢアナログ出力表示信号に変換し、ＣＲＴモニタ２２に供給し、ＣＲＴモニタ２２は、このＲＧＢアナログ出力信号に基づいて映像を表示する。
【００２５】
ここで、ＦＩＧ．７を参照して、発明の他の実施例について説明する。なお、上述した実施例に共通である構成要素は、同じ参照番号を付して、それらの動作の説明は省略する。この実施例において、ディスクリート回路（discrete circuit）は、スケーリングチップ４４に代わるものである。ＴＭＤＳレシーバ５０から出力された８ビットのＲＧＢ信号は、第１の切換スイッチ５４に供給される。切換スイッチ５４は、各デジタルＲＧＢ信号を、第１のダイナミックＲＡＭ（ＤＲＡＭ）５８の入出力端子（I/O terminal）又は第２のＤＲＡＭ６０の入出力端子に選択的に供給する。ＤＲＡＭ５８、６０は、フレームメモリを構成している。第２の切換スイッチ５６は、ＤＲＡＭ５８、６０の入出力端子を、独立したＤ／Ａ変換器４６Ｒ、４６Ｇ、４６ＢからなるＤ／Ａ変換器４６に接続し、Ｄ／Ａ変換器４６は、アナログ表示信号をＣＲＴモニタ２２に供給する。
【００２６】
また、ＴＭＤＳレシーバ５０は、水平同期信号Ｈ.ＳＹＮＣ、垂直同期信号Ｖ.ＳＹＮＣ及びＴＭＤクロック信号ＴＭＤＳＣＬＫを出力する。Ｈ.ＳＹＮＣ信号及びＶ.ＳＹＮＣ信号は、解像度検出器６２に供給される。また、Ｖ.ＳＹＮＣ信号は、ＴＭＤＳＣＬＫ信号と共に、第３の切換スイッチ６８に供給される。Ｖ.ＳＹＮＣ信号は、更にセクタコントローラ７２に供給される。切換スイッチ６８は、Ｖ.ＳＹＮＣ信号を、第１のアドレスカウンタコントローラ６４の入力端子と第２のアドレスカウンタコントローラ６６の入力端子に交互に供給する。また、切換スイッチ６８は、同時に、ＴＭＤＳＣＬＫを、第１のアドレスカウンタコントローラ６４の他の入力端子と第２のアドレスカウンタコントローラ６６の他の入力端子に交互に供給する。
【００２７】
アドレスカウンタコントローラ６４、６６は、それぞれＤＲＡＭ５８、６０のアドレス線に接続され、表示データが格納されるとともに、読み出されるＤＲＡＭ５８、６０のアドレスを制御する。また、アドレスカウンタコントローラ６４、６６は、第４の切換スイッチ７０に接続されている。水平同期信号発生器７８は、８０ｋＨｚの（「ｆＨ」）Ｈ.ＳＹＮＣ信号を発生し、ＣＲＴモニタ２２、フェーズロックループ（ＰＬＬ）回路７４、Ｄ／Ａ変換器４６、垂直同期信号発生器８０、セクタコントローラ７２及び第４の切換スイッチ７０に供給する。ＰＬＬ回路７４は、水平走査周波数がｆＨのＨ.ＳＹＮＣ信号が供給され、ｆＨと解像度乗算器回路７６からの乗数の積に等しい周波数のデータ出力クロック信号（ＲｅａｄＣＬＫ）を出力する。乗数は、表示出力信号の水平解像度と水平帰線期間を加えたものに等しい。この具体例では、ＲｅａｄＣＬＫ＝ｆＨ×（水平解像度）ｘ（定数）である。ＲｅａｄＣＬＫ信号は、切換スイッチ７０及びＤ／Ａ変換器４６に供給される。なお、垂直同期信号発生器８０には、解像度検出器６２の出力が供給される。ＦＩＧ．９Ｂに示すように、垂直同期信号発生器８０は、初期の表示信号の検出された解像度に応じて、ＣＲＴモニタ２２に対するその出力Ｖ.ＳＹＮＣ信号の周波数ｆＶを変更する。
【００２８】
セクタコントローラ７２は、切換スイッチ５４、５６、６８、７０の動作を制御する。動作において、切換スイッチ５４、５６は、第１のマルチプレクサとして互いに同期して動作し、切換スイッチ５４は、書き込む入力表示信号をＤＲＡＭ５８に供給するように接続され、切換スイッチ５６は、格納された表示信号をＤ／Ａ変換器４６を介してＤＲＡＭ６０からＣＲＴモニタ２２に読み出すように接続される。切換スイッチ６８、７０は、第２のマルチプレクサを構成しており、セクタコントローラ７２は、切換スイッチ６８と切換スイッチ７０、切換スイッチ５４と切換スイッチ５６とが互いに同期して動作するように制御し、切換スイッチ５４は、表示データをＤＲＡＭ５８に書き込むように接続され、切換スイッチ５６は、ＤＲＡＭ６０から表示データを読み出すように接続され、切換スイッチ６８は、ＴＭＤＳレシーバ５０からのＴＭＤＳＣＬＫ及びＶ.ＳＹＮＣ信号をアドレスカウンタコントローラ６４に供給するように接続される。同時に、セクタコントローラ７２は、ＰＬＬ回路７４からのＲｅａｄＣＬＫ信号及び水平同期信号発生器７８からのＨ.ＳＹＮＣ信号をアドレスカウンタコントローラ６６に供給するように切換スイッチ７０を制御する。
【００２９】
また、セクタコントローラ７２は、切換スイッチ５４、５６、６８、７０の接続が同時に、それぞれ２つのＤＲＡＭ５８、６０及びアドレスカウンタコントローラ６４、６６の他方に接続されるように切換スイッチ５４、５６、６８、７０を制御する。このように、ＴＭＤＳレシーバ５０からの受信デジタル表示データの第１のセットは１の解像度及び周波数のセットでＤＲＡＭ５８に書き込まれ、これに対して、受信デジタル表示データの第２セットが異なる解像度及び周波数のセットでＤＲＡＭ６０から読み出される。そして、切換スイッチ５４、５６、６８、７０の接続を同時に、それぞれ２つのＤＲＡＭ５８、６０の他方に接続されるように変更することによって、処理が逆転され、表示データの第１セットが、変換された解像度及び周波数でＤＲＡＭ５８から読み出され、これに対して、ＴＭＤＳレシーバ５０からの受信表示データの第３のセットが、ＤＲＡＭ６０に格納される。
【００３０】
ここで、ＦＩＧ．８を参照して、ＤＲＡＭ５８及び６０の読出及び書込処理のタイミングについて、更に詳細に説明する。ＦＩＧ．８に示すように、ＴＭＤＳレシーバ５０から受信された入力表示データのフレームメモリであるＤＲＡＭ５８、６０への書込は、ＴＭＤＳレシーバ５０からの６０ＨｚのＶ.ＳＹＮＣ信号によって制御される。ＦＩＧ．８において、これはＤＲＡＭ５６に対する第１の「入力」期間８２によって示される。ＤＲＡＭ５８、６０からＣＲＴモニタ２２へのデータの読出は、垂直同期信号発生器８０からの９８．９ＨｚのＶ.ＳＹＮＣ信号に同期している。これは、表示データがＤＲＡＭ６０から読み出される出力期間８４によって示される。ＤＲＡＭ５８に格納されている表示データは、次に、期間８６で読み出される。なお、ここで使用される特定のｆＨ及びｆＶの値は、例示的に示したものに過ぎず、他の値を用いてもよい。
【００３１】
ＤＲＡＭ５８、６０のうちの１つに格納されている全ての表示データは、２つの９８．９ ＨｚのＶ.ＳＹＮＣ期間で読み出すことができるが、この読出所要時間よりＤＲＡＭ５８、６０への書込所要時間の方が短い。したがって、ＦＩＧ．８に示す出力期間８４の所要時間は、入力期間８２の所要時間よりも長い。このように、データ書込期間とデータ読出期間の所要時間は等しくないので、第１のデータの読出／書込サイクルの後、同じメモリに対する読出動作と書込動作がオーバーラップする期間が生じる可能性がある。例えば、ＤＲＡＭのうちの１つから、他のＤＲＡＭへの全てのデータが入力される前に、全ての表示データの読出が完了することがある。この場合、データが読み出されているＤＲＡＭは、単純に読出を繰り返し、同じデータを再表示する。この処理は、期間９０及び期間９２に対応する。
【００３２】
期間８６の後、例えば、期間９０における３つの連続する９８．９ ＨｚのＶ.ＳＹＮＣ期間のうちの最初の２つのＶ.ＳＹＮＣにおいて、表示データがＤＲＡＭ６０から読み出される。ＤＲＡＭ５８には、ＴＭＤＳレシーバ５０からのＶ.ＳＹＮＣのタイミングでデータが書き込まれているので、ＤＲＡＭ５８への受信表示データの書込は、期間９０が開始してから２つ以上の９８．９ ＨｚのＶ.ＳＹＮＣ期間が経過するまで、完了しない。換言すると、全ての表示データは、ＤＲＡＭ５８へのデータ書込の処理が期間９２の間で完了する前に、ＤＲＡＭ６０から読み出される。したがって、ＤＲＡＭ５８においては、この時点でデータが読み出される準備ができていない。このため、期間９０の第１の部分の間にＤＲＡＭ６０から表示データを一旦読み出し、期間９０の最後の９８．９ ＨｚのＶ.ＳＹＮＣ期間９４において、同じ表示データを再び読み出す。このように、同じ表示データを繰り返し表示しても、ＣＲＴモニタ２２のユーザが違和感を抱くことはない。この処理は、各表示データの読出／書込サイクル毎に繰り返される。
【００３３】
上述の実施例では、スケーリングエンジンをモニタ内に設けている。他の実施例においては、スケーリングエンジンをＰＣ内に設けてもよい。ここで、ＦＩＧ．１０を参照して、スケーリングエンジン３４が組み込まれたＰＣ３０を備える本発明の第２の実施例について説明する。このスケーリングエンジン３４は、ＰＣ３０の内部で、デジタル表示信号出力に対し、上述と同様の変換処理を実行し、変換されたデジタル表示信号を、単一水平走査周波数ＣＲＴモニタ２２のＤ／Ａ変換器２８に供給し、これにより、単一水平走査レンジＣＲＴモニタ２２に映像が表示される。この変換処理は、例えば、ＦＩＧ．９Ａの条件に基づいて実行することができる。ここで、ＣＲＴモニタ２２の水平走査周波数ｆＨは、この第２の実施例では、８０ｋＨｚである。また、スケーリングエンジン３４は、米国特許第５，６０２，５９９号に開示され、１９９９年、ＣＡ９５１３１、カリフォルニア州サンホセコンコースディーアール（Concourse Dr., San Jose CA 95131）のジェネシスマイクロチップ社（Gebesis Microchip Inc.）により製造されている型式番号ｇｍＺ１、ｇｍＺ２、ｇｍＺ３、ｇｍＺｄ１又はｇｍＺＲＸ１の集積回路チップにより実現することができる。或いは、スケーリングエンジン３４は、特別にプログラミングされたマイクロコンピュータとして実現してもよい。更に、スケーリングエンジン３４は、ＦＩＧ．７に示す具体例と実質的に同様の構成を有し、このＦＩＧ．７に示す具体例のＴＭＤＳレシーバ５０をＰＣ３０のディスプレイアダプタに置き換えたものであってもよい。この具体例では、変換処理は、ＦＩＧ．９Ｂに基づいて行われる。
【００３４】
以上、複数の異なるデジタル表示出力を有するパーソナルコンピュータに対して経済的且つ容易にインタフェースを行うことができる単一水平走査レンジＣＲＴモニタ装置について説明した。
【００３５】
本発明を好ましい実施の形態により説明したが、本発明の趣旨及び範囲から逸脱することなく、様々な変更及び修正が可能である。請求の範囲に示す構造、要素、動作、及び機能的手段及びステップと均等なものは、特に明示されている他の要素を組み合わせて実現されるあらゆる構造、要素、動作、及び機能的手段及びステップを包含する。
【図面の簡単な説明】
【図１】 ＦＩＧ．１は、複数の走査周波数に対応するＣＲＴモニタを採用したモニタ装置の第１の具体例を示すブロック図である。
【図２】 ＦＩＧ．２は、Ａ／Ｄ変換器を組み込んだＬＣＤモニタを採用したモニタ装置の第２の具体例を示すブロック図である。
【図３】 ＦＩＧ．３は、単一走査ＣＲＴモニタを採用したモニタ装置の第３の具体例を示すブロック図である。
【図４】 ＦＩＧ．４は、ＬＣＤモニタにデジタル出力表示信号を供給するためのスケーリングエンジンをＰＣ内に組み込んだモニタ装置の第４の具体例を示すブロック図である。
【図５】 デジタル表示信号レシーバ、メモリ、スケーリングエンジン及びＤ／Ａ変換器を組み込んだＣＲＴ単一走査周波数モニタと、デジタル表示信号を出力するデジタルインタフェースビデオボードを組み込んだＰＣとを備える本発明の第１の実施例のブロック図である。
【図６】 ＦＩＧ．６は、ＦＩＧ．５に示す構成のより詳細なブロック図である。
【図７】 ＦＩＧ．６は、ＦＩＧ．５に示す構成の変形例の詳細なブロック図である。
【図８】 ＦＩＧ．８は、ＦＩＧ．７に示す実施例におけるフレームメモリに対する読出及び書込動作を説明するタイムチャートである。
【図９】 ＦＩＧ．９Ａ及びＦＩＧ．９Ｂは、本発明に基づく２つの異なる具体例における周波数及び解像度変換処理に用いられる変換表を示す図である。
【図１０】 ＦＩＧ．１０は、本発明の第２の実施例のブロック図である。
Claims (42)
- 外部信号源から複数の入力解像度のうちの１つを有するデジタルフォーマットの初期表示信号が供給される単一水平走査レンジモニタ装置において、
単一の水平走査周波数を有する陰極線管と、
上記初期表示信号が供給され、該初期表示信号の入力解像度を検出し、該初期表示信号を、複数の異なる垂直出力解像度から選択され、上記検出された初期表示信号の入力解像度に対応する垂直出力解像度と、上記陰極線管の単一の水平走査周波数とを有するデジタル出力表示信号に変換し、該デジタル出力表示信号を上記陰極線管に供給する変換器とを備え、
前記の変換動作には、初期表示信号の初期解像度を決定し、予め定義された変換表に従って初期表示信号の決定された初期解像度に対応する変換値を決定し、当該決定された変換値に従ってデジタル出力信号を生成することが含まれ、
前記変換表には、初期表示信号ごとに、予め定義された画素解像度、予め定義された水平周波数、そして予め定義されたデータ出力クロックの周波数が含まれている
単一水平走査レンジモニタ装置。 - 上記変換器は、フレームメモリを備えることを特徴とする請求項１記載の単一水平走査レンジモニタ装置。
- 上記外部信号源は、上記初期表示信号をデジタルフォーマットで供給し、当該単一水平走査レンジモニタ装置は、上記初期表示信号を受信して、該初期表示信号を上記変換器に供給するレシーバを備えることを特徴とする請求項１記載の単一水平走査レンジモニタ装置。
- 上記レシーバは、トランジションミニマイズドディファレンシャルシグナリング（ＴＭＤＳ）レシーバであることを特徴とする請求項３記載の単一水平走査レンジモニタ装置。
- 上記レシーバは、ローボルテージディファレンシャルシグナリング（ＬＶＤＳ）レシーバであることを特徴とする請求項３記載の単一水平走査レンジモニタ装置。
- 上記レシーバは、ローボルテージディファレンシャルシグナリングディスプレイインタフェース（ＬＤＩ）レシーバであることを特徴とする請求項３記載の単一水平走査レンジモニタ装置。
- 上記レシーバは、ギガビットビデオインタフェース（ＧＶＩＦ）レシーバであることを特徴とする請求項３記載の単一水平走査レンジモニタ装置。
- デジタル出力表示信号を対応するアナログ出力表示信号に変換するデジタル／アナログ変換器を備える請求項１記載の単一水平走査レンジモニタ装置。
- 上記初期表示信号及びデジタル出力表示信号は、赤、緑、青に対応する信号成分を含み、上記デジタル／アナログ変換器は、該各信号成分に対応する個別の変換器を備えることを特徴とする請求項８記載の単一水平走査レンジモニタ装置。
- 上記変換器は、初期デジタル表示信号の水平解像度にかかわらず、上記初期表示信号を所定の水平解像度の１つを有するデジタル出力表示信号に変換することを特徴とする請求項１記載の水平走査レンジモニタ装置。
- 上記変換器は、「入力」欄の数値を上記初期表示信号の画素解像度とし、「変換後」欄の数値を上記出力表示信号の画素解像度とし、「ｆＨ」欄の数値を上記出力表示信号のｋＨｚ単位の水平走査周波数とし、「ｖＨ」欄の数値を上記出力表示信号のＨｚ単位の垂直同期周波数とし、「クロック」欄の数値をＭＨｚ単位のデータ出力クロックとする以下の表に基づいて、初期表示信号の解像度を変換するスケーリング回路を備える請求項１記載の単一水平走査レンジモニタ装置。
- 単一の水平走査周波数を有するモニタと、
外部信号源から、入力解像度、クロック信号、水平同期信号、垂直同期信号のうちの１つの入力情報を含むデジタルフォーマットの初期表示信号が入力される表示データ入力回路と、
上記表示データ入力回路から上記初期表示信号と、水平同期信号及び垂直同期信号とが供給され、該初期表示信号の入力解像度を検出し、該初期表示信号を、複数の異なる垂直出力解像度から選択され、上記検出された初期表示信号の入力解像度に対応する垂直出力解像度と、上記モニタの単一の水平走査周波数とを有するデジタル出力表示信号に変換し、該デジタル出力表示信号を上記モニタに供給する変換器とを備える単一水平走査レンジモニタ装置において、
上記変換器は、
フレームメモリと、
上記初期表示信号の解像度を検出し、解像度検出信号を出力する解像度検出器と、
上記表示データ入力回路、上記フレームメモリ及び上記モニタの間に設けられ、上記初期表示信号の上記フレームメモリへの書込と、上記フレームメモリから上記モニタへのデジタル表示出力信号の読出とを切り換える第１のマルチプレクサと、
データを書き込むための上記フレームメモリのアドレス及びデータを読み出すための上記フレームメモリのアドレスを制御するアドレスカウンタコントローラと、
上記初期表示信号の検出された解像度の関数として、複数の垂直同期周波数のうちのから選択された１つの垂直同期周波数に基づいて垂直同期パルスを発生する垂直同期パルス発生器と、
上記単一の水平走査周波数に基づいて水平同期パルスを発生する水平同期パルス発生器と、
上記単一の水平走査周波数及び上記デジタル表示出力信号の水平解像度の関数として、データ出力クロック信号を発生するデータ出力クロック信号発生器と、 上記表示データ入力回路のクロック出力端子、上記データ出力クロック信号発生器、及び上記水平同期パルス発生器の間に設けられ、上記表示データ入力回路からの水平同期信号及びクロック信号の組み合わせ又は上記クロック信号発生器からのデータ出力クロック信号及び上記水平同期パルス発生器からの水平同期パルスの組み合わせを上記アドレスカウンタコントローラに選択的に供給する第２のマルチプレクサと、
上記第１のマルチプレクサ及び第２のマルチプレクサを同期させて制御し、交互に、初期解像度及び走査周波数にて上記初期表示データを上記フレームメモリに書き込み、上記モニタの要求に整合する上記初期表示データと異なる解像度及び走査周波数にて上記フレームメモリから上記デジタル出力表示信号を読み出すセクタコントローラとを備える単一水平走査レンジモニタ装置。 - 上記変換器は、上記モニタ内に設けられていることを特徴とする請求項１２記載の単一水平走査レンジモニタ装置。
- 上記変換器は、上記外部信号源内に設けられていることを特徴とする請求項１２記載の単一水平走査レンジモニタ装置。
- 上記モニタは、陰極線管であることを特徴とする請求項１２記載の単一水平走査レンジモニタ装置。
- 上記セクタコントローラは、上記表示データ入力回路から垂直同期信号を受け取り、上記水平同期パルス発生器から水平同期パルス受け取ることを特徴とする請求項１２記載の単一水平走査レンジモニタ装置。
- 上記解像度検出器は、上記表示データ入力回路から水平同期信号及び垂直同期信号を受け取ることを特徴とする請求項１２記載の単一水平走査レンジモニタ装置。
- 上記外部信号源は、上記初期表示信号をデジタルフォーマットで送信するトランスミッタを備え、上記表示データ入力回路は、上記初期表示信号を受信し、該初期表示信号を上記変換器に供給するレシーバを備えることを特徴とする請求項１２記載の単一水平走査レンジモニタ装置。
- 上記レシーバは、トランジションミニマイズドディファレンシャルシグナリング（ＴＭＤＳ）クロック信号を上記表示データ入力回路のクロック出力端子に出力することを特徴とする請求項１８記載の単一水平走査レンジモニタ装置。
- 上記フレームメモリは、交互に書込及び読出が行われる少なくとも２つのメモリバンクと、上記メモリバンクへのデータの書込及び上記メモリバンクからのデータの読出を交互に行う一対のアドレスコントローラとを備えることを特徴とする請求項１２記載の単一水平走査レンジモニタ装置。
- 上記データ出力クロック信号発生器は、上記水平同期パルスと、所定の単一の水平解像度の関数である乗算係数とが供給される位相ロックループ回路（ＰＬＬ）を備え、単一の水平走査周波数と上記乗算係数との積に等しい周波数を有するデータ出力クロック信号を発生することを特徴とする請求項１２記載の単一水平走査レンジモニタ装置。
- 上記水平同期パルス発生器は、８０ｋＨｚの周波数を有する水平同期パルスを発生することを特徴とする請求項１２記載の単一水平走査レンジモニタ装置。
- 上記垂直同期パルス発生器は、検出された解像度に応じて、７９．９Ｈｚ、９５．１Ｈｚ、１２４．８Ｈｚ、９８．９Ｈｚ、８８．４Ｈｚ、及び７５．１Ｈｚから選択された周波数を有する垂直同期パルスを発生することを特徴とする請求項１２記載の単一水平走査レンジモニタ装置。
- 上記変換器は、「入力」欄の数値を上記初期表示信号の画素解像度とし、「変換後」欄の数値を上記出力表示信号の画素解像度とし、「ｆＨ」欄の数値を上記出力表示信号のｋＨｚ単位の水平走査周波数とし、「ｖＨ」欄の数値を上記出力表示信号のＨｚ単位の垂直同期周波数とし、「クロック」欄の数値をＭＨｚ単位のデータ出力クロックとする以下の表に基づいて、初期表示信号の解像度を変換することを特徴とする請求項１２記載の単一水平走査レンジモニタ装置。
- コンピュータにより生成された複数の入力解像度のうちの１つを有するデジタルフォーマットの初期表示信号を受け取り、単一の水平走査周波数を有する単一水平走査レンジモニタに表示するために該初期表示信号を適応化する適応化方法において、
上記初期表示信号の入力解像度を検出する検出ステップと、
上記初期表示信号を、複数の異なる垂直出力解像度から選択され、上記検出された初期表示信号の入力解像度に対応する垂直出力解像度と、上記陰極線管の単一の水平走査周波数とを有するデジタル出力表示信号に変換する変換ステップと、
上記デジタル出力表示信号を上記単一水平走査レンジモニタに供給して表示させる供給ステップとを有し、
前記の変換ステップには、初期表示信号の初期解像度を決定し、予め定義された変換表に従って初期表示信号の決定された初期解像度に対応する変換値を決定し、当該決定された変換値に従ってデジタル出力信号を生成することが含まれ、
前記変換表には、初期表示信号ごとに、予め定義された画素解像度、予め定義された水平周波数、そして予め定義されたデータ出力クロックの周波数が含まれている
適応化方法。 - 上記変換ステップは、初期デジタル表示信号の水平解像度にかかわらず、上記初期表示信号を所定の水平解像度の１つを有するデジタル出力表示信号に変換するステップを有することを特徴とする請求項２５記載の適応化方法。
- 上記変換ステップは、フレームメモリにデータを書き込み及びフレームメモリからデータを読み出すステップを有することを特徴とする請求項２５記載の適応化方法。
- 上記コンピュータから上記初期表示信号を受信する受信ステップを有する請求項２５記載の適応化方法。
- 上記受信ステップは、トランジションミニマイズドディファレンシャルシグナリング（ＴＭＤＳ）処理を行うステップを有することを特徴とする請求項２８記載の適応化方法。
- 上記受信ステップは、ローボルテージディファレンシャルシグナリング（ＬＶＤＳ）処理を行うステップを有することを特徴とする請求項２８記載の適応化方法。
- 上記受信ステップは、ローボルテージディファレンシャルシグナリングディスプレイインタフェース（ＬＤＩ）処理を行うステップを有することを特徴とする請求項２８記載の適応化方法。
- 上記受信ステップは、ギガビットビデオインタフェース（ＧＶＩＦ）処理を行うステップを有することを特徴とする請求項２８記載の適応化方法。
- 上記デジタル出力表示信号を対応するアナログ出力表示信号に変換するデジタル／アナログ変換ステップを有する請求項２５記載の適応化方法。
- 上記初期表示信号及びデジタル出力表示信号は、赤、緑、青に対応する信号成分を含み、上記デジタル／アナログ変換ステップは、該各信号成分に対応して個別に変換を行うことを特徴とする請求項３３記載の適応化方法。
- 上記変換ステップは、「入力」欄の数値を上記初期表示信号の画素解像度とし、「変換後」欄の数値を上記出力表示信号の画素解像度とし、「ｆＨ」欄の数値を上記出力表示信号のｋＨｚ単位の水平走査周波数とし、「ｖＨ」欄の数値を上記出力表示信号のＨｚ単位の垂直同期周波数とし、「クロック」欄の数値をＭＨｚ単位のデータ出力クロックとする以下の表に基づいて、初期表示信号の解像度を変換するスケーリングステップを有することを特徴とする請求項２５記載の適応化方法。
- コンピュータにより生成された複数の入力解像度のうちの１つを有するデジタルフォーマットの初期表示信号を受け取り、単一の水平走査周波数を有する単一水平走査レンジモニタに表示するために該初期表示信号を適応化する適応化方法において、
上記初期表示信号を受信し、該初期表示信号を入力解像度、クロック信号、水平同期信号、垂直同期信号のうちの１つとともに出力する受信ステップと、
上記初期表示信号の入力解像度を検出する検出ステップと、
上記初期表示信号を、複数の異なる垂直出力解像度から選択され、上記検出された初期表示信号の入力解像度に対応する垂直出力解像度と、上記モニタの単一の水平走査周波数とを有するデジタル出力表示信号に変換する変換ステップと、 上記デジタル出力表示信号を上記モニタに供給する供給ステップとを有し、
上記変換ステップは、上記初期表示信号を交互にフレームメモリに書き込み及びフレームメモリから読み出すステップと、
アドレスカウンタコントローラにより、上記フレームメモリにデータを書き込むためのアドレス及び上記フレームメモリからデータを読み出すためのアドレスを制御するステップと、
上記初期表示信号の検出された解像度の関数として、複数の垂直同期周波数のうちのから選択された１つの垂直同期周波数に基づいて垂直同期パルスを発生する垂直同期パルス発生ステップと、
上記単一の水平走査周波数に基づいて水平同期パルスを発生する水平同期パルス発生ステップと、
データ出力クロック信号を発生するデータ出力クロック信号発生ステップと、上記初期表示データを発生するステップからの水平同期信号及びクロック信号の組み合わせ又は上記データ出力クロック信号発生ステップからのデータ出力クロック信号及び上記水平同期パルス発生ステップからの水平同期パルスの組み合わせを上記アドレスカウンタコントローラに選択的に供給し、交互に、初期解像度及び走査周波数にて上記初期表示データを上記フレームメモリに書き込み、上記モニタの要求に整合する上記初期表示データと異なる解像度及び走査周波数にて上記フレームメモリから上記デジタル出力表示信号を読み出して上記単一水平走査レンジモニタに供給するステップを有する適応化方法。 - 上記単一水平走査レンジモニタは、陰極線管であることを特徴とする請求項３６記載の適応化方法。
- 上記受信ステップからのクロック信号は、トランジションミニマイズドディファレンシャルシグナリング（ＴＭＤＳ）クロック信号であることを特徴とする請求項３６記載の適応化方法。
- 上記フレームメモリは、交互に書込及び読出が行われる少なくとも２つのメモリバンクを備えることを特徴とする請求項３６記載の適応化方法。
- 上記水平同期パルス発生ステップは、８０ｋＨｚの周波数を有する水平同期パルスを発生することを特徴とする請求項３６記載の適応化方法。
- 上記垂直同期パルス発生ステップは、検出された解像度に応じて、７９．９Ｈｚ、９５．１Ｈｚ、１２４．８Ｈｚ、９８．９Ｈｚ、８８．４Ｈｚ、及び７５．１Ｈｚから選択された周波数を有する垂直同期パルスを発生することを特徴とする請求項３６記載の適応化方法。
- 上記変換ステップは、「入力」欄の数値を上記初期表示信号の画素解像度とし、「変換後」欄の数値を上記出力表示信号の画素解像度とし、「ｆＨ」欄の数値を上記出力表示信号のｋＨｚ単位の水平走査周波数とし、「ｖＨ」欄の数値を上記出力表示信号のＨｚ単位の垂直同期周波数とし、「クロック」欄の数値をＭＨｚ単位のデータ出力クロックとする以下の表に基づいて、初期表示信号の解像度を変換することを特徴とする請求項３６記載の適応化方法。
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