JPH1011023A

JPH1011023A - 表示装置

Info

Publication number: JPH1011023A
Application number: JP15715196A
Authority: JP
Inventors: Yuichi Matsumoto; 雄一松本
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1996-06-18
Filing date: 1996-06-18
Publication date: 1998-01-16

Abstract

(57)【要約】【課題】デジタイザから得られるディジタルビデオ信
号の解像度が設定された解像度となるように、デジタイ
ザに供給されるタイミング信号を発生するＰＬＬ回路内
の分周器の分周値を自動的に設定する。【解決手段】ホストコンピュータ部１は初めに白レベ
ルのアナログビデオ信号を出力し、これをデジタイザ３
で変換したデジタルＧ信号がラインメモリ７に記憶され
る。ＣＰＵ９はラインメモリ７における白レベルの画素
数とスイッチ９で設定された解像度とを比較する。一
方、ＰＬＬ回路５はシンクセパレータ４で分離されたＨ
ＳＹＮＣを基準として動作され、タイミング信号ＣＬＫ
を発生してデジタイザ３に供給している。その内部の分
周器６の分周値がＣＰＵ９による上記比較結果に応じて
制御される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンピュータ等から
のアナログビデオ信号（映像信号、同期信号）に基づく
映像を表示する液晶、ディジタルディスプレイ表示装置
等に用いて好適な表示装置に関するものである。

【０００２】

【従来の技術】従来より、ＣＲＴ等に利用されているア
ナログビデオ信号をコンピュータから入力し、このアナ
ログビデオ信号をＡ／Ｄ変換してディジタルビデオ信号
を発生し、これをドットマトリクス方式のフラットパネ
ルディスプレイ等の表示装置で画像表示するようにして
いる。このような表示装置において、入力アナログビデ
オ信号に付随する同期信号を基準信号とする位相同期ル
ープ（Phase Locked Loop: PLL）回路により、Ａ／Ｄ変
換のタイミング信号を生成する技術が知られている。例
えば、アナログビデオ信号のドットクロックが１００Ｍ
Ｈｚ、水平同期信号が１００ＫＨｚであれば、水平同期
信号をＰＬＬの基準信号となるように構成し、ＰＬＬ回
路内の分周器の分周値を１０００（＝１００ＭＨｚ／１
００ＫＨｚ）に設定することにより、所望のＡ／Ｄ変換
用のタイミング信号を得るようにしていた。

【０００３】また、コンピュータにおいては、ドットク
ロック周波数や同期信号周波数等のタイミング仕様の異
る種々のグラフイックスカードあるいはグラフイックス
ボードと呼ばれる基板を差し換えて使用するようにして
おり、そのため表示装置側ではコンピュータが現在使用
しているグラフイックスカードのタイミング仕様に合わ
せてＰＬＬ回路内の分周器の分周値を変更する必要があ
った。

【０００４】

【発明が解決しようとする課題】しかしながら上記従来
例のように、タイミング仕様の異なるグラフイックスカ
ードごとに、ＰＬＬ設定値の調査／記憶登録を行うこと
は、現在膨大な種類のグラフイックスカードが市場に出
まわっていることなどを考えると、これらのすべてのグ
ラフイックスカードのタイミング、ＰＬＬ設定値の測定
ができたとしても、それを記憶させるメモリの容量の大
幅な増加などが生じてしまう。このような理由により従
来の方法は、フラットパネルインターフェースのすべて
のグラフイックスカードへの対応への大きなボトルネッ
クとなっていた。

【０００５】本発明は上記のような実情に鑑み成された
もので、入力されるアナログビデオ信号の種々のタイミ
ングに応じてＰＬＬ回路内の分周器の分周値を自動的に
変えることのできる表示装置を得ることを目的とするも
のである。

【０００６】

【課題を解決するための手段】本発明においては、アナ
ログビデオ信号をタイミング信号に基づいてディジタル
ビデオ信号に変換する変換手段と、上記アナログビデオ
信号における水平同期信号に位相同期して動作され上記
タイミング信号を発生して上記変換手段に供給する位相
同期手段と、上記ディジタルビデオ信号を１ライン分記
憶する記憶手段と、上記１ラインにおける有効表示領域
の画素数としての解像度を設定する設定手段と、上記記
憶手段の内容と上記設定された解像度とを比較し、比較
結果に応じて上記位相同期手段から発生する上記タイミ
ング信号の周波数を変える制御を行う制御手段と、上記
ディジタルビデオ信号を処理して表示手段に供給する信
号処理手段とを設けている。

【０００７】

【作用】本発明によれば、制御手段は、記憶手段に記憶
された１ライン分のディジタルビデオ信号の内容と設定
された解像度とを比較し、その比較結果に応じてタイミ
ング信号の周波数を制御することにより、設定された解
像を持つディジタルビデオ信号を変換手段から得ること
ができ、これを処理することにより設定された解像度で
画像を表示することができる。

【０００８】

【発明の実施の形態】図１は本発明による表示装置の実
施の形態を示すブロック図である。図１において、１は
ホストコンピュータ部で、表示用のアナログビデオ信号
２を生成して出力する。３はアナログビデオ信号２にお
けるＲＧＢ信号をＡ／Ｄ変換して８ビットのディジタル
ＲＧＢ信号と成すデジタイザであり、アンプ、Ａ／Ｄ変
換器等で構成されている。４はアナログビデオ信号２に
おけるＧ信号から水平同期信号ＨＳＹＮＣ及び垂直同期
信号ＶＳＹＮＣを分離するシンクセパレータである。

【０００９】５は上記ＨＳＹＮＣ信号を基準信号として
動作し、デジタイザ３のＡ／Ｄ変換タイミング信号ＣＬ
Ｋを出力するＰＬＬ回路、６はＰＬＬ回路５内の分周器
である。７は本発明の特徴であるラインメモリとしての
メモリであり、上記デジタルＧ信号の１ライン分を記憶
し、ＨＳＹＮＣ信号により書き込みアドレスがリセット
されるように成されている。８は水平方向の有効表示領
域の画素数、即ち横解像度を設定するスイッチで、ここ
では３つのホジションを切り換えて３種類の横解像度を
設定できるものとする。９はスイッチ８で設定された横
解像度とメモリ７の出力とに基づいて分周器６の分周値
を求め、分周器６に設定すると共に全体的な制御を行う
ＣＰＵである。

【００１０】１０はコントローラであり、デジタイザ３
から得られるデジタルＲＧＢ信号から成る画像データに
２値化処理を行う。１１は２値化処理された画像データ
を展開、記憶するＤＲＡＭ、１２はＤＲＡＭ１１の画像
データをコントローラ１０を通じて表示する液晶表示素
子を用いた液晶ディスプレイ部である。

【００１１】尚、ホストコンピュータ部１は、ＣＰＵ１
３の制御が異るのみで、従来公知のＣＲＴ表示用のもの
と同様に構成されている。即ち、ホストコンピュータ部
１は、ＣＰＵ１３、ＲＯＭ１４、ビデオＲＡＭ１５、デ
ィスプレイプロセッサ１７とＣＲＴコントローラ１６と
を含むグラフイックプロセッサ１８、色変換用のルック
アップテーブル１９とＤ／Ａ変換器２０とを含むＲＡＭ
ＤＡＣ２１、ホストバス２２及びホストインターフェー
ス２３等で構成されている。

【００１２】次に上記構成による動作について説明す
る。ホストコンピュータ部１より出力されるアナログビ
デオ信号は、以下の仕様を持つものとする。解像度横６４０＊縦４８０ドットクロック２５ＭＨｚフロントポーチ８０ドットバックポーチ８０ドット水平周波数３１．２５ＫＨｚ同期信号形態シンクオングリーン

【００１３】ＣＰＵ９はスイッチ８のポジションを判別
するように成されている。スイッチ８は３つのポジショ
ンを持つものとする。それぞれのポジションは、次に示
すように、水平方向の有効表示領域の画素数（横解像
度）を与えるものと、あらかじめ取り決めておく。ポジション画素数１６４０２１０２４３１２８０

【００１４】以下、スイッチ８をポジション１に設定
し、横解像度を６４０とした場合について説明する。ホ
ストコンピュータ部１において、ＣＰＵ１３はリセット
後、有効表示領域のすべてが白となるようにビデオＲＡ
Ｍ１５内に値を書き込む。シンクセパレータ４はアナロ
グビデオ信号２に重畳された水平同期信号ＨＳＹＮＣと
垂直同期信号ＶＳＹＮＣとを分離する。ＰＬＬ回路５は
上記ＨＳＹＮＣ信号を基準入力とし、デジタイザ３のＡ
／Ｄ変換タイミング信号ＣＬＫを出力する。ＰＬＬ回路
５内の分周器６の分周値はＣＰＵ９により書き換え可能
になっている。ＣＰＵ９はリセット後、分周器６に適当
な値を書き込む。この場合は１０００を書き込むものと
する。するとＰＬＬ回路５の出力タイミング信号ＣＬＫ
の周波数は３１．２５ＫＨｚ＊１０００＝３１．２５ＭＨｚとなる。

【００１５】デジタイザ３は信号ＣＬＫのタイミング
で、アナログＲＧＢ信号をサンプリングし、８ビットの
デジタルＲＧＢ信号に変換して出力する。ホストコンピ
ュータ部１ではリセット後、白を出力しているため、デ
ジタイザ３は有効表示期間中は２５５（１６進数で‘Ｆ
Ｆ’）を出力し、その他の期間は０を出力する。メモリ
７は、解像度の最大値を１２８０とし、フロントポー
チ、バックポーチを含めて記憶可能なように、記憶容量
２０００バイトのメモリで構成されている。このメモリ
はデジタイザ３の出力であるデジタルＧ信号の値をシー
ケンシャルに記憶する。また、書き込みアドレス２００
０を越えると書き込みを停止するとともに上記ＨＳＹＮ
Ｃ信号により書き込みアドレスが０にリセットされると
共に、ＣＰＵ９により読み出し可能になされている。

【００１６】以上述べたリセット後のドットクロック、
アナログビデオ信号２、タイミング信号ＣＬＫ、メモリ
７の内容の関係を図２に示す。この図２の例では、ホス
トコンピュータ部１のドットクロックが２５ＭＨｚであ
るのに対して信号ＣＬＫが３１．２５ＭＨｚであるた
め、メモリ７内の２５５の値の個数は８００個［＝（２
５／３１．２５）×１０００］となる。ＣＰＵ９はメモ
リ７内の２５５の値の個数とスイッチ８で与えられた横
解像度とを比較する。この場合、メモリ７内の２５５の
値の個数は８００、スイッチ８で与えられた横解像度は
６４０で、メモリ７内の２５５の個数の方が大きい。Ｃ
ＰＵ９はこの結果より、信号ＣＬＫの周波数が高すぎ
る、すなわち分周器６の設定値が大きすぎると判断して
分周器６に１０００よりも小さい値を設定する。この場
合５００とする。すると信号ＣＬＫの周波数は、３１．２５ＫＨｚ＊５００＝１５．６２５ＭＨｚとなる。

【００１７】この場合のドットクロック、アナログビデ
オ信号２、信号ＣＬＫ、メモリ７の内容の関係を図３に
示す。図３では、ホストコンピュータ部１のドットクロ
ックが２５ＭＨｚであるのに対して信号ＣＬＫが１５．
６２５ＭＨｚであるため、メモリ７内の２５５の値の個
数は４００個となる。そして、ＣＰＵ９は上述と同様に
メモリ７内の２５５の値の個数とスイッチ８で与えられ
た横解像度とを比較し、メモリ７内の２５５の個数の方
が小さいことから、信号ＣＬＫの振周波数が低すぎる、
すなわち分周器６の設定値が小さすぎると判断し、分周
器６に上記５００よりも大きい値で、かつすでに大きす
ぎると判断した１０００より小さい値を設定する。メモ
リ７内の２５５の値と数とスイッチ８で与えられた横解
像度とが一致するまで、以上の動作（比較、ＰＬＬへの
設定）をくり返し行うことにより、最終的に分周器６へ
の最適設定値である６４０を得ることができる。このと
きドットクロック、アナログビデオ信号２、信号ＣＬ
Ｋ、メモリ７の内容の関係を図４に示す。

【００１８】次にコントローラ１０は、画像データであ
るデジタイザ３の出力に２値化処理を施してＤＲＡＭ１
１に展開／記憶し、表示手段であるところの液晶ディス
プレイ部１２にＤＲＡＭ１１に蓄えられた画像データを
表示する。上述したように、ドットクロックとＰＬＬ回
路５の出力であるタイミング信号ＣＬＫの発振周波数と
が一致しているため、コントローラ１０は公知の技術に
よって構成することができ液晶ディスプレイ部１２に表
示することができる。

【００１９】次にホストコンピュータ部１のＣＰＵ１３
はリセット後５秒後に、有効表示領域すべてに白を表示
する動作を終了して通常の動作へ移行する。上記５秒間
というのは、ＣＰＵ９が図５に示すフローチャートのル
ープ処理を終了する時間よりも長ければ何秒間であって
もかまわない。

【００２０】図５は上記図２から図４に至るまでのＣＰ
Ｕ９の動作を示すフローチャートである。まず、ステッ
プＳ１で分周器６に与える最初の設定値ＰＬＬ１０００
と最小の設定値ＰＡＲ５００とを設定する。次にステッ
プＳ２でスイッチ８のボジションを判別し、各ポジショ
ン１、２、３に応じた横解像度をＲＥＳとしてステップ
Ｓ３、Ｓ４、Ｓ５の何れかから取り込む。そしてステッ
プＳ６で上記設定値ＰＬＬを分周器６のレジスタに書き
込んだ後、ステップＳ７でそのときのメモリ７内の２５
５の値の個数をカウントして記憶する。

【００２１】ステップＳ８では、上記カウント数ＭＥＭ
とスイッチ８によるＲＥＳの値とを比較し、カウント数
ＭＥＭが大きければステップＳ９でＰＬＬ−ＲＥＲを新
しいＰＬＬの値にすると共に、ＰＡＲの値を１／２にし
た後、ステップＳ６に戻る。またカウント数ＭＥＭがＲ
ＥＳの値より小さい場合は、ステップＳ１０でＰＬＬ＋
ＰＡＲを新しいＰＬＬの値にすると共に、ＰＡＲの値を
１／２にした後、ステップＳ６に戻る。ステップＳ６で
は、ステップＳ９又はＳ１０で設定された新しいＰＬＬ
の値を分周器６にレジスタに設定し、以下、ステップＳ
７〜Ｓ１０をくり返し行い、上記ＭＥＭ＝ＲＥＳとなっ
たところで終了とする。

【００２２】図６はＣＰＵ９の他の処理による動作を示
すフローチャートであり、図５のステップＳ１、Ｓ９、
Ｓ１０の処理をステップＳ１ａ、Ｓ９ａ、Ｓ１０ａに変
更したものである。このフローチャートは、ステップＳ
１ａでＰＬＬの値のみを設定すると共に、ステップＳ８
における判断に基づいてステップＳ９ａ又はＳ１０ａで
ＰＬＬの値を１つ増やすか減じることにり、最終的にＭ
ＥＭ＝ＲＥＳを得るようにしたものである。

【００２３】次に本発明の第２の実施の形態を再び図１
を用いて説明する。この第２の実施の形態では、ホスト
コンピュータ部１より出力されるアナログビデオ信号の
仕様が次のようになっている。解像度横１２８０＊縦１０２４ドットクロック７０ＭＨｚフロントポーチ６０ドットバックポーチ６０ドット水平周波数５０ＫＨｚ同期信号形態シンクオングリーン

【００２４】次にスイッチ８をホジション３に設定し
て、横解像度を１２８０とした場合について説明する。
第１の実施の形態と同様に、ＣＰＵ１３はリセット後、
有効表示領域のすべてが今度はグレイとなるようにビデ
オＲＡＭ１５内に値を書き込む。ホストコンピュータ部
１ではグレイを出力しているため、デジタイザ３は有効
表示期間中は１２７（１６進数で‘ＥＦＦ’）を出力
し、その他の期間は０を出力する。ＣＰＵ９はリセット
後、ＰＬＬ回路５内の分周器６に値１０００を書き込
む。するとタイミング信号ＣＬＫの周波数は、５０ＫＨｚ＊１０００＝５０ＭＨｚとなる。

【００２５】この場合のドットクロック、アナログビデ
オ信号２、信号ＣＬＫ、メモリ７の内容の関係を図７に
示す。図７においては、ホストコンピュータ部１のドッ
トクロックが７０ＭＨｚであるのに対して信号ＣＬＫが
５０ＭＨｚであるため、メモリ７内の１２７の値の個数
は９１４個となる。ＣＰＵ９はメモリ７内の１２７の値
の個数とスイッチ８で与えられた横解像度とを比較す
る。この場合、メモリ７内の１２７の値の個数は９１
４、スイッチ８で与えられた横解像度は１２８０で、メ
モリ７内の１２７の個数の方が小さい。ＣＰＵ９はこの
結果より信号ＣＬＫの周波数が低すぎる、すなわち分周
器６の設定値が小さすぎると判断し、分周器６に１００
０よりも大きい値を設定する。この場合１５００とす
る。すると信号ＣＬＫの周波数は、５０ＫＨｚ＊１５００＝７５ＭＨｚとなる。

【００２６】この場合のドットクロック、アナログビデ
オ信号２、信号ＣＬＫ、メモリ７の内容の関係を図８に
示す。ホストコンピュータ部１のドットクロックが７０
ＭＨｚであるのに対して信号ＣＬＫが７５ＭＨｚである
ため、メモリ７内の１２７の値の個数が１３７１個とな
る。そしてＣＰＵ８は前と同様にしてメモリ７内の１２
７の値の個数とスイッチ８で与えられた横解像度とを比
較し、１２７の個数の方が大きいことから信号ＣＬＫの
周波数が高すぎる、すなわち分周器６の設定値が大きす
ぎると判断し、１５００よりも小さい値で、かつすでに
小さすぎると判断した１０００より大きい値を設定す
る。

【００２７】メモリ７内の１２７の値の個数とスイッチ
８で与えられた横解像度とが一致するまで以上の動作を
くり返し行うことにより、分周器６への最適設定値であ
る１２８０を得ることができる。以後の処理は第１の実
施の形態に述べた通りで、液晶ディスプレイ部１２に表
示可能となる。

【００２８】図９に本発明の第３の実施の形態による表
示装置全体のブロック図を示す。基本的には図１と同じ
構成であり、異なる部分のみ以下に説明する。ホストコ
ンピュータ部１より出力されるアナログビデオ信号２は
３つのモードがあり、以下の仕様を持つ。モード０解像度横６４０＊縦４８０モード１解像度横１０２４＊縦７６８モード２解像度横１２８０＊縦１０２４

【００２９】また、ＣＰＵ１３は上記モードを示すｍｏ
ｄｅ信号（２ビット、ｍｏｄｅ０、１）を出力してい
る。ｍｏｄｅ信号の意味はｍｏｄｅ０ｍｏｄｅ１意味 ‘Ｌ’ ‘Ｌ’ モード０ ‘Ｈ’ ‘Ｌ’ モード１ ‘Ｌ’ ‘Ｈ’ モード２ ‘Ｈ’ ‘Ｈ’ 未定義と定義されている。

【００３０】さらに、リセット後はモード０になる。ｍ
ｏｄｅ信号はＣＰＵ９へ入力され、ＣＰＵ９はその変化
とその値が判別可能に成され、第１の実施の形態のスイ
ッチ８と同様の役割を果たしている。

【００３１】リセット後、ＣＰＵ１３はｍｏｄｅ信号を
‘モード０（ｍｏｄｅ０＝‘Ｌ’、ｍｏｄｅ１＝
‘Ｌ’）に設定する。また、ＣＰＵ９はドットクロック
とＰＬＬ回路５の出力であるタイミングＣＬＫが同じ周
波数であるか否かを示すｓａｍｅ信号を‘Ｌ’レベルに
設定し、第１の実施の形態と同様のシーケンスを実行し
て液晶ディスプレイ１２に表示を開始する。さらに、ド
ットクロック信号とＣＬＫとが同じ周波数になると、Ｃ
ＰＵ９はｓａｍｅ信号を‘Ｈ’レベルにする。また、ｓ
ａｍｅ信号はＤＲＡＭ１１の書き込み禁止信号ともなっ
ており、ｓａｍｅ信号が‘Ｈ’レベルのときはＤＲＡＭ
１１へ書き込むことができない構成となっている。これ
は従来技術で簡単に実現可能である。これにより、ｓａ
ｍｅ信号が‘Ｈ’レベルのときはコントローラ１０は常
にＤＲＡＭ１１から同じ値を読み出すことになり、液晶
ディスプレイ１２に同じ画像を表示し続ける。すなわち
液晶ディスプレイ部１２の画面は変化せず、本発明によ
るところの表示画像固定部２４により画像が固定されて
いる。

【００３２】次に、ユーザがモードを変更を指示する等
の理由により、ホストコンピュータ部１がモードを０か
ら１へ変更を行う場合を説明する。まず、ＣＰＵ９が上
記の表に従ってｍｏｄｅ信号を変化させる。この変化を
検出したＣＰＵ９はｓａｍｅ信号を‘Ｌ’レベルにす
る。これにより、液晶ディスプレイ２１の表示画像が固
定されてモードが変更され、ドットクロックと信号ＣＬ
Ｋの周波数が一致していない期間に、好ましくない画像
が表示されることがなくなる。ＣＰＵ１３がｍｏｄｅ信
号を変化させてから、ＣＰＵ９がｓａｍｅ信号を‘Ｈ’
にし、液晶ディスプレイ部１２の画像が固定されるまで
の遅れ時間を考慮して、ＣＰＵ１３は実際にモードを変
化させるある時間前にｍｏｄｅ信号を変化させることが
望ましい。

【００３３】次に、ＣＰＵ９はモード信号の値を読み取
り、モード１であることを検出して横解像度が１０２４
であることを判断する。次に、第１の実施の形態と同様
のシーケンスを実行し、ドットクロックと信号ＣＬＫと
を一致させる。するとＣＰＵ９はｓａｍｅ信号を‘Ｈ’
に設定する。ＣＰＵ１３はｓａｍｅ信号が‘Ｈ’になっ
たことを検出して、表示領域すべてに白を表示する動作
を終了し、通常動作に移行する。

【００３４】尚、上記画像固定部２４は図１に設けても
よく、動作フローチャートにおいてＭＥＭ＝ＲＥＳとな
るまで表示画像を固定するようにしてもよい。

【００３５】

【発明の効果】以上説明したように本発明によれば、ア
ナログビデオ信号をディジタルビデオ信号に変換する変
換手段に供給されるタイミング信号の周波数を、設定さ
れた解像度を有するディジタルビデオ信号が得られるよ
うに自動的に制御することができる。

【００３６】例えば位相同期手段にＰＬＬ回路を用い、
フラットパネルディスプレイで表示を行うような場合
に、ＰＬＬ回路内の分周器の分周値を自動的に設定する
ことができる。

【００３７】また、アナログビデオ信号を発生させるコ
ンピュータで用いられるタイミング仕様の異なる多くの
グラフイックスカードごとに分周値の調査測定／登録記
憶を行うことが不要となり、あらかじめ横解像度を与え
るだけで分周値の自動調整が可能となる。さらに、横解
像度の種類は限定されており、数種類の横解像度のみの
対応でほとんどのホストコンピュータ／グラフイックス
カードに対応可能となる。

【図面の簡単な説明】

【図１】本発明の第１、第２の実施の形態を示すブロッ
ク図である。

【図２】第２の実施の形態の動作を示すタイミングチャ
ートである。

【図３】第２の実施の形態の動作を示すタイミングチャ
ートである。

【図４】第２の実施の形態の動作を示すタイミングチャ
ートである。

【図５】図１のＣＰＵ９の処理を示すフローチャートで
ある。

【図６】ＣＰＵ９の他の処理を示すフローチャートであ
る。

【図７】第２の実施の形態の動作を示すタイミングチャ
ートである。

【図８】第２の実施の形態の動作を示すタイミングチャ
ートである。

【図９】本発明の第３の実施の形態を示すブロック図で
ある。

【符号の説明】

１ホストコンピュータ部２アナログビデオ信号３デジタイザ４シンクセパレータ５ＰＬＬ回路６分周器７メモリ８スイッチ９ＣＰＵ１０コントローラ１１ＤＲＡＭ１２液晶ディスプレイ部１３ＣＰＵ２４画像固定部

Claims

【特許請求の範囲】

【請求項１】アナログビデオ信号をタイミング信号に
基づいてディジタルビデオ信号に変換する変換手段と、上記アナログビデオ信号における水平同期信号に位相同
期して動作され上記タイミング信号を発生して上記変換
手段に供給する位相同期手段と、上記ディジタルビデオ信号を１ライン分記憶する記憶手
段と、上記１ラインにおける有効表示領域の画素数としての解
像度を設定する設定手段と、上記記憶手段の内容と上記設定された解像度とを比較
し、比較結果に応じて上記位相同期手段から発生する上
記タイミング信号の周波数を変える制御を行う制御手段
と、上記ディジタルビデオ信号を処理して表示手段に供給す
る信号処理手段とを備えた表示装置。
【請求項２】上記制御手段は、上記ディジタルビデオ
信号の解像度が上記設定された解像度と一致するように
制御を行うことを特徴とする請求項１記載の表示装置。
【請求項３】上記ディジタルビデオ信号の解像度と上
記設定された解像度とが一致するまで上記信号処理手段
で処理された信号を固定する表示固定手段を設けたこと
を特徴とする請求項２記載の表示装置。
【請求項４】上記位相同期手段はＰＬＬ回路を含み、
上記制御手段が上記ＰＬＬ回路内の分周器の分周値を制
御するようにしたことを特徴とする請求項１記載の表示
装置。
【請求項５】上記アナログビデオ信号を入力する入力
手段を設け、この入力手段は、所定レベルのアナログビ
デオ信号を所定期間に出力し、上記記憶手段は上記所定
レベルのディジタルビデオ信号を記憶することを特徴と
する請求項１記載の表示装置。