JPH11212530A

JPH11212530A - 表示制御回路

Info

Publication number: JPH11212530A
Application number: JP10312302A
Authority: JP
Inventors: Yoshimitsu Inamori; 良充稲森
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-11-19
Filing date: 1998-11-02
Publication date: 1999-08-06

Abstract

(57)【要約】【課題】デジタルエンコーダを別体としても、同時表
示を実現しつつ、簡単な構成で端子数を削減できる表示
制御回路を提供する。【解決手段】表示制御回路２１は、液晶表示装置２２
とテレビジョン信号エンコーダ２４とに、それぞれ読出
回路３２から個別の制御信号を与えるようにし、表示用
メモリ３１にストアされているＲＧＢデータを、それら
で共用可能とする。したがって、データバス３０のライ
ン数、すなわち表示制御回路２１の端子数を、たとえ
ば、Ｒ、Ｇ、Ｂの各色毎に６本の１８本とすることがで
き、それぞれに専用の端子を設ける場合と比べて、ＲＧ
Ｂデータのための端子数を１／２とすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子機器である携
帯情報端末や、パーソナルコンピュータ等の情報処理装
置において好適に実施され、該携帯情報端末や情報処理
装置に搭載されたマトリクス表示装置と、画面サイズの
大きなテレビジョン受像機とに対して、同時に同一の表
示を実現するための表示制御回路に関する。

【０００２】

【従来の技術】上述のように、携帯情報端末や情報処理
装置において、搭載された液晶表示装置などのマトリク
ス表示装置とは別に、より大きな画面サイズを得ること
ができる外部のテレビジョン受像機に画像表示を行うこ
とができる典型的な従来技術は、たとえば特開昭６１−
２８２８８６号公報で示されている。この従来技術によ
る画像表示の構成を図１７に示す。

【０００３】この従来技術では、演算処理装置によって
作成された画像データ、カメラで撮像して得られた画像
データ、またはテレビジョン受像機で受信された画像デ
ータが、ＲＧＢデータとして表示用メモリ１に格納され
ている。液晶表示用読出回路２またはモニタ表示用読出
回路３からのアドレス信号およびチップセレクト信号Ｃ
Ｓやアウトプットイネーブル信号ＯＥなどの制御信号
が、切換回路４によって選択的に切り換えられて、前記
表示用メモリ１に入力される。切換回路４には、使用者
の操作に応答して、レジスタから、液晶／モニタの選択
信号が与えられており、これによって前記液晶表示用読
出回路２からとモニタ表示用読出回路３からとのアドレ
ス信号および制御信号の切り換えが行われる。前記切換
回路４からのアドレス信号および制御信号に応答して表
示用メモリ１から読み出されたＲＧＢデータは、データ
バス５を介して、テレビジョン信号エンコーダ６と液晶
表示装置７とに共通に与えられている。

【０００４】液晶表示用読出回路２から液晶表示装置７
には、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮ
Ｃ、データクロックＤＣＬＫおよびイネーブル信号ＥＮ
ＡＢなどの制御信号が入力されている。液晶表示装置７
は、切換回路４によって、表示出力に液晶が選択されて
いるときには、前記液晶表示用読出回路２からの制御信
号に基づいて、表示用メモリ１からのＲＧＢデータを受
信し、画像表示を行う。

【０００５】これに対して、テレビジョン信号エンコー
ダ６には、前記モニタ表示用読出回路３から、水平同期
信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣおよびピクセ
ルクロックＰＸＣＬＫなどの制御信号が与えられてお
り、前記表示出力にモニタが選択されると、該テレビジ
ョン信号エンコーダ６は、前記制御信号に基づいて前記
表示用メモリ１からのＲＧＢデータを取り込み、アナロ
グ映像信号を作成して、テレビジョン受像機８へ出力す
る。

【０００６】このようにして、前記携帯情報端末や情報
処理装置に、一体で搭載されている液晶表示装置７での
画像表示と、外部のテレビジョン受像機８による画像表
示とを選択的に行うように構成されている。前記表示用
メモリ１と、液晶表示用読出回路２と、モニタ表示用読
出回路３と、切換回路４と、テレビジョン信号エンコー
ダ６とは、表示制御回路１０に一体化されている。

【０００７】しかしながら、上述の従来技術には、液晶
表示装置７と、テレビジョン受像機８とに同時に画像表
示を行うことができないという問題がある。この点、カ
ーソル操作によって種々の入力操作を行うことができ
る、いわゆるデスクトップタイプやラップトップタイプ
の情報処理装置では、液晶表示装置７とテレビジョン受
像機８との何れか一方で画像表示が行われていれば入力
操作を行うことができるけれども、液晶画面を、ペンや
手、指で触れて入力操作を行う携帯情報端末では、テレ
ビジョン受像機８で画像表示を行うと、入力操作を行う
ことができないという問題がある。特に、プレゼンテー
ションなどで表示画面を更新しながら説明を行うような
場合には、画面の切り換え毎に液晶表示に切り換え、入
力操作を行う必要がある。

【０００８】このような不具合を解消することができる
他の従来技術が、たとえば特開昭６３−８３７９８号公
報で示されている。この従来技術を図１８に示す。な
お、この図１８で示す構成において、前述の図１７で示
す構成に類似し、対応する部分には、同一の参照符号を
付して、その説明を省略する。

【０００９】この従来技術では、表示用メモリ１からデ
ータバス５を介するＲＧＢデータは、液晶データラッチ
回路１１と、モニタデータラッチ回路１２とに共通に与
えられており、これらのデータラッチ回路１１及び１２
は、前記読出回路２及び３からのラッチタイミングにそ
れぞれ応答し、前記ＲＧＢデータのラッチを行う。一
方、前記切換回路４に前記レジスタから与えられる液晶
／モニタ選択信号は、読出回路２、３からのアドレス信
号および制御信号を、時分割で表示用メモリ１に与える
ような信号となっている。

【００１０】これによって、共通の表示用メモリ１か
ら、前記液晶データラッチ回路１１とモニタデータラッ
チ回路１２とのそれぞれにＲＧＢデータを読み出すこと
が可能となる。前記表示用メモリ１と、読出回路２・３
と、切換回路４と、データラッチ回路１１・１２とは、
表示制御回路２０に一体化され、テレビジョン信号エン
コーダ６が、該表示制御回路２０とは別体とされてい
る。液晶データラッチ回路１１でラッチされたＲＧＢデ
ータは、液晶表示装置７への最適な読み出しタイミング
で読み出され、データバス１３を介して液晶表示装置７
に与えられる。また、モニタデータラッチ回路１２でラ
ッチされたＲＧＢデータは、テレビジョン受像機８への
最適な読み出しタイミングで読み出され、データバス１
４を介して前記テレビジョン信号エンコーダ６に与えら
れる。

【００１１】

【発明が解決しようとする課題】しかしながら、上記従
来の技術では、上述の図１８で示すように、テレビジョ
ン信号エンコーダ６を別体とすると、表示制御回路２０
の端子数は、ＲＧＢデータのために、データバス１３・
１４の２系統分必要となる。したがって、たとえばＲ、
Ｇ、Ｂ各色毎に６本の信号線を必要とすると、前記表示
制御回路２０の集積回路の端子数は３６本も必要とな
り、端子数が増大してしまうという問題がある。

【００１２】この点、前述の図１７で示すように、テレ
ビジョン信号エンコーダ６を表示制御回路２０の集積回
路に内蔵すればよいけれども、デジタルエンコーダであ
り、アナログ回路部分を有する該テレビジョン信号エン
コーダ６と、デジタル回路である残余の表示用メモリ１
や読出回路２・３などとが混在するＡＳＩＣの作成上の
困難性などから、該テレビジョン信号エンコーダ６を表
示制御回路２０に内蔵できない場合、および内蔵しない
方が利点の多い場合がある。

【００１３】また、別々の読出回路２・３を設ける必要
があり、回路構成が煩雑であるとともに、共通の表示用
メモリ１を２つの読出回路２・３で時分割にアクセスす
るために、高速でアクセスする必要がある。

【００１４】本発明は上記問題点に鑑みなされたもので
あり、その目的は、デジタルエンコーダを別体として
も、同時表示を実現しつつ、簡単な構成で端子数を削減
することができる表示制御回路を提供することである。

【００１５】

【課題を解決するための手段】請求項１に係る発明の表
示制御回路は、上記課題を解決するために、ノンインタ
ーレスのマトリクス表示装置と、デジタルエンコーダを
介してインターレスのテレビジョン受像機とに対して同
時に同じ画像表示を行う表示制御回路において、以下の
措置を講じたことを特徴としている。

【００１６】即ち、上記表示制御回路は、ＲＧＢデータ
を記憶する記憶手段と、上記の記憶手段から上記ＲＧＢ
データを読み出すと共に、上記マトリクス表示装置およ
び上記デジタルエンコーダの表示に係る第１制御信号及
び第２制御信号をそれぞれ出力する唯一の読出手段と、
上記マトリクス表示装置の走査線本数と、上記テレビジ
ョン受像機の有効走査線本数とが所定関係にある場合、
上記読出手段は、上記マトリクス表示装置および上記デ
ジタルエンコーダに対して、上記の記憶手段から読み出
した同一のＲＧＢデータを垂直同期信号から所定期間後
に出力すると共に上記第１及び第２制御信号をそれぞれ
個別に出力することを特徴とする。

【００１７】上記構成によれば、ＲＧＢデータは記憶手
段に記憶される。このように記憶されたＲＧＢデータ
は、画像表示に先立って、唯一の読出手段によって読み
出される。また、この読出手段からは、上記マトリクス
表示装置および上記デジタルエンコーダの表示に係る第
１制御信号及び第２制御信号がそれぞれ個別に出力され
る。

【００１８】このとき、マトリクス表示装置の走査線本
数と、テレビジョン受像機の有効走査線本数とが所定関
係にある場合、上記マトリクス表示装置および上記デジ
タルエンコーダに対して、上記の記憶手段から読み出し
た同一のＲＧＢデータは、垂直同期信号から所定期間後
に上記読出手段から出力されるようになっている。した
がって、上記所定関係がある場合、それぞれ個別に出力
される第１制御信号、及び第２制御信号に基づいて、ノ
ンインターレスのマトリクス表示装置、及びデジタルエ
ンコーダを介してインターレスのテレビジョン受像機に
対して、同時に同じ画像表示が行われることになる。

【００１９】以上のように、共通の記憶手段および共通
の読出回路がそれぞれ用いられるので、テレビジョン受
像機のためのデジタルエンコーダを別体としても、表示
制御回路の端子数を削減することができるとともに、回
路構成を簡略化することができる。

【００２０】請求項２に係る発明の表示制御回路は、上
記課題を解決するために、請求項１に記載の表示制御回
路において、上記所定関係が、上記マトリクス表示装置
の走査線本数が上記テレビジョン受像機の有効走査線本
数と同一または近似している関係であることを特徴とす
る。

【００２１】上記構成によれば、請求項１に記載の表示
制御回路の作用に加えて、例えば、上記携帯情報端末な
どの前記電子機器に、該表示制御回路と一体で搭載され
るマトリクス表示装置の走査線本数が、たとえばＶＧＡ
（Video Graphics Array）の１／２である２４０本であ
り、ＮＴＳＣ方式のテレビジョン受像機の走査線本数
が、たとえば５２５本、すなわち１フィールドの有効走
査線本数が２３０本であるような、マトリクス表示装置
の走査線本数がテレビジョン受像機の有効走査線本数と
同一または近似している場合、マトリクス表示装置とテ
レビジョン受像機とは、個別の制御信号で、それぞれ適
切に制御されることになる。

【００２２】したがって、マトリクス表示装置と、同時
に、同一の画像表示をテレビジョン受像機で行うにあた
って、テレビジョン受像機で表示するＲＧＢデータを、
マトリクス表示装置のＲＧＢデータと同一とする、すな
わち共通のビデオメモリおよび読出回路を用いることが
できる。

【００２３】請求項３に係る発明の表示制御回路は、上
記課題を解決するために、請求項１に記載の表示制御回
路において、書込周波数の２倍の周波数の書込信号を生
成する縦２倍化手段を更に備え、上記所定関係は、上記
マトリクス表示装置の走査線本数が上記テレビジョン受
像機の有効走査線本数の２倍または２倍に近似している
関係であり、上記読出手段は、上記マトリクス表示装置
に対して上記書込信号に基づいて上記ＲＧＢデータを書
き込むことを特徴とする。

【００２４】上記構成によれば、請求項１に記載の表示
制御回路の作用に加えて、マトリクス表示装置の走査線
本数が、たとえばＶＧＡの４８０本であり、ＮＴＳＣ方
式のテレビジョン受像機の１フィールドにおける有効走
査線本数が、たとえば２３０本であるような、マトリク
ス表示装置の走査線本数がテレビジョン受像機の有効走
査線本数の２倍または２倍に近似している場合、所定の
水平走査周期からＲＧＢデータの出力が開始されるとと
もに、制御信号は個別であるので、上述のように、ＲＧ
Ｂデータをマトリクス表示装置へ書き込ませるための書
込パルスを２倍の周波数として、テレビジョン受像機に
おける１ライン分のＲＧＢデータが縦２倍化されてマト
リクス表示装置の２ラインに表示される。

【００２５】このように、マトリクス表示装置とテレビ
ジョン受像機とで垂直解像度にほぼ２倍の差があって
も、共通のＲＧＢデータを用いて、同時に、画像表示が
それぞれに対して行われるので、前記テレビジョン受像
機のためのデジタルエンコーダを別体としても、該表示
制御回路の端子数を削減することができるとともに、回
路構成を簡略化することができる。

【００２６】請求項４に係る発明の表示制御回路は、上
記課題を解決するために、ノンインターレスのマトリク
ス表示装置と、デジタルエンコーダを介してインターレ
スのテレビジョン受像機とに対して同時に同じ画像表示
を行う表示制御回路において、以下の措置を講じたこと
を特徴とする。

【００２７】すなわち、上記表示制御回路は、ＲＧＢデ
ータを記憶する記憶手段と、上記の記憶手段から上記Ｒ
ＧＢデータを読み出すと共に、上記マトリクス表示装置
および上記デジタルエンコーダの表示に係る第１及び第
２制御信号をそれぞれ出力する第１及び第２読出手段
と、上記第１読出手段によって上記の記憶手段からＲＧ
Ｂデータを読み出すか、或いは上記第２読出手段によっ
て上記記憶手段からＲＧＢデータを読み出すかを時分割
で切り換える切換手段と、上記切換手段は、上記の記憶
手段からの時分割多重化されたＲＧＢデータを上記マト
リクス表示装置および上記デジタルエンコーダに対して
出力すると共に、上記第１及び第２読出手段は、上記第
１及び第２制御信号をそれぞれ個別に上記マトリクス表
示装置および上記デジタルエンコーダに出力することを
特徴とする。

【００２８】上記構成によれば、ＲＧＢデータは記憶手
段に記憶される。上記の記憶手段から上記ＲＧＢデータ
が第１又は第２読出手段によってそれぞれ読み出され
る。また、上記マトリクス表示装置および上記デジタル
エンコーダの表示に係る第１制御信号及び第２制御信号
は、第１及び第２読出手段によってそれぞれ出力され
る。

【００２９】ＲＧＢデータの上記読出に際し、上記第１
読出手段によって上記の記憶手段からＲＧＢデータが読
み出されるか、或いは上記第２読出手段によって上記記
憶手段からＲＧＢデータが読み出されるかは、切換手段
によって時分割で切り換えられる。

【００３０】したがって、上記第１及び第２読出手段か
ら個別にそれぞれ出力された上記第１及び第２制御信号
に基づいて、上記の記憶手段からの時分割多重されたＲ
ＧＢデータが上記マトリクス表示装置および上記デジタ
ルエンコーダに対してそれぞれ出力されることになる。

【００３１】以上のように、個別化されている第１及び
第２制御信号に基づいて、時分割多重化されている前記
ＲＧＢ信号が、マトリクス表示装置とデジタルエンコー
ダとで、それぞれ適切に取り込まれるので、前記デジタ
ルエンコーダを別体で設けても、ＲＧＢ信号の出力端子
を共用化することができ、端子数を削減することができ
る。

【００３２】請求項５に係る発明の表示制御回路は、上
記課題を解決するために、請求項４に記載の表示制御回
路において、上記マトリクス表示装置の走査線本数がテ
レビジョン受像機の有効走査線本数の２倍または２倍に
近似している場合、ＲＧＢデータの出力周期を３分割
し、上記デジタルエンコーダへの１画素分のＲＧＢデー
タと、上記マトリクス表示装置への２画素分のＲＧＢデ
ータとを多重化して、垂直同期信号から所定期間経過後
から出力することを特徴とする。

【００３３】上記の構成によれば、請求項４に記載の表
示制御回路の作用に加えて、マトリクス表示装置の走査
線本数がＶＧＡのようにテレビジョン受像機の有効走査
線本数の２倍付近である場合、マトリクス表示装置への
書込パルスを２倍の周波数とすることによって、テレビ
ジョン受像機の１ライン分の水平走査期間で、マトリク
ス表示装置には２ライン分のデータを書き込ませること
ができる。したがって、３０フレームのテレビジョン受
像機の２倍のフレーム数のマトリクス表示装置に、ＶＧ
Ａフルスペックの画像表示を行わせることができる。

【００３４】請求項６に係る発明の表示制御回路は、上
記課題を解決するために、ＲＧＢデータによってノンイ
ンターレスのマトリクス表示装置に画像表示を行わせる
と共に、前記ＲＧＢデータをデジタルエンコーダへ出力
し、アナログ変換させてインターレスのテレビジョン受
像機に同時に同一の画像表示を行わせることができ、前
記マトリクス表示装置と一体で電子機器に搭載される表
示制御回路において、以下の措置を講じたことを特徴と
する。

【００３５】すなわち、上記表示制御回路は、前記搭載
されるマトリクス表示装置の走査線本数がテレビジョン
受像機の有効走査線本数と同一または近似している場
合、前記マトリクス表示装置およびデジタルエンコーダ
へ、前記ＲＧＢデータを垂直同期信号から所定期間後に
共通に出力し、クロック信号および同期信号等の制御信
号は個別に出力することを特徴とする。

【００３６】上記の構成によれば、携帯情報端末などの
前記電子機器に、該表示制御回路と一体で搭載されるマ
トリクス表示装置の走査線本数が、たとえばＶＧＡ（Vi
deoGraphics Array）の１／２である２４０本であり、
ＮＴＳＣ方式のテレビジョン受像機の走査線本数が、た
とえば５２５本、すなわち１フィールドの有効走査線本
数が２３０本であるような、マトリクス表示装置の走査
線本数がテレビジョン受像機の有効走査線本数と同一ま
たは近似している場合、マトリクス表示装置とテレビジ
ョン受像機とを個別の制御信号で、それぞれ適切な制御
が行われる。

【００３７】したがって、マトリクス表示装置と、同時
且つ同一の画像表示をテレビジョン受像機で行うにあた
って、テレビジョン受像機で表示するＲＧＢデータを、
マトリクス表示装置のＲＧＢデータと同一とする、すな
わち共通のビデオメモリおよび読出回路を用いることが
でき、前記テレビジョン受像機のためのデジタルエンコ
ーダを別体としても、該表示制御回路の端子数を削減す
ることができるとともに、回路構成を簡略化することが
できる。

【００３８】請求項７に係る発明の表示制御回路は、上
記課題を解決するために、ＲＧＢデータによってノンイ
ンターレスのマトリクス表示装置に画像表示を行わせる
と共に、前記ＲＧＢデータをデジタルエンコーダへ出力
し、アナログ変換させてインターレスのテレビジョン受
像機に同時に同一の画像表示を行わせることができ、前
記マトリクス表示装置と一体で電子機器に搭載される表
示制御回路において、以下の措置を講じたことを特徴と
する。

【００３９】すなわち、上記表示制御回路は、前記搭載
されるマトリクス表示装置の走査線本数がテレビジョン
受像機の有効走査線本数の２倍または２倍に近似してい
る場合、前記マトリクス表示装置およびデジタルエンコ
ーダへ、前記ＲＧＢデータを垂直同期信号から所定期間
後に共通に出力し、前記ＲＧＢデータをマトリクス表示
装置のラッチ回路から表示素子へ書き込ませるための書
込パルスを２倍の周波数として、該書込パルス、クロッ
ク信号および同期信号等の制御信号は個別に出力するこ
とを特徴とする。

【００４０】上記の構成によれば、マトリクス表示装置
の走査線本数が、たとえばＶＧＡの４８０本であり、前
記ＮＴＳＣ方式のテレビジョン受像機の１フィールドに
おける有効走査線本数が、たとえば２３０本であるよう
な、マトリクス表示装置の走査線本数がテレビジョン受
像機の有効走査線本数の２倍または２倍に近似している
場合、所定の水平走査周期からＲＧＢデータの出力を開
始するとともに、制御信号は個別であるので、上述のよ
うに、ＲＧＢデータをマトリクス表示装置のラッチ回路
から表示素子へ書き込ませるための書込パルスを２倍の
周波数として、テレビジョン受像機における１ライン分
のＲＧＢデータを縦２倍化して、マトリクス表示装置の
２ラインに表示させる。

【００４１】したがって、マトリクス表示装置とテレビ
ジョン受像機とで垂直解像度にほぼ２倍の差があって
も、共通のＲＧＢデータを用いて、同時に、画像表示を
それぞれに対して行うことができ、前記テレビジョン受
像機のためのデジタルエンコーダを別体としても、該表
示制御回路の端子数を削減することができるとともに、
回路構成を簡略化することができる。

【００４２】請求項８に係る発明の表示制御回路は、上
記課題を解決するために、ＲＧＢデータによってノンイ
ンターレスのマトリクス表示装置に画像表示を行わせる
とともに、前記ＲＧＢデータをデジタルエンコーダへ出
力し、アナログ変換させてインターレスのテレビジョン
受像機に同時に同一の画像表示を行わせることができ、
前記マトリクス表示装置と一体で電子機器に搭載される
表示制御回路において、以下の措置を講じたことを特徴
とする。

【００４３】すなわち、上記表示制御回路は、前記マト
リクス表示装置およびデジタルエンコーダへ、前記マト
リクス表示装置のためのＲＧＢデータとテレビジョン受
像機のためのＲＧＢデータとを時分割多重化して共通に
出力し、クロック信号および同期信号等の制御信号は個
別に出力するようにし、多重化されている前記ＲＧＢデ
ータを該制御信号によってマトリクス表示装置とデジタ
ルエンコーダとに選択的に取り込ませることを特徴とす
る。

【００４４】上記の構成によれば、個別化されている制
御信号によって、時分割多重化されている前記ＲＧＢ信
号を、マトリクス表示装置とデジタルエンコーダとで、
それぞれ適切に取り込ませてゆくことができ、前記デジ
タルエンコーダを別体で設けても、ＲＧＢ信号の出力端
子を共用化することができ、端子数を削減することがで
きる。

【００４５】請求項９に係る発明の表示制御回路は、上
記課題を解決するために、請求項８に記載の表示制御回
路において、前記搭載されるマトリクス表示装置の走査
線本数がテレビジョン受像機の有効走査線本数の２倍ま
たは２倍に近似している場合、ＲＧＢデータの出力周期
を３分割し、デジタルエンコーダへの１画素分のＲＧＢ
データと、マトリクス表示装置への２画素分のＲＧＢデ
ータとを多重化して、垂直同期信号から所定期間経過後
から出力することを特徴とする。

【００４６】上記の構成によれば、前記マトリクス表示
装置の走査線本数が前記ＶＧＡのようにテレビジョン受
像機の有効走査線本数の２倍付近である場合、ラッチ回
路から表示素子への書込パルスを２倍の周波数とするこ
とによって、テレビジョン受像機の１ライン分の水平走
査期間で、マトリクス表示装置には２ライン分のデータ
を書き込ませることができる。したがって、３０フレー
ムのテレビジョン受像機の２倍のフレーム数のマトリク
ス表示装置に、ＶＧＡフルスペックの画像表示を行わせ
ることができる。

【００４７】

【発明の実施の形態】本発明の実施の第１の形態につい
て、図１乃至図６に基づいて説明すれば以下の通りであ
る。

【００４８】図１は、本発明の実施の第１の形態の概略
的構成を示すブロック図である。本発明は、携帯情報端
末や情報処理装置に好適に実施され、該携帯情報端末お
よび情報処理装置には、画像表示のために、集積回路化
された表示制御回路２１と、該表示制御回路２１によっ
て表示駆動される液晶表示装置２２と、該表示制御回路
２１と別体とされ、外部のテレビジョン受像機２３を表
示駆動するテレビジョン信号エンコーダ２４とが搭載さ
れている。

【００４９】この図１の構成は、液晶表示装置２２の走
査線本数がＶＧＡの１／２である２４０本であり、水平
解像度も３２０ドットでＶＧＡの１／２である、１／４
ＶＧＡ方式の液晶表示装置に係るものである。これに対
して、テレビジョン受像機２３は、ＮＴＳＣ方式であ
り、走査線本数が５２５本であり、１フィールドにおけ
る有効走査線本数が２３０本である。したがって、図１
で示す例は、液晶表示装置２２の走査線本数がテレビジ
ョン受像機２３の有効走査線本数と近似している場合の
構成例を示している。

【００５０】なお、上記ＶＧＡはパーソナルコンピュー
タＰＣ／ＡＴの基本的な表示規格であり、表示容量とし
て６４０×４８０ドットに規定されている。今日のパー
ソナルコンピュータや携帯情報端末は、この規格に準拠
できるように構成され、ソフトウェアあるいは処理デー
タを共有できるようになっている。本発明は、特に限定
されないが、このＶＧＡ規格に対応した情報処理装置に
有効である。

【００５１】前記表示制御回路２１内には、大略的に、
表示用メモリ３１（記憶手段）と、単一の読出回路３２
（読出手段）とが設けられている。読出回路３２から表
示用メモリ３１へは、アドレス信号およびチップセレク
ト信号ＣＳやアウトプットイネーブル信号ＯＥ、読出書
込信号ＲＡＳ及びＣＡＳなどの制御信号が与えられてお
り、表示用メモリ３１は、前記制御信号に応答して、ア
ドレス信号で指定された領域のＲＧＢデータをデータバ
ス３０へ出力する。あるいは、アドレス信号で指定され
た領域にデータバス３０に供給された表示データを記憶
する。前記データバス３０は、液晶表示装置２２とテレ
ビジョン信号エンコーダ２４とに共通に接続されてい
る。なお、テレビジョン信号エンコーダ２４としては、
ローム株式会社製のＢＵ１４２２５ＫＶが挙げられる。

【００５２】これら液晶表示装置２２とテレビジョン信
号エンコーダ２４とにはまた、前記読出回路３２から、
個別の制御信号が与えられている。液晶表示装置２２へ
の表示に係る制御信号は、たとえば水平同期信号ＨＳＹ
ＮＣ、垂直同期信号ＶＳＹＮＣ、データクロックＤＣＬ
Ｋおよびイネーブル信号ＥＮＡＢなどである。また、テ
レビジョン信号エンコーダ２４への表示に係る制御信号
は、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮ
Ｃ、およびピクセルクロックＰＸＣＬＫなどである。

【００５３】液晶表示装置２２は、入力されたＲＧＢデ
ータを制御信号に基づいて取り込み、ノンインターレス
スキャンで画像表示を行う。テレビジョン信号エンコー
ダ２４は、入力されたＲＧＢデータを制御信号に基づい
てアナログ信号に変換し、コンポジットまたはＹ、Ｃ分
離のアナログ映像信号に変換して、テレビジョン受像機
２３にインターレススキャンによって画像表示を行わせ
る。

【００５４】図２は、上述の表示制御回路２１の具体的
構成を示すブロック図である。表示制御回路２１には、
いわゆるＺＶポート（Zoomed Video Port ）が設けられ
ており、表示制御回路２１は、前記ＺＶポートに装着さ
れたＰＣＭＣＩＡカード２５から入力される表示データ
と、表示用メモリ３１からの表示データとの何れかを、
前記液晶表示装置２２とテレビジョン信号エンコーダ２
４とへ出力する。このため、表示制御回路２１は、前記
表示用メモリ３１と、前記読出回路３２である制御信号
タイミング生成回路３３および読出カウンタ３４と、Ｙ
ＵＶ→ＲＧＢ変換回路３５と、制御信号タイミング調整
回路３６と、切換回路３７と、ＯＮ／ＯＦＦ回路３８、
３９、４０とを備えて構成されている。

【００５５】なお、上記ＺＶポートは、米国ＰＣＭＣＩ
Ａ標準規格等に規定された動画や音声などのマルチメデ
ィアデータを高速化するためのインターフェース規格を
満たすものである。また、本発明は、ＺＶポートを備え
た情報処理装置に対しても適用できるものであり、ＺＶ
ポートを備えた情報処理装置に限定されるものではな
い。

【００５６】また、上記表示制御回路２１を搭載する携
帯情報端末装置あるいはパーソナルコンピュータには、
ＰＣＭＣＩＡ規格に準拠したＴＶチューナカードやＣＣ
Ｄ（電荷結合素子）カメラカードが搭載可能に構成さ
れ、ここでは、これらのカードが搭載された状態で前記
ＺＶポートに装着されたものをＰＣＭＣＩＡカード２５
と称す。なお、本発明は、このようなＰＣＭＣＩＡカー
ド２５を装着したものに限定されるものではない。

【００５７】上記ＰＣＭＣＩＡカード２５は、表示デー
タの各ピクセルに対応した１３．５ＭＨｚの基準クロッ
クＰＣＬＫと、この基準クロックＰＣＬＫと同期した水
平同期信号（ＨＲＥＦ）及び垂直同期信号（ＶＳ）等の
各種制御信号（タイミング信号）と、これらのタイミン
グ信号に同期した表示データＹＵＶデータとを生成し、
上記ＺＶポートを経由して上記表示制御回路２１へ供給
するようになっている。

【００５８】前記ＹＵＶ→ＲＧＢ変換回路３５は、ＹＵ
Ｖ形式のデータをＲＧＢ形式のデータに変換するための
回路であり、たとえば、以下で示すような演算を行う。

【００５９】Ｒ＝Ｙ＋Ｖ …（１）Ｇ＝Ｙ−０．１８６Ｕ−０．５Ｖ …（２）Ｂ＝Ｙ＋Ｕ …（３）こうして得られたＲＧＢデータは、データバス２８を介
して切換回路３７に入力され、該切換回路３７が外部入
力であるカード側に設定されているときには、該切換回
路３７から前記データバス３０へ所定タイミングで出力
される。

【００６０】一方、前記ＺＶポートからの制御信号は、
制御信号タイミング調整回路３６へ入力される。

【００６１】この制御信号タイミング調整回路３６は、
上記表示制御回路２１が備える基準クロック源（図示し
ない）によって生成される１３．５ＭＨｚのタイミング
パルス信号を発生する回路を有し、上記ＺＶポートから
基準クロックＰＣＬＫが供給されている場合には上記タ
イミングパルス信号に同期してピクセルクロックＰＸＣ
ＬＫを出力する一方、基準クロックＰＣＬＫが供給され
ていない場合（上記ＰＣＭＣＩＡカード２５が装着され
ていない場合）には上記タイミングパルス信号をピクセ
ルクロックＰＸＣＬＫとして出力する。さらに、制御信
号タイミング調整回路３６は、同様に、水平同期信号Ｈ
ＳＹＮＣと垂直同期信号ＶＳＹＮＣとを出力する。詳細
は後述するが、このようにして、上記ＰＣＭＣＩＡカー
ド２５からのタイミング信号と、上記表示制御回路２１
で生成されるタイミング信号とが、互いに同期調整され
た後、テレビジョン信号エンコーダ２４及び液晶表示装
置２２へそれぞれ供給されるように構成されている。

【００６２】以上のように、制御信号タイミング調整回
路３６は、テレビジョン信号エンコーダ２４に適応した
１３．５ＭＨｚのピクセルクロックＰＸＣＬＫ、垂直同
期信号ＶＳＹＮＣおよび水平同期信号ＨＳＹＮＣを生成
し、前記切換回路３７を介してテレビジョン信号エンコ
ーダ２４へ出力する。また、前記制御信号タイミング調
整回路３６からの制御信号は、制御信号タイミング生成
回路３３に与えられている。

【００６３】制御信号タイミング生成回路３３は、液晶
表示装置２２に適応した各種のタイミング信号の生成、
表示メモリ３１の表示データの読み出し、及び図示しな
い書き込み制御の各種のタイミング信号を生成する回路
である。

【００６４】具体的には、制御信号タイミング生成回路
３３は、上記制御信号タイミング調整回路３６より出
力される１３．５ＭＨｚのピクセルクロックＰＸＣＬ
Ｋ、水平同期信号ＨＳＹＮＣ、及び垂直同期信号ＶＳＹ
ＮＣに基づいて、液晶表示装置２２のピクセルクロック
として利用されるピクセルクロックＰＸＣＬＫと同相の
１３．５ＭＨｚのクロック信号ＣＬＫの生成と、水平
同期信号ＨＳＹＮＣと同期し液晶表示装置２２中のラッ
チ回路（図示しない）が表示データをラッチするための
ラッチパルスＬＰの生成と、液晶表示装置２２中にお
いて上記ラッチ回路に保持されている表示データを表示
素子に出力する書換パルスＣＬＳの生成と、液晶表示
装置２２の垂直方向の表示開始ラインを決定する制御信
号としてのスタートパルスＧＳＰ（本実施の形態におい
ては、テレビジョン受像機２３のラスタ走査の１９ライ
ン目に対応したタイミングで発生される。）の生成と、
液晶表示装置２２の水平方向の表示開始ドット位置を
決定する制御信号ＳＰＳの生成と、液晶表示装置２２
用であってその他の液晶表示特有の制御信号ＲＥＶやＲ
ＥＶＶ０等（本発明には直接関係しないので詳細な説明
を省略する。）の生成とを行う。

【００６５】上記制御信号タイミング生成回路３３は、
更に、上記携帯情報端末装置あるいはパーソナルコンピ
ュータにおいて生成された表示データを記憶する表示用
メモリ３１の書き込みと読み出しとを制御する制御信号
を生成する。具体的には、制御信号タイミング生成回路
３３は、表示画面上の表示領域の先頭ラインより順次対
応して表示用メモリ３１から表示データを読み出すべ
く、前述したタイミング信号に同期して、表示用メモリ
３１のアドレス信号を生成し読出カウンタ３４へ供給す
る。読出カウンタ３４は、表示用メモリ３１のアドレス
信号を生成し、このアドレス信号は、表示用メモリ３１
に対して表示データの読み出し又は書き込みを行う際に
使用される。また、表示用メモリ３１の読み出し及び書
き込みのための制御信号ＲＡＳ、ＣＡＳ、ＯＥが、同様
に、上記タイミング信号に同期して生成され、表示用メ
モリ３１へ供給される。

【００６６】加えて、上記制御信号タイミング生成回路
３３は、表示用メモリ３１からデータバス２９へ読み出
された表示データ（ＲＧＢＯＵＴ）を切換回路３７に内
蔵するラッチ回路からなるデータ入出力部ＤＩＯＳ（図
示しない）にラッチするための前述したタイミング信号
に同期してラッチ信号ＤＩＯ（図３参照）を生成する。

【００６７】このラッチ信号ＤＩＯによって、表示用メ
モリ３１から１２８ビット単位で表示データが読み出さ
れると共に上記切換回路３７中のデータ入出力部ＤＩＯ
Ｓにおいて表示データが保持される。そして、データバ
ス３０を介してテレビジョン信号エンコーダ２４及び液
晶表示装置２２へ同時に表示データ（ＲＧＢＯＵＴ）を
供給されるようになっている。

【００６８】ここで注目すべきことは、図３及び図４に
示すように、各種タイミング信号は、相互に同期して生
成されることである。つまり、本実施の形態において、
タイミング信号のうち、ピクセルクロックＰＸＣＬＫと
クロック信号ＣＬＫとが１３．５ＭＨｚの同相のタイミ
ングパルス信号となっていると共に、テレビジョン信号
エンコーダ２４へ供給される水平同期信号ＨＳＹＮＣ
と、液晶表示装置２２へ供給されるラッチパルスＬＰと
が同相で生成されている。しかも、図３に示すように、
表示用メモリ３１から読み出された表示データが上記同
期信号に同期してラッチ信号ＤＩＯにてラッチされてい
る。

【００６９】また、液晶表示装置２２内の上記ラッチ回
路にラッチされるタイミングは、テレビジョン受像機２
３のラスタ走査の１９ライン目から開始されるように同
期しており、これにより、液晶表示装置２２の画面に表
示される表示データがテレビジョン受像機２３の画面の
略中央位置に固定される。

【００７０】上記制御信号タイミング生成回路３３は、
以上のように、液晶表示装置２２に適応した制御信号、
たとえば１３．５ＭＨｚのクロックＣＬＫ、ラッチパル
スＬＰ、書換パルスＣＬＳなどを生成して、液晶表示装
置２２へ出力する。液晶表示装置２２は、たとえば、Ｔ
ＦＴ（薄膜トランジスタ）を備える前記１／４ＶＧＡ対
応の３２０ドット×２４０ドットのアクティブマトリク
ス型の液晶表示装置である。

【００７１】上記表示用メモリ３１は、ランダムアクセ
スメモリなどで実現されるビデオメモリであり、前記液
晶表示装置２２に対応して、３２０ドット×２４０ドッ
トの画素毎に、Ｒ、Ｇ、Ｂの各色毎にそれぞれ、５ビッ
ト、６ビット、５ビットの表示データを保持することが
できるメモリである。この表示用メモリ３１のストア内
容は、演算処理装置の演算処理結果に基づいて更新さ
れ、データバス２９を介して前記切換回路３７に入力さ
れ、該切換回路３７が表示用メモリ３１側に設定されて
いるときには、前記データバス３０へ出力される。この
表示用メモリ３１のストア内容の読み出しは、制御信号
タイミング生成回路３３からのアドレス信号が、前記制
御信号に応答して、所定タイミング、たとえば垂直同期
信号ＶＳＹＮＣから所定走査周期経過後から読出カウン
タ３４でカウントされて、そのカウント値に対応したス
トア領域の読み出しが行われることによって実現され
る。

【００７２】前記ＯＮ／ＯＦＦ回路３８、３９、４０
は、前記演算処理装置であるＣＰＵ２６の設定状態に対
応して、ＯＮ／ＯＦＦ出力を導出する。ＯＮ／ＯＦＦ回
路３８は、テレビジョン信号エンコーダ２４にエッジ強
調等の画質変更を行わせるものであり、アナログ的なフ
ィルタ特性を、動画と静止画とのそれぞれに適応して切
り換えさせる。ＯＮ／ＯＦＦ回路３９は、テレビジョン
信号エンコーダ２４を所定時間経過後に停止させるＯＦ
Ｆ設定を行うためのものである。ＯＮ／ＯＦＦ回路４０
は、切換回路３７の切換状態を、前記ＺＶポートに接続
されるＰＣＭＣＩＡカード２５からの入力に切り換えを
行うか否かを選択するために設けられている。

【００７３】上記切換回路３７は、上記ＰＣＭＣＩＡカ
ード２５を装着している場合、上記携帯情報端末装置あ
るいはパーソナルコンピュータのソフトウェアあるいは
操作者によって、該ＰＣＭＣＩＡカード２５からの表示
データをテレビジョン受像機２３と液晶表示装置２２と
に表示させるように選択指示された際に、上記ＯＮ／Ｏ
ＦＦ回路４０はオンされ、上記ＰＣＭＣＩＡカード２５
からの表示データを出力するデータバス２８を有効に
し、その表示データをデータバス３０へ出力するように
切り換えるようになっている。

【００７４】これに対して、上記切換回路３７は、ソフ
トウェアあるいは操作者によって、上記ＰＣＭＣＩＡカ
ード２５からの表示データをテレビジョン受像機２３と
液晶表示装置２２とに表示させないように選択指示され
た際に、上記ＯＮ／ＯＦＦ回路４０はオフされ、表示用
メモリ３１から読み出された表示データを出力するデー
タバス２９を有効にし、さらに切換回路３７内の上記デ
ータ入出力部ＤＩＯＳの上記ラッチ回路を介してその表
示データをデータバス３０へ出力するように切り換える
ようになっている。

【００７５】図３および図４は、上述のように構成され
る表示制御回路２１の動作を説明するための波形図であ
り、図３は表示画面に対して水平方向の走査を説明する
ための波形図であり、図４は垂直方向の走査を説明する
ための波形図である。図３の例は、表示用メモリ３１か
らの第１ライン目のＲＧＢデータの読出動作を説明して
いる。

【００７６】図３に示すように、制御信号タイミング生
成回路３３では、相互に同期した、または相互に異なる
タイミング（図３の例では同期している）のピクセルク
ロックＰＸＣＬＫおよびクロックＣＬＫに基づいて、水
平同期信号ＨＳＹＮＣおよびラッチパルスＬＰがそれぞ
れ作成される。前記クロックＰＸＣＬＫ、ＣＬＫに基づ
いて作成した制御信号／ＲＡＳ、／ＣＡＳ、／ＯＥが同
期したタイミングで、制御信号タイミング生成回路３３
は、ＤＲＡＭの読み出しデータＤＩＯをラッチさせる信
号を生成して１２８ビット分のＲＧＢデータを切換回路
３７のデータ入出力部ＤＩＯＳにラッチさせる。

【００７７】切換回路３７は、前記データ入出力部ＤＩ
ＯＳにラッチされた１２８ビット分のＲＧＢデータを、
クロックＰＸＣＬＫ、ＣＬＫに同期して、出力ＲＧＢＯ
ＵＴから１８ビット分のデータバス３０へパラレル出力
する。図３において、切換回路３７の出力ＲＧＢＯＵＴ
からデータバス３０へ出力されるＲＧＢデータ（各々１
６ビット構成）に、ＴＦＴ１／ＴＶ１、ＴＦＴ２／ＴＶ
２、…とあるのは、液晶表示装置２２の１画素目のＲＧ
ＢデータＴＦＴ１と、テレビジョン受像機２３での１画
素目のＲＧＢデータＴＶ１とが相互に等しいことを表し
ている。液晶表示装置２２およびテレビジョン受像機２
３では、ＯＵＴ（ＴＦＴ／ＴＶ）で示されるように画像
表示が行われる。

【００７８】なお、図中のＲＧＢＯＵＴ信号の１乃至
８、及び９の数字は、画素順位を表している。すなわ
ち、表示メモリ３１から読み出された切換回路３７のデ
ータ入出力部ＤＩＯＳにラッチされた１２８ビットの表
示データが、１画素１６ビット構成のＲＧＢデータとし
てデータバス３０に１乃至８の１２８ビットで順次出力
される。この動作を繰り返すことによって、１ライン３
２０画素の表示が実行されることになる。

【００７９】液晶表示装置２２およびテレビジョン信号
エンコーダ２４は、それぞれクロックＣＬＫ、ＰＸＣＬ
Ｋの立上がりタイミングでデータの取り込みを行う。個
別に転送されるこれらのクロックＣＬＫ、ＰＸＣＬＫが
上述のように同期している場合には、これらの端子は共
用化されてもよい。

【００８０】なお、前述のように、表示用メモリ３１内
では、１画素当り、Ｒ及びＢは５ビット、Ｇは６ビット
の計１６ビットでＲＧＢデータが保持されており、この
ＲＧＢデータは、切換回路３７から出力される際に、前
記Ｒ及びＢのデータに、１ビットの冗長ビットがそれぞ
れ付加され、Ｒ、Ｇ、Ｂ各色毎に６ビットのデータとさ
れる。これによって、表現可能な色は、２¹⁶で≒６５０
００色となる。また、表示用メモリ３１から切換回路３
７へのデータの読み出しは逐次行われてもよく、上述の
ように１６（ビット／ドット）×８（ドット）＝１２８
（ビット）を一括して読み出してもよい。この場合、ア
クセス回数が確実に削減され、省電力化を図ることがで
きる。

【００８１】図４および後述の垂直方向の走査タイミン
グを示す図において、“ｏｄｄ" はテレビジョン受像機
２３の奇数フィールドを表し、“ｅｖｅｎ" は偶数フィ
ールドを表す（図４を参照）。制御信号タイミング調整
回路３６からテレビジョン信号エンコーダ２４には、前
記水平同期信号ＨＳＹＮＣの所定タイミング（図４の例
では第１乃至第３ライン間および第２６３乃至２６６ラ
イン間）に、垂直同期信号ＶＳＹＮＣが出力される。

【００８２】一方、制御信号タイミング生成回路３３か
ら液晶表示装置２２へは、前記水平同期信号ＨＳＹＮＣ
に同期したタイミングで、ドライバ回路に１ライン分の
データを格納させるタイミングを規定するためのラッチ
パルスＬＰが出力され、これに応答して、液晶表示装置
２２はＲＧＢデータの取込を行う。取り込まれたＲＧＢ
データは、書換パルスＣＬＳによって、各ドットの表示
素子に書き込みが行われる。液晶表示装置２２は、テレ
ビジョン受像機２３の垂直同期信号ＶＳＹＮＣに対応す
るスタートパルスＧＳＰに応答して、第１ライン目から
の表示動作を開始する。

【００８３】注目すべきは、液晶表示装置２２の表示容
量が２４０ラインであるのに対して、テレビジョン受像
機２３の１フィールド２６２ライン（ＯＤＤ）もしくは
２６３ライン（ＥＶＥＮ）のうち、垂直帰線期間および
上下非映出期間を除くと、画面上に映出されるライン数
は約２３０ラインであり、両者に約１０ラインの差があ
ることである。このことを解消するために、「ＤＡＴＡ
１」で示す第１ライン目のＲＧＢデータが、水平同期信
号ＨＳＹＮＣの第１９パルス目および第２８２パルス目
から出力されることである。液晶表示装置２２は、前述
のように、スタートパルスＧＳＰに応答して第１ライン
目からの画像表示を開始し、これに対して、テレビジョ
ン受像機２３は、第１９ライン目および第２８２ライン
目から画像表示を開始する。これによって、テレビジョ
ン受像機２３の垂直方向の中央付近のライン、すなわち
第１３１ライン目および３９３ライン目付近に、液晶表
示装置２２における第１２０番目のラインに対応した画
像データが表示されることになる。したがって、液晶表
示装置２２における、上下それぞれ５ライン程度のデー
タが欠落するだけで、テレビジョン受像機２３に、垂直
方向の中心がほぼ一致した画像表示を行わせることがで
きる。

【００８４】したがって、テレビジョン受像機２３で図
５で示すようなインターレススキャンが行われる１フレ
ーム間に、液晶表示装置２２では、図６で示すようなノ
ンインターレススキャンが行われる。

【００８５】すなわち、図５はテレビジョン受像機２３
のラスタ走査を説明しており、左側はインターレススキ
ャンにおける奇数フィールドを示し、右側は偶数フィー
ルドを示す。なお、図５中の数字は走査ラインを示して
いる。また、奇数フィールドにおいては第２４ライン目
以降、偶数フィールドにおいて第２８７ライン目以降が
表示の有効領域として設定されている。

【００８６】図６は、液晶表示装置２２のノンインター
レススキャンにおける表示ラインを示すものであり、左
側は第１フレームを示し、右側は第２フレームを示す。
すなわち、テレビジョン受像機２３において奇数フィー
ルドが表示されている時は液晶表示装置２２において第
１フレームが表示される一方、テレビジョン受像機２３
において偶数フィールドが表示されている時は液晶表示
装置２２において同じく第２フレームが表示される。な
お、図６中の数字は液晶表示装置２２のライン番号を示
している。

【００８７】本実施の形態の表示タイミングによれば、
テレビジョン受像機２３においてラスタ走査の１９ライ
ン目が表示されているときに液晶表示装置２２において
第１ラインのＲＧＢデータ（ＤＡＴＡ１）が表示され
る。

【００８８】表示用メモリ３１は、制御信号タイミング
生成回路３３からの読出制御信号に基づいてアドレスが
設定されてアクセスされるが、図４に示すように、水平
同期信号ＨＳＹＮＣの１９ライン目に対応して表示用メ
モリ３１の先頭より順次読み出し制御され、図３に示す
ＲＧＢＯＵＴがデータバス３０上に出力される。

【００８９】テレビジョン受像機２３は、製造メーカに
よって異なるが、奇数フィールドにおいては、ラスタ走
査の２４ライン目（２４番目のライン）以降が表示画面
に映し出される有効領域として表示されるように設計さ
れている。したがって、表示用メモリ３１からの表示デ
ータのうち５ライン（１９ライン目から２３ライン目に
対応する表示データ）が映し出されないことになる。一
方、液晶表示装置２２においては、第１ラインから表示
される。このようにして、テレビジョン受像機２３と液
晶表示装置２２とのライン数差が吸収され、同時に同一
の表示データが表示されることになる。

【００９０】また、上記テレビジョン受像機２３は、偶
数フィールドにおいては、ラスタ走査の２８７ライン目
（２８７番目のライン）以降が表示画面に映し出される
有効領域として表示されるように設計されている。した
がって、表示用メモリ３１からの表示データのうち５ラ
イン（２８２ライン目から２８６ライン目に対応する表
示データ）が映し出されないことになる。一方、液晶表
示装置２２においては、第１ラインから表示される。し
たがって、液晶表示装置２２においては、テレビジョン
受像機２３の奇数フィールドと偶数フィールドとで同一
の表示データが表示されることになり、２つのラインに
またがって表示用メモリ３１の１ライン分に相当する表
示データが表示される。

【００９１】このようにして、液晶表示装置２２とテレ
ビジョン信号エンコーダ２４とに個別の制御信号を与え
るとともに、共通のＲＧＢデータ、すなわち共通の表示
用メモリ３１を用いて、同時に同一の画像表示を行うこ
とができる。したがって、テレビジョン信号エンコーダ
２４を該表示制御回路２１と別体としても、データバス
３０を共用化して、集積回路で構成される該表示制御回
路２１の端子数を削減することができるとともに、前記
読出回路３２、すなわち制御信号タイミング生成回路３
３および読出カウンタ３４を１つとすることができ、前
述の図１７および図１８で示す表示制御回路１０、２０
と比べて、構成を大幅に簡略化することができる。

【００９２】本発明の実施の第２の形態について、図７
乃至図１１に基づいて説明すれば以下の通りである。

【００９３】図７は、本発明の実施の第２の形態の概略
的構成を示すブロック図である。この図７の構成におい
て、前述の図１および図２の構成に類似し、対応する部
分には、同一の参照符号を付してその説明を省略する。
この構成では、表示制御回路４１と一体で搭載される液
晶表示装置４２および該表示制御回路４１内の表示用メ
モリ４３（上記の実施の第１の形態の表示用メモリ３１
に対応する。）は、６４０ドット×４８０ドットのＶＧ
Ａ対応である。このため、ＮＴＳＣ方式の前記テレビジ
ョン受像機２３の有効走査線本数の２３０本に対して、
走査線本数が約２倍となっており、表示制御回路４１内
には、縦２倍化回路４５が設けられている。この縦２倍
化回路４５は、上述の実施の第１の形態において前記読
出回路３２から液晶表示装置２２へ出力されていた書換
パルスＣＬＳを２倍の周波数として、液晶表示装置４２
へ出力するものである。

【００９４】読出回路４４は、表示用メモリ４３内に記
憶されているＲＧＢデータに対して、テレビジョン受像
機２３における奇数フィールドのスキャン時には、奇数
ラインのＲＧＢデータ（ＤＡＴＡ１、ＤＡＴＡ３、…、
ＤＡＴＡ４７９）をアドレス指定し、偶数フィールドの
スキャン時には、偶数ラインのＲＧＢデータ（ＤＡＴＡ
２、ＤＡＴＡ４、…、ＤＡＴＡ４８０）をアドレス指定
して、前記データバス３０から、液晶表示装置４２およ
びテレビジョン信号エンコーダ２４へ出力させる。

【００９５】図８は、図７で示す表示制御回路４１を具
体的に示すブロック図である。この図８において、前述
の図７および図２に対応する部分には、同一の参照符号
を付して示す。前述の読出回路４４および縦２倍化回路
４５は、制御信号タイミング生成および縦方向２倍化回
路４６によって実現されており、この制御信号タイミン
グ生成および縦方向２倍化回路４６からの読出アドレス
に対応して、読出カウンタ４７が表示用メモリ４３にＲ
ＧＢデータの出力を行わせる。

【００９６】水平方向の走査は、前述の図３で示す動作
と同一であり、これに対して垂直方向の動作は、図９で
示すようになる。なお、この図９において、前述の図４
に対応する部分にも、同一の参照符号を付してその説明
を省略する。読出カウンタ４７は、インターレススキャ
ンに合わせてアドレス信号を生成するように構成され、
すなわち、奇数フィールド期間及び偶数フィールド期間
のそれぞれのフィールドに対応させて表示メモリ４３の
アドレス信号を生成する。更に、表示メモリ４３は、制
御信号タイミング生成および縦方向２倍化回路４６から
の読出制御信号に基づき、水平同期信号ＨＳＹＮＣの１
９ライン目もしくは２８２ライン目よりインターレスス
キャンに合わせて表示データを読み出し、データバス２
９に出力する。この点において、前述の図４の構成と相
違する。

【００９７】この図９から明らかなように、テレビジョ
ン受像機２３のための前記水平同期信号ＨＳＹＮＣの１
パルスに対して、液晶表示装置４２のドライバ回路への
ラッチパルスＬＰは前述の図４と同様に１パルスであ
り、表示素子への書換パルスＣＬＳは２パルスとなって
いる。

【００９８】水平同期信号ＨＳＹＮＣの１パルスに対し
て、表示素子への書換パルスＣＬＳは２パルスが出力さ
れるので、各フィールドにおいて、ドライバ回路にラッ
チされた１ライン分のデータが、表示素子の連続する２
ラインに出力されることになる。例えば、奇数フィール
ドにおいて、１ライン目及び２ライン目の双方にＲＧＢ
データのＤＡＴＡ１が表示され、３ライン目及び４ライ
ン目の双方にＲＧＢデータＤＡＴＡ３が表示される一
方、偶数フィールドにおいて、１ライン目及び２ライン
目の双方にＲＧＢデータＤＡＴＡ２が表示され、３ライ
ン目及び４ライン目の双方にＲＧＢデータＤＡＴＡ４が
表示される（図９参照）。

【００９９】また、奇数フィールドにおける第１９番目
および偶数フィールドにおける第２８２番目の水平同期
信号ＨＳＹＮＣから、ＲＧＢデータの読み出しが開始さ
れる点は前述の図４と同一であるけれども、テレビジョ
ン受像機２３の奇数フィールド時においては、表示用メ
モリ４３内のＲＧＢデータは、奇数ラインのＲＧＢデー
タ（ＤＡＴＡ１、ＤＡＴＡ３、…、ＤＡＴＡ４７９）が
順次読み出され、偶数フィールド時には、偶数ラインの
ＲＧＢデータ（ＤＡＴＡ２、ＤＡＴＡ４、…、ＤＡＴＡ
４８０）が順次読み出される点において、上記実施の第
１の形態と異なっている。

【０１００】これによって、テレビジョン受像機２３に
おいては、前述の図５で示すようなインターレススキャ
ンによる画像表示が行われ、液晶表示装置４２において
は、図１０で示すように、疑似的に２４０本×２スキャ
ン＝４８０本の垂直解像度で、ノンインターレススキャ
ンによる画像表示が行われる。

【０１０１】図１０は、液晶表示装置４２のノンインタ
ーレススキャンにおける表示ラインを示すものである。
すなわち、テレビジョン受像機２３において奇数フィー
ルドが表示されている時は液晶表示装置４２において奇
数ラインのＲＧＢデータ（ＤＡＴＡ１、ＤＡＴＡ３、
…、ＤＡＴＡ４７９）が表示される一方、テレビジョン
受像機２３において偶数フィールドが表示されている時
は液晶表示装置４２において偶数ラインのＲＧＢデータ
（ＤＡＴＡ２、ＤＡＴＡ４、…、ＤＡＴＡ４８０）が表
示される。なお、図１０中の数字はライン毎に読み出さ
れたＲＧＢデータを示している。

【０１０２】本実施の形態の表示タイミングによれば、
上記の実施の第１の形態と同様に、テレビジョン受像機
２３と液晶表示装置４２とのライン数差が吸収され、同
時に同一の表示データが表示されることになる。

【０１０３】このようにして、６４０ドット×４８０ド
ットのＶＧＡ対応である表示用メモリ４３を備えた表示
制御回路４１と一体で搭載される液晶表示装置４２（縦
方向に２倍化された液晶表示装置４２）を用いても、テ
レビジョン受像機２３と同一のＲＧＢデータを用いて画
像表示を行うことができる。

【０１０４】なお、図１１で示すように、液晶表示装置
４２において、テレビジョン受像機２３の偶数フィール
ドに対応する走査時に、１ラインだけデータをずらす
（偶数フィールドの２ライン目から表示する）ことで、
液晶の残像効果によって、ちらつきの少ない画像表示を
行うことができる。

【０１０５】なお、上記制御信号タイミング生成および
縦方向２倍化回路４６において、制御信号タイミング生
成の動作は、前記の実施の第１の形態における制御信号
タイミング生成回路３３と同様に行われる。

【０１０６】本発明の実施の第３の形態について、図１
２乃至図１６に基づいて説明すれば以下の通りである。

【０１０７】図１２は、本発明の実施の第３の形態の概
略的な構成を示すブロック図である。この図１２の構成
において、前述の図１および図２ならびに図７および図
８で示す構成に類似し、対応する部分には同一の参照符
号を付してその説明を省略する。この構成では、液晶表
示装置４２および表示用メモリ４３は、前述の図７と同
様に、６４０ドット×４８０ドットのＶＧＡ対応であ
り、図７の表示制御回路４１が、液晶表示装置４２には
２回同じＲＧＢデータを読み出して、垂直解像度がほぼ
１／２に低下していたのに対して、この図１２で示す表
示制御回路５１は、表示用メモリ４３からＲＧＢデータ
を時分割多重で読み出して、液晶表示装置４２には、Ｖ
ＧＡフルスペックでの表示を行わせるものである。

【０１０８】このため、表示制御回路５１内には、液晶
表示用読出回路５３と、モニタ表示用読出回路５４と、
切換回路５５と、液晶／モニタ選択切換回路５６とが設
けられている。

【０１０９】液晶表示用読出回路５３は、液晶表示装置
４２に、前記水平同期信号ＨＳＹＮＣ、垂直同期信号Ｖ
ＳＹＮＣ、データクロックＤＣＬＫ、イネーブル信号Ｅ
ＮＡＢなどの制御信号を出力するとともに、切換回路５
５へ、アドレス信号およびチップセレクト信号ＣＳやア
ウトプットイネーブル信号ＯＥなどの制御信号を出力す
る。モニタ表示用読出回路５４は、テレビジョン信号エ
ンコーダ２４へ、前記水平同期信号ＨＳＹＮＣ、垂直同
期信号ＶＳＹＮＣ、ピクセルクロックＰＸＣＬＫなどの
制御信号を出力するとともに、切換回路５５へ、前記ア
ドレス信号およびチップセレクト信号ＣＳやアウトプッ
トイネーブル信号ＯＥなどの制御信号を出力する。切換
回路５５は、液晶／モニタ選択切換回路５６からの選択
信号に応答して、液晶表示用読出回路５３からのアドレ
ス信号および制御信号と、モニタ表示用読出回路５４か
らのアドレス信号および制御信号とを時分割で切り換え
て、表示用メモリ４３へ出力する。

【０１１０】したがって、表示用メモリ４３からデータ
バス３０へは、液晶表示装置４２用と、テレビジョン受
像機２３用とのそれぞれのＲＧＢデータが時分割多重で
出力され、このＲＧＢデータは、液晶表示用読出回路５
３およびモニタ表示用読出回路５４からの制御信号によ
って、それぞれ選択的に液晶表示装置４２およびテレビ
ジョン信号エンコーダ２４に取り込まれる。

【０１１１】図１３は、前記表示制御回路５１の具体的
構成を示すブロック図である。この図１３において、前
述の図８および図２に対応する部分には、同一の参照符
号を付してその説明を省略する。制御信号タイミング生
成回路５７は、前記読出回路５３・５４および切換回路
５５・５６に対応し、液晶表示装置４２に最適なタイミ
ングで制御信号を作成し、切換回路６０を介して出力さ
せるとともに、アドレス信号を作成し、液晶用読出カウ
ンタ５８とモニタ用読出カウンタ５９とによって、表示
用メモリ４３の所望とするアドレスのＲＧＢデータを個
別に読み出させて切換回路６０にそれぞれ出力させ、前
述のように時分割多重化してデータバス３０へ出力させ
る。液晶用読出カウンタ５８とモニタ用読出カウンタ５
９とは、表示用メモリ４３のアドレス信号を生成し、こ
のアドレス信号は、表示用メモリ４３に対して表示デー
タの読み出し又は書き込みを行う際に使用される。上記
切換回路６０は、前記の実施の第１の形態の上記切換回
路３７と同じ機能を有する。

【０１１２】図１４は、上述のように構成される表示制
御回路５１の水平方向の走査を説明するための波形図で
ある。表示制御回路５１内では、基準クロックＣＬＫ
は、テレビジョン信号エンコーダ２４用のピクセルクロ
ックＰＸＣＬＫの１３．５ＭＨｚの３倍の４０．５ＭＨ
ｚとされる。したがって、液晶表示装置４２用のクロッ
クＣＬＫも、４０．５ＭＨｚとなる。ただし、３クロッ
クのうち、２クロックのみを有効とし、１クロック分は
Ｌｏ（ローレベル）固定の変則クロックであり、該クロ
ックＣＬＫによるデータ転送レートは２７ＭＨｚとな
る。なお、図１４中のＲＧＢＯＵＴにおいて矢印と共に
記載された数字は、表示メモリ中の表示データ（表示画
素）番号を表している（ＲＧＢＯＵＴのＮｏ．と同
じ）。

【０１１３】制御信号タイミング生成回路５７は、表示
用メモリ４３から切換回路６０に、前記制御信号／ＲＡ
Ｓ、／ＣＡＳ、／ＯＥの立上がりタイミングでＴＦＴデ
ータまたはＴＶデータを順次ラッチさせ、ＴＦＴデータ
２つとＴＶデータ１つとを１ブロックとし、データバス
３０へ前記１３．５ＭＨｚ周期で出力させる。

【０１１４】前記制御信号／ＲＡＳ、／ＣＡＳ、／ＯＥ
は、２０．２５ＭＨｚのクロックＣＬＫ’に基づいて作
成され、該クロックＣＬＫ’の２クロックを１サイクル
とする周期で、２サイクル続けてＬｏアクティブとな
り、１サイクル休止して、再び２サイクル続けてＬｏア
クティブとなるように作成される。

【０１１５】また、水平同期信号ＨＳＹＮＣは、ＴＶデ
ータ６４０ドット、すなわちＴＦＴデータ１２８０ドッ
トで、１回Ｈｉ（ハイレベル）アクティブとなるのに対
して、ラッチパルスＬＰは、ＴＶデータの３２０ドッ
ト、すなわちＴＦＴデータの６４０ドット毎にＨｉアク
ティブとなる。こうして、この図１４で示すように、Ｔ
ＦＴデータ２ライン分の転送時間に、ＴＶデータ１ライ
ン分の転送動作を行うことができる。

【０１１６】なお、表示用メモリ４３から切換回路６０
へのＲＧＢデータの読み出しは、前述のようにＴＦＴと
ＴＶとで、それぞれ１６ビット×８ドット分ずつ行うこ
とが可能であるけれども、図１４で示す構成では、読み
出しの周期をＴＦＴデータ側に対応させて、ＴＶデータ
は、４ドット分ずつ読み出しが行われる。このようにし
て、一時格納レジスタの削減が行われている。また、Ｔ
Ｖデータを８ドット分ずつ取り込むようにするのであれ
ば、ＴＦＴデータ２回に対して、ＴＶデータを１回読み
出すようにすればよい。

【０１１７】図１５は、表示制御回路５１の垂直方向の
走査を説明するための波形図である。第１ライン目のＲ
ＧＢデータ（図中ＤＡＴＡ１及びＤＡＴＡ２で示す）
が、水平同期信号ＨＳＹＮＣの第１９パルス目および第
２８２パルス目から出力される点は、前述の図４および
図９と同様であるけれども、水平同期信号ＨＳＹＮＣの
１周期内で、ラッチパルスＬＰおよび書換パルスＣＬＳ
が、ともに２回出力されている点で異なっている。さら
にまた、テレビジョン受像機２３へは、奇数フィールド
時には奇数番目のラインのＲＧＢデータ（ＤＡＴＡ１、
ＤＡＴＡ３、…、ＤＡＴＡ４７９）が出力され、偶数フ
ィールド時には偶数番目のラインのＲＧＢデータ（ＤＡ
ＴＡ２、ＤＡＴＡ４、…、ＤＡＴＡ４８０）が出力され
るのに対して、液晶表示装置４２には、奇数フィールド
および偶数フィールドの何れにおいても、４８０ライン
全てのＲＧＢデータ（ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴ
Ａ３、ＤＡＴＡ４、…、ＤＡＴＡ４７９、ＤＡＴＡ４８
０）が出力される点においても前述の図４および図９と
異なっている。

【０１１８】水平同期信号ＨＳＹＮＣの１パルスに対し
て、液晶表示装置４２のドライバ回路（図示しない）へ
のラッチパルスＬＰは２パルス出力されると共に表示素
子への書換パルスＣＬＳも２パルスが出力されるので、
ドライバ回路にラッチされた１ライン分のデータは、表
示素子の１ラインに出力されることになる。つまり、奇
数フィールドと偶数フィールドとの双方において、ＤＡ
ＴＡ１、ＤＡＴＡ２、…、ＤＡＴＡ４７９、ＤＡＴＡ４
８０のＲＧＢデータが表示される（図１５参照）。

【０１１９】また、奇数フィールドにおける第１９番目
および偶数フィールドにおける第２８２番目の水平同期
信号ＨＳＹＮＣから、ＲＧＢデータの読み出しが開始さ
れる点は前述の図４と同一であるけれども、テレビジョ
ン受像機２３の奇数フィールド時においては、表示用メ
モリ４３内のＲＧＢデータは、奇数ライン（ＤＡＴＡ
１、ＤＡＴＡ３、…、ＤＡＴＡ４７９）が順次読み出さ
れ、偶数フィールド時には、偶数ライン（ＤＡＴＡ２、
ＤＡＴＡ４、…、ＤＡＴＡ４８０）が読み出されるよう
になっている。

【０１２０】これによって、テレビジョン受像機２３に
おいては、前述の図５で示すようなインターレススキャ
ンによる画像表示が行われ、液晶表示装置４２において
は、図１６で示すように、４８０本（ＤＡＴＡ１、ＤＡ
ＴＡ２、…ＤＡＴＡ４８０）の垂直解像度で、ノンイン
ターレススキャンによる画像表示が行われる。

【０１２１】図１６は、液晶表示装置４２のノンインタ
ーレススキャンにおける表示ラインを示すものである。
すなわち、テレビジョン受像機２３において奇数フィー
ルドが表示されている時は液晶表示装置４２において４
８０ライン（ＤＡＴＡ１、ＤＡＴＡ２、…ＤＡＴＡ４８
０）全てのデータが表示されると共に、テレビジョン受
像機２３において偶数フィールドが表示されている時も
液晶表示装置４２において奇数フィールドの時と同じ全
てのデータがが表示される。なお、図１６中の数字はラ
イン毎に読み出されたＲＧＢデータを示している。

【０１２２】これによって、テレビジョン受像機２３に
は、前述の図５で示すようなインターレススキャンによ
る画像表示が行われ、液晶表示装置４２には、図１６で
示すようなノンインターレスで４８０本／スキャンのＶ
ＧＡフルスペックの画像表示が行われる。このようにし
て、走査線本数の相互に異なる液晶表示装置４２とテレ
ビジョン受像機２３とに対して、それぞれ適正な画像出
力を行わせることができる。

【０１２３】なお、上記制御信号タイミング生成回路５
７において、制御信号タイミング生成の動作は、前記の
実施の第１の形態における制御信号タイミング生成回路
３３と同様に行われる。

【０１２４】本発明に係る表示制御回路２１は、以上の
ように、電子機器に搭載されるノンインターレスのマト
リクス表示装置２２と、外部のインターレスのテレビジ
ョン受像機２３とに同時に同一の画像表示を行わせるた
めの表示制御回路において、前記搭載されるマトリクス
表示装置２２の走査線本数がテレビジョン受像機２３の
有効走査線本数と同一または近似している場合、マトリ
クス表示装置２２とテレビジョン受像機２３とを個別の
制御信号で、それぞれ適切な制御を行うとともに、ＲＧ
Ｂデータを垂直同期信号ＶＳＹＮＣから所定期間後に共
通に出力し、テレビジョン受像機２３の画面中心付近
に、中心ラインのＲＧＢデータを表示させる。

【０１２５】それゆえ、テレビジョン受像機２３で表示
するＲＧＢデータを、マトリクス表示装置２２のＲＧＢ
データと同一とする、すなわち共通のビデオメモリおよ
び読出回路３２を用いることができ、前記テレビジョン
受像機２３のためのデジタルエンコーダ２４を別体とし
ても、該表示制御回路２１の端子数を削減することがで
きるとともに、回路構成を簡略化することができる。

【０１２６】また、本発明に係る他の表示制御回路２１
・４１は、以上のように、電子機器に搭載されるノンイ
ンターレスのマトリクス表示装置２２・４２と、外部の
インターレスのテレビジョン受像機２３とに同時に同一
の画像表示を行わせるための表示制御回路において、前
記搭載されるマトリクス表示装置２２・４２の走査線本
数がテレビジョン受像機２３の有効走査線本数の２倍ま
たは２倍に近似している場合、制御信号を個別として、
ＲＧＢデータをマトリクス表示装置２２・４２のラッチ
回路から表示素子へ書き込ませるための書込パルスＣＬ
Ｓを２倍の周波数とし、該ＲＧＢデータは垂直同期信号
ＶＳＹＮＣから所定期間後に共通に出力し、テレビジョ
ン受像機２３における１ライン分のＲＧＢデータを縦２
倍化して、マトリクス表示装置２２・４２の２ラインに
表示させる。

【０１２７】それゆえ、マトリクス表示装置２２・４２
とテレビジョン受像機２３とで垂直解像度にほぼ２倍の
差があっても、同時に、共通のＲＧＢデータを用いて画
像表示を行うことができ、前記テレビジョン受像機２３
のためのデジタルエンコーダ２４を別体としても、該表
示制御回路２１・４１の端子数を削減することができる
とともに、回路構成を簡略化することができる。

【０１２８】さらにまた、本発明に係る更に他の表示制
御回路５１は、以上のように、電子機器に搭載されるノ
ンインターレスのマトリクス表示装置４２と、外部のイ
ンターレスのテレビジョン受像機２３とに同時に同一の
画像表示を行わせるための表示制御回路において、前記
マトリクス表示装置４２およびデジタルエンコーダ２４
へ、前記マトリクス表示装置のためのＲＧＢデータとテ
レビジョン受像機２３のためのＲＧＢデータとを時分割
多重化して共通に出力し、クロック信号および同期信号
等の制御信号は個別に出力するようにして、時分割多重
化されている前記ＲＧＢデータを、マトリクス表示装置
４２とデジタルエンコーダ２４とで、それぞれ適切に取
り込ませてゆく。

【０１２９】それゆえ、マトリクス表示装置４２とテレ
ビジョン受像機２３とで垂直解像度に差があり、かつ前
記テレビジョン受像機２３のためのデジタルエンコーダ
２４を別体で設けても、ＲＧＢ信号の出力端子を共用化
することができ、端子数を削減することができる。

【０１３０】また、上記表示制御回路５１は、以上のよ
うに、電子機器に搭載されるノンインターレスのマトリ
クス表示装置４２の走査線本数が、外部のインターレス
のテレビジョン受像機２３の有効走査線本数の２倍また
は２倍に近似している場合、ＲＧＢデータの出力周期を
３分割し、デジタルエンコーダ２４への１画素分のＲＧ
Ｂデータと、マトリクス表示装置４２への２画素分のＲ
ＧＢデータとを多重化して、垂直同期信号から所定期間
経過後から出力してもよい。

【０１３１】この場合、３０フレームのテレビジョン受
像機２３の２倍のフレーム数のマトリクス表示装置４２
に、フルスペックの画像表示を行わせることができる。

【０１３２】発明の詳細な説明の項においてなした具体
的な実施態様、または実施の形態は、あくまでも、本発
明の技術内容を明らかにするものであって、そのような
具体例にのみ限定して狭義に解釈されるべきものではな
く、本発明の精神と上述の特許請求の範囲内で、いろい
ろと変更して実施することができるものである。

【０１３３】

【発明の効果】請求項１に係る発明の表示制御回路は、
以上のように、ＲＧＢデータを記憶する記憶手段と、上
記の記憶手段から上記ＲＧＢデータを読み出すと共に、
上記マトリクス表示装置および上記デジタルエンコーダ
の表示に係る第１制御信号及び第２制御信号をそれぞれ
出力する唯一の読出手段と、上記マトリクス表示装置の
走査線本数と、上記テレビジョン受像機の有効走査線本
数とが所定関係にある場合、上記読出手段は、上記マト
リクス表示装置および上記デジタルエンコーダに対し
て、上記の記憶手段から読み出した同一のＲＧＢデータ
を垂直同期信号から所定期間後に出力すると共に上記第
１及び第２制御信号をそれぞれ個別に出力することを特
徴とする。

【０１３４】それゆえ、記憶手段および読出回路が共通
に用いられるので、テレビジョン受像機のためのデジタ
ルエンコーダを別体としても、表示制御回路の端子数を
削減することができるとともに、回路構成を簡略化する
ことができるという効果を奏する。

【０１３５】請求項２に係る発明の表示制御回路は、以
上のように、請求項１に記載の表示制御回路において、
上記所定関係が、上記マトリクス表示装置の走査線本数
が上記テレビジョン受像機の有効走査線本数と同一また
は近似している関係であることを特徴とする。

【０１３６】それゆえ、請求項１に記載の表示制御回路
に係る効果と同様に、テレビジョン受像機で表示するＲ
ＧＢデータを、マトリクス表示装置のＲＧＢデータと同
一とする、すなわち共通の記憶装置および共通の読出回
路が用いられるので、前記テレビジョン受像機のための
デジタルエンコーダを別体としても、該表示制御回路の
端子数を削減することができるとともに、回路構成を簡
略化することができるという効果を併せて奏する。

【０１３７】請求項３に係る発明の表示制御回路は、以
上のように、請求項１に記載の表示制御回路において、
書込周波数の２倍の周波数の書込信号を生成する縦２倍
化手段を更に備え、上記所定関係は、上記マトリクス表
示装置の走査線本数が上記テレビジョン受像機の有効走
査線本数の２倍または２倍に近似している関係であり、
上記読出手段は、上記マトリクス表示装置に対して上記
書込信号に基づいて上記ＲＧＢデータを書き込むことを
特徴とする。

【０１３８】それゆえ、請求項１に記載の表示制御回路
に係る効果に加えて、マトリクス表示装置とテレビジョ
ン受像機とで垂直解像度にほぼ２倍の差があっても、共
通のＲＧＢデータを用いて、同時に、画像表示がそれぞ
れに対して行われるので、前記テレビジョン受像機のた
めのデジタルエンコーダを別体としても、該表示制御回
路の端子数を削減することができるとともに、回路構成
を簡略化することができるという効果を併せて奏する。

【０１３９】請求項４に係る発明の表示制御回路は、以
上のように、ＲＧＢデータを記憶する記憶手段と、上記
の記憶手段から上記ＲＧＢデータを読み出すと共に、上
記マトリクス表示装置および上記デジタルエンコーダの
表示に係る第１制御信号及び第２制御信号をそれぞれ出
力する第１及び第２読出手段と、上記第１読出手段によ
って上記の記憶手段からＲＧＢデータを読み出すか、或
いは上記第２読出手段によって上記記憶手段からＲＧＢ
データを読み出すかを時分割で切り換える切換手段と、
上記切換手段は、上記の記憶手段からの時分割多重化さ
れたＲＧＢデータを上記マトリクス表示装置および上記
デジタルエンコーダに対して出力すると共に、上記第１
及び第２読出手段は、上記第１及び第２制御信号をそれ
ぞれ個別に上記マトリクス表示装置および上記デジタル
エンコーダに出力することを特徴とする。

【０１４０】それゆえ、個別化されている第１及び第２
制御信号に基づいて、時分割多重化された前記ＲＧＢ信
号を、マトリクス表示装置とデジタルエンコーダとで、
それぞれ適切に取り込ませてゆくことができ、前記デジ
タルエンコーダを別体で設けても、ＲＧＢ信号の出力端
子を共用化することができ、端子数を削減することがで
きるという効果を併せて奏する。

【０１４１】請求項５に係る発明の表示制御回路は、以
上のように、請求項４に記載の表示制御回路において、
上記マトリクス表示装置の走査線本数がテレビジョン受
像機の有効走査線本数の２倍または２倍に近似している
場合、ＲＧＢデータの出力周期を３分割し、上記デジタ
ルエンコーダへの１画素分のＲＧＢデータと、上記マト
リクス表示装置への２画素分のＲＧＢデータとを多重化
して、垂直同期信号から所定期間経過後から出力するこ
とを特徴とする。

【０１４２】それゆえ、請求項４に記載の表示制御回路
に係る効果に加えて、マトリクス表示装置の走査線本数
がＶＧＡのようにテレビジョン受像機の有効走査線本数
の２倍付近である場合、ラッチ回路から表示素子への書
込パルスを２倍の周波数とすることによって、テレビジ
ョン受像機の１ライン分の水平走査期間で、マトリクス
表示装置には２ライン分のデータを書き込ませることが
できる。このため、３０フレームのテレビジョン受像機
の２倍のフレーム数のマトリクス表示装置に、ＶＧＡフ
ルスペックの画像表示を行わせることができるという効
果を併せて奏する。

【０１４３】請求項６に係る発明の表示制御回路は、以
上のように、搭載されるマトリクス表示装置の走査線本
数がテレビジョン受像機の有効走査線本数と同一または
近似している場合、前記マトリクス表示装置およびデジ
タルエンコーダへ、ＲＧＢデータを垂直同期信号から所
定期間後に共通に出力し、クロック信号および同期信号
等の制御信号は個別に出力することを特徴とする。

【０１４４】それゆえ、テレビジョン受像機で表示する
ＲＧＢデータを、マトリクス表示装置のＲＧＢデータと
同一とする、すなわち共通のビデオメモリおよび共通の
読出回路を用いることができ、前記テレビジョン受像機
のためのデジタルエンコーダを別体としても、該表示制
御回路の端子数を削減することができるとともに、回路
構成を簡略化することができるという効果を奏する。

【０１４５】請求項７に係る発明の表示制御回路は、以
上のように、搭載されるマトリクス表示装置の走査線本
数がテレビジョン受像機の有効走査線本数の２倍または
２倍に近似している場合、前記マトリクス表示装置およ
びデジタルエンコーダへ、前記ＲＧＢデータを垂直同期
信号から所定期間後に共通に出力し、前記ＲＧＢデータ
をマトリクス表示装置のラッチ回路から表示素子へ書き
込ませるための書込パルスを２倍の周波数として、該書
込パルス、クロック信号および同期信号等の制御信号は
個別に出力することを特徴とする。

【０１４６】それゆえ、マトリクス表示装置とテレビジ
ョン受像機とで垂直解像度にほぼ２倍の差があっても、
同時に、共通のＲＧＢデータを用いて画像表示を行うこ
とができ、前記テレビジョン受像機のためのデジタルエ
ンコーダを別体としても、該表示制御回路の端子数を削
減することができるとともに、回路構成を簡略化するこ
とができるという効果を併せて奏する。

【０１４７】請求項８に係る発明の表示制御回路は、以
上のように、マトリクス表示装置およびデジタルエンコ
ーダへ、前記マトリクス表示装置のためのＲＧＢデータ
とテレビジョン受像機のためのＲＧＢデータとを時分割
多重化して共通に出力し、クロック信号および同期信号
等の制御信号は個別に出力するようにし、多重化されて
いる前記ＲＧＢデータを該制御信号によってマトリクス
表示装置とデジタルエンコーダとに選択的に取り込ませ
ることを特徴とする。

【０１４８】それゆえ、マトリクス表示装置とテレビジ
ョン受像機とで垂直解像度に差があり、かつ前記テレビ
ジョン受像機のためのデジタルエンコーダを別体で設け
ても、ＲＧＢ信号の出力端子を共用化することができ、
端子数を削減することができる。

【０１４９】請求項９に係る発明の表示制御回路は、以
上のように、請求項８に記載の表示制御回路において、
前記搭載されるマトリクス表示装置の走査線本数がテレ
ビジョン受像機の有効走査線本数の２倍または２倍に近
似している場合、ＲＧＢデータの出力周期を３分割し、
デジタルエンコーダへの１画素分のＲＧＢデータと、マ
トリクス表示装置への２画素分のＲＧＢデータとを多重
化して、垂直同期信号から所定期間経過後から出力する
ことを特徴とする。

【０１５０】それゆえ、請求項８に記載の表示制御回路
に係る効果に加えて、３０フレームのテレビジョン受像
機の２倍のフレーム数のマトリクス表示装置に、フルス
ペックの画像表示を行わせることができるという効果を
併せて奏する。

【図面の簡単な説明】

【図１】本発明の実施の第１の形態の画像表示のための
構成を概略的に示すブロック図である。

【図２】図１における表示制御回路の具体的構成を示す
ブロック図である。

【図３】図２で示す表示制御回路の水平方向の走査を説
明するための波形図である。

【図４】図２で示す表示制御回路の垂直方向の走査を説
明するための波形図である。

【図５】図２で示す表示制御回路によるテレビジョン表
示例を示す説明図である。

【図６】図２で示す表示制御回路による液晶表示例を示
す説明図である。

【図７】本発明の実施の第２の形態の画像表示のための
構成を概略的に示すブロック図である。

【図８】図７における表示制御回路の具体的構成を示す
ブロック図である。

【図９】図８で示す表示制御回路の垂直方向の走査を説
明するための波形図である。

【図１０】図８で示す表示制御回路による液晶表示例を
示す図である。

【図１１】図８で示す表示制御回路による他の液晶表示
例を示す図である。

【図１２】本発明の実施の第３の形態の画像表示のため
の構成を概略的に示すブロック図である。

【図１３】図１２における表示制御回路の具体的構成を
示すブロック図である。

【図１４】図１３で示す表示制御回路の水平方向におけ
る走査を説明するための波形図である。

【図１５】図１３で示す表示制御回路の垂直方向におけ
る走査を説明するための波形図である。

【図１６】図１３で示す表示制御回路による液晶表示例
を示す説明図である。

【図１７】典型的な従来技術における画像表示のための
構成を概略的に示すブロック図である。

【図１８】他の従来技術における画像表示のための構成
を概略的に示すブロック図である。

【符号の説明】

２１、４１、５１表示制御回路２２、４２液晶表示装置（マトリクス表示装
置）２３テレビジョン受像機２４テレビジョン信号エンコーダ（デ
ジタルエンコーダ）２５ＰＣＭＣＩＡカード２６ＣＰＵ２８、２９、３０データバス３１、４３表示用メモリ３２、４４読出回路３３、５７制御信号タイミング生成回路３４、４７読出カウンタ３５ＹＵＶ→ＲＧＢ変換回路３６制御信号タイミング調整回路３７、６０切換回路４５縦２倍化回路４６制御信号タイミング生成および縦
方向２倍化回路５３液晶表示用読出回路５４モニタ表示用読出回路５５切換回路５６液晶／モニタ選択切換回路５８液晶用読出カウンタ５９モニタ用読出カウンタ

Claims

【特許請求の範囲】

【請求項１】ノンインターレスのマトリクス表示装置
と、デジタルエンコーダを介してインターレスのテレビ
ジョン受像機とに対して同時に同じ画像表示を行う表示
制御回路であって、ＲＧＢデータを記憶する記憶手段と、上記の記憶手段から上記ＲＧＢデータを読み出すと共
に、上記マトリクス表示装置および上記デジタルエンコ
ーダの表示に係る第１及び第２制御信号をそれぞれ出力
する唯一の読出手段と、上記マトリクス表示装置の走査線本数と、上記テレビジ
ョン受像機の有効走査線本数とが所定関係にある場合、
上記読出手段は、上記マトリクス表示装置および上記デ
ジタルエンコーダに対して、上記の記憶手段から読み出
した同一のＲＧＢデータを垂直同期信号から所定期間後
に出力すると共に上記第１及び第２制御信号をそれぞれ
個別に出力することを特徴とする表示制御回路。
【請求項２】上記所定関係は、上記マトリクス表示装置
の走査線本数が上記テレビジョン受像機の有効走査線本
数と同一または近似している関係であることを特徴とす
る請求項１に記載の表示制御回路。
【請求項３】書込周波数の２倍の周波数の書込信号を生
成する縦２倍化手段を更に備え、上記所定関係は、上記マトリクス表示装置の走査線本数
が上記テレビジョン受像機の有効走査線本数の２倍また
は２倍に近似している関係であり、上記読出手段は、上記マトリクス表示装置に対して上記
書込信号に基づいて上記ＲＧＢデータを書き込むことを
特徴とする請求項１に記載の表示制御回路。
【請求項４】ノンインターレスのマトリクス表示装置
と、デジタルエンコーダを介してインターレスのテレビ
ジョン受像機とに対して同時に同じ画像表示を行う表示
制御回路であって、ＲＧＢデータを記憶する記憶手段と、上記の記憶手段から上記ＲＧＢデータを読み出すと共
に、上記マトリクス表示装置および上記デジタルエンコ
ーダの表示に係る第１及び第２制御信号をそれぞれ出力
する第１及び第２読出手段と、上記第１読出手段によって上記の記憶手段からＲＧＢデ
ータを読み出すか、或いは上記第２読出手段によって上
記記憶手段からＲＧＢデータを読み出すかを時分割で切
り換える切換手段と、上記切換手段は、上記の記憶手段からの時分割多重化さ
れたＲＧＢデータを上記マトリクス表示装置および上記
デジタルエンコーダに対して出力すると共に、上記第１
及び第２読出手段は、上記第１及び第２制御信号をそれ
ぞれ個別に上記マトリクス表示装置および上記デジタル
エンコーダに出力することを特徴とする表示制御回路。
【請求項５】上記マトリクス表示装置の走査線本数がテ
レビジョン受像機の有効走査線本数の２倍または２倍に
近似している場合、ＲＧＢデータの出力周期を３分割
し、上記デジタルエンコーダへの１画素分のＲＧＢデー
タと、上記マトリクス表示装置への２画素分のＲＧＢデ
ータとを多重化して、垂直同期信号から所定期間経過後
から出力することを特徴とする請求項４に記載の表示制
御回路。
【請求項６】ＲＧＢデータによってノンインターレスの
マトリクス表示装置に画像表示を行わせると共に、前記
ＲＧＢデータをデジタルエンコーダへ出力し、アナログ
変換させてインターレスのテレビジョン受像機に同時に
同一の画像表示を行わせることができ、前記マトリクス
表示装置と一体で電子機器に搭載される表示制御回路で
あって、前記搭載されるマトリクス表示装置の走査線本数がテレ
ビジョン受像機の有効走査線本数と同一または近似して
いる場合、前記マトリクス表示装置およびデジタルエン
コーダへ、前記ＲＧＢデータを垂直同期信号から所定期
間後に共通に出力し、クロック信号および同期信号等の
制御信号は個別に出力することを特徴とする表示制御回
路。
【請求項７】ＲＧＢデータによってノンインターレスの
マトリクス表示装置に画像表示を行わせると共に、前記
ＲＧＢデータをデジタルエンコーダへ出力し、アナログ
変換させてインターレスのテレビジョン受像機に同時に
同一の画像表示を行わせることができ、前記マトリクス
表示装置と一体で電子機器に搭載される表示制御回路で
あって、前記搭載されるマトリクス表示装置の走査線本数がテレ
ビジョン受像機の有効走査線本数の２倍または２倍に近
似している場合、前記マトリクス表示装置およびデジタ
ルエンコーダへ、前記ＲＧＢデータを垂直同期信号から
所定期間後に共通に出力し、前記ＲＧＢデータをマトリ
クス表示装置のラッチ回路から表示素子へ書き込ませる
ための書込パルスを２倍の周波数として、該書込パル
ス、クロック信号および同期信号等の制御信号は個別に
出力することを特徴とする表示制御回路。
【請求項８】ＲＧＢデータによってノンインターレスの
マトリクス表示装置に画像表示を行わせるとともに、前
記ＲＧＢデータをデジタルエンコーダへ出力し、アナロ
グ変換させてインターレスのテレビジョン受像機に同時
に同一の画像表示を行わせることができ、前記マトリク
ス表示装置と一体で電子機器に搭載される表示制御回路
であって、前記マトリクス表示装置及びデジタルエンコーダへ、前
記マトリクス表示装置のためのＲＧＢデータとテレビジ
ョン受像機のためのＲＧＢデータとを時分割多重化して
共通に出力し、クロック信号および同期信号等の制御信
号は個別に出力するようにし、多重化されている前記Ｒ
ＧＢデータを該制御信号によってマトリクス表示装置と
デジタルエンコーダとに選択的に取り込ませる表示制御
回路。
【請求項９】前記搭載されるマトリクス表示装置の走査
線本数がテレビジョン受像機の有効走査線本数の２倍ま
たは２倍に近似している場合、ＲＧＢデータの出力周期
を３分割し、デジタルエンコーダへの１画素分のＲＧＢ
データと、マトリクス表示装置への２画素分のＲＧＢデ
ータとを多重化して、垂直同期信号から所定期間経過後
から出力することを特徴とする請求項８に記載の表示制
御回路。