JP6843550B2 - 表示ドライバ及び表示装置 - Google Patents
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- H04N7/08—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division
- H04N7/083—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical and the horizontal blanking interval, e.g. MAC data signals
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- G09G2370/00—Aspects of data communication
- G09G2370/08—Details of image data interface between the display device controller and the data line driver circuit
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- H04N5/04—Synchronising
- H04N5/05—Synchronising circuits with arrangements for extending range of synchronisation, e.g. by using switching between several time constants
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- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
- H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
Description
(1)イネーブル信号Enable1がアサートされている状態で垂直同期パケット検出信号VSYNC_DTCがアサートされると、論理回路部44Vは、垂直同期ソース信号VSYNC_SRCをアサートする。
(2)垂直同期疑似信号がアサートされると、論理回路部44Vは、垂直同期ソース信号VSYNC_SRCをアサートする。
2 :表示ドライバIC
3 :ホスト
4 :表示領域
5 :ゲートドライバ回路
6 :ゲート線
7 :ソース線
8 :画素
10 :表示装置
11 :レシーバ回路
12 :レーン制御インターフェース回路
13 :システムインターフェース回路
14 :表示メモリ
15 :ソースドライバ回路
16 :パネルインターフェース回路
17 :タイミング生成回路
18 :レジスタ回路
19 :発振回路
20 :バス
21 :レシーバ
22 :クロック生成回路
230〜233:レシーバ
240〜243:デシリアライザ
25 :データトランスレータ
26 :垂直同期/水平同期抽出回路
31 :垂直同期パケット
32 :水平同期パケット
41 :垂直同期/水平同期パケット検出部
42H :水平同期ソース信号生成部
42V :垂直同期ソース信号生成部
43H :水平同期疑似信号生成部
43V :垂直同期疑似信号生成部
44V、44H:論理回路部
45 :内部同期信号生成回路
51V、51H:カウンタ
52V、52H:上限値レジスタ
53V、53H:下限値レジスタ
54V、54H:比較器
55V、55H:疑似信号発生器
56V、56H:ANDゲート
57V、57H:期待値レジスタ
58V、58H:減算器
61V、61H:ANDゲート
62V、62H:ORゲート
Claims (18)
- 表示パネルを駆動する表示ドライバであって、
当該表示ドライバの外部から供給され、垂直同期期間の開始を指示する垂直同期期間開始指示に応答して垂直同期ソース信号を生成するように構成された同期抽出回路と、
前記垂直同期ソース信号に応答して内部垂直同期信号を生成するタイミング生成回路と、
前記内部垂直同期信号に同期して前記表示パネルを駆動する駆動回路
とを具備し、
前記タイミング生成回路は、前記垂直同期ソース信号のアサートに応答して前記内部垂直同期信号をアサートするように構成され、
前記同期抽出回路は、前記垂直同期期間開始指示を検出したときに前記垂直同期ソース信号をアサートするように構成され、且つ、
前記同期抽出回路は、前記垂直同期ソース信号の前回のアサートの後、前記垂直同期期間開始指示を検出しないとき、所定時間が経過した場合に、前記垂直同期ソース信号をアサートするように構成された
表示ドライバ。 - 請求項1に記載の表示ドライバであって、
前記同期抽出回路は、
前記垂直同期期間開始指示を検出して垂直同期期間開始指示検出信号を生成するように構成された垂直同期期間開始指示検出部と、
カウント動作を行うカウンタを備えると共に、前記カウンタが保持するカウント値に応じて垂直同期疑似信号を生成するように構成された垂直同期疑似信号生成部と、
前記垂直同期期間開始指示検出信号と前記垂直同期疑似信号とに応じて前記垂直同期ソース信号を生成する論理回路部
とを備える
表示ドライバ。 - 請求項2に記載の表示ドライバであって、
前記垂直同期期間開始指示検出部は、前記垂直同期期間開始指示を検出すると前記垂直同期期間開始指示検出信号をアサートするように構成され、
前記カウンタは、前記カウント値をカウントアップするように構成され、
前記垂直同期疑似信号生成部は、前記カウント値の所定の上限値への到達に応答して前記垂直同期疑似信号をアサートするように構成され、
前記論理回路部は、前記垂直同期期間開始指示検出信号のアサートと前記垂直同期疑似信号のアサートとに応答して前記垂直同期ソース信号をアサートするように構成され、
前記カウンタは、前記垂直同期期間開始指示検出信号のアサートに応答して前記所定のリセット値にリセットされると共に、前記垂直同期疑似信号のアサートに応答して前記カウント値が前記リセット値より大きい所定値にセットされるように構成された
表示ドライバ。 - 請求項3に記載の表示ドライバであって、
前記論理回路部は、前記カウント値が所定の下限値に到達していない場合、前記垂直同期ソース信号をアサートしない
表示ドライバ。 - 請求項2に記載の表示ドライバであって、
前記垂直同期期間開始指示検出部は、前記垂直同期期間開始指示を検出すると前記垂直同期期間開始指示検出信号をアサートするように構成され、
前記カウンタは、前記カウント値をカウントダウンするように構成され、
前記垂直同期疑似信号生成部は、前記カウント値の所定の下限値への到達に応答して前記垂直同期疑似信号をアサートするように構成され、
前記論理回路部は、前記垂直同期期間開始指示検出信号のアサートと前記垂直同期疑似信号のアサートとに応答して前記垂直同期ソース信号をアサートするように構成され、
前記カウンタは、前記垂直同期期間開始指示検出信号のアサートに応答して前記所定のリセット値にリセットされると共に、前記垂直同期疑似信号のアサートに応答して前記カウント値が前記リセット値より小さい所定値にセットされるように構成された
表示ドライバ。 - 請求項5に記載の表示ドライバであって、
前記論理回路部は、前記カウント値が所定の上限値に到達していない場合、前記垂直同期ソース信号をアサートしない
表示ドライバ。 - 請求項3又は4に記載の表示ドライバであって、
更に、
前記上限値を保持する上限値レジスタを備える
表示ドライバ。 - 請求項7に記載の表示ドライバであって、
前記上限値レジスタに保持されている前記上限値が、当該表示ドライバの外部から書き換え可能である
表示ドライバ。 - 請求項1乃至8のいずれかに記載の表示ドライバであって、
前記垂直同期期間開始指示は、当該表示ドライバに供給される垂直同期パケットを含む
表示ドライバ。 - 請求項1に記載の表示ドライバであって、
前記同期抽出回路は、当該表示ドライバの外部から供給され、水平同期期間の開始を指示する水平同期期間開始指示に応答して水平同期ソース信号を生成するように構成され、
前記タイミング生成回路は、前記水平同期ソース信号に応答して内部水平同期信号を生成するように構成され、
前記駆動回路は、前記内部水平同期信号に同期して前記表示パネルを駆動し、
前記タイミング生成回路は、前記水平同期ソース信号のアサートに応答して前記内部水平同期信号をアサートするように構成され、
前記同期抽出回路は、前記水平同期期間開始指示を検出したときに前記水平同期ソース信号をアサートするように構成されると共に、前記水平同期ソース信号の前回のアサートの後、前記水平同期期間開始指示を検出しないとき、所定時間が経過した場合に、前記水平同期ソース信号をアサートするように構成された
表示ドライバ。 - 表示パネルを駆動する表示ドライバであって、
当該表示ドライバの外部から供給され、水平同期期間の開始を指示する水平同期期間開始指示に応答して水平同期ソース信号を生成するように構成された同期抽出回路と、
前記水平同期ソース信号に応答して内部水平同期信号を生成するタイミング生成回路と、
前記内部水平同期信号に同期して前記表示パネルを駆動する駆動回路
とを具備し、
前記タイミング生成回路は、前記水平同期ソース信号のアサートに応答して前記内部水平同期信号をアサートするように構成され、
前記同期抽出回路は、前記水平同期期間開始指示を検出したときに前記水平同期ソース信号をアサートするように構成されると共に、前記水平同期ソース信号の前回のアサートの後、前記水平同期期間開始指示を検出しないとき、所定時間が経過した場合に、前記水平同期ソース信号をアサートするように構成された
表示ドライバ。 - 請求項11に記載の表示ドライバであって、
前記同期抽出回路は、
前記水平同期期間開始指示を検出して水平同期期間開始指示検出信号を生成するように構成された水平同期期間開始指示検出部と、
カウント動作を行うカウンタを備えると共に、前記カウンタが保持するカウント値に応じて水平同期疑似信号を生成するように構成された水平同期疑似信号生成部と、
前記水平同期期間開始指示検出信号と前記水平同期疑似信号とに応じて前記水平同期ソース信号を生成する論理回路部
とを備える
表示ドライバ。 - 請求項12に記載の表示ドライバであって、
前記水平同期期間開始指示検出部は、前記水平同期期間開始指示を検出すると前記水平同期期間開始指示検出信号をアサートするように構成され、
前記カウンタは、前記カウント値をカウントアップするように構成され、
前記水平同期疑似信号生成部は、前記カウント値の所定の上限値への到達に応答して前記水平同期疑似信号をアサートするように構成され、
前記論理回路部は、前記水平同期期間開始指示検出信号のアサートと前記水平同期疑似信号のアサートとに応答して前記水平同期ソース信号をアサートするように構成され、
前記カウンタは、前記水平同期期間開始指示検出信号のアサートに応答して前記所定のリセット値にリセットされると共に、前記水平同期疑似信号のアサートに応答して前記カウント値が前記リセット値より大きい所定値にセットされるように構成された
表示ドライバ。 - 請求項13に記載の表示ドライバであって、
前記論理回路部は、前記カウント値が所定の下限値に到達していない場合、前記水平同期ソース信号をアサートしない
表示ドライバ。 - 請求項12に記載の表示ドライバであって、
前記水平同期期間開始指示検出部は、前記水平同期期間開始指示を検出すると前記水平同期期間開始指示検出信号をアサートするように構成され、
前記カウンタは、前記カウント値をカウントダウンするように構成され、
前記水平同期疑似信号生成部は、前記カウント値の所定の下限値への到達に応答して前記水平同期疑似信号をアサートするように構成され、
前記論理回路部は、前記水平同期期間開始指示検出信号のアサートと前記水平同期疑似信号のアサートとに応答して前記水平同期ソース信号をアサートするように構成され、
前記カウンタは、前記水平同期期間開始指示検出信号のアサートに応答して前記所定のリセット値にリセットされると共に、前記水平同期疑似信号のアサートに応答して前記カウント値が前記リセット値より小さい所定値にセットされるように構成された
表示ドライバ。 - 請求項15に記載の表示ドライバであって、
前記論理回路部は、前記カウント値が所定の上限値に到達していない場合、前記水平同期ソース信号をアサートしない
表示ドライバ。 - 請求項11乃至16のいずれかに記載の表示ドライバであって、
前記水平同期期間開始指示は、当該表示ドライバに供給される水平同期パケットを含む
表示ドライバ。 - 請求項1乃至17のいずれかに記載の表示ドライバと、
表示パネル
とを具備する
表示装置。
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