JP2892010B2 - 表示制御方式 - Google Patents

表示制御方式

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JP2892010B2
JP2892010B2 JP63130925A JP13092588A JP2892010B2 JP 2892010 B2 JP2892010 B2 JP 2892010B2 JP 63130925 A JP63130925 A JP 63130925A JP 13092588 A JP13092588 A JP 13092588A JP 2892010 B2 JP2892010 B2 JP 2892010B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、CRTディスプレイの表示タイミングでプラ
ズマディスプレイ等のフラットパネルディスプレイに信
号を送出し、フラットパネルディスプレイを複数種の表
示解像導で表示ドライブ制御する表示制御方式に関す
る。
（従来の技術〕 従来のプラズマディスプレイ駆動手段は、プラズマデ
ィスプレイに固有の表示タイミングにより駆動してお
り、従って例えばプラズマディスプレイを備えたラップ
トップタイプのパーソナルコンピュータに於いて、CRT
ディスプレイを外部表示装置として接続できる構成とし
たとき、プラズマディスプレイの表示ドライブに固有の
表示タイミング回路と、CRTディスプレイの表示ドライ
ブに固有の表示タイミング回路とを用意する必要があ
り、構成が繁雑となる。
さらに、この際、プラズマディスプレイを表示解像度
の異なる複数の表示画面（例えば640×350ドット,640×
400ドット,640×480ドット等）に適用させた際、その各
表示解像度の切替えを行なうインターフェイス回路を必
要とし、インターフェイス回路が繁雑となる。
（発明が解決しようとする課題） 上記したように、従来では表示機構としてプラズマデ
ィスプレイを備えたパーソナルコンピュータに於いて、
外部表示機構としてCRTディスプレイを接続可能な構成
とし、かつプラズマディスプレイをCRTディスプレイで
表示可能な各種表示解像度に合わせて表示ドライブ制御
しようとしたとき、表示タイミング回路を含めた表示イ
ンターフェイス回路を繁雑になるという問題があった。
本発明は上記実情に鑑みなされたもので、表示機構に
フラットパネルディスプレイを備えたパーソナルコンピ
ュータに於いて、外部表示機構としてCRTディスプレイ
を接続可能な構成とし、かつフラットパネルディスプレ
イをCRTディスプレイで表示可能な各種表示解像度に合
わせて表示ドライブ制御する際の表示タイミング回路を
含めた表示インターフェイス回路を簡素化して、CRTデ
ィスプレイに適用される各種の表示解像度による表示を
可能とした表示制御方式を提供することを目的とする。
［発明の構成］ （課題を解決するための手段及び作用） 本発明は、CRTディスプレイを表示駆動制御する表示
コントローラを用いてフラットパネルディスプレイを表
示駆動制御する表示制御方式に於いて、前記表示コント
ローラより出力されるCRTディスプレイ用の垂直・水平
同期信号及び表示有効表示期間を示す表示期間信号を前
記フラットパネルディスプレイを表示駆動制御する制御
回路に供給する回路を有し、前記制御回路に、前記表示
コントローラより受けた垂直同期信号及び水平同期信号
に従いフレーム及びラインを制御を行ない、前記表示期
間信号に同期して表示データを出力制御する手段を有し
て、前記フラットパネルディスプレイを前記CRTディス
プレイの表示タイミング出力表示駆動し、かつ前記水平
同期信号の時間的なずれに伴うフラットパネルディスプ
レイの表示位置ずれを前記表示期間信号を用いた表示デ
ータの同期化により排除したことを特徴とする。
（実施例） 以下図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例による全体の構成を示すブ
ロック図である。
図中、１乃至４はそれぞれプラズマディスプレイを有
してなる装置本体内の構成要素をなすもので、１はCRT
コントローラ、２はクロックモジュール、３はドライ
バ、４はプラズマディスプレイ（PDP）である。５は装
置本体に接続されるCRTディスプレイである。
ここでは、CRTコントローラ１より、CRTディスプレイ
５の表示タイミングで生成された、垂直同期信号（VSYN
C）、水平同期信号（HSYNC）、及び表示データ（DATA）
等がドライバ３を介してプラズマディスプレイ４及びCR
Tディスプレイ５に供給される。この際、プラズマディ
スプレイ４に供給される垂直同期信号（VSYNC）と水平
同期信号（HSYNC）に関しては、表示解像度（ここでは6
40×480ドット/640×400ドット/640×350ドットの３
種；第７図参照）に応じてそれぞれ正極性又は負極性の
信号が選択的に供給される（第６図参照）。更に、CRT
コントローラ１より、ドライバ３を介してプラズマディ
スプレイ４に、表示データ（DATA）の有効表示期間を指
定する表示期間信号（ENAB）が供給され、クロックモジ
ュール２より、ドライバ３を介してプラズマディスプレ
イ４に、クロック信号３が供給される。
第２図は上記プラズマディスプレイ４の内部の構成を
示すブロック図である。
図中、11は１画素４ビット（16階調）の表示データ
（DATA）を連続して受け、階調データ（GD）として出力
するデータバッファである。12はクロック（CLK）と表
示期間信号（ENAB）とモード判別／クロックジェネレー
タ15からのクロック（MC）とを受けて、水平シフトクロ
ック（HSC），ラッチパルス（LP）等を出力するアノー
ドタイミングジェネレータである。13はモード判別／ク
ロックジェネレータ15で生成されたクロック（MC）をも
とに変調パルス（MP）を生成する変調パルス発生回路で
ある。14は変調パルス発生回路13より生成される変調パ
ルス（MP）のパルス間隔を変えて全階調一様の輝度調整
を行なう輝度調整用の可変抵抗器である。15は垂直同期
信号（VSYNC）と水平同期信号（HSYNC）の正／負極性
（第６図参照）から表示画面の表示解像度（第７図参
照）を判別し、モード切替信号（MS）を出力するととも
に、各種の内部クロック（MC）を生成するモード判別／
クロックジェネレータである。16は上記表示期間信号
（ENAB）と、モード判別／クロックジェネレータ15から
出力される垂直同期信号（VSYNC），水平同期信号（HSY
NC），モード切替信号（MS;2ビット）等とを受けて、カ
ソード電極ドライブのためのスキャニングデータ（S
D），垂直シフトクロック（VSC）等の信号を発生するカ
ソードタイミング発生回路である。17は上記カソードタ
イミング発生回路16から発生されたスキャニングデータ
（SD）及び垂直シフトクロック（VSC）を受けて、カソ
ード電極ドライブのためのカソードパルス（CAP0〜CAP4
79）を出するカソードドライバである。18は上記データ
バッファ11からの階調データ（GD）と、アノードタイミ
ングジェネレータ12からの水平シフトクロック（HSC）
及びラッチパルス（LP）と、変調パルス発生回路13から
の変調パルス（MP）とを受けて、階調データ（GD）を水
平シフトクロック（HSC）により内部のシフトレジスタ
に読込み、ラッチパルス（LP）により640画素のデータ
を内部ラッチ回路へラッチし、変調パルス（MP）により
パルス幅制御を行なって、画素データの階調に従うパル
ス幅をもったアノードパルス（ANP0〜ANP639）を出力す
るアノードドライバである。19は上記カソードドイラバ
17ら出力されるカソードパルス（CAP0〜CAP479）をカソ
ード電極を受け、アノードドライバ18から出力されるア
ノードパルス（ANP0〜ANP639）をアノード電極に受け
て、ここでは最大表示解像度640×480ドット・16階調で
表示データを表示出力するディスプレイパネルである。
第３図は上記第２図に示す内部構成のプラズマディス
プレイ４に供給される各種信号のタイミング例を示すタ
イミングチャートであり、t1は１画面周期、t2は垂直同
期信号（VSYNC）期間、t3は垂直帰線期間に含まれる垂
直バックポーチ（第13図VBP参照）、t4は１ライン表示
期間、t5は垂直帰線期間に含まれる垂直フロントポーチ
（第13図VFP参照）、t8は水平同期信号（HSYNC）期間、
t9は水平バックポーチ（第13図HBP参照）、t10は表示期
間信号（ENAB）の幅に相当する有効表示データ幅、t11
は水平フロントポーチ（第13図HFP参照）である。これ
らの各信号の具体的な設定時間幅は第６図に示される。
第４図は表示解像度640×480ドット（第７図（ａ）参
照）の際のプラズマディスプレイ４内の各部の信号状態
を示すタイミングチャートである。
第５図は表示解像度640×400ドット（第７図（ｂ）参
照）の際（又は640×350ドット（第７図（ｃ）参照）の
際）のプラズマディスプレイ４内の各部の信号状態を示
すタイミングチャートである。ここでは上下各40ライン
分の非表示領域に対して、表示領域より間隔の短い垂直
シフトクロック（VSC）を生成している。
第６図は上記モード判別／クロックジェネレータ15に
於いて、垂直同期信号（VSYNC）及び水平同期信号（HSY
NC）の極性と、同極性状態により判別される表示解像度
（640×480ドット/640×400ドット/640×350ドット）の
関係、及び各表示解像度に於ける上記第３図に示す各部
の信号時間幅を示す図である。
第７図は上記各表示解像度（640×480ドット/640×40
0ドット/640×350ドット）に於ける表示／非表示領域の
関係を示したもので、同図（ａ）は表示解像度640×480
ドット、同図は（ｂ）表示解像度640×400ドット、表示
解像度640×350ドットである。ここでは、640×400ドッ
ト,640×350ドット等、表示解像度がディスプレイパネ
ル19上の物理的な最大解像度より低いとき、その表示エ
リアを常に画面中央に位置させている。尚、図中の斜線
部分は非表示領域を示す。
第８図はカソードタイミング発生回路16の内部回路構
成を示すブロック図である。
図中、21は垂直同期信号（VSYNC）と表示期間信号（E
NAB）から垂直シフトクロック（VSC）の生成タイミング
信号25を作るフリップフロップ（F/F）、22は同フリッ
プフロップ21で作られた信号25と水平同期信号（HSYN
C）とから垂直シフトクロック（VSC）を作るアンドゲー
トである。23は垂直同期信号（VSYNC）表示期間信号（E
NAB）からスキャニングデータ（SD）の生成タイミング
信号26を作るフリップフロップ（F/F）、24はフリップ
フロップ23で作られた信号26とアンドゲート22で作られ
た垂直シフトクロック（VSC）とからスキャニングデー
タ（SD）を作るフリップフロップ（F/F）である。
尚、アノードタイミングジェネレータ12についてもそ
の内部構成は上記第８図に示す構成と略同様であり、上
記第８図に於いて、垂直同期信号（VSYNC）を水平同期
信号（HSYNC）に、水平同期信号（HSYNC）をクロック
（CLK）にそれぞれ置換えることにより実現できる。
第９図は上記第８図に於ける各部の信号タイミングを
示すタイミングチャートである。
第10図及び第11図はそれぞれカソードタイミング発生
回路16の他の実施例による構成を示したもので、上記第
８図に示す構成が表示期間信号（ENAB）を用いて垂直シ
フトクロック（VSC）及びスキャニングデータ（SD）を
生成していたのに対し、ここでは、垂直同期信号（VSYN
C）と水平同期信号（HSYNC）とから垂直シフトクロック
（VSC）及びスキャニングデータ（SD）を生成してい
る。
図中、31は垂直同期信号（VSYNC）と水平同期信号（H
SYNC）とから表示期間信号のタイミング信号35を作るカ
ウンタ、32は同カウンタ31で生成した信号35と垂直同期
信号（VSYNC）とから、垂直同期信号（VSYNC）発生後の
最初の表示期間のタイミング信号35を抜取り、垂直シフ
トクロック（VSC）及びスキャニングデータ（SD）生成
のためのタイミング信号36を作るフリップフロップ（F/
F）である。33は上記フリップフロップ32で作られた信
号36と水平同期信号（HSYNC）とから垂直シフトクロッ
ク（VSC）を作るアンドゲートである。34はフリップフ
ロップ32で作られた信号36とアンドゲート33で作られた
垂直シフトクロック（VSC）とからスキャニングデータ
（SD）を作るフリップフロップ（F/F）である。
第12図は上記表示期間信号（ENAB）を用いないときの
表示位置のずれを説明るための図であり、同図（ａ）は
水平同期信号（HSYNC）が正常な状態にあるとき、同図
（ｂ）は水平同期信号（HSYNC）がずれたときの各状態
を示している。このような水平同期信号（HSYNC）のず
れにより、第13図（b1），（b2）に示す如く、CRTディ
スプレイ５の画面上に於いては表示位置のずれが若干生
じての表示データの一部が欠けることはない（b2）が、
プラズマディスプレイ４の画面上に於いては表示位置の
ずれが若干生じても表示データの一部が欠けてしまう
（b1）。これに対して、上記表示期間信号（ENAB）を用
いたときは、有効表示期間が指定され、有効な表示デー
タを表示タイミングの同期がとれるので、第13図（c
1），（c2）に示す如く、CRTディスプレイ５の画面上に
於いては表示位置のずれが若干生じても（b2）、プラズ
マディスプレイ４の画面上に於いては表示位置のずれが
なく、常に正常な表示位置上でデータ表示が可能とな
る。
第13図は上記表示期間信号（ENAB）を用いた構成を同
信号を用いない構成でとで、その表示位置ずれ状態の相
違を対比して示したもので、同図（a1）は通常状態での
プラズマディスプレイ４の表示例、同図（a2）は同CRT
ディスプレイ５の表示例、同図（b1）は上記表示期間信
号（ENAB）を用いない構成で、水平同期信号（HSYNC）
のずれに伴う表示位置のずれが生じたときのプラズマデ
ィスプレイ４の表示例（破線部分が表示データの欠けた
部分）、同図（b2）は同CRTディスプレイ５の表示例、
同図（c1）は上記表示期間信号（ENAB）を用いた構成
で、水平同期信号（HSYNC）のずれに伴う表示位置のず
れが生じたときのプラズマディスプレイ４の表示例（表
示データの欠けが無い）、同図（c2）は同CRTディスプ
レイ５の表示例である。
ここで上記各図を参照して本発明の実施例に於ける腰
部の動作を説明する。
CRTコントローラ１からは、CRTディスプレイ５の表示
タイミングで生成された、垂直同期信号（VSYNC）、水
平同期信号（HSYNC）、及び表示データ（DATA）等がド
ライバ３を介してプラズマディスプレイ４及びCRTディ
スプレイ５に供給される。この際、垂直同期信号（VSYN
C）と水平同期信号（HSYNC）は第７図に示す、プラズマ
ディスプレイ１の表示解像度（640×480ドット/640×40
0ドット/640×350ドット）に応じてそれぞれ極性（正／
負）が第６図に示すように変化する。更に、CRTコント
ローラ１からは、ドットライバ３を介してプラズマディ
スプレイ４に、表示データ（DATA）の有効表示期間を指
定する表示期間信号（ENAB）が供給され、クロックモジ
ュール２により、ドライバ３を介してプラズマディスプ
レイ４に、クロック信号３が供給される。
プラズマディスプレイ４は上記CRTディスプレイ５の
表示タイミングで生成された各信号を受けて、同信号に
従いディスプレイパネル19を表示ドライブ制御する。
即ち、上記１画素４ビット（16階調）の表示データ
（DATA）はデータバッファ11を介し、階調データ（GD）
としてアノードドライバ18に送出される。
ノードタイミングジェネレータ12は、上記クロック
（CLK）と表示期間信号（ENAB）とモード判別／クロッ
クジェネレータ15からのクロック（MC）とを受けて、水
平シフトクロック（HSC），ラッチパルス（LP）等を生
成し、アノードドライバ18に出力する。
変調パルス発生回路13は、モード判別／クロックジェ
ネレータ15で生成されたクロック（MC）をもとに変調パ
ルス（MP）を生成し、アノードドライバ18に出力する。
この際、変調パルス発生回路13より生成される変調パル
ス（MP）のパルス間隔は、輝度調整用可変抵抗器14によ
り全階調一様に輝度調整を行なうことができる。
モード判別／クロックジェネレータ15は、垂直同期信
号（VSYNC）と水平同期信号（HSYNC）の正／負極性（第
６図参照）から表示画面の表示解像度（第７図参照）を
判別し、モード切替信号（MS）を出力するとともに、各
種の内部クロック（MC）を生成する。即ち、モード判別
／クロックジェネレータ15は、垂直同期信号（VSYNC）
と水平同期信号（HSYNC）が共に負極性のとき、、第７
図（ｂ）に示す640×480ドットの表示解像度であること
を判断し、垂直同期信号（VSYNC）が正極性で水平同期
信号（HSYNC）が負極性のとき、第７図（ｂ）に示す640
×400ドットの表示解像度であることを判断し、垂直同
期信号（VSYNC）が負極性で水平同期信号（HSYNC）が正
極性のとき、第７図（ｃ）に示す640×350ドットの表示
解像度であることを判断して、その判断結果に従うモー
ド切替信号（MS）を垂直同期信号（VSYNC）及び水平同
期信号（HSYNC）とともにカソードタイミング発生回路1
6に送出する。
カソードタイミング発生回路16は、上記表示期間信号
（ENAB）と、モード判別／クロックジェネレータ15から
出力される垂直同期信号（VSYNC），水平同期信号（HSY
NC），モード切替信号（MS;2ビット）等とを受けて、デ
ィスプレイパネル19のカソード電極をドライブのための
スキャニングデータ（SD）及び垂直シフトクロック（VS
C）等の信号を生成し、カソードドライバ17に送出す
る。
カソードドライバ17は、上記カソードタイミング発生
回路16から発生されたスキャニングデータ（SD）及び垂
直シフトクロック（VSC）を受けて、カソード電極ドラ
イブのためのカソードパルス（CAP0〜CAP479）を出力す
る。
このカソードタイミング発生回路16の信号生成処理動
作は第８図及び第９図から容易に理解できるので、ここ
ではその説明を省略する。
一方、アノードドライバ18は、上記データバッファ11
からの階調データ（GD）と、アノードタイミングジェネ
レータ12から水平シフトクロック（HSC）及びラッチパ
ネル（LP）と、変調パルス発生回路13からの変調パルス
（MP）とを受けて、階調データ（GD）を水平シフトクロ
ック（HSC）により内部にシフトレジスタに読込み、ラ
ッチパルス（LP）により640画素のデータを内部ラッチ
回路へラッチし、変調パルス（MP）によりパルス幅制御
を行なって、画素データの階調に従うパルス幅をもった
アノードパルス（ANP0〜ANP639）を出力する。
ディスプレイパネル19は、上記カソードドライバ17か
ら出力されるカソードパルス（CAP0〜CAP479）をカソー
ド電極に受け、アノードドライバ18から出力されるアノ
ードパルス（ANP0〜ANP639）をアノード電極に受けて、
最大表示解像度640×480ドット・16階調で表示データを
表示出力する。
第３図は上記プラズマディスプレイ４に供給される各
種信号のタイミング例を示すタイミングチャートであ
り、上記各表示解像度（640×480ドット/640×400ドッ
ト/640×350ドット）に応じて第６図に示す如く設定時
間幅が異なる。ここで、t1は１画面周期、t2は垂直同期
信号（VSYNC）期間、t3は垂直帰線期間に含まれる垂直
バックポーチ（第13図VBP参照）、t4は１ライン表示期
間、t5は垂直帰線期間に含まれる垂直フロントポーチ
（第13図VFP参照）、t8は水平同期信号（HSYNC）期間、
t9は水平バックポーチ（第13図HBP参照）、t10は表示期
間信号（ENAB）の幅に相当する有効表示データ幅、t11
は水平フロントポーチ（第13図HFP参照）である。
又、表示解像度640×480ドット（第７図（ａ）参照）
の際のプラズマディスプレイ４内の各部の信号状態を第
４図に示し、表示解像度640×400ドット（第７図（ｂ）
参照）の際（又は640×350ドット（第７図（ｃ）参照）
の際）のプラズマディスプレイ４内の各部の信号状態を
第５図に示している。この第５図に於いては上下各40ラ
イン分（又は65ライン分）の非表示領域（第７図
（ｂ），（ｃ）に示す斜線部分）に対して、表示領域よ
り間隔の短い垂直シフトクロック（VSC）を生成し、表
示領域の動作タイミングが圧迫されないようにしてい
る。
これにより、表示解像度640×400ドット（第７図
（ｂ）参照）及び640×350ドット（第７図（ｃ）参照）
のそれぞれに対して、常に表示エリアがディスプレイパ
ネル19の表示面中央にバランスよく位置し、非常に見易
い画面となる。
尚、ここでは第６図からも分るように、表示解像度64
0×480ドット（第７図（ａ）参照）の１画面周期t1に対
して表示解像度640×400ドット（第７図（ｂ）参照）及
び640×350ドット（第７図（ｃ）参照）の１画面周期t1
は短く、この例では、表示解像度640×480ドットのとき
１秒間に60画面であるのに対し、表示解像度640×400ド
ット及び640×350ドットのとき１秒間に70画面である。
勿論これはCRTディスプレイ５の表示タイミングに合致
している。
第10図及び第11図は本発明の他の実施例によるカソー
ドタイミング発生回路の構成及びタイミングチャートを
示したもので、上記一実施例によるカソードタイミング
発生回路16が、表示期間信号（ENAB）を用いて、垂直シ
フトクロック（VSC）及びスキャニングデータ（SD）を
生成していたのに対し、ここでは、表示期間信号（ENA
B）を用いずに、垂直同期信号（VSYNC）と水平同期信号
（HSYNC）とから垂直シフトクロック（VSC）及びスキャ
ニングデータ（SD）を生成している。
ここでは、カウンタ31が垂直同期信号（VSYNC）と水
平同期信号（HSYNC）とから表示期間のタイミング信号3
5を作り、同カウンタ31で生成した信号35と垂直同期信
号（VSYNC）とから、フリップフロップ（F/F）32が垂直
同期信号（VSYNC）発生後の最初の表示期間のタイミン
グ信号35を抜取り、垂直シフトクロック（VSC）及びス
キャニングデータ（SD）生成のためのタイミング信号36
を作っている。
この表示期間信号（ENAB）を用いないときの表示位置
のずれを第12図及び第13図を参照して説明すると、水平
同期信号（HSYNC）が同図（ａ）に示す正常な状態か
ら、同図（ｂ）に示す状態にずれたとき、第13図（b
1），（b2）に示す如く、CRTディスプレイ５の画面上に
於いては表示位置のずれが若干生じても表示データの一
部が欠けることはない（b2）が、プラズマディスプレイ
４の画面上に於いては表示位置のずれが若干生じても表
示データの一部が欠けてしまう（b1）。これに対して、
上述した一実施例のように、表示期間信号（ENAB）を用
いたときは、有効表示期間が指定され、有効な表示デー
タと表示タイミングの同期がとれるので、第13図（c
1），（c2）に示す如く、CRTディスプレイ５の画面上に
於いては表示位置のずれが若干生じても（b2）、プラズ
マディスプレイ４の画面上に於いては表示位置のずれが
なく、常に正常な表示位置上でデータ表示が可能とな
る。
［発明の効果］ 以上詳記したように本発明によれば、CRTディスプレ
イの表示タイミングでフラットパネルディスプレイに信
号を送出し、フラットパネルディスプレイを複数種の表
示解像度で表示ドライブ制御する表示制御方式に於い
て、上記プラズマディスプレイに、上記表示解像度と垂
直同期信号と水平同期信号の極性で判別する手段と、同
手段で判別した表示解像度により電極を駆動制御する手
段とを有し、フラットパネルディスプレイ内に於いて、
垂直同期信号と水平同期信号の極性から表示解像度を判
別する構成としたことにより、表示解像度の切替えを行
なうインターフェイス回路を不要とした簡単な構成に
て、CRTディスプレイに適用される各種の表示解像度に
よる表示を可能とし、CRTディスプレイを対象に作られ
た各種の表示用ソフトウェア（BIOS及びアプリケーショ
ンソフトウェア等）をフラットパネルディスプレイに適
用できることから、経済的に有利な機能性の高いシステ
ムが容易に実現できる。
又、640×400ドット,640×350ドット等、表示解像度
がディスプレイパネル上の物理的な最大解像度より低い
とき、その表示エリアを常に画面中央に位置させている
ことから、各種の表示解像度に於いて非常に見易い表示
画面を提供できる。
【図面の簡単な説明】
第１図乃至第９図はそれぞれ本発明の一実施例を説明す
るためのもので、第１図は本発明の一実施例による全体
の構成を示すブロック図、第２図は上記実施例に於ける
プラズマディスプレイ４の内部の構成を示すブロック
図、第３図は上記第２図に示す内部構成のプラズマディ
スプレイ４に供給される各種信号のタイミング例を示す
タイミングチャート、第４図は上記実施例に於ける表示
解像度640×480ドット（第７図（ａ）参照）の際のプラ
ズマディスプレイ４内の各部の信号状態を示すタイミン
グチャート、第５図は上記実施例に於ける表示解像度64
0×400ドット（第７図（ｂ）参照）の際（又は640×350
ドット（第７図（ｃ）参照）の際）のプラズマディスプ
レイ４内の各部の信号状態を示すタイミングチャート、
第６図は上記実施例に於いてモード判別／クロックジェ
ネレータ15に供給される垂直同期信号（VSYNC）及び水
平同期信号（HSYNC）の極性と、同極性状態により判別
される表示解像度（640×480ドット/640×400ドット/64
0×350ドット）の関係、及び各表示解像度に於ける上記
第３図に示す各部の信号時間幅を示す図、第７図（ａ）
乃至（ｃ）はそれぞれ上記各表示解像度に於ける表示／
非表示領域の関係を示す図、第８図は上記実施例に於け
るカソードタイミング発生回路16の内部回路構成を示す
ブロック図、第９図は上記第８図に於ける各部の信号タ
イミングを示すタイミングチャートである。第10図は本
発明の他の実施例によるカソードタイミング発生回路の
構成を示すブロック図、第11図は上記第10図に於ける各
部の信号タイミングを示すタイミングチャート、第12図
は上記一実施例に於ける表示期間信号（ENAB）を用いな
いときの表示位置のずれを説明するための図、第13図は
上記一実施例に於ける表示期間信号（ENAB）を用いた構
成と同信号を用いない構成とでその表示位置ずれ状態の
相違を対比して示す図である。 ４…プラズマディスプレイ（PDP）、５…CRTディスプレ
イ、11…データバッファ、12…アノードタイミングジェ
ネレータ、13…変調パルス発生回路、14…輝度調整用可
変抵抗器、15…モード判別／クロックジェネレータ、16
…カソードタイミング発生回路、17…カソードドライ
バ、18…アノードドライバ、19…ディスプレイパネル、
DATA…表示データ、GD…階調データ、CLK…クロック、E
NAB…表示期間信号、HSC…水平シフトクロック、LP…ラ
ッチパルス、MP…変調パルス、VSYNC…垂直同期信号、H
SYNC…水平同期信号、MC…内部クロック、MS…モード切
替信号、SD…スキャニングデータ、VSC…垂直シフトク
ロック、ANP（ANP0〜ANP639）…アノードパルス、CAP
（CAP0〜CAP479）…カソードパルス。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】CRTディスプレイを表示駆動制御するため
    の垂直・水平同期信号及び有効表示期間を示す表示期間
    信号を出力する表示コントローラを用いてフラットパネ
    ルディスプレイを表示駆動制御する表示制御方式であっ
    て、 前記表示コントローラより出力されるCRTディスプレイ
    用の垂直・水平同期信号及び表示期間信号を前記フラッ
    トパネルディスプレイを表示駆動制御する制御回路に供
    給する回路を有し、 前記制御回路に、 前記表示コントローラより受けた垂直同期信号及び水平
    同期信号に従いフレーム及びラインを制御を行ない、前
    記表示期間信号に同期して表示データを出力制御する手
    段を有して、 前記表示期間信号に同期した表示データの出力制御によ
    り、前記水平同期信号の時間的なずれに伴うフラットパ
    ネルディスプレイの表示位置ずれを排除したことを特徴
    とする表示制御方式。
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