KR920004826B1 - 플라즈마 디스플레이 컨트롤러 시스템 - Google Patents

플라즈마 디스플레이 컨트롤러 시스템 Download PDF

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가부시기가이샤 도시바
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Abstract

내용 없음.

Description

플라즈마 디스플레이 컨트롤러 시스템
제 1 도는 플라즈마 디스플레이 컨트롤러시스템의 전체의 구성을 보이는 블록도,
제 2 도는 제 1 도에 도시한 플라즈마 디스플레이의 내부의 구성을 보이는 블록도,
제 3a 도 내지 제 3j 도는 제 2 도 도시의 플라즈마 디스플레이에 공급되는 각종신호를 보이는 타이밍 챠트,
제 4a 도 내지 제 4r 도는 640×480도트의 표시해상도를 갖는 플라즈마 디스플레이내의 각부의 신호 상태를 보이는 챠트,
제 5a 도 내지 제 5o 도는 640×400도트(또는 640×350도트)의 플라즈마 디스플레이내의 각부의 신호상태를 보이는 타이밍 챠트,
제 6 도는 제 2 도에서 도시하는 모드판별/클록 제너레이터에 공급되는 수직동기신호(VSYNC) 및 수평동기신호(HSYNC)의 극성과, 이 극성상태에서 판별되는 표시 해상은(640×480도트/640×400도트/640×350도트)의 관계 및 각 표시해상도에 있어서, 제 3a 도 내지 제 3j 도에 도시하는 각부의 신호 시간폭을 보이는 도면,
제 7a 도 내지 제 7c 도는 각각 상기 표시해상도에 있어서 표시/비표시 영역의 관계를 보이는 도면,
제 8 도는 제 2 도에서 도시하는 캐소드 타이밍 발생회로의 내부를 보이는 상세 블록도,
제 9a 도 내지 제 9g 도는 제 8 도에 도시하는 블록도의 각부에 공급되는 신호의 타이밍을 보이는 타이밍 챠트,
제 10 도는 제 2 도에 도시하는 캐소드 타이밍 신호발생회로의 다른 실시예를 보이는 상세 블록도,
제 11a 도 내지 제 11f 도는 제 10 도에 도시하는 블록도에 있어서 각부의 신호의 타이밍을 보이는 타이밍 챠트,
제 12a 도 내지 제 12d 도는 제 8 도에 도시하는 실시예에 있어서 표시기간 신호(ENAB)를 쓰지 않을 때의 표시위치의 엇갈린 차이를 설명하기 위한 도면,
제 13a 도 내지 제 13f 도는 상기 표시기간 신호(ENAB)를 사용한 구성과 사용되지 않는 구성과의 그 표시 위치의 어긋난 상태의 상위를 대비하여 보인 도면,
제 14 도는 선택된 표시해상도가 플라즈마 디스플레이의 최대 표시해상도를 밑돌때, 플라즈마 디스플레이 중앙부에 표시 영역을 설정하기 위하여 캐소드 타이밍 제너레이타에 의하여 간격이 좁은 수직시프트 클록신호(VSC)를 생성하는 회로의 상세도,
제 15 도 및 제 16 도는 각각 수평동기신호 및 수직동기신호의 극성을 판별하는 회로의 상세도.
* 도면의 주요부분에 대한 부호의 설명
1 : CRT 콘트롤러 4 : 플라즈마 디스플레이
5 : CRT 디스플레이 15 : 모드판별/클록 제너레이타
이 발명은, CRT 디스플레이의 표시타이밍도로서, 플라즈마 디스플레이를 표시하는 플라즈마 디스플레이 컨트롤러시스템에 관한 것이다.
통상, CRT 디스플레이의 표시 제어에 있어서, 수직동기 신호와 그 전후의 프런트 포치 및 백포치를 포함하는 수직귀선기간(0.0008초 내지 0.0013초)이 필요하다. 한편, 플라즈마 디스플레이의 표시제어에 있어서는 상기한 바와 같이 큰 수직 귀선기간을 필요로 하지 않는다. 따라서 플라즈마 디스플레이와 CRT 디스플레이로서는 표시구동을 위한 표시타이밍이 전혀 다르다. 따라서, 예컨대 플라즈마 디스플레이를 갖춘, 랩톱타입의 퍼서널 컴퓨터에 있어서, CRT 디스플레이를 외부 장치로 하여 접속할 수 있는 구성으로 하였을 때, 플라즈마 디스플레이의 표시 드라이브에 고유의 표시타이밍회로와 CRT 디스플레이의 표시 드라이브에 고유의 표시타이밍 회로를 준비할 필요가 있다. 또한, 상기 각 표시 타이밍의 전환 회로가 필요하게 됨으로서 구성이 복잡해진다.
또 CRT 디스플레이는 프런트 포치(1.27마이크로 초)와 백 포치(3.81 마이크로초)의 커다란 표시 마진이 있으므로, 화면이 좌우 또는 상하로 약간(수캐럭터분) 어긋나도 화면 전체를 표시할 수 있다.
한편, 플라즈마 디스플레이는 표시 마진이 없으므로 CRT와 동일의 표시타이밍으로 동일 화면을 표시하였을 때 CRT 디스플레이에서는 화면이 있지 않아도 플라즈마 디스플레이에서는 화면의 일부가 없어져 표시되지 않는다는 결점이 있다.
본 발명의 목적은 CRT 디스플레이의 표시타이밍으로 플라즈마 디스플레이를 표시 제어할 수 있는 플라즈마 디스플레이이 컨트롤러시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 CRT 디스플레이 동일의 표시 타이밍으로 동일 화면을 표시하였을 때, CRT 디스플레이상에 있어서 화면이 좌우 또는 상하로 수 캐럭터분 어긋남이 생겨도 플라즈마 디스플레이상에 있어서 화면 전체를 정확하게 표시할 수 있는 플라즈마 디스플레이 컨트롤시스템을 제공하는 것이다. 상기 목적을 달성하기 위하여 본 발명에 의하여 플라즈마 디스플레이 장치를 갖추고, 또한 옵션으로 CRT 디스플레이장치를 접속 가능하게 하며, 상기 플라즈마 디스플레이장치 및 상기 CRT 디스플레이장치를 택일적으로 구동제어하는 CRT콘트롤러를 갖춘 플라즈마 디스플레이장치용 표시제어 장치에 있어서, 상기 CRT 디스플레이장치용 표시타이밍 제어에 사용되며 상기 CRT 디스플레이장치용 표시타이밍 제어에 사용되며 상기 CRT콘트롤러로부터 출력되는 수직 동기신호 및 이 수직동기 신호에 계속하는 백 표치기간을 검출하는 백 포치 기간검출수단과: 상기 백 포치 검출 기간 수단에 의하여 검출된 백 포치 검출기간에 의거, 유효표시기간을 설정하는 표시기간 설정수단과: 상기 표시기간 설정 수단에 설정된 표시기간에 의거한 플라즈마 디스플레이장치를 표시구동하는 표시구동수단을 갖추고 있다.
본 발명에 의하면 플라즈마 디스플레이를 갖추고 또한 CRT 디스플레이를 임의로 접속할 수 있는 퍼서널 컴퓨터에 있어서, 표시기구의 구성이 간소화되고 경제적으로 유리한 구성으로 할 수 있음과 동시에, CRT 디스플레이를 대상으로 만들은 표시용 소프트 웨어(BIOS 및 애플리케이션 소프트 웨어 등)을 아무런 변경이 따르지 않고 디스플레이로 사용할 수 있다.
본 발명의 대상 및 수치들은 첨부도면과 연관지어서 상세한 설명으로부터 명백하게 된다.
제 1 도는 본 발명에 의한 플라즈마 디스플레이 컨트롤러의 전체의 구성을 보이는 블록도이다.
제 1 도에 있어서 2점쇄선으로 둘러싸인 부분은 본 발명에 의한 플라즈마 디스플레이 컨트롤러를 나타낸다. CRT컨트롤러(1)는 캐소드 레이튜브(CRT)(5) 및 플라즈마 디스플레이(PDP)(4)의 표시를 제어하기 위한 각종 표시 제어신호를 출력한다. 즉, CRT컨트롤러(1)는 CRT 디스플레이(5)의 표시타이밍으로 생성된 수직 동기신호(VSYNC), 수평 동기신호(HSYNC), 및 표시데이타
Figure kpo00001
를 출력하는 타이밍을 나타내는 이네이블신호
Figure kpo00002
를 드라이버(3)을 통하여 CRT 디스플레이(5) 및 플라즈마 디스플레이(4)에 출력한다. 이와 같은 컨트롤러(1)로서는 예컨데 미국 파라다이스사(Paradise)의 PVGA(1)이 적용한다. CRT컨트롤러(1)로부터 출력되는 수직 동기신호(VSYNC)와 수평 동기신호(HSYNC)는 CRT 디스플레이(5) 및 플라즈마 디스플레이(4)의 표시해상도(본 실시예에서 제 7a 도 내지 제 7c 도에 도시하는 640×480도트, 640×400도트, 및 640×350도트의 3종류)에 응하여 각각, 제 6 도에 도시하는 바와 같이 극성(정/부)이 변화한다. 클록 모듈(2)은 드라이버(3)을 통하여 플라즈마디스플레이(4)에 클럭신호
Figure kpo00003
를 공급한다.
제 2 도에 제 1 도에 도시하는 플라즈마 디스플레이(4)의 내부 구성을 보이는 블록도이다.
제 2 도에 있어서 데이타 버퍼(11)는 CRT컨트롤러(1)로부터 공급된 1화소 4비트(16계조)의 표시데이타 DATA를 연속하여 받고, 계조데이타(GD)로서 출력하는 데이타 버퍼이다. 애노드 타이밍 제너레이타(12)는 클록
Figure kpo00004
과 표시기간 신호
Figure kpo00005
와 모드판별/클록제너레이타(15)로부터의 클록(MC)을 받아서, 제 4p 도에 도시하는 수평시프트 클록(HSC), 제 4q 도에 도시하는 래치펄스(LP)등을 출력한다. 변조펄스 발생회로(13)는 모드판별/클록제너레이타(15)로 생성횐 클록(MC)을 기본으로 하여 변조펄스(MP)를 생성한다.
가변 저항기(14)는 변조펄스 발생회로(13)으로부터 생성되는 변조펄스(MP)의 펄스 간격을 바꾸어 전계조 한결같이 휘도 조정을 행한다. 모드판별/클록제너레이타(15)는 수직 동기신호(VSYNC)와 수평 동기신호(HSYNC)의 정/부 극성으로부터 표시화면의 표시해상도를 판별하고, 모드 전환신호(MS)를 출력함과 동시에 여러가지의 내부 클록(MC)을 생성한다. 캐소드 타이밍 발생회로(16)는 상기 표시기간 신호(EVAB)와 모드판별/클록제너레이타(15)로부터 출력되는 수직 동기신호(VSYNC), 수평 동기신호(HSYNC), 모드전환신호(MS:2비트) 등을 받고, 캐소드 전극 드라이버를 위한 스캐닝 데이타(SD), 수직시프트클록(VSC) 등의 신호를 발생한다. 캐소드 드라이버(17)는 캐소드 타이밍 발생회로(16)로부터 발생된 스캐닝 데이타(SB) 및 수직시프트클록(VSC)를 받아서, 캐소드 전극 드라이버를 위한 캐소드 펄스(CAP 0 내지 CAP 479)를 출력한다. 애노드 드라이브(18)는 데이타버퍼(11)로부터의 제조 데이타(GD)와, 애노드 타이밍제너레이타(12)로부터의 수평 시프트 클록(HSC) 및 래치펄스(IP)를 받고, 제조 데이타(GD)를 수평 시프트클록(HSC)에 의하여 내부의 시프트 레지스터에 수납(기록)하고, 래치펄스(IP)에 의하여 640화소의 데이타를 내부 래치회로에 래치하고, 변조 펄스(MP)에 의하여 펄스폭 제어를 이행하여, 화소 데이타의 계조에 대응한 펄스폭을 갖는 애노드 펄스(ANP 0 내지 ANP 639)를 출력한다. 디스플레이 패널(19)은 캐소드 드라이버(17)로부터 출력되는 캐소드 펄스(CAP 0 내지 CAP 479)를 캐소드 전극에 받고, 애노드 드라이버(18)로부터 출력되고 애노드 펄스(ANP 0 내지 ANP 639)를 애모드 전극에 받아, 최대표시 해상도 640×480도트 16게조로 표시데이타를 출력한다.
제 3a 도 내지 제 3j 도는 제 2 도에 도시하는 내부 구성의 플라즈마 디스플레이(4)에 공급되는 각종 타이밍 예를 보이는 타이밍 챠트이다. 제 3a 도 내지 제 3j 도에 도시하는 타이밍 챠트에 있어서, t1은 1화면주기, t2는 수직 동기신호(VSYNC)기간, t3는 수직귀선 기간에 포함되는 수직 백포치(제 13b 도의 VBP참조), t7은 1라인 표시기간, t5는 수직귀선 기간에 포함되는 수직 프런트 포치(제 13b 도의 VFP참조), T8은 수평 동기신호(HSYNC기간), t9은 수평 백포치(제 13b 도의 HBP 참조), t10은 표시기간 신호(ENAB)의 폭에 상당하는 유효표시 데이타폭, t11은 수행프런트 포치(제 13b 도의 HFP참조)이다. 이들 각 신호의 구체적인 설정시간폭은 제 6 도에 도시된다.
제 4a 도 내지 제 4r 도는 제 7a 도에 도시한 640×480도트의 표시해상도를 갖는 플라즈마 디스플레이(4)내의 각부의 신호상태를 도시한 타이밍 챠트이다. 또한 제 5a 도 내지 제 5o도는 제 7b 도에 도시한 640×400도트의 표시해상도(또는 제 7c 도에 도시한 640×350도트의 표시해상도)를 갖는 플라즈마 디스플레이(4)내의 각 부의 신호상태를 보이는 타이밍 챠트이다. 이 실시예에서는 표시 화면의 상하 각 40라인분의 비표시영역에 대하여 표시영역보다 간격이 짧은 수직 시프트 클록(VSC)를 생성하고 있다.
제 14 도는 40라인분의 비표시영역에 대하여 표시영역보다 간격이 짧은 VSC신호를 생성하는 회로를 나타낸다. 펄스제너레이터(43)는 표시영역보다 간격이 짧은 VSC신호를 생성하는 제너레이타이다. 제너레이타(43)로부터의 VSC신호 및 CRT컨트롤러(1)로부터의 HSYNC신호는 셀렉터(41)에 입력된다. 셀렉터(41)의 셀렉터 단자에는 카운터(47)의 카운트 출력이 선택신호로서 공급된다. 카운터(47)는 40라인분을 카운트하기 위한 값이 초기치로서 설정된다. 셀렉터(41)는 최초 제너레이타(43)로부터의 VSC신호를 선택한다. 그후, 카운터(47)가 40라인분을 카운트하면, CRT컨트롤러(1)의 출력을 선택하는 선택신호를 셀렉터(41)에 공급한다. 이 결과, 셀렉터(41)는 HSYNC신호를 출력한다. 이와 같이 함으로써 상하 각 40라인분의 비표시영역에 대하여, 표시영역보다 간격이 짧은 VSC신호를 생성할 수가 있다.
제 6 도는 상기 모드판별/클록제너레이타(15)에 있어서, 수직 동기신호(VSYNC) 및 수평 동기신호(HSYNC)의 극성과 그 극성상태에 의하여 판별되는 표시해상도(640×480도트/640×400도트/640×350도트)의 관계 및 각 표시해상도에 있어서 제 3a 도 내지 제 3e 도에 도시되는 각 부의 신호 기간폭을 나타내는 도면이다. ( )내는 640×350의 경우의 값을 나타낸다. 이들 값은 CRT컨트롤러(1)에 설정되는 정수이며, 도시생략한 BIOS ROM에 설정되고 있다.
모드판별/클록제너레이타(15)는 제 15 도 및 제 16 도에 도시하는 회로를 갖고 있다. 제 15 도는 VSYNC의 극성을 판정하는 회로이며, 카운터(51)와 콤퍼레이터(53)로 구성된다. 또, 제 16 도는 HSYNC의 극성을 판별하는 회로이며, 역시 카운터(55)와 콤퍼레이터(57)로 구성된다. 카운터(51)는 신호가 로레벨에 있을 때, VSYNC신호의 수와 HSYNC신호가 하이레벨에 있을때의 VSYNC신호의 수를 콤퍼레이터(53)로 비교함으로서 그 대소는 VSYNC신호의 극성을 판단할 수가 있다. 동일하게 하여 HSYNC신호가 로레벨에 있을때의 CLK신호의 수와, HSYNC신호가 하이레벨에 있을 때의 CLK신호의 수를 각각 카운터(55)로 카운터하여 그들의 카운터치를 콤퍼레이터로 비교함으로서, 그 대소로 HSYNC신호의 극성을 판단한다.
제 7 도는 상기 각 표시 해상도(640×480도트/640×400도트/640×350도트)에 있어서 표시/비표시 영역의 관계를 도시한다. 제 7a 도의 표시해상도 640×480도트, 제 7b 도는 표시해상도 640×400도트, 제 7c 도는 표시해상도 640×350도트이다. 640×400도트 및 640×350도트등과 같이 표시해상도가 디스플레이 패널(19)상의 물리적인 최대 해상도보다도 낮을 때, 그 표시 에어리어가 항상 화면 중앙에 위치하도록 표시 제어가 행하여 진다. 그리고 제 7b 도 및 제 7c 도에 있어서 경사부분은 비표시 영역을 가리킨다.
제 8 도는 캐소드 타이밍 발생회로(16)의 상세 블록도이다. 제 8 도에 있어서 플립플롭(21)은 제 9b 도에 도시한 수직 동기신호(VSYNC)와 제 9c 도에 도시한 표시기간신호(ENAB)로부터 제 9d 도에 도시한 수직 시프트 클록(VSC)의 생성 타이밍신호(25)를 출력한다. AND게이트(22)는 플립플롭(21)으로부터 출력된 신호(25)와, 제 9a 도에 도시한 수평 동기신호(HSYNC)로부터 제 9e 도에 도시한 수직 시프트 클록(VSC)를 생성한다. 플립플롭(23)은 수직 동기신호(VSYNC)와 표시기간 신호(ENAB)로부터 제 9f 도에 도시한 스캐닝 데이타(SD)의 생성 타이밍 신호(26)을 생성한다. 플립플롭(F/F)(24)은 F/F(23)으로부터 출력된 신호(26)와 AND게이트(22)으로부터 출력된 수직 시프트 클록(VSC)로부터 제 9g 도로부터 제 9g 도에 도시한 스캐닝 데이타(SD)를 생성한다.
그리고, 애노드 타이밍 제너레이타(12)에 대하여도 그 내부 구성은 제 8 도에 도시한 구성과 동일하며, 제 8 도에 있어서 수직 동기신호(VSYNC)를 수평 동기신호(HSYNC)에, 수평 동기신호(HSYNC)를 클록(CLK)에 각각 바꾸어 놓음으로써 실현된다.
제 10 도는 캐소드 타이밍 발생회로(16)의 또 다른 실시예를 나타낸다. 제 8 도에 도시한 실시예에서는 표시기간신호(ENAB)를 써서 수직 시프트 클록(VSC) 및 스캐닝 데이타(SD)를 생성하고 있다. 제 10 도에 도시하는 실시예에서는 제 11b 도에 도시한 수직 동기신호(VSYNC)와 제 11a 도에 도시한 수평 동기신호(HSYNC)로부터 제 11e 도에 4도시한 수직 시프트클럭(VSC) 및 제 11f 도에 도시한 스캐닝 데이타(SD)를 생성한다.
제 12a 도 내지 제 12d 도는 표시기간신호(ENAB)를 쓰지 않을때의 표시위치의 어긋남을 설명하기 위한 도면이다. 제 12a 도는 수평 동기신호(HSYNC)가 정상의 상태에 있을 때, 제 12b 도는 수평 동기신호가 어긋났을때의 각 상태를 보이고 있다. 이와 같은 수평 동기신호(HSYNC)의 어긋남에 의하여 제 13c 도 및 제 13d 도에 도시하는 바와 같이, CRT 디스플레이(5)의 화면상에 있어서는 표시위치의 어긋남이 약간 생겨도 표시데이타의 일부가 빠지는 일은 없으나, (제 13d 도)플라즈마 디스플레이(4)의 화면상에 있어서는 표시위치의 어긋남이 약간 생겨도 표시 데이타의 일부가 빠지고 만다(제 13c 도 참조). 이에 대하여, 상기 표시기간신호(ENAB)을 쓴 경우는, 유효표시 기간이 지정되고, 유효한 표시데이타와 표시타이밍이 동기 취해짐으로, 제 13 도 및 제 13f 도에 도시한 바와 같이 디스플레이(5)의 화면상에 있어서는 표시위치의 어긋남이 없고, 항상 정상의 표시 위치상에서 데이타 표시가 가능하게 된다.
제 13a 도 내지 제 13f 도는 표시기간 신호(ENAB)을 쓴 구성과 쓰지 않는 구성에 따라, 그 표시 위치 어긋남 상태의 상위를 대비하여 나타낸다. 제 13a 도는 통상 상태에서의 플라즈마 디스플레이의 표시에, 제 13b 도는 CRT 디스플레이(5)의 표시에, 제 13c 도는 표시기간신호(ENAB)를 쓰지 않는 구성에서, 수평 동기신호(HSYNC)의 어긋남에 따르는 표시위치에 차이가 생겼을 때의 플라즈마 디스플레이(4)의 표시예(파선 부분이 표시데이타가 빠진 부분), 제 13d 도는 CRT 디스플레이(5)의 표시예이다. 제 13e 도는 표시기간신호(ENAB)를 사용한 구성으로, 수평 동기신호(HSYNC)의 어긋남에 따르는 표시위치의 차이가 생겼을 때의 플라즈마 디스플레이의 표시예 표시데이타의 결여가 없다), 및 제 13f 도는 CRT 디스플레이의 표시예이다.
다음에, 제 1 도 내지 제 13 도를 참조하여, 이 기간의 제 1 및 제 2의 실시예의 동작에 대하여 설명한다.
CRT컨트롤러(1)로부터는 CRT디스플레이(5)의 표시타이밍으로서 생성된, 수직 동기신호(VSYNC), 수평 동기신호(HSYNC), 표시데이타(DATA)등이 드라이버(3)를 통하여 플라즈마 디스플레이(4) 및 CRT 디스플레이(5)에 공급된다. 이때, 수직 동기신호(VSYNC)와 수평 동기신호(HSYNC)는 제 7a 도 내지 제 7c 도에 표시한다. 플라즈마 디스플레이(4)의 표시해상도(640×480도트/640×400도트/640×350도트)에 응하여 각각 극성(정/부)이 제 6 도에 도시한 대로 변화한다. 바꾸어 말하면, 플라즈마 디스플레이(4)의 표시 해상도에 응하여, HYSNC와 VSYNC의 극성을 바꾸도록 CRT컨트롤러(1)가 미리 설계되고 있다. 또한 CRT컨트롤러(1)로부터 드라이버(3)를 통하여 플라즈마 디스플레이(4)에 표시데이타(DATA)의 유효 표시기간을 지정하는 표시기간신호(ENAB)가 공급됨과 동시에, 클록 모듈(2)로부터 드라이버(3)를 통하여 플라즈마 디스플레이(4)에 클럭신호(CLK)가 공급된다.
플라즈마 디스플레이(4)는 CRT 디스플레이(5)의 표시 타이밍으로 생성된 각 신호를 받고, 이 신호에 따라서 디스플레이 패널(19)를 구동한다.
상기 1화 소 4비트(16계조)의 표시 데이타(DATA)는 데이타 버퍼(11)를 통하여 계조 데이타(GD)로서 애노드 드라이버(18)에 송출된다.
애노드 타이밍 제너레이타(12)는, 클록(CLK)와 표시기간신호(ENAB)와 모드판별/클록제너레이타(15)로부터의 클록(MC)를 받아, 수평 시프트 클록(HSC), 래치 펄스(LP)등을 생성하고, 애노드 드라이버(18)에 출력한다.
변조 펄스 발생회로(13)는 모드 판별 클록 제너레이터(15)에서 생성된 클록(MC)을 바탕으로 변조펄스(MP)를 생성하고, 애노드 드라이버(18)에 출력한다. 이때, 변조 펄스 발생회로(13)로부터 생성되는 변조펄스(MP)의 펄스간격은 휘도 조정용 가변 저항기(14)에 의하여 전 계조를 한결같이 휘도 조정을 행할 수가 있다.
모드판별/클록제너레이타(15)는 수직 동기신호(VSYNC)와 수평 동기신호(HSYNC)의 정/부 극성(제 6 도)으로부터 표시 화면의 표시해상도(제 7 도)를 판별하고, 모드전환 신호(MS)를 출렬한다. 즉, 모드판별/클록제너레이타(15)는 수직 동기신호(VSYNC)와 수평 동기신호(HSYNC)가 공히 부극성일때, 제 7b 도에 도시한 640×480도트의 표시 해상도인 것을 판단한다. 수직동기신호(VSYNC)가 정극성이고 수평동기신호(HSYNC)가 부극성일때, 제 7b 도에 도시한 640×400도트의 표시 해상도인 것을 판단한다. 수직 동기신호(VSYNC)가 부극성이고 수평 동기신호(HSYNC)가 정극성일때 제 7c 도에 도시한 640×350도트의 표시 해상도인 것을 판단하여, 그 판단결과에 따른 모드전환 신호(MS)를 수직 동기신호(VSYNC) 및 수평 동기신호(HSYNC)를 공히 캐소드 타이밍 발생회로(16)에 송출한다.
캐소드 타이밍 발생회로(16)는 표시기간신호(ENAB)와 모드판별/클록제너레이타(15)로부터 출력되는 수직동기신호(VSYNC), 수평동기신호(HSYNC), 모드전환신호(MS; 2비트)등을 받고, 디스플레이 패널(19)의 캐소드 전극을 드라이브하기 위한 스캔이 데이타(SD)(제 4c 도 및 제 5c 도) 및 수직 시프트 클록(VSC)(제 4b 도 및 제 5b 도)등의 신호를 생성하고, 캐소드 드라이버(17)에 송출한다.
캐소드 드라이버(17)는 캐소드 타이밍 발생회로(16)로부터 발생된 스캐닝 데이타(SD) 및 수직 시프트 클록(VSC)를 받아, 캐소드 전극 드라이브를 위한 캐소드전극 드라이브를 위한 캐소드 펄스(CAPO-CAP479)(제 4d 도 내지 제 4g 도 및 제 5d 도 내지 제 5k 도 참조)를 출력한다.
제 8 도는 캐소드 타이밍 발생회로(16)의 내부구성을 도시한다. 제 9b 도에 도시한 VSYNC신호의 하강, 제 9d 도 및 제 9e 도에 도시하듯 플립플롭(F/F)(21) 및 F/F(26)의 각 출력(Q)은 하강한다. F/F(25)의 출력(Q)은 AND게이트(22)의 한쪽의 입력에 공급된다. 이 결과, 제 9e 도에 도시한 대로 F/F(25)의 (Q)출력이 로레벨인 기간은 VSC신호를 출력되지 않는다. 제 9c 도에 도시하는 ENAB가 F/F(21)의 CLK 입력단자 및 F/F(23)의 CLK 단자에 인가된다. 이 때문에 제 9f 도에 도시한 대로 ENAB 신호의 하강으로 F/F(26)의 (Q)출력이 하이레벨이 됨과 동시에, 제 9d 도에 도시한 대로 ENAB 신호의 하강으로 F/F(21)의 (Q)출력이 하이레벨이 된다. F/F(26)의 (Q)출력(하이레벨)은 F/F(24)의 CLK단자에 인가됨으로 F/F(24)는 제 9g 도에 도시한대로 SD신호를 상승케 한다. 또, F/F(25)의 (Q)출력이 AND게이트(22)의 한쪽에 입력되므로 제 9e 도에 도시한 바와 같이 VSC신호가 출력된다. 이 하이레벨의 VSC신호는 F/F(24)의 CLR 단자에 공급되므로 제 9g 도에 도시하듯이 SD신호가 하강한다. 이와 같이 하여 ENAB신호에 의하여 수직 귀선기간과 유효 표시기간이 부분되어, 표시데이타(스캐닝 데이타)가 추출된다.
한편, 애노드 드라이버(18)는 데이타 버퍼(11)로부터의 계조 데이터(GD)와, 애노드 타이밍 제너레이타(12)로부터의 수평 시프트 클록(HSC) 및 래치펄스(LP)와, 변조펄스발생신호(13)으로부터의 변조펄스(MP)를 받아서, 계조데이타(GD)를 수평 시프트 클록(HSC)에 의하여 내부의 시프트 레지스터에 기록(수납)하고, 래치펄스(LP)에 의하여 640화소의 데이타를 내부 래치회로에 래치하고, 변조펄스(MP)에 의하여 펄스폭 제어를 행하여, 화소 데이타의 계조에 따른 펄스폭을 가진 애노드 펄스(ANPO-ANP 639)를 출력한다.
디스플레이 패널(19)은 캐소드 드라이버(17)로부터 출력되는 캐소드 펄스(CAPO-CAP 479)를 캐소드 전극에 받고, 애노드 드라이버(18)로부터 출력되는 애노드 펄스(ANPO-ANP 639)를 애노드 전극에 받아서 최대 표시해상도 640×480도트·16계조로 표시 데이타를 출력한다.
제 3a 도 내지 제 3j 도는 플라즈마 디스플레이(4)에 공급되는 각종 신호의 타이밍 예를 보이는 타이밍 챠트이며, 각 표시 해상도(640×480도트/640×400도트/640×350도트)에 응하여 제 6 도에 도시하듯이 설정시간 폭이 다르다.
표시 해상도 640×480도트(제 7a 도 참조)시의 플라즈마 디스플레이(4)내의 각부의 신호상태를 제 4a 도 내지 제 4r 도에 도시하고, 표시 해상도 640×480도트(제 7b 도 참조)의 시(또는 640×350도트(제 7c 도 참조의 시)의 플라즈마 디스플레이(4)내의 각부 신호상태를 제 5a 도 내지 제 5o 도에 도시하고 있다. 그리고, ( )내는 640×350도트의 표시 해상도에 대응하는 값이다. 제 5a 도 내지 제 5o 도에 있어서는 상하 각 40라인분(또는 65라인분)의 비표시영역(제 7b, 7c 도에 가리키는 사선 부분)에 대하여, 표시영역보다 간격이 짧은 시프트 블록(VSC)를 생성하고, 표시영역의 동작 타이밍이 압박받지 않도록 하고 있다. 그리고, 이 실시예에서는 제 6 도로서도 알 수 있듯이 표시 해상도 640×480도트(제 7a 도 참조)의 (화면주기 t1)에 대하여 표시 해상도 640×400도트(제 7b 도) 및 640×350도트(제 7c 도 참조)의 1화면 t1은 짧고, 이 예에서도 표시 해상도 640×480도트시의 1초간에 60화면인 것에 대하여, 표시 해상도 640×400도트 및 640×350도트시, 1초간에 70화면이다. 이것은 CRT 디스플레이(5)의 표시 타이밍에 합치하고 있다.
또, 여기서는 640×400도트, 640×350도트등, 표시해상도가 디스플레이 패널(19)상의 물리적인 최대 해상도보다 낮을 때 그 표시 에어리어를 항상 화면중앙에 위치하도록 제 6 도에 도시하는 각종 정수가 설정되고 있다.
제 10 도 및 제 11a 도 내지 제 11f 도는 본 발명의 다른 실시예의 한 캐소드 타이밍 발생회로의 구성 및 타이밍 챠트를 가리킨다.
이 실시예에서는 표시기간 신호를 쓰지 않고, 수직 동기신호(VSYNC) 및 수평 동기신호(HSYNC)로부터 수직 시프트 클록(VSC) 및 스캐닝 데이타(SD)를 생성하고 있다.
즉, 제 11b 도에 도시한 VSYNC신호가 카운터(31) 및 (32) 의 각 CLR단자에 공급됨과 동시에 제 11a 도에 도시하는 HSYNC신호가 카운터(31)의 CLR단자에 공급되고, 다시 AND게이트(33)의 한쪽의 입력에 공급된다. 이 결과, 제 11c 도에 도시한 바와 같이 카운터(35)의 출력은 VSYNC의 하강으로 하강하고, HSYNC신호를 카운트한다. 소정수(제 6 도에 도시한 T3〈수직 백 포치〉의 기간, 즉 640×480의 경우 32H(1H=32msec), 640×400의 경우 34H, 640×350의 경우 59H를 카운트하면, 카운터는 캐리어 신호를 F/F(32)의 CLK 입력단자에 공급한다. 그 결과, 제 11d 도에 도시한대로 F/F(36)의 (Q)출력신호는 VSYNC의 하강으로 하강하고, 카운터(35)의 출력의 상승으로 상승한다. F/F(36)의 차이레벨의 신호는 AND게이트(33)의 다른 쪽의 입력단자 및 F/F(34)의 CLK입력단자에 공급된다. 그 결과, 제 11f 도에 도시하듯이 F/F(34)의 (Q)출력인 SD신호가 상승함과 동시에 HSYNC의 주기분 뒤져서, AND게이트(33)으로부터 제 11e 도에 도시한 VSC신호가 출력됨과 동시에 VSC의 최초의 클록이 F/F(34)의 CLR단자에 공급되므로, 제 11f 도에 도시한 바와 같이, SD신호가 하강한다. 이와 같이 하여 수직동기신호에 연속하는 백 포치의 기간이 카운터(35)에 의하여 검출된다.
이 표시기간 신호(ENAB)를 쓰지 않을 때의 표시위치의 어긋남을 제 12a 도 및 제 13a 도 내지 제 13f 도를 참조하여 설명하면, 수평 동기신호(HSYNC)가 제 12a 도 및 제 12b 도에 도시한 정상의 상태에서 제 12c 도 및 제 12d 도에 도시한 상태로 어긋났을 때, 제 13c 도 및 제 13d 도에 도시한 바와같이, CRT 디스플레이(5)의 화면상에 있어서는 표시위치의 엇갈림이 약간 생겨도 표시데이타의 일부가 빠지는 일은 없으나(제 13d 도), 플라즈마 디스플레이(4)의 화면상에 있어서는 표시위치의 엇갈림이 약간 생겨도 표시데이타의 일부가 빠지고 만다(제 13c 도). 이에 대하여 상술한 1실시예와 같이, 표시기간신호(ENAB)를 썼을 때에는 유효표시 기간이 지정되어 유효한 표시데이타와 표시 타이밍의 동기가 취해지므로 제 13e 도 및 제 13f 도에 도시하는 바와 같이 CRT 디스플레이(5)의 화면상에 있어서는 표시위치의 엇갈림이 약간 생겨도(제 13d 도), 플라즈마 디스플레이(4)의 화면상에 있어서는 표시위치의 어긋남이 없고, 항상 정상의 표시위치상에서 데이타 표시가 가능해진다.

Claims (1)

  1. 플라즈마 디스플레이를 갖추고, 또한 옵션으로 CRT 디스플레이를 접속할 수 있으며, 상기 CRT 디스플레이 및 플라즈마 디스플레이에 극성을 갖는 수직동기 신호 및 수평 동기신호를 출력하는 CRT 디스플레이 컨트롤러를 갖춘 플라즈마 디스플레이이 컨트롤러를 갖춘 플라즈마 디스플레이 컨트롤러 시스템에 있어서, 상기 CRT 디스플레이 컨트롤러로부터 출력된 수직동기신호 및 수평동기신호의 극성을 판단하고, 각 신호의 극성의 결합에 응하여 표시 해상도를 판별하는 표시해상도 판별수단과, 상기 표시해상도 판별수단에 의하여 판별된 표시해상도에 응한 표시 타이밍 신호를 생성하는 표시타이밍 신호 생성 수단과, 상기 표시타이밍 신호 생성수단에 의하여 생성된 표시타이밍 신호에 의거 상기 플라즈마 디스플레이를 구동하는 구동 수단을, 포함하는 것을 특징으로 하는 플라즈마 디스플레이 컨트롤러 시스템.
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0295692B1 (en) * 1987-06-19 1994-11-23 Kabushiki Kaisha Toshiba crt/plasma display controller
US5268676A (en) * 1987-09-11 1993-12-07 Cybex Corporation Computer-monitor extended range communications link
US5293485A (en) * 1988-09-13 1994-03-08 Kabushiki Kaisha Toshiba Display control apparatus for converting color/monochromatic CRT gradation into flat panel display gradation
CA2041819C (en) * 1990-05-07 1995-06-27 Hiroki Zenda Color lcd display control system
JPH0743581B2 (ja) * 1990-10-31 1995-05-15 ヤマハ株式会社 ディスプレイ制御装置
JP3143493B2 (ja) * 1991-06-21 2001-03-07 キヤノン株式会社 表示制御装置
JPH0519747A (ja) * 1991-07-09 1993-01-29 Toshiba Corp 表示制御装置
JPH06318060A (ja) * 1991-07-31 1994-11-15 Toshiba Corp 表示制御装置
US5285197A (en) * 1991-08-28 1994-02-08 Nec Technologies, Inc. Method and apparatus for automatic selection of scan rates for enhanced VGA-compatible monitors
DE4129459A1 (de) * 1991-09-05 1993-03-11 Thomson Brandt Gmbh Verfahren und vorrichtung zur ansteuerung von matrixdisplays
US5610630A (en) * 1991-11-28 1997-03-11 Fujitsu Limited Graphic display control system
JPH05158433A (ja) * 1991-12-03 1993-06-25 Rohm Co Ltd 表示装置
JP2750646B2 (ja) * 1992-07-16 1998-05-13 キヤノン株式会社 表示制御装置
US5389952A (en) † 1992-12-02 1995-02-14 Cordata Inc. Low-power-consumption monitor standby system
US5394171A (en) * 1992-11-02 1995-02-28 Zenith Electronics Corp. Synchronizing signal front end processor for video monitor
JP2735451B2 (ja) * 1993-01-05 1998-04-02 日本電気株式会社 マルチスキャン型液晶ディスプレイ装置
JP3283607B2 (ja) * 1993-02-19 2002-05-20 富士通株式会社 複数画面モード表示方法及びその装置
US6118429A (en) * 1993-09-30 2000-09-12 Hitachi, Ltd. Liquid crystal display system capable of reducing and enlarging resolution of input display data
US5500654A (en) * 1993-12-27 1996-03-19 Kabushiki Kaisha Toshiba VGA hardware window control system
EP0665527B1 (en) * 1994-01-28 1999-05-06 Sun Microsystems, Inc. Flat panel display interface for a high resolution computer graphics system
EP0666531A3 (en) * 1994-02-04 1995-10-04 Sun Microsystems Inc Standard interfacing device between different LCD screens and a common frame buffer output.
JP3243932B2 (ja) * 1994-04-22 2002-01-07 ソニー株式会社 アクティブマトリクス表示装置
US5521614A (en) * 1994-04-29 1996-05-28 Cirrus Logic, Inc. Method and apparatus for expanding and centering VGA text and graphics
KR0142468B1 (ko) * 1995-01-27 1998-08-17 김광호 액정 표시장치의 실효화면 중앙표시 구동 장치 및 방법
US6215467B1 (en) * 1995-04-27 2001-04-10 Canon Kabushiki Kaisha Display control apparatus and method and display apparatus
US5859649A (en) * 1995-05-15 1999-01-12 Motorola, Inc. Data processing system having display controller with bursting direct memory access
KR0150123B1 (ko) * 1995-05-17 1998-10-15 김광호 모드 검출 및 자동 센터링 디스플레이 구동 장치
US5859635A (en) * 1995-06-06 1999-01-12 Cirrus Logic, Inc. Polarity synchronization method and apparatus for video signals in a computer system
KR0156804B1 (ko) * 1995-11-28 1998-12-15 김광호 데이타 인에이블 신호를 이용하여 바이오스에 관계없이 프리챠지를 하는 스타트 펄스 버티컬 신호 생성기
JP3713084B2 (ja) * 1995-11-30 2005-11-02 株式会社日立製作所 液晶表示制御装置
US5977933A (en) * 1996-01-11 1999-11-02 S3, Incorporated Dual image computer display controller
EP0807919A1 (en) * 1996-05-13 1997-11-19 Hitachi, Ltd. Display apparatus and display method thereof
US5990858A (en) * 1996-09-04 1999-11-23 Bloomberg L.P. Flat panel display terminal for receiving multi-frequency and multi-protocol video signals
US5953074A (en) * 1996-11-18 1999-09-14 Sage, Inc. Video adapter circuit for detection of analog video scanning formats
US6195079B1 (en) 1996-11-18 2001-02-27 Sage, Inc. On-screen user interface for a video adapter circuit
US6181300B1 (en) * 1998-09-09 2001-01-30 Ati Technologies Display format conversion circuit with resynchronization of multiple display screens
JP3589926B2 (ja) * 2000-02-02 2004-11-17 シャープ株式会社 シフトレジスタ回路および画像表示装置
US20010056390A1 (en) * 2000-06-23 2001-12-27 Praveena Varadarajan Method and system hosting of multiple billers in an internet bill presentment and payment environment
GB2366439A (en) * 2000-09-05 2002-03-06 Sharp Kk Driving arrangements for active matrix LCDs
JP3781959B2 (ja) * 2000-09-29 2006-06-07 Ｎｅｃディスプレイソリューションズ株式会社 画像表示装置
TW540020B (en) * 2001-06-06 2003-07-01 Semiconductor Energy Lab Image display device and driving method thereof
US7250980B2 (en) * 2001-12-27 2007-07-31 Broadcom Corporation Automatic detection of sync polarity in video timing and generation of blanking period indicator from sync information
US20040069332A1 (en) * 2002-03-07 2004-04-15 Lebaron Forrest L. Spray arm hub/head for ware washer
KR100612301B1 (ko) * 2003-11-24 2006-08-11 삼성에스디아이 주식회사 플라즈마 디스플레이 패널과 그 구동방법
TWI268713B (en) 2005-04-21 2006-12-11 Realtek Semiconductor Corp Display device and display method thereof a display device comprising a zoom-scaling module and a digital display module
KR20110007899A (ko) * 2009-07-17 2011-01-25 삼성전자주식회사 디스플레이 장치 및 디스플레이 방법
CN102270108A (zh) * 2010-06-07 2011-12-07 宏碁股份有限公司 显示系统及其显示装置的功能唤起方法
JP6843550B2 (ja) * 2016-08-19 2021-03-17 シナプティクス・ジャパン合同会社 表示ドライバ及び表示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2090506B (en) * 1980-11-12 1984-07-18 British Broadcasting Corp Video colour graphics apparatus
US4536856A (en) * 1982-06-07 1985-08-20 Sord Computer Systems, Inc. Method of and apparatus for controlling the display of video signal information
US4611203A (en) * 1984-03-19 1986-09-09 International Business Machines Corporation Video mode plasma display
US4684936A (en) * 1984-04-20 1987-08-04 International Business Machines Corporation Displays having different resolutions for alphanumeric and graphics data
US4727362A (en) * 1984-07-16 1988-02-23 International Business Machines Corporation Digital display system
JPS6163890A (ja) * 1984-09-05 1986-04-02 株式会社東芝 モニタ表示方式
JPS61205994A (ja) * 1985-03-08 1986-09-12 株式会社　アスキ− 液晶表示コントロ−ラ
JPS61213896A (ja) * 1985-03-19 1986-09-22 株式会社　アスキ− デイスプレイコントロ−ラ
US4779132A (en) * 1987-07-08 1988-10-18 Zenith Electronics Corporation Video monitor using encoded sync signals
JPH01209491A (ja) * 1988-02-17 1989-08-23 Nec Corp 価格表示システム

Also Published As

Publication number Publication date
US5111190A (en) 1992-05-05
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EP0344621A3 (en) 1991-07-31

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