KR930000455B1 - 플라즈마 디스플레이 컨트롤 시스템 및 방법 - Google Patents

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Abstract

내용 없음.

Description

플라즈마 디스플레이 컨트롤 시스템 및 방법
제1도는 플라즈마 디스플레이 컨트롤 시스템 전체의 구성을 도시하는 블록도.
제2도는 제1도에 도시한 플라즈마 디스플레이의 내부의 구성을 도시하는 블록도.
제3a도는 제3j도는 제2도에 도시한 플라즈마 디스플레이에 공급되는 각종 신호를 도시하는 타이밍 챠트.
제4a도 내지 제4r도는 640×480도트의 표시 해상도를 갖는 플라즈마 디스플레이내의 각부의 신호 상태를 도시하는 타이밍 챠트.
제5a도 내지 제50도는 640×400도트(또는 640×350도트)의 플라지마 디스플레이내의 각부의 신호상태를 도시하는 타이밍 챠트.
제6도는 제2도에 도시한 모드판별/클록 제너레이터(115)에 공급되는 수직 동기 신호(VSYNC) 및 수평 동기신호(HSYNC)의 극성과 이 극성 상태에 의해 판별되는 표시해상도(640×480도트/640×400도트/640×350도트)의 관계 및 각 표시 해상도에 있어서의 제3a도 내지 제3j도에 도시한 각부의 신호 시간폭을 도시하는 도면.
제7a도 내지 제7c도는 각각 상기 표시해상도에 있어서의 표시/비표시 영역의 관계를 도시하는 도면.
제8도는 제2도에 도시한 캐소드 타이밍 제너레이터의 내부를 도시하는 상세블록도.
제9a도 내지 제9g도는 제8도에 도시한 블록도의 각 부에 공급되는 신호의 타이밍을 도시하는 타이밍챠트.
제10도는 제2도에 도시한 캐소드 타이밍 신호 제너레이터의 다른 실시예를 도시하는 상세블록도.
제11a도 내지 제11f도는 제10도에 도시한 블록도에 있어서의 각부의 신호의 타이밍을 도시하는 타이밍챠트.
제12a도 내지 제12d도는 제8도에 도시한 실시예에 있어서 표시기간 신호(EN AB)를 사용하지 않을때의 표시 위치의 어긋남을 설명하기 위한 도면.
제13a도 내지 13f도는 상기 표시기간신호(ENAB)를 사용한 구성과, 사용하지 않은 구성으로 그 표시위치의 어긋난 상태의 상위를 대비하여 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : CRT(음극선관)컨트롤러 2 : 클록 모듈
4 : 플라즈마 디스플레이 5 : CRT(음극선관)디스플레이
111 : 데이타 버퍼 112 : 애노드 타이밍 제너레이터
113 : 변조 펄스 제너레이터 115 : 모드판별/클록 제너레이터
116 : 캐소드 타이밍 제너레이터 118 : 애노드 드라이버
119 : 디스플레이 패널
본 발명은 CRT 디스플레이 표시타이밍으로 플라즈마 디스플레이를 표시하는 플라즈마 디스플레이 컨트롤 시스템에 관한 것이다.
일반적으로 CRT 디스플레이의 표시제어에 있어서는 수직 동기 신호와 그 전후의 프론트포치(front porch) 및 백포치(back porch)를 포함하는 수직귀선기간(0.000 8초 내지 0.0013초)이 필요하다. 한편 플라즈마 디스플레이의 표시 제어에 있어서는 상기한 바와같은 큰 수직 귀선 기간을 필요로하지 않는다. 따라서, 플라즈마 디스플레이와 CRT 디스플레이에서는 표시 구동을 위한 표시 타이밍이 전혀다르다. 따라서, 예를들면 플라즈마 디스플레이를 구비한 랩톱 타입의 퍼스널 컴퓨터에 있어서, CRT 디스플레이를 외부장치로서 접속할 수 있는 구성으로 했을때, 플라즈마 디스플레이의 표시 드라이브에 고유의 표시 타이밍 회로와, CRT 디스플레이의 표시드라이브에 고유의 표시 타이밍 회로를 준비할 필요가 있다. 또한 상기 각 표시타이밍의 전화 회로가 필요해지는 것으로 해서 구성이 복잡해 진다.
또한 CRT 디스플레이에 있어서는 프론트포치(1.27 마이크로초)와 백포치(3.8 1 마이크로초)의 커다란 표시마진이 있으므로, 화면이 좌우 또는 상하로 약간(수 캐랙터분)어긋나도 화면 전체를 표시할 수 있다.
한편, 플라즈마 디스플레이는 표시마진이 없으므로 CRT 디스플레이와 같은 표시타이밍으로 동일 화면을 표시했을때, CRT 디스플레이에서는 화면이 결여되어 있지 않아도 플라즈마 디스플레이에서는 화면의 일부가 결여되어, 표시되지 않는다고 하는 결점이 있다.
본 발명의 목적은 CRT 디스플레이의 표시 타이밍으로 플라즈마 디스플레이를 표시제어할 수 있는 플라즈마 디스플레이 컨트롤 시스템을 제공하는 것이다.
본 발명의 또다른 목적은 CRT 디스플레이와 같은 표시 타이밍으로 동일 화면을 표시했을때, CRT 디스플레이상에 있어서 화면이 좌우 또는 상하로 수캐랙터분 어긋남이 생겨도 플라즈마 디스플레이상에 있어서 화면 전체를 정확하게 표시할 수 있는 플라즈마 디스플레이 컨트롤 시스템을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 의하면 플라즈마 디스플레이 장치를 구비하고, 다시 선택적으로 CRT 디스플레이 장치를 접속할 수 있으며, 상기 플라즈마 디스플레이 장치 및 상기 CRT 디스플레이 장치를 택일적으로 구동제어하는 CRT 컨트롤러를 구비한 플라즈마 디스플레이 장치용 표시 제어 장치에 있어서, 상기 CRT 디스플레이 장치용 표시타이밍 제어에 사용하며, 상기 CRT 컨트롤러에서 출력되는 수직 동기 신호 및 이 수직동기 신호에 이어지는 백포치 기간을 검출하는 백포치 기간 검출수단과, 상기 백포치 기간 검출 수단에 의해 검출되는 백포치 기간에 의거하여, 유효 표시기간을 설정하는 표시기간 설정 수단과, 상기 표시기간 설정수단에 설정된 표시기간에 의거하여 플라즈마 디스플레이 장치를 표시 구동하는 표시 구동 수단을 구비하고 있다.
본 발명에 의하면 플라즈마 디스플레이를 구비하며, 또한 CRT 디스플레이를 임의로 접속 가능한 퍼스널 컴퓨터에 있어서, 표시기구의 구성을 간소화할 수 있고, 경제적으로도 유리한 구성으로 할 수 있는 동시에 CRT 디스플레이를 대상으로 만들어진 표시용 소프트웨어(BIOS 및 응용 소프트웨어등)를 아무런 변화를 수반하지 않고 플라즈마 디스플레이에 사용할 수 있다.
본 발명의 또다른 목적 및 특징은 첨부한 도면을 참조하여 이하의 상세한 설명으로 부터 명백하게 된다.
제1도는 본 발명에 의한 플라즈마 디스플레이 컨트롤러의 전체의 구성을 도시하는 블록도이다.
제1도에 있어서 2점 쇄선으로 둘러싸인 부분은 본 발명에 의한 플라즈마 디스플레이 컨트롤러를 나타낸다. CRT(음극선간) 컨트롤러(1)는 CRT(음극선관) 디스플레이(5) 및 플라즈마 디스플레이(PDP) (4)의 표시를 제어하기 위한 각종 표시제어신호를 출력한다. 즉, CRT 컨트롤러(1)는 CRT 디스플레이(5)의 표시데이타 DATA를 출력하는 타이밍을 나타내는 인에이블 신호(ENAB)를 드라이버(3)를 통해 CRT 디스플레이(5) 및 플라즈마 디스플레이(4)에 출력한다. 이와같은 CRT 컨트롤러(1)로서는 예를들면 미국 파라다이스사(Paradise)의 PVGA 1을 사용할 수 있다. CRT 컨트롤러(1)에서 출력되는 수직동기신호(VSYNC)와 수평 동기신호(HSYNC)는 CRT 디스플레이 (5) 및 플라즈마 디스플레이(4)의 표시 해상도(이 실시예에서는 제7a도 내지 제7c도에 나타낸 640×400도트, 640×400도트 및 640×350도트의 3종류)에 따라서 각기 제6도에 나타낸 바와같이 극성(정/부)이 변화한다. 클록모듈(2)은 드라이버(3)를 통해 플라즈마 디스플레이(4)에 클록신호(
Figure kpo00001
)를 공급한다.
제2도는 제1도에 나타낸 플라즈마 디스플레이(4)의 내부의 구성을 나타내는 블록도이다.
제2도에 있어서 데이타 버퍼(111)는 CRT 콘트롤러(1)에서 공급된 1화소 4비트(16계조)의 표시데이타 DATA를 연속해서 받아, 계조데이타(GD)로서 출력하는 데이타 버퍼이다. 에노드타이밍 제너레이터(112)는 클록(
Figure kpo00002
)과 표시기간신호(
Figure kpo00003
)와 모드판별/클록 제너레이터(115)로부터의 클록(MC)을 받아, 제4p도에 나타낸 수평 시프트 클록(HSC), 제4q도에 나타낸 래치펄스(LP)등을 출력한다. 변조펄스 제너레이터(113)는 모드판별/클록 제너레이터(115)에서 생성된 클록(MC)을 기본으로 하여여 변조펄스(MP)를 생성한다. 가변저항기(114)는 변조 펄스 제너레이터(113)에서 생성되는 변조펄스(MP)의 펄스 간격을 바꾸어 전계조가 고른 휘도 조정을 한다. 모드판별/클록 제너레이터(115)는 수직동기신호(VSYNC)와 수평동기신호(HSYNC)의 정/부 극성에서 표시 화면의 표시해상도를 판별하여, 모드전환신호(MS)를 출력하는 동시에, 각종 내부클록(MC)을 생성한다. 캐소드 타이밍 제너레이터(116)는 상기 표시기간신호(
Figure kpo00004
)와, 모드판벌/클록 제너레이터(115)에서 출력되는 수직동기신호(VSYN C), 수평동기신호(HSYNC), 모드 전환신호(MS : 2비트)등을 받아, 캐소드 전극 드라이브를 위한 스캐닝 데이타(SD), 수직 시프트클록(VSC)등의 신호를 발생한다.
캐소드 드라이버(117)는 캐소드 타이밍 제너레이터(116)에서 발생된 스캐닝데이타(SD) 및 수직 시프트클록(VSC)을 받아, 캐소드 전극 드라이브를 위한 캐소드펄스 (CAP 0-CAP 479)를 출력한다. 애노드 드라이버(118)는 데이타 버퍼(111)로부터의 계조 데이타(GD)와, 애노드 타이밍 제너레이터(112)로부터의 수평 시프트 클록(HSC ) 및 래치펄스(LP)를 받아, 계조 데이타(GD)를 수평 시프트 클록(HSC)에 의해 내부의 시프트 레지스터로 독출하고, 래치펄스(LP)에 의해 640화소의 데이타를 내부 래치회로에 래치하면, 변조펄스(MP)에 의해 펄스폭 제어를 하여, 화소데이타의 계조에 대응한 펄스폭을 갖는 애노드펄스(ANP 0-ANP 639)를 출력한다. 디스플레이 패널(11 9)은 캐소드 드라이버(117)에서 출력되는 캐소드 펄스(CAP 0-CAP 479)를 받아 캐소드 전극에 받아 애노드 드라이버(118)에서 출력되는 애노드 펄스(ANP 0-ANP 639)를 애노드 전극에 받아, 최대 표시 해상도 640×480도트 16계조로 표시 데이타를 출력한다.
제3a도-3j도는 제2도에 나타낸 내부 구성을 플라즈마 디스플레이(4)에 공급되는 각종 타이밍 예를 나타낸 타이밍 챠트이다. 제3a도 내지 제3j도에 도시하는 타이밍 챠트에 있어서, t1은 1화면주기, t2는 수직동기신호(VSYNC)기간, t3은 수직귀선 기간에 포함되는 수직 백포치(제13b도의 VBP참조), t7은 1라인표시기간, t5는 수직귀선 기간에 포함되는 수직 프론트포치(제13b도의 VFP 참조), t8은 수평동기신호(HSYNC 기간), t9는 수평백포치(제13b도의 HBP 참조), t10은 표시기간 신호(
Figure kpo00005
)의 폭에 해당하는 유효 표시데이타폭, t11은 수평 프론트 포치(제13b도의 HFP 참조)이다. 이들 각 신호의 구체적인 설정시간폭은 제6도에 도시된다. 제4a도-제4r도는 제7a도에 나타낸 640×480도트의 표시해상도를 갖는 플라즈마 디스플레이(4)내의 각 부의 신호 상태를 나타내는 타이밍 챠트이다. 또한 제5a도 내지 제50도는 제7b도에 나타낸 640× 400도트의 표시해상도(또는 제7c도에 나타낸 640×350도트의 표시해상도)를 갖는 플라즈마 디스플레이(4)내의 각부의 신호 상태를 나타낸 타이밍 챠트이다. 이 실시예에서는 표시화면의 상하 각 40라인분의 비표시 영역에 대해, 표시 영역보다 간격이 짧은 수직 시프트 클록(VSC)을 생성하고 있다.
제6도는 상기 모드판별/클록 제너레이터(115)에 있어서, 수직동기신호(VSYN C) 및 수평동기신호(HSYNC)의 극성과, 그 극성 상태에 의해 판별되는 표시해상도(64 0×480도트/640×400도트/640×350도트)의 관계 및 각 표시해상도에 있어서 제3a도-제3e도에 표시되는 각부의 신호시간폭을 나타내는 도면이다. 또한( ) 내는 640×350의 경우의 값을 나타낸다. 이들 값은 CRT 컨트롤러(1)에 설정되는 정수이며, 도시하지 않은 BIOS ROM에 설정되어 있다.
제7도는 상기 각 표시해상도(640×480도트/640×400도트/640×350도트)에 있어서의 표시/비표시 영역의 관계를 나타낸다.
제7a도는 표시해상도 640×480도트, 제7b도는 표시해상도 640×400도트, 제7c도는 표시해상도 640×350도트이다. 640×400도트 및 640×350도트 등과 같이 표시해상도가 디스플레이 패널(119)상의 물리적인 최대 해상도보다 낮을때, 그 표시 에어리어가 항상 화면 중앙에 위치하도록 표시제어가 이루어진다. 그리고 제7b도 및 제7c도에 있어서 사선 부분은 비표시 영역을 나타낸다.
제8도는 캐소드 타이밍 제너레이터(116)의 상세블록도이다.
제8도에 있어서 플립플롭(21)은 제9b도에 나타낸 수직동기신호(VSYNC)와 제9c도에 나타낸 표시기간신호(
Figure kpo00006
)에서 제9d도에 나타낸 수직 시프트클록(VSC)의 생성 타이밍 신호(25)를 출력한다. 앤드 게이트(22)는 플립플롭(21)에서 출력된 신호(25)와 제9a도 나타낸 수평동기신호(HSYNC)에서 제9e도에 나타낸 수직 시프트 클록(VSC)을 생성한다. 플립플롭(23)은 수직동기신호(VSYNC)와 표시기간신호(ENA B)에서 제9f도에 나타낸 스캐닝 데이타(SD)의 생성 타이밍 신호(26)를 생성한다. 플립플롭(F/F)(24)은 F/F(23)에서 출력된 신호(26)와 앤드게이트(22)에서 출력된 수직 시프트 클록(VSC)에서 제9g도에 나타낸 스캐닝 데이타(SD)를 생성한다.
그리고, 애노드 타이밍 제너레이터(112)에 대해서도 그 내부 구성은 제8도에 나타낸 구성과 같으며, 제8도에 있어서 수직동기신호(VSYNC)를 수평동기신호(HSYN C)에, 수평동기신호(HSYNC)를 클록(CLK)으로 각기 치환함으로써 실현할 수 있다.
제10도는 캐소드 타이밍 제너레이터(116)의 다른 실시예를 나타낸다.
제8도에 나타낸 실시예에서는 표시기간신호(
Figure kpo00007
)를 사용하여 수직 시프트클록(BSC) 및 스캐닝데이타(SD)를 생성하고 있다. 제10도에 나타낸 실시예에서는 제11b도에 나타낸 수직동기신호(VSYCN)와 제11a도에 나타낸 수평동기신호(HSYN C)에서 제11e도에 나타낸 수직 시프트 클록(VSC) 및 제11f도에 나타낸 스캐닝 데이타 (SD)를 생성한다.
제10도에 있어서, 카운터(31)는 수직동기신호(VSNC)와 수평동기신호(HSYN C)에서 11c도에 나타낸 표시기간의 타이밍 신호(35)를 생성한다. 플립플롭 F/F(32)은 카운터(31)에서 생성한 신호(35)와 수직동기신호(VSYNC)에서, 수직동기신호(V SYNC) 발생후의 최초의 표시기간의 타이밍 신호(35)를 뽑아내고, 수직 시프트클록(V SC) 및 스캐닝 데이타(SD) 생성을 위한 타이밍 신호(36)(제11d도)를 생성한다. 앤드 게이트(33)는 플립플롭(32)에서 만들어진 신호(36)와 수평동기신호(HSYNC)에서 수직 시프트 클록(VSC)을 생성한다.
플립플롭(F/F)(34)은 F/F(32)에서 만들어진 수직 시프트 클록(VSC)에서 제11f도에 나타낸 스캐닝 데이타(SD)를 생성한다.
제12a도 내지 제12d도는 표시기간신호(
Figure kpo00008
)를 사용하지 않을때의 표시위치의 어긋남을 설명하기 위한 도면이다. 제12a도는 수평동기신호(HSYNC)가 정상적인 상태에 있을때, 제12b도는 수평동기신호가 어긋났을때의 각 상태를 나타내고 있다. 이와같은 수평동기신호(HSYNC)의 어긋남에 의해 제13c도 및 13d도에 나타낸 바와같이, CRT 디스플레이(5)의 화면상에 있어서는 표시위치의 어긋남이 약간 생기더라도 표시데이타의 일부가 결여되는 일은 없지만(제13d도), 플라즈마 디스플레이(4)의 화면상에 있어서는 표시위치의 어긋남이 약간 생기더라도 표시데이타의 일부가 절여되어 버린다(제13c도 참조). 이것에 대해서 상기 표시기간신호(
Figure kpo00009
)를 사용했을때는 유효 표시기간이 지정되며, 유효한 표시데이타와 표시타이밍의 동기가 취해지므로, 제13e도 내지 13f도에 나타낸 바와 같이, CRT 디스플레이(5)의 화면상에 있어서는 표시위치의 어긋남이 없고, 항상 정상적인 표시위치상에서 데이타 표시가 가능해진다.
제13a도 내지 13f도는 표시기간신호(
Figure kpo00010
)를 사용한 구성과 사용하지 않는 구성으로 그 표시위치의 어긋난 상태의 차이를 대비하여 나타낸다.
제13a도는 통상 상태에서의 플라즈마 디스플레이(4)의 표시예, 제13b도는 CRT 디스플레이(5)이 표시예, 13c도는 표시기간신호(
Figure kpo00011
)를 사용하지 않는 구성이며, 수평동기신호(HSYNC)의 어긋남에 수반하는 표시위치의 어긋남이 생겼을때의 플라즈마 디스플레이(4)의 표시예(파선부분이 표시데이타가 결여된 부분), 제13d도는 CRT 디스플레이(5)의 표시예이다. 제13e도는 표시기간신호(
Figure kpo00012
)를 사용한 구성이며, 수평동기신호(HSYNC)의 어긋남에 수반하는 표시 위치가 어긋났을때의 플라즈마 디스플레이의 표시예(표시데이타의 결여가 없다) 및 제13f도는 CRT 디스플레이의 표시예이다.
다음에 제1도 내지 제13f도를 참조하여 본 발명의 제1 및 제2의 실시예의 동작에 대해 설명한다.
CRT 컨트롤러(1)로부터는 CRT 디스플레이(5)의 표시타이밍으로 생성된, 수직동기신호(VSYNC), 수평동기신호(HSYNC) 및 표시데이타(
Figure kpo00013
)등이 드라이버( 3)를 통해 플라즈마 디스플레이(4) 및 CRT 디스플레이(5)에 공급된다. 이때, 수직동기신호(VSYNC)와 수평동기신호(HSYNC)는 제7a도 내지 제7c도에 나타낸 플라즈마 디스플레이(4)의 표시해상도(640×480도트/640×400도트/640×350도트)에 따라 각각 극성(정/부)이 제6도에 나타낸 바와같이 변화한다. 바꾸어 말하면 플라즈마 디스플레이(4)의 표시해상도에 따라서, HSYNC와 VSYNC의 극성을 바꾸도록 CRT 컨트롤러(1)가 미리 설계되고 있다. 또한 CRT 컨트롤러(1)로부터 드라이버(3)를 통해 프라즈마 디스플레이(4)에 표시데이타(
Figure kpo00014
)의 유효 표시 기간을 지정하는 표시기간신호(
Figure kpo00015
)가 공급되는 동시에, 클록모듈(2)에서 드라이버(3)를 통하여 플라즈마 디스플레이(4)에 클록신호(CLK)가 공급된다.
플라즈마 디스플레이(4)는 CRT 디스플레이(5)의 표시 타이밍으로 생성된 각 신호를 받고, 이 신호에 따라서 디스플레이 패털(119)을 구동한다.
상기 1화소 4비트(16계조)의 표시데이타(DATA)는 데이타 버퍼(111)를 통하여 계조데이타(GD)로서 애노드 드라이버(118)에 송출된다.
애노드 타이밍 제너레이터(112)는 클록(CLK)과 표시기간신호(
Figure kpo00016
)와 모드판별/클록 제너레이터(115)로부터의 클록(MC)을 받아, 수평 시프트 클록(HSC), 래치펄스(LP)등을 생성하고, 애노드 드라이버(118)에 출력한다.
변조펄스 제너레이터(113)는 모드판변/클록 제너레이터(115)에서 생성된 클록(MC)을 바탕으로 변조펄스(MP)를 생성하여, 애노드 드라이버(118)에 출력한다. 이때 변조펄스 제너레이터(113)에서 생성되는 변조펄스(MP)의 펄스 간격은 휘도 조정용 가변 저항기(114)에 의해 전계조를 균일하게 휘도 조정을 실행할 수 있다.
모드판별/클록 제너레이터(115)는 수직동기신호(VSYNC)와 수평동기신호(H SYNC)의 정/부극성(제6도)에서 표시화면의 표시해상도(제7도)를 판별하고, 모드 전환신호(MS)를 출력한다. 즉 모드판별/클록 제너레이터(115)는 수직동기 신호(VSYN C)와 수형동기신호(HSYNC)가 모두 부극성일때, 제7b도에 나타낸 640×480 도트의 표시해상도라는 것을 판단한다. 수직동기신호(VSYNC)가 정극성 이고 수평동기신호( HSYNC)가 부극성일때, 제7b도에 나타낸 640×400도트의 표시해상도임을 판단한다. 수직동기신호(VSYNC)가 부극성이고 수평동기신호(HSYNC)가 정극성일때, 제7c도에 나타낸 640×350 도트의 표시해상도임을 판단하여, 그 판단 결과에 따른 모드전환신호(MS)를 수직동기신호(VSYNC) 및 수평동기신호(HSYNC)를 캐소드 타이밍 제너레이터(116)에 송출한다.
캐소드 타이밍 제너레이터(116)는 표시기간신호(
Figure kpo00017
)와 모드판별/클록제너레이터(115)에서 출력되는 수직동기신호(VSYNC), 수형동기신호(HSYNC), 모드전환신호(MS : 2비트)등을 받아, 디스플레이패널(119)의 캐소드 전극을 드라이브하기 위한 스캐닝 데이타(SD)(제4c도 및 제5c도) 및 수직 시프트 클록(VSC)(제4b도 및 제5b도)등의 신호를 생성하여, 캐소드 드라이버(117)에 송출한다.
캐소드 드라이버(117)는 캐소드 타이밍 제너레이터(116)에서 발생된 스캐닝 데이타(SD) 및 수직시프트클록(VSC)을 받아, 캐소드 전극 드라이브를 위한 캐소드 펄스(CAP O-CAP 479)(제4d도-제4g도 및 제5d도-제5k도 참조)를 출력한다.
제8도는 캐소드 타이밍 제너레이터(116)의 내부구성을 나타낸다. 제9b도에 나타낸 VSYNC 신호의 하강, 제9d도 및 9e도에 나타낸 바와같이 플립플롭(F/F)(21) 및 F/F(26)의 각 출력 Q는 하강한다. F/F(25)으리 출력 Q는 앤드게이트(22)의 한쪽의 입력에 공급된다. 이 결과, 제9e도에 나타낸 바와같이 F/F(25)의 Q 출력이 로우레벨인 기간을 VSC 신호는 출력되지 않는다.
제9c도에 나타낸
Figure kpo00018
가 F/F(21)의 CLK 입력단자 및 F/F(23)의 CLK단자에 인가된다. 이 때문에 제9f도에 나타낸 바와같이
Figure kpo00019
신호의 하강으로, F/F(26)의 Q출력이 하이레벨의 됨과 동시에 제9d도에 나타낸 바와같이
Figure kpo00020
신호의 하강으로 F/F(21)의 Q 출력이 하이레벨이 된다. F/F(26)의 Q 출력(하이레벨)은 F/F(24)의 CLK단자에 인가되므로 F/F(24)는 제9g도에 나타낸 바와같이 SD 신호를 상승시킨다. 또한 F/F(25)의 Q 출력이 앤드게이트(22)의 한쪽에 입력되므로, 제9e도에 나타낸 바와같이 VSC 신호가 출력된다. 이 하이레벨 VSC 신호는 F/F(24)의 CLR 단자에 공급되므로 제9g도에 나타낸 바와같이 SD 신호가 하강한다.
이와같이 하여
Figure kpo00021
신호에 의해 수직귀선 기간과 유효 표시기간이 구분되고, 표시데이타(스캐닝 데이타)가 추출된다.
한편 애노드 드라이버(118)는 데이타 버퍼(111)로 부터의 계조데이타(GD)와, 애노드 타이밍 제너레이터(112)로 부터의 수평 시프트 클록(HSC) 및 래치펄스(LP)와, 변조펄스 제너레이터(113)로부터의 변조펄스(MP)를 받아, 계조데이타(GD)를 수평 시프트 클록(HSC)에 의해 내부의 시프트 레지스터에 독출하고, 래치럴스 (LP)에 의해 640 화소의 데이타를 내부 래치회로에 래치하고, 변조펄스(MP)에 의해 펄스폭 제어를 하며, 화소 데이타의 계조에 따를 펄스폭을 갖는 애노드 펄스(ANP O-ANP 639)를 출력한다.
디스플레이패털(119)은 캐소드 드라이버(117)에서 출력되는 캐소드 펄스(CA P O-CAP 479)를 캐소드 전극에 받으며, 애토드 드라이버(118)에서 출력되는 애노드 펄스(ANP O-ANP 639)를 애노드 전극에 받아서, 최대 표시 해상도 640×400도트 ·16계조로 표시데이타를 출력한다.
제3a도 내지 제3j도는 플라즈마 디스플레이(4)에 공급되는 각종 신호의 타이밍예를 나타낸 타이밍 챠트이며, 각 표시해상도(640×480도트/640×400도트/640×35 0도트)에 따라 제6도에 나타낸 바와같이 설정시간폭이 상이하다.
표시해상도 640×470도트(제7a도 참조)시의 플라즈마 디스플레이(4)내의 각부의 신호 상태를 제4a도 내지 제4r도에 나타내며, 표시해상도 640×400 도트(제7b도 참조)시 (또는 640×350 도트(제7c도 참조시)에 플라즈마 디스플레이(4)내의 각부 신호 상태를 제5a도 내지 제5o도에 나타낸다. 그리고( )내는 640×350 도트의 표시해상도에 대응하는 값이다. 제5a도 내지 제50도에 있어서는 상하 각 40라인분(또는 65라인분)의 비표시 영역(제7b도, 제7c도에 나타낸 사선부분)에 대해 표시영역 보다 간격이 짧은 수직 시프트클록(VSC)를 생성하고, 표시 영역의 동작 타이밍이 압박되지 않도록 하고 있다. 그리고, 이 실시예에서는 제6도로 부터도 알 수 있듯이 표시해상도 640× 480 도트(제7a도 참조)의 1화면 주기 t1에 대해 표시해상도 640×400 도트(제7b도) 및 640×350 도트(제7c도 참조)의 1호면 주기 t1은 짧으며, 이 예에서는 표시해상도 640×480 도트일때 1초간에 60화면인데 대해 표시해상도 640×400 도트 및 640× 350 도트일때 1초간에 70화면이다. 이것은 CRT디스플레이(5)의 표시 타이밍이 합치되고 있다.
또한 여기서는 640×400 도트 , 640×350 도트등, 표시해상도가 디스플레이패널(119)상의 물리적인 최대해상도보다 낮을때 그 표시 에어리어를 항상 화면 중앙에 위치시키도록 제6도에 나타낸 각종 정수가 설정되어 있다.
제10도 및 제11a도 내지 제11f도는 본 발명의 다른 실시예에 의한 캐소드 타이밍 제너레이터의 구성 및 타이밍 챠트를 나타낸다.
이 실시예에서는 표시기간신호를 사용하지 않고, 수직동기신호(VSYNC)와 수평동기신호(HSYNC)에서 수직 시프트 클록(VSC) 및 스캐닝 데이타(SD)를 생성하고 있다.
즉, 제11b도에 나타낸 VSYNC 신호가 카운터(31) 및 F/F(32)의 각 CLR단장에 공급되는 동시에, 제11a도에 나타낸 HSYNC 신호가 카운터(31)의 CLR단자에 공급되고, 다시 앤드게이트(33)의 한쪽의 입력에 공급된다. 이 결과 제11c도에 나타낸 바와같이 카운터(35)의 출력은 VSYNC의 하강으로 하강되고, HSYNC 신호를 카운터 한다. 소정수(제6도에 나타낸 t3(수직백포치)의 기간, 즉 640×480의 경우 32H(1H=32msec), 640×400의 경우 34H, 640×350의 경우 59H)를 카운트하면, 카운터는 캐리신호를 F/F(32)의 CLK입력단자에 공급한다. 이 결과 제11d도에 나타낸 바와같이 F/F(36)의 Q 출력 신호는 VSYNC의 하강으로 하강되며, 카운터(35)의 출력의 상승으로 상승한다. F/F(36)의 하이레벨의 신호는 앤드게이트(33)의 다른쪽 입력단자 및 F/F(34)의 CLK입력단자에 공급된다. 이 결과, 제11f도에 나타낸 바와같이 F/F(34)의 Q 출력인 SD 신호가 상승하는 동시에 HSYNC의 주기분만큼 뒤겨서 앤드게이트(33)에서 제11e도에 나타낸 VSC신호가 출력됨과 동시에, VSC의 최초의 클록이 F/F(34)의 CLR 단자에 공급되므로, 제11f도에 나타낸 바와같이 SD신호가 하강한다. 이와같이 하여 수직동기신호에 연속되는 백포치의 기간이 카운터(35)에 의해 검출된다.
이 표시기간신호(
Figure kpo00022
)를 사용하지 않을 때의 표시위치의 어긋남을 제12a도 내지 제12d도 및 제13a도 내지 제13f도를 참조하여 설명하면, 수평동기 신호(HSYN C)가 제12a도 및 제12b도에 나타낸 정상적인 상태에서 제12c도 및 제12d도에 나타낸 상태로 어긋났을때, 제13c도 및 제13d도에 나타낸 바와같이, CRT 디스플레이(5)의 화면상에 있어서는 표시위치의 엇갈림이 약간 생겨도 표시데이타의 일부가 결여되는 일은 없지만(제13d도, 플라즈마 디스플레이(4)의 화면상에 있어서는 표시외치가 약간 어긋나더라도 표시데이타의 일부가 결여된다(제13c도). 이것에 대해 상술한 일실시예와 같이 표시기간신호(
Figure kpo00023
)를 사용했을때는 유효 표시기간이 지정되고, 유효한 표시데이타와 표시타이밍의 동기가 취해지므로 제13e도 및 제13f도에 나타낸 바와같이 CRT 디스플레이(5)의 화면상에 있어서는 표시위치가 약간 어긋나도(제13DEH), 플라즈마 디스플레이(4)의 화면상에 있어서는 표시위치가 어긋나지 않아 항상 정상적인 표시위치상에 데이타 표시가 가능해진다.

Claims (10)

  1. 플라즈마 디스플레이 및 선택적으로 접속되는 CRT 디스플레이를 구비하여, 상기 플라즈마 디스플레이 및 CRT 디스플레이를 구동 제어하는 CRT 컨트롤러를 구비한 플라즈마 디스플레이 컨트롤 시스템에 있어서, 상기 CRT 디스플레이의 표시타이밍에서 상기 플라즈마 디스플레이를 구동하는 구동 수단을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 컨트롤 시스템.
  2. 제1항에 있어서, 상기 플라즈마 디스플레이 구동수단은 상기 CRT 디스플레이의 표시 타이밍 제어에 사용되어, 수직동기 신호 및 상기 수직 동기 신호에 따른 백포치 기간을 검출하는 백포치 기간 검출수단(31)과 ; 상기 백포치 기간 검출수단(31)에 의해 검출된 백포치 기간을 기초로하여 유효 표시기간을 설정하는 표시기간 설정수단(32)과 ; 상기 표시시간 설정수단(32)에 의해 설정된 표시 기간을 기초로 하여 상기 플라즈마 디스플레이를 표시 구동하는 표시구동수단(제2도)을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 컨트롤 시스템.
  3. 제1항에 있어서, 상기 플라즈마 디스플레이 구동수단은 상기 CRT 디스플레이의 표시 타이밍 제어에 사용되어, 상기 CRT 컨트롤러로 부터 출력되는 수직동기 신호 및 유효 표시기간으로부터 상기 수직동기신호에 따른 백포치를 포함하는 수직 귀선소거 기간을 구분하기 위하여 표시제어 신호를 발생하는 표시 제어 신호 발생수단(1)과 ; 상기 표시 제어 신호 발생수단에 의해 발생된 표시 제어신호에 의거하여 상기 플라즈마 디스플레이의 표시 전극을 구동하는 표시 구동수단(제2도)을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 컨트롤 시스템.
  4. 제2항에 있어서, 상기 CRT 컨트롤러는 데이타를 표시하기 위하여 서로 상이한 표시 해상도와 대응하여 서로 다른 타이밍 신호를 발생하는 기능을 갖는 것을 특징으로 하는 플라즈마 디스플레이 컨트롤 시스템.
  5. 제3항에 있어서, 상기 CRT 컨트롤러는 데이타를 표시하기 위하여 서로 상이한 표시해상도와 대응하여 서로 다른 타이밍 신호를 발생하는 기능을 갖는 것을 특징으로 하는 플라즈마 디스플레이 컨트롤 시스템.
  6. 선택적으로 접속되는 CRT 디스플레이를 구비하여, 플라즈마 디스플레이 및 CRT 디스플레이를 구동 제어하는 CRT 디스플레이를 구비한 플라즈마 디스플레이 컨트롤 방법에 있어서, CRT 디스플레이의 표시타이밍으로 상기 플라즈마 디스플레이를 구동하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 컨트롤 방법.
  7. 제6항에 있어서, 상기 구동단계는 상기 CRT 디스플레이의 표시타이밍 제어를 실행하기 위하여 수직동기 신호에 따른 수직동기 신호 및 백포치 기간을 검출하는 단계와 ; 상기 백포치 기간을 기초로 하여 유효 표시 기간을 설정하는 단계와 ; 상기 표시기간을 기초로 하여 상기 플라즈마 디스플레이를 디스플레이 구동하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 컨트롤 방법.
  8. 제6항에 있어서, 상기 구동단계는 상기 CRT 디스플레이 표시 타이밍 제어를 실행하기 위하여, 상기 CRT 컨트롤러로부터 출력되는 수직동기 신호 및 유효 표시 기간으로부터 상기 수직동기 신호에 따른 백포치를 포함하는 수직 귀선소거 기간을 구분하기 위하여 표시제어 신호를 발생시키는 단계와 ; 상기 발생된 표시제어 신호에 기초하여 상기 플라즈마 디스플레이의 표시 전극을 구동시키는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 컨트롤 방법.
  9. 제7항에 있어서, 상기 CRT 컨트롤러는 데이타를 표시하기 위하여 서로 상이한 표시 해상도와 대응하여 서로 다른 타이밍 신호를 발생하는 기능을 갖는 것을 특징으로 하는 플라즈마 디스플레이 컨트롤 방법.
  10. 제8항에 있어서, 상기 CRT 컨트롤러는 데이타를 표시하기 위하여 서로 상이한 표시 해상도와 대응하여 서로 다른 타이밍 신호를 발생하는 기능을 갖는 것을 특징으로 하는 플라즈마 디스플레이 컨트롤 방법.
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2892009B2 (ja) * 1988-05-28 1999-05-17 株式会社東芝 表示制御方式
JP2909079B2 (ja) * 1988-09-13 1999-06-23 株式会社東芝 表示制御方式
CA2041819C (en) * 1990-05-07 1995-06-27 Hiroki Zenda Color lcd display control system
EP0502600A3 (en) * 1991-03-05 1993-02-03 Nview Corporation Method and apparatus for displaying rgb and sync video without auxiliary frame storage memory
US6008791A (en) * 1991-08-01 1999-12-28 Hitachi, Ltd. Automatic adjusting apparatus of multiscan display
US5579029A (en) * 1992-07-31 1996-11-26 Hitachi, Ltd. Display apparatus having automatic adjusting apparatus
US5521614A (en) * 1994-04-29 1996-05-28 Cirrus Logic, Inc. Method and apparatus for expanding and centering VGA text and graphics
JPH08234701A (ja) * 1995-02-28 1996-09-13 Sony Corp 映像表示装置
JP3891499B2 (ja) * 1995-04-14 2007-03-14 パイオニア株式会社 プラズマディスプレイパネルにおける輝度調整装置
KR0156804B1 (ko) * 1995-11-28 1998-12-15 김광호 데이타 인에이블 신호를 이용하여 바이오스에 관계없이 프리챠지를 하는 스타트 펄스 버티컬 신호 생성기
JP3517503B2 (ja) * 1995-12-21 2004-04-12 株式会社日立製作所 Ｔｆｔ液晶ディスプレイの駆動回路
US5977933A (en) * 1996-01-11 1999-11-02 S3, Incorporated Dual image computer display controller
KR970076451A (ko) * 1996-05-13 1997-12-12 가나이 츠토무 디스플레이장치 및 표시방법
JP3220023B2 (ja) * 1996-09-18 2001-10-22 日本電気株式会社 液晶表示装置
US5953074A (en) * 1996-11-18 1999-09-14 Sage, Inc. Video adapter circuit for detection of analog video scanning formats
JP3672697B2 (ja) * 1996-11-27 2005-07-20 富士通株式会社 プラズマディスプレイ装置
TW371386B (en) 1996-12-06 1999-10-01 Matsushita Electric Ind Co Ltd Video display monitor using subfield method
JP2962253B2 (ja) * 1996-12-25 1999-10-12 日本電気株式会社 プラズマディスプレイ装置
JP3703247B2 (ja) 1997-03-31 2005-10-05 三菱電機株式会社 プラズマディスプレイ装置及びプラズマディスプレイ駆動方法
US6046738A (en) * 1997-08-12 2000-04-04 Genesis Microchip Corp. Method and apparatus for scanning a digital display screen of a computer screen at a horizontal scanning frequency lower than the origin frequency of a display signal
US5935247A (en) * 1997-09-18 1999-08-10 Geneticware Co., Ltd. Computer system having a genetic code that cannot be directly accessed and a method of maintaining the same
US7554510B1 (en) * 1998-03-02 2009-06-30 Ati Technologies Ulc Method and apparatus for configuring multiple displays associated with a computing system
US6329981B1 (en) * 1998-07-01 2001-12-11 Neoparadigm Labs, Inc. Intelligent video mode detection circuit
US6181300B1 (en) * 1998-09-09 2001-01-30 Ati Technologies Display format conversion circuit with resynchronization of multiple display screens
US6313813B1 (en) 1999-10-21 2001-11-06 Sony Corporation Single horizontal scan range CRT monitor
US6823525B1 (en) * 2000-01-21 2004-11-23 Ati Technologies Inc. Method for displaying single monitor applications on multiple monitors driven by a personal computer
JP4017335B2 (ja) * 2000-10-25 2007-12-05 三菱電機株式会社 映像信号の有効期間検出回路
TW540020B (en) * 2001-06-06 2003-07-01 Semiconductor Energy Lab Image display device and driving method thereof
KR100859666B1 (ko) * 2002-07-22 2008-09-22 엘지디스플레이 주식회사 액정표시장치의 구동장치 및 구동방법
US7113182B2 (en) * 2003-07-17 2006-09-26 Seiko Epson Corporation System and method for sharing general purpose data lines between a display panel and non-display devices
US20050012678A1 (en) * 2003-07-17 2005-01-20 Yun Shon Low System and method for displaying a parallel panel simultaneously with an RGB panel
KR100508937B1 (ko) * 2003-08-05 2005-08-17 삼성에스디아이 주식회사 고효율 플라즈마 디스플레이 패널에서의 계조 표현 방법및 그 방법을 사용한 플라즈마 디스플레이 패널 구동 장치
US7482995B2 (en) * 2004-06-23 2009-01-27 Panasonic Corporation Control device for a plurality of display devices
JP4442392B2 (ja) * 2004-11-05 2010-03-31 カシオ計算機株式会社 画像処理装置及び画像処理方法
US7564454B1 (en) * 2004-12-06 2009-07-21 National Semiconductor Corporation Methods and displays having a self-calibrating delay line
KR100720652B1 (ko) * 2005-09-08 2007-05-21 삼성전자주식회사 디스플레이 구동 회로
CN103794173A (zh) * 2011-12-31 2014-05-14 四川虹欧显示器件有限公司 等离子显示设备的显示方法及装置
CN102956189A (zh) * 2012-12-11 2013-03-06 四川虹欧显示器件有限公司 一种驱动等离子显示设备的方法和装置
JP6843550B2 (ja) * 2016-08-19 2021-03-17 シナプティクス・ジャパン合同会社 表示ドライバ及び表示装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2090506B (en) * 1980-11-12 1984-07-18 British Broadcasting Corp Video colour graphics apparatus
US4536856A (en) * 1982-06-07 1985-08-20 Sord Computer Systems, Inc. Method of and apparatus for controlling the display of video signal information
US4536793A (en) * 1983-01-10 1985-08-20 Visual Information Institute, Inc. Pulse stretching circuit for a raster display
JPS6064386A (ja) * 1983-09-20 1985-04-12 株式会社東芝 画像表示装置
JPH0654960B2 (ja) * 1983-10-20 1994-07-20 シチズン時計株式会社 液晶表示装置の駆動方法
US4611203A (en) * 1984-03-19 1986-09-09 International Business Machines Corporation Video mode plasma display
US4684936A (en) * 1984-04-20 1987-08-04 International Business Machines Corporation Displays having different resolutions for alphanumeric and graphics data
KR930009159B1 (ko) * 1984-04-20 1993-09-23 가부시기가이샤 히다찌세이사꾸쇼 입력일체화 평면 디스플레이시스템
JPS60227296A (ja) * 1984-04-25 1985-11-12 シャープ株式会社 表示制御方式
US4727362A (en) * 1984-07-16 1988-02-23 International Business Machines Corporation Digital display system
JPS61213896A (ja) * 1985-03-19 1986-09-22 株式会社　アスキ− デイスプレイコントロ−ラ
US4922448A (en) * 1985-07-10 1990-05-01 Brother Kogyo Kabushiki Kaisha Word processing system having small-sized and large-sized displays for simultaneous display and automatic power shut-off circuit
JPH084340B2 (ja) * 1985-08-07 1996-01-17 セイコーエプソン株式会社 インタ−フエイス装置
US4860246A (en) * 1985-08-07 1989-08-22 Seiko Epson Corporation Emulation device for driving a LCD with a CRT display
JPS62150388A (ja) * 1985-12-25 1987-07-04 日本電気株式会社 プラズマ表示装置
JPH0776866B2 (ja) * 1986-03-27 1995-08-16 株式会社東芝 液晶表示装置における駆動回路
JPH0636143B2 (ja) * 1986-04-11 1994-05-11 セイコーエプソン株式会社 表示制御装置
JPH0782306B2 (ja) * 1986-05-30 1995-09-06 株式会社日立製作所 ビデオインターフェース方法及び装置
US4779132A (en) * 1987-07-08 1988-10-18 Zenith Electronics Corporation Video monitor using encoded sync signals
EP0318986B1 (en) * 1987-11-30 1996-03-06 Nec Corporation Apparatus for generating a picture signal at precise horizontal position
JP2892009B2 (ja) * 1988-05-28 1999-05-17 株式会社東芝 表示制御方式

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