JPH0643826A - 平板型画像表示装置 - Google Patents
平板型画像表示装置Info
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- JPH0643826A JPH0643826A JP4039499A JP3949992A JPH0643826A JP H0643826 A JPH0643826 A JP H0643826A JP 4039499 A JP4039499 A JP 4039499A JP 3949992 A JP3949992 A JP 3949992A JP H0643826 A JPH0643826 A JP H0643826A
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- image display
- display device
- electrode
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
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- G09G2330/02—Details of power systems and of start or stop of display operation
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- G—PHYSICS
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- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/04—Display protection
- G09G2330/045—Protection against panel overheating
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Abstract
(57)【要約】
【目的】 平板型画像表示装置の駆動回路を提供する。
【構成】 ｍ個のコラム電極と、ｎ個のロー電極と、前
記ｍ個のコラム電極は画素データに応答して駆動するコ
ラム電極駆動回路と、前記ｎ個のロー電極を線順次走査
方式で駆動するロー電極駆動回路を備えた平板型画像表
示装置において、前記コラム電極駆動回路はｍ個のコラ
ム電極のうちオンされるコラム電極の数が予め定められ
た設定値以上であるか検出する検出手段と、前記検出手
段の出力信号に応答して前記コラム電極のオンタイムを
さらに短く変化させるオンタイム変換手段を具備するこ
とを特徴とする。 【効果】 これにより、全体的な消費電力が減少でき
る。
記ｍ個のコラム電極は画素データに応答して駆動するコ
ラム電極駆動回路と、前記ｎ個のロー電極を線順次走査
方式で駆動するロー電極駆動回路を備えた平板型画像表
示装置において、前記コラム電極駆動回路はｍ個のコラ
ム電極のうちオンされるコラム電極の数が予め定められ
た設定値以上であるか検出する検出手段と、前記検出手
段の出力信号に応答して前記コラム電極のオンタイムを
さらに短く変化させるオンタイム変換手段を具備するこ
とを特徴とする。 【効果】 これにより、全体的な消費電力が減少でき
る。
Description
【０００１】
【産業上の利用分野】本発明は平板型画像表示装置に係
り、特に平板型画像表示装置の駆動回路に関する。
り、特に平板型画像表示装置の駆動回路に関する。
【０００２】
【従来の技術】最近、ＴＶ画面の大形化が進んでいる
が、一般的に使用されているＣＲＴによってこの要求を
満たそうとすると、ＣＲＴの奥行きが長くなりまた重量
も重くなってしまうという不具合を生じる。この不具合
解消のため、最近では平板型画像表示装置の開発が進行
されており、それに伴う新たな問題点も生じている。
が、一般的に使用されているＣＲＴによってこの要求を
満たそうとすると、ＣＲＴの奥行きが長くなりまた重量
も重くなってしまうという不具合を生じる。この不具合
解消のため、最近では平板型画像表示装置の開発が進行
されており、それに伴う新たな問題点も生じている。
【０００３】平板型画像表示装置中プラズマ表示装置は
表示品質が優秀である反面消費電力が大きいという短所
がある。従来ではこのような短所を克服するため、駆動
回路の電流制限抵抗を定電流源に変えて電流制限抵抗で
消耗される電力を減少させているが、それでもまだバッ
テで駆動がされるラップトップ形のものに使用しようと
した場合には十分でない。具体的には、多くの数の画素
がオンされた時には全体画素に流れる全体電流は大きく
増加されることになるが、この増加に起因して抵抗Ｒに
より電圧が減少されることとなり、画素のアノード電極
とカソード電極との電位差は減少される。また、アノー
ド電極とカソード電極との電圧差が減少すれば各画素に
流れる電流は減少され輝度が低下する。
表示品質が優秀である反面消費電力が大きいという短所
がある。従来ではこのような短所を克服するため、駆動
回路の電流制限抵抗を定電流源に変えて電流制限抵抗で
消耗される電力を減少させているが、それでもまだバッ
テで駆動がされるラップトップ形のものに使用しようと
した場合には十分でない。具体的には、多くの数の画素
がオンされた時には全体画素に流れる全体電流は大きく
増加されることになるが、この増加に起因して抵抗Ｒに
より電圧が減少されることとなり、画素のアノード電極
とカソード電極との電位差は減少される。また、アノー
ド電極とカソード電極との電圧差が減少すれば各画素に
流れる電流は減少され輝度が低下する。
【０００４】従って、従来の駆動回路では輝度制限抵抗
により消耗される電力があるので画素の輝度が低下され
画素の温度上昇を抑制するという効果は認められるもの
の、全体消費電力を減少することに対しては大きな効果
がなかった。
により消耗される電力があるので画素の輝度が低下され
画素の温度上昇を抑制するという効果は認められるもの
の、全体消費電力を減少することに対しては大きな効果
がなかった。
【０００５】
【発明が解決しようとする課題】本発明の目的は多くの
数の画素がオンされる時増加される電流を制限するため
にアノードオンタイムを可変させ電力消耗を減少し得る
改善された平板型画像表示装置を提供することである。
本発明の他の目的はバッテリによる駆動が容易な平板型
画像表示装置を提供することである。
数の画素がオンされる時増加される電流を制限するため
にアノードオンタイムを可変させ電力消耗を減少し得る
改善された平板型画像表示装置を提供することである。
本発明の他の目的はバッテリによる駆動が容易な平板型
画像表示装置を提供することである。
【０００６】
【課題を解決するための手段】前述した目的を達成する
ために、本発明の平板型画像表示装置はｍ個のコラム電
極とｎ個のロー電極と前記ｍ個のコラム電極を画素デー
タに応答して駆動するコラム電極駆動回路と、前記ｎ個
のロー電極を線順次走査方式で駆動するロー電極駆動回
路を具備する平板型画像表示装置において、前記コラム
電極駆動回路はｍ個のコラム電極のうちオンされるコラ
ム電極の数が予め定められた設定値以上であるかを検出
する検出手段と、前記検出手段の出力信号に応答して前
記コラム電極のオンタイムをさらに短く変化させるオン
タイム変換手段を具備することを特徴とする。
ために、本発明の平板型画像表示装置はｍ個のコラム電
極とｎ個のロー電極と前記ｍ個のコラム電極を画素デー
タに応答して駆動するコラム電極駆動回路と、前記ｎ個
のロー電極を線順次走査方式で駆動するロー電極駆動回
路を具備する平板型画像表示装置において、前記コラム
電極駆動回路はｍ個のコラム電極のうちオンされるコラ
ム電極の数が予め定められた設定値以上であるかを検出
する検出手段と、前記検出手段の出力信号に応答して前
記コラム電極のオンタイムをさらに短く変化させるオン
タイム変換手段を具備することを特徴とする。
【０００７】
【作用】上記のような構成を有する本発明では、全体的
な消費電力の大きい平板型表示素子に所定画素以上がオ
ンされる場合には、第１電極のオンタイムが可変的に調
節されることになるので、全体的な消費電力を減少でき
るようになる。
な消費電力の大きい平板型表示素子に所定画素以上がオ
ンされる場合には、第１電極のオンタイムが可変的に調
節されることになるので、全体的な消費電力を減少でき
るようになる。
【０００８】
【実施例】添付した図面に基づき本発明の平板型画像表
示装置の駆動回路を説明する前に従来の平板型画像表示
装置の駆動回路を説明すれば次の通りである。図５は従
来の平板型画像表示装置の１行を示したものである。６
４０×４８個の画素よりなる平板型画像表示装置を例と
して示したものである。
示装置の駆動回路を説明する前に従来の平板型画像表示
装置の駆動回路を説明すれば次の通りである。図５は従
来の平板型画像表示装置の１行を示したものである。６
４０×４８個の画素よりなる平板型画像表示装置を例と
して示したものである。
【０００９】電源Ｖｐの両極に輝度制限抵抗Ｒの一方を
連結し抵抗Ｒの他方は１行の６４０個の画素のそれぞれ
のアノードオンタイムを制御するためのアノードオンタ
イム回路とそのアノードオンタイム回路の出力信号によ
り制御される各トランジスタのエミッタが連結される。
各アノードオンタイム回路のコレクタはそれぞれ抵抗Ｒ
1 、Ｒ2 ……、Ｒ640 の一方と連結され、各抵抗Ｒ1 、
Ｒ2 ……、Ｒ640 の他方は各画素のアノード電極Ａ1 、
Ａ2 ……、Ａ640 と連結され、各画素のカソード電極Ｃ
1 は共通接続され一つの行を駆動するための駆動トラン
ジスタのコレクタに連結され駆動トランジスタのベース
にはパルスφｃ１が印加され、駆動トランジスタのエミ
ッタは電源Ｖｐの陰極に連結されている。そして各画素
のカソード共通点はバイアス抵抗ＲＢｉａｓと連結さ
れ、バイアス電圧ＶＢｉａｓの他方は駆動トランジスタ
のエミッタと連結され構成されている。
連結し抵抗Ｒの他方は１行の６４０個の画素のそれぞれ
のアノードオンタイムを制御するためのアノードオンタ
イム回路とそのアノードオンタイム回路の出力信号によ
り制御される各トランジスタのエミッタが連結される。
各アノードオンタイム回路のコレクタはそれぞれ抵抗Ｒ
1 、Ｒ2 ……、Ｒ640 の一方と連結され、各抵抗Ｒ1 、
Ｒ2 ……、Ｒ640 の他方は各画素のアノード電極Ａ1 、
Ａ2 ……、Ａ640 と連結され、各画素のカソード電極Ｃ
1 は共通接続され一つの行を駆動するための駆動トラン
ジスタのコレクタに連結され駆動トランジスタのベース
にはパルスφｃ１が印加され、駆動トランジスタのエミ
ッタは電源Ｖｐの陰極に連結されている。そして各画素
のカソード共通点はバイアス抵抗ＲＢｉａｓと連結さ
れ、バイアス電圧ＶＢｉａｓの他方は駆動トランジスタ
のエミッタと連結され構成されている。
【００１０】前記構成による目的は一つの行の画素を駆
動するための行線駆動パルスφｃ1が入力されれば駆動
トランジスタがターンオンされる。そして各画素のアノ
ードオンタイム信号に対応して各画素が光を発すること
になる。ここで、多くの数の画素がオンされる時輝度制
限抵抗Ｒにより消耗される電力Ｐは次の式で表現され
る。 Ｐ＝Ｒ×Ｉｔｏｔａｌ2 ×Ｔｏｎ／Ｔｔｏｔａｌ 上記式から画素の輝度が低下され画素の温度上昇を抑制
する効果はあるが、全体消費電力を減少するには大きい
効果はないことが判る。
動するための行線駆動パルスφｃ1が入力されれば駆動
トランジスタがターンオンされる。そして各画素のアノ
ードオンタイム信号に対応して各画素が光を発すること
になる。ここで、多くの数の画素がオンされる時輝度制
限抵抗Ｒにより消耗される電力Ｐは次の式で表現され
る。 Ｐ＝Ｒ×Ｉｔｏｔａｌ2 ×Ｔｏｎ／Ｔｔｏｔａｌ 上記式から画素の輝度が低下され画素の温度上昇を抑制
する効果はあるが、全体消費電力を減少するには大きい
効果はないことが判る。
【００１１】図１は本発明のプラズマ表示装置のアノー
ドを駆動するためのアノード駆動回路の概念を示すもの
である。図１の回路は従来の回路の構成で制限抵抗を除
去し、１行６４０個の画素のうち多くの数の画素がオン
される時アノードオンタイムを減少するためのアノード
オンタイム回路をさらに連結して構成されている。それ
で、多くの数の画素がオンされる時電力Ｐは次のように
表現される。
ドを駆動するためのアノード駆動回路の概念を示すもの
である。図１の回路は従来の回路の構成で制限抵抗を除
去し、１行６４０個の画素のうち多くの数の画素がオン
される時アノードオンタイムを減少するためのアノード
オンタイム回路をさらに連結して構成されている。それ
で、多くの数の画素がオンされる時電力Ｐは次のように
表現される。
【００１２】 Ｐ＝Ｖｐ×Ｉｔｏｔａｌ×Ｔｏｎ／Ｔｔｏｔａｌ 従って、全体画素のオンタイムを減少させることによっ
て、抵抗Ｒで消耗される電力がなくなることにより電力
消耗が減少できるようになる。図２は本発明の概念を実
現するための２個のアノードオンタイムを有する回路の
一実施例を示したものである。詳細には１行の画素が６
４０個であり一つの画素は４ビットデータに示されると
仮定しよう。
て、抵抗Ｒで消耗される電力がなくなることにより電力
消耗が減少できるようになる。図２は本発明の概念を実
現するための２個のアノードオンタイムを有する回路の
一実施例を示したものである。詳細には１行の画素が６
４０個であり一つの画素は４ビットデータに示されると
仮定しよう。
【００１３】それで、一つの行で３２０個以上の列の画
素がオンされる場合に、その次の垂直走査期間Ｖｓｙｎ
ｃにアノードオンタイムを減少させる回路を示したもの
である。ＯＲゲート１０はデータ入力信号Ｄ0 、Ｄ1 、
Ｄ2 、Ｄ3 を入力し、ＡＮＤゲート２０はＯＲゲートの
出力信号とデータイネーブルクロック信号ＤＣＬＫを入
力し、１２ビットカウンター４０はＡＮＤゲート２０の
出力信号をクロック信号端子［ＣＬＫ］（図面において
は、ＣＬＫの反転を示す「バー」をその文字の上に引い
てあるが、電子出願の関係上、この表示は明細書中にお
いては省略し、以下、［］で括ってこの表示に代えるも
のとする。）で入力し、インバータ３０により反転され
た水平同期信号Ｈｓｙｎｃをイネーブル端子［ＥＮ］入
力し、ＡＮＤゲート５０は前記１２ビットカウンターの
出力端子Ｑ7 、Ｑ9 の信号を入力しＤポジティブエッジ
トリガーフリップフロップ６０はＡＮＤゲート５０の出
力信号をクロック信号端子ＣＬＫで入力し、プリセット
端子［ＰＲＥ］とデータ入力端子Ｄを電源電圧５Ｖに共
通接続し、垂直同期信号Ｖｓｙｎｃをクリア信号端子
［ＣＬ］に印加しフリップフロップ６０の出力端子Ｑが
抵抗Ｒ１の一方と連結され、抵抗Ｒ１の他方はキャパシ
タＣ１の一方と連結され、キャパシタＣ１の他方は接地
電圧に連結する。Ｄポジティブエッジトリガーフリップ
フロップ７０のデータ入力端子Ｄは抵抗Ｒ１とキャパシ
タＣ１の共通点に連結され、プリセット端子［ＰＲＥ］
は電源電圧５Ｖに連結されクロック端子ＣＬＫはインバ
ータ８０により反転された垂直同期信号Ｖｓｙｎｃをク
ロック信号端子ＣＬＫに連結する。
素がオンされる場合に、その次の垂直走査期間Ｖｓｙｎ
ｃにアノードオンタイムを減少させる回路を示したもの
である。ＯＲゲート１０はデータ入力信号Ｄ0 、Ｄ1 、
Ｄ2 、Ｄ3 を入力し、ＡＮＤゲート２０はＯＲゲートの
出力信号とデータイネーブルクロック信号ＤＣＬＫを入
力し、１２ビットカウンター４０はＡＮＤゲート２０の
出力信号をクロック信号端子［ＣＬＫ］（図面において
は、ＣＬＫの反転を示す「バー」をその文字の上に引い
てあるが、電子出願の関係上、この表示は明細書中にお
いては省略し、以下、［］で括ってこの表示に代えるも
のとする。）で入力し、インバータ３０により反転され
た水平同期信号Ｈｓｙｎｃをイネーブル端子［ＥＮ］入
力し、ＡＮＤゲート５０は前記１２ビットカウンターの
出力端子Ｑ7 、Ｑ9 の信号を入力しＤポジティブエッジ
トリガーフリップフロップ６０はＡＮＤゲート５０の出
力信号をクロック信号端子ＣＬＫで入力し、プリセット
端子［ＰＲＥ］とデータ入力端子Ｄを電源電圧５Ｖに共
通接続し、垂直同期信号Ｖｓｙｎｃをクリア信号端子
［ＣＬ］に印加しフリップフロップ６０の出力端子Ｑが
抵抗Ｒ１の一方と連結され、抵抗Ｒ１の他方はキャパシ
タＣ１の一方と連結され、キャパシタＣ１の他方は接地
電圧に連結する。Ｄポジティブエッジトリガーフリップ
フロップ７０のデータ入力端子Ｄは抵抗Ｒ１とキャパシ
タＣ１の共通点に連結され、プリセット端子［ＰＲＥ］
は電源電圧５Ｖに連結されクロック端子ＣＬＫはインバ
ータ８０により反転された垂直同期信号Ｖｓｙｎｃをク
ロック信号端子ＣＬＫに連結する。
【００１４】ＯＲゲート１００は垂直同期信号Ｖｓｙｎ
ｃとデュアルＤ形ポジティブエッジトリガーフリップフ
ロップ９０の出力端子Ｑ信号を入力する。ＯＲゲート１
１０は前記垂直同期信号と前記フリップフロップＱ出力
信号を入力する。ＯＲゲート１００の出力端子はＤフリ
ップフロップ７０のクリア端子［ＣＬ］に接続する。Ｄ
ポジティブエッジトリガーフリップフロップ１２０のプ
リセット端子［ＰＲＥ］は電源電圧＋５Ｖに連結し、デ
ータ入力端子Ｄは抵抗Ｒ１とキャパシタＣ１の共通点に
接続し、クロック端子ＣＬＫはインバータ８０の出力端
子に連結し、クリア端子［ＣＬ］はＯＲゲート１１０の
出力端子に連結する。ＯＲゲート１３０はフリップフロ
ップ７０、１２０の各出力端子Ｑを連結する。
ｃとデュアルＤ形ポジティブエッジトリガーフリップフ
ロップ９０の出力端子Ｑ信号を入力する。ＯＲゲート１
１０は前記垂直同期信号と前記フリップフロップＱ出力
信号を入力する。ＯＲゲート１００の出力端子はＤフリ
ップフロップ７０のクリア端子［ＣＬ］に接続する。Ｄ
ポジティブエッジトリガーフリップフロップ１２０のプ
リセット端子［ＰＲＥ］は電源電圧＋５Ｖに連結し、デ
ータ入力端子Ｄは抵抗Ｒ１とキャパシタＣ１の共通点に
接続し、クロック端子ＣＬＫはインバータ８０の出力端
子に連結し、クリア端子［ＣＬ］はＯＲゲート１１０の
出力端子に連結する。ＯＲゲート１３０はフリップフロ
ップ７０、１２０の各出力端子Ｑを連結する。
【００１５】第１可変周波数発生器１４０はクリア端子
［ＣＬ］にＯＲゲート１３０の出力端子が連結される。
第２可変周波数発生器１５０はクリア端子［ＣＬ］にイ
ンバータ１６０により反転されたＯＲゲート１３０の出
力端子信号が連結される。可変抵抗Ｒを通じて電源電圧
＋５Ｖが第１、２可変周波数発生器１４０、１５０の電
源端子に連結される。３状態バッファ１７０の制御端子
はＯＲゲート１３０の出力端子に連結され、入力端子は
第１可変周波数発生器１４０の出力端子に連結される。
３状態のバッファ１８０の制御端子はインバータ１６０
の出力端子に連結され、入力端子は第２可変周波数発生
器１５０の出力端子に連結される。
［ＣＬ］にＯＲゲート１３０の出力端子が連結される。
第２可変周波数発生器１５０はクリア端子［ＣＬ］にイ
ンバータ１６０により反転されたＯＲゲート１３０の出
力端子信号が連結される。可変抵抗Ｒを通じて電源電圧
＋５Ｖが第１、２可変周波数発生器１４０、１５０の電
源端子に連結される。３状態バッファ１７０の制御端子
はＯＲゲート１３０の出力端子に連結され、入力端子は
第１可変周波数発生器１４０の出力端子に連結される。
３状態のバッファ１８０の制御端子はインバータ１６０
の出力端子に連結され、入力端子は第２可変周波数発生
器１５０の出力端子に連結される。
【００１６】グレークロック発生器１９０の入力端子は
３状態バッファ１７０、１８０の出力端子に連結され
る。アノード駆動回路２００の入力端子はグレークロッ
ク発生器１９０の出力端子に連結される。
３状態バッファ１７０、１８０の出力端子に連結され
る。アノード駆動回路２００の入力端子はグレークロッ
ク発生器１９０の出力端子に連結される。
【００１７】図２の動作を図３の動作タイミング図を用
いて説明すれば次の通りである。実線で表示したタイミ
ング図は３２０個以上の画素がオンされる場合を示すも
ので、点線で示したタイミング図は３２０個以下の画素
がオンされる時のタイミングを示したものである。
いて説明すれば次の通りである。実線で表示したタイミ
ング図は３２０個以上の画素がオンされる場合を示すも
ので、点線で示したタイミング図は３２０個以下の画素
がオンされる時のタイミングを示したものである。
【００１８】ＯＲゲート１０は４ビットの画素データＤ
0 〜Ｄ3 の少なくとも一つのビットが“ハイ”レベルで
あれば“ハイ”レベルの信号を出力する。ＡＮＤゲート
２０はデータクロックＤＣＬＫとＯＲゲート１０の出力
信号を入力して２個の信号とも“ハイ”レベルの時“ハ
イ”レベルの出力信号を出力する。１２ビットカウンタ
ー４０はイネーブル端子［ＥＮ］に加えられる反転され
た水平同期信号Ｈｓｙｎｃが“ロー”レベルの時イネー
ブルされ、ＡＮＤゲート２０の出力信号が“ハイ”レベ
ルで“ロー”レベルに遷移する時１ずつ増加しながら計
数する。それで一つの水平ラインに示される６４０個の
画素データのうち３２０個の画素がオンされることと計
数すれば、７番目ビットと９番目ビットが“ハイ”レベ
ルを出力する。ＡＮＤゲート５０は７番目と９番目ビッ
トが“ハイ”レベルであれば“ハイ”レベルの信号を出
力する。しかし、６４０個よりなされた一つの行内でオ
ンされる画素が３２０個以下の場合は、ＡＮＤゲート５
０の出力は“ロー”レベルになる。Ｄフリップフロップ
６０はＡＮＤゲート５０の出力信号が“ロー”レベルか
ら“ハイ”レベルに遷移すれば出力端子Ｑに“ハイ”レ
ベルの信号を出力する。また、垂直同期信号Ｖｓｙｎｃ
が“ロー”レベルになればＤフリップフロップ６０がク
リアされる。抵抗Ｒ１とキャパシタＣ１はＤフリップフ
ロップ６０の出力信号を遅延する。Ｄフリップフロップ
７０は抵抗Ｒ１とキャパシタＣ１により遅延された信号
を入力して反転された垂直同期信号Ｖｓｙｎｃの“ロ
ー”レベルから“ハイ”レベルに上昇すれば“ハイ”レ
ベルの信号を出力する。Ｄフリップフロップ９０は垂直
同期信号Ｖｓｙｎｃが“ロー”レベルから“ハイ”レベ
ルに上昇するときトリガーするパルス信号Ｑを出力す
る。ＯＲゲート１００は垂直同期信号Ｖｓｙｎｃとパル
ス信号Ｑとも“ロー”レベルの時“ロー”レベルの信号
を出力する。ＱＲゲート１１０は垂直同期信号Ｖｓｙｎ
ｃとＤフリップフロップ９０の反転パルス信号Ｑとも
“ロー”レベルの時“ロー”レベルの信号を出力する。
Ｄフリップフロップ１２０はＤフリップフロップ７０と
同一な信号を出力することになるが、ＯＲゲート１１０
の出力信号に応じてクリアされるので“ロー”出力状態
を維持することになる。ＯＲゲート１３０はＤフリップ
フロップ７０、１２０の出力信号全てが“ロー”レベル
の時“ロー”レベルの信号を出力する。即ち、３２０個
以下の画素がオンされる時、ＯＲゲート１３０は“ロ
ー”レベルの信号を出力し、３２０個以上の画素がオン
される時ＯＲゲート１３０は“ハイ”レベルの信号を出
力する。ＯＲゲート１３０の出力信号が“ロー”レベル
であれば第１可変周波数発生器１４０はクリアされ、第
２可変周波数発生器１５０から３ＭＨｚ〜５ＭＨｚの可
変的な周波数が発生される。ＯＲゲート１３０の出力信
号が“ハイ”レベルであれば、第２可変周波数発生器１
５０はクリアされ、第１可変周波数発生器１４０から５
ＭＨｚ〜８ＭＨｚの可変的な周波数が発生される。グレ
ークロック発生器１９０は３状態バッファ１８０を通じ
て３ＭＨｚ〜５ＭＨｚの周波数が入力されれば正常的な
グレークロックを発生させ正常的なクロックオンタイム
を提供する。しかし、３状態バッファ１７０を通じて５
ＭＨｚ〜８ＭＨｚの周波数が入力されればグレークロッ
クオンタイムは正常的な時間より減少される。従って、
３２０個以上の画素がオンされる場合にグレークロック
オンタイムを減少してアノード駆動回路２００に供給す
る事により全体消費電力が減らせる。本発明は、消費電
力の節減がその次の垂直走査期間に現れる。
0 〜Ｄ3 の少なくとも一つのビットが“ハイ”レベルで
あれば“ハイ”レベルの信号を出力する。ＡＮＤゲート
２０はデータクロックＤＣＬＫとＯＲゲート１０の出力
信号を入力して２個の信号とも“ハイ”レベルの時“ハ
イ”レベルの出力信号を出力する。１２ビットカウンタ
ー４０はイネーブル端子［ＥＮ］に加えられる反転され
た水平同期信号Ｈｓｙｎｃが“ロー”レベルの時イネー
ブルされ、ＡＮＤゲート２０の出力信号が“ハイ”レベ
ルで“ロー”レベルに遷移する時１ずつ増加しながら計
数する。それで一つの水平ラインに示される６４０個の
画素データのうち３２０個の画素がオンされることと計
数すれば、７番目ビットと９番目ビットが“ハイ”レベ
ルを出力する。ＡＮＤゲート５０は７番目と９番目ビッ
トが“ハイ”レベルであれば“ハイ”レベルの信号を出
力する。しかし、６４０個よりなされた一つの行内でオ
ンされる画素が３２０個以下の場合は、ＡＮＤゲート５
０の出力は“ロー”レベルになる。Ｄフリップフロップ
６０はＡＮＤゲート５０の出力信号が“ロー”レベルか
ら“ハイ”レベルに遷移すれば出力端子Ｑに“ハイ”レ
ベルの信号を出力する。また、垂直同期信号Ｖｓｙｎｃ
が“ロー”レベルになればＤフリップフロップ６０がク
リアされる。抵抗Ｒ１とキャパシタＣ１はＤフリップフ
ロップ６０の出力信号を遅延する。Ｄフリップフロップ
７０は抵抗Ｒ１とキャパシタＣ１により遅延された信号
を入力して反転された垂直同期信号Ｖｓｙｎｃの“ロ
ー”レベルから“ハイ”レベルに上昇すれば“ハイ”レ
ベルの信号を出力する。Ｄフリップフロップ９０は垂直
同期信号Ｖｓｙｎｃが“ロー”レベルから“ハイ”レベ
ルに上昇するときトリガーするパルス信号Ｑを出力す
る。ＯＲゲート１００は垂直同期信号Ｖｓｙｎｃとパル
ス信号Ｑとも“ロー”レベルの時“ロー”レベルの信号
を出力する。ＱＲゲート１１０は垂直同期信号Ｖｓｙｎ
ｃとＤフリップフロップ９０の反転パルス信号Ｑとも
“ロー”レベルの時“ロー”レベルの信号を出力する。
Ｄフリップフロップ１２０はＤフリップフロップ７０と
同一な信号を出力することになるが、ＯＲゲート１１０
の出力信号に応じてクリアされるので“ロー”出力状態
を維持することになる。ＯＲゲート１３０はＤフリップ
フロップ７０、１２０の出力信号全てが“ロー”レベル
の時“ロー”レベルの信号を出力する。即ち、３２０個
以下の画素がオンされる時、ＯＲゲート１３０は“ロ
ー”レベルの信号を出力し、３２０個以上の画素がオン
される時ＯＲゲート１３０は“ハイ”レベルの信号を出
力する。ＯＲゲート１３０の出力信号が“ロー”レベル
であれば第１可変周波数発生器１４０はクリアされ、第
２可変周波数発生器１５０から３ＭＨｚ〜５ＭＨｚの可
変的な周波数が発生される。ＯＲゲート１３０の出力信
号が“ハイ”レベルであれば、第２可変周波数発生器１
５０はクリアされ、第１可変周波数発生器１４０から５
ＭＨｚ〜８ＭＨｚの可変的な周波数が発生される。グレ
ークロック発生器１９０は３状態バッファ１８０を通じ
て３ＭＨｚ〜５ＭＨｚの周波数が入力されれば正常的な
グレークロックを発生させ正常的なクロックオンタイム
を提供する。しかし、３状態バッファ１７０を通じて５
ＭＨｚ〜８ＭＨｚの周波数が入力されればグレークロッ
クオンタイムは正常的な時間より減少される。従って、
３２０個以上の画素がオンされる場合にグレークロック
オンタイムを減少してアノード駆動回路２００に供給す
る事により全体消費電力が減らせる。本発明は、消費電
力の節減がその次の垂直走査期間に現れる。
【００１９】図４は３ＭＨｚ〜５ＭＨｚの周波数が入力
される場合に発生される正常的なグレークロックとグレ
ーレベルによるオンタイムを示すものである。また、グ
レーレベルが増加するほどオンタイムが増加することを
示す。もし、５ＭＨｚ〜８ＭＨｚの周波数が入力される
場合は、グレークロックが１水平周波期間より前以て発
生され、かつ入力周波数が３ＨＭｚ〜５ＭＨｚの時より
グレーレベルによるオンタイムも減少される。
される場合に発生される正常的なグレークロックとグレ
ーレベルによるオンタイムを示すものである。また、グ
レーレベルが増加するほどオンタイムが増加することを
示す。もし、５ＭＨｚ〜８ＭＨｚの周波数が入力される
場合は、グレークロックが１水平周波期間より前以て発
生され、かつ入力周波数が３ＨＭｚ〜５ＭＨｚの時より
グレーレベルによるオンタイムも減少される。
【００２０】
【発明の効果】以上述べたように、本発明の回路は全体
的な消費電力が大きい平板型表示素子に所定画素以上が
オンされる場合に第１電極のオンタイムを可変的に調節
して全体的な消費電力の減少効果がある。また、本発明
の回路は２個の可変的な周波数を有する前記実施例に限
られるものではなく、必要に応じて多数個の可変的な周
波数を有することもできる。
的な消費電力が大きい平板型表示素子に所定画素以上が
オンされる場合に第１電極のオンタイムを可変的に調節
して全体的な消費電力の減少効果がある。また、本発明
の回路は２個の可変的な周波数を有する前記実施例に限
られるものではなく、必要に応じて多数個の可変的な周
波数を有することもできる。
【図１】は本発明による平板型画像表示装置の駆動回路
の概念を示すものである。
の概念を示すものである。
【図２】本発明による駆動回路のアノードオンタイム回
路の一実施例を示すものである。
路の一実施例を示すものである。
【図３】は図２の動作を説明するための動作タイミング
図である。
図である。
【図４】は周波数発生器の出力周波数が３ＭＨｚ〜５Ｍ
Ｈｚの場合に示されるグレークロックと入力されるデー
タのグレーレベルによるオンタイムを示す波形図であ
る。
Ｈｚの場合に示されるグレークロックと入力されるデー
タのグレーレベルによるオンタイムを示す波形図であ
る。
【図５】は従来の平板型画像表示装置の駆動回路の概念
を示すものである。
を示すものである。
１０…ＯＲゲート ２０…ＡＮＤゲート ４０…１２ビットカウンター ５０…ＡＮＤゲート ６０，７０，９０，１２０…Ｄフリップフロップ １４０…第１可変周波数発生器 １５０…第２可変周波数発生器 １９０…グレークロック発生器 ２００…アノード駆動回路
Claims (12)
- 【請求項１】 ｎ×ｍ個の画素データをディスプレイす
る第１電極と第２電極を有する表示部と前記第１電極を
駆動するための第１駆動回路と前記第２電極を駆動する
ための第２駆動回路を備えた平板型画像表示装置におい
て、 前記第１電極を駆動するための第１駆動回路が第１信号
に応答しｍ個の線中いずれか一つの線に所定数以上の画
素がオンされるかを計数する計数手段と、 前記計数手段の出力信号と第２信号に応答して第１周波
数を発生する第１周波数発生手段と、 前記第２信号に応答して第２周波数を発生する第２周波
数発生手段と、 前記第１、２周波数発生手段の周波数に応答して前記第
１電極のオンタイムを可変する第１電極オンタイム可変
手段をさらに具備することを特徴とする平板型画像表示
装置。 - 【請求項２】 前記計数手段は各画素データがオン状態
であるか否かを判断する第１論理手段と、 前記第１論理手段の出力信号とデータクロック信号を入
力する第２論理手段と、 反転された前記第１信号に応
じてイネーブルされ前記第２論理手段の出力信号に応じ
て前記所定数を計数するためのカウンターと、前記カウ
ンター出力信号を入力して前記所定数が計数判断する第
３論理手段より構成されることを特徴とする請求項１項
記載の平板型画像表示装置。 - 【請求項３】 前記第１周波数発生手段は前記第３論理
手段の信号をクロック信号端子で入力し、供給電圧を反
転プリセット信号端子とデータ入力端子で入力し、クリ
ア信号端子で第２信号を入力する第１Ｄ形ポジティブエ
ッジトリガーフリップフロップと、 前記第１Ｄ形ポジティブエッジトリガー信号を時間遅延
するための時間遅延手段と、 前記時間遅延手段の出力信号をデータ入力端子で入力
し、電源電圧を反転プレセット信号端子で連結し、前記
第２信号をクロック信号端子で入力する第２Ｄ形ポジテ
ィブエッジトリガーフリップフロップと、 前記第２Ｄ形ポジティブエッジトリガーフリップフロッ
プの信号に応答して第１周波数を発生する第１周波数発
生器を具備することを特徴とする請求項２項に記載の平
面型画像表示装置。 - 【請求項４】 前記第２周波数発生手段は前記第２信号
をクロック信号端子で入力し、供給電圧を反転クリア信
号端子と反転プリセット信号端子で入力し、データ入力
端子を反転データ出力端子に連結する第３Ｄ形ポジティ
ブエッジトリガーフリップフロップと、 前記第２信号と前記第３Ｄ形ポジティブエッジトリガー
フリップフロップの出力信号を論理和し、その出力信号
を前記第２Ｄ形ポジティブエッジトリガーフリップフロ
ップに供給する第４論理手段と、 前記第２信号と前記第３Ｄ形ポジティブエッジトリガー
フリップフロップの反転出力信号を論理和する第５論理
手段と、 反転された前記第２信号をクロック信号端子で入力し、
電源電圧を反転プリセット信号端子で入力し、前記時間
遅延手段の出力信号をデータ入力端子で入力し、前記第
５論理手段の出力信号を反転クリア信号端子で入力する
第４Ｄ形ポジティブエッジトリガーフリップフロップ
と、前記第４Ｄ形ポジティブエッジトリガーフリップフ
ロップの出力信号と、前記第２Ｄ形ポジティブエッジト
リガーフリップフロップの出力信号を論理和する第６論
理手段と、 前記第６論理手段の出力信号に応答して第２周波数を発
生する第２周波数発生手段を具備することを特徴とする
請求項３項記載の平板型画像表示装置。 - 【請求項５】 前記第１電極オンタイム可変手段は前記
第１周波数発生器または前記第２周波数発生器の信号に
応答してクロックを発生するクロック発生回路と、 前記クロック発生回路の信号に応答して第１電極のオン
タイムを可変する第１電極オンタイム可変回路を具備す
ることを特徴とする請求項４項記載の平板型画像表示装
置。 - 【請求項６】 前記第１信号は水平同期信号であること
を特徴とする平板型画像表示装置。 - 【請求項７】 前記第２信号は垂直同期信号であること
を特徴とする請求項６項記載の平板型画像表示装置。 - 【請求項８】 ｎ×ｍ個の画素データをディスプレイす
る第１電極と第２電極を有する表示部と前記第１電極を
駆動するための第１駆動回路と前記第２電極を駆動する
ための第２駆動回路とを備えた平板型画像表示装置にお
いて、 第１信号に応答しｍ個の線中いずれか一つの線に所定数
以上の画素データがオンされるかを計数する計数段階
と、 もし計数段階の出力信号が第１状態を示す時次の第２信
号期間に前記第１駆動回路に第１オイタイムを出力し、
もし計数段階の出力信号が第２状態を示す時次の第２信
号期間に前記第１駆動回路に第２オンタイムを出力する
オンタイム可変段階よりなることを特徴とする平板型画
像表示方法。 - 【請求項９】 前記第１信号は水平同期信号であること
を特徴とする請求項８項記載の平板型画像表示方法。 - 【請求項１０】 前記第２信号は垂直同期信号であるこ
とを特徴とする請求項９項記載の平板型画像表示方法。 - 【請求項１１】 ｍ個のコラム電極とｎ個のロー電極と
前記ｍ個のコラム電極を画素データに応答して駆動する
コラム電極駆動回路と、前記ｎ個のロー電極を線順次走
査方式で駆動するロー電極駆動回路を具備する平板型画
像表示装置において、前記コラム電極駆動回路はｍ個の
コラム電極のうちオンされるコラム電極の数が予め定め
られた設定値以上であるかを検出する検出手段と、前記
検出手段の出力信号に応答して前記コラム電極のオンタ
イムをさらに短く変化させるオンタイム変換手段を具備
することを特徴とする平板型画像表示装置。 - 【請求項１２】 前記平板型画像表示装置はガス放電タ
イプ平板型画像表示装置であることを特徴とする請求項
１１項記載の平板型画像表示装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1991P17019 | 1991-09-28 | ||
| KR1019910017019A KR940002290B1 (ko) | 1991-09-28 | 1991-09-28 | 평판형 화상 표시장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0643826A true JPH0643826A (ja) | 1994-02-18 |
Family
ID=19320515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4039499A Pending JPH0643826A (ja) | 1991-09-28 | 1992-02-26 | 平板型画像表示装置 |
Country Status (6)
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|---|---|
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| JP (1) | JPH0643826A (ja) |
| KR (1) | KR940002290B1 (ja) |
| DE (1) | DE4200754C2 (ja) |
| GB (1) | GB2260013B (ja) |
| TW (1) | TW250544B (ja) |
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| JP2962985B2 (ja) * | 1993-12-22 | 1999-10-12 | シャープ株式会社 | 液晶表示装置 |
| KR0136966B1 (ko) * | 1994-01-26 | 1998-04-28 | 김광호 | 시야각 조절기능을 구비한 액정표시장치용 그레이 전압 발생장치 |
| JPH0832903A (ja) * | 1994-07-18 | 1996-02-02 | Pioneer Electron Corp | プラズマディスプレイ装置 |
| KR970005937B1 (ko) * | 1994-08-26 | 1997-04-22 | 삼성전자 주식회사 | 데이타 인에이블 신호 입력시 엘.씨.디 제어신호 출력회로 |
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- 1992-01-14 DE DE4200754A patent/DE4200754C2/de not_active Expired - Fee Related
- 1992-01-14 GB GB9200750A patent/GB2260013B/en not_active Expired - Fee Related
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- 1992-02-26 JP JP4039499A patent/JPH0643826A/ja active Pending
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|---|---|---|---|---|
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