JPH0832903A - プラズマディスプレイ装置 - Google Patents
プラズマディスプレイ装置Info
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- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
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- G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0202—Addressing of scan or signal lines
- G09G2310/0216—Interleaved control phases for different scan lines in the same sub-field, e.g. initialization, addressing and sustaining in plasma displays that are not simultaneous for all scan lines
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/16—Calculation or use of calculated indices related to luminance levels in display data
Landscapes
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- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【目的】 輝度レベルの低下を防止して良好な発光表示
を行うことが出来るプラズマディスプレイ装置を提供す
ることを目的とする。 【構成】 発光輝度レベルが所定レベル以上の高輝度と
なる画素データの数を検出して、この数が所定数より大
となる場合には、プラズマディスプレイパネルの発光輝
度レベルを所定量上げた放電発光表示を行う。
を行うことが出来るプラズマディスプレイ装置を提供す
ることを目的とする。 【構成】 発光輝度レベルが所定レベル以上の高輝度と
なる画素データの数を検出して、この数が所定数より大
となる場合には、プラズマディスプレイパネルの発光輝
度レベルを所定量上げた放電発光表示を行う。
Description
【０００１】
【産業上の利用分野】本発明は、交流放電型マトリック
ス方式のプラズマディスプレイ装置に関する。
ス方式のプラズマディスプレイ装置に関する。
【０００２】
【従来の技術】薄形の２次画面表示器の１つとしてのプ
ラズマディスプレイパネルは、近時種々の研究がなされ
ており、その１つにメモリ機能を有する交流放電型マト
リックス方式のプラズマディスプレイパネルが知られて
いる。図１は、かかるプラズマディスプレイパネルを備
えたプラズマディスプレイ装置の構成を示す図である。
ラズマディスプレイパネルは、近時種々の研究がなされ
ており、その１つにメモリ機能を有する交流放電型マト
リックス方式のプラズマディスプレイパネルが知られて
いる。図１は、かかるプラズマディスプレイパネルを備
えたプラズマディスプレイ装置の構成を示す図である。
【０００３】図１において、ビデオ信号処理回路１は、
供給された複合ビデオ信号から赤色映像成分に対応した
Ｒビデオ信号、緑色映像成分に対応したＧビデオ信号、
及び青色映像成分に対応したＢビデオ信号を夫々分離抽
出して、これらをＡ／Ｄ変換器３に供給する。同期分離
回路５は、かかる複合ビデオ信号中から水平及び垂直同
期信号を抽出してこれらをタイミングパルス発生回路６
に供給する。タイミングパルス発生回路６は、これら水
平及び垂直同期信号に基づいた種々のタイミングパルス
を発生する。Ａ／Ｄ変換器３は、タイミングパルス発生
回路６から供給されたタイミングパルスに同期して、上
記Ｒビデオ信号、Ｇビデオ信号及びＢビデオ信号各々を
１画素毎に対応したディジタル画素データに変換してこ
れをフレームメモリ８に供給する。メモリ制御回路７
は、タイミングパルス発生回路６から供給されたタイミ
ングパルスに同期した書込信号及び読出信号をフレーム
メモリ８に供給する。フレームメモリ８は、かかる書込
信号に応じて、Ａ／Ｄ変換器３から供給された各画素デ
ータを順次取り込む。又、フレームメモリ８は、かかる
読出信号に応じて、このフレームメモリ８内に記憶され
ている画素データを順次読み出して次段の出力処理回路
９へ供給する。
供給された複合ビデオ信号から赤色映像成分に対応した
Ｒビデオ信号、緑色映像成分に対応したＧビデオ信号、
及び青色映像成分に対応したＢビデオ信号を夫々分離抽
出して、これらをＡ／Ｄ変換器３に供給する。同期分離
回路５は、かかる複合ビデオ信号中から水平及び垂直同
期信号を抽出してこれらをタイミングパルス発生回路６
に供給する。タイミングパルス発生回路６は、これら水
平及び垂直同期信号に基づいた種々のタイミングパルス
を発生する。Ａ／Ｄ変換器３は、タイミングパルス発生
回路６から供給されたタイミングパルスに同期して、上
記Ｒビデオ信号、Ｇビデオ信号及びＢビデオ信号各々を
１画素毎に対応したディジタル画素データに変換してこ
れをフレームメモリ８に供給する。メモリ制御回路７
は、タイミングパルス発生回路６から供給されたタイミ
ングパルスに同期した書込信号及び読出信号をフレーム
メモリ８に供給する。フレームメモリ８は、かかる書込
信号に応じて、Ａ／Ｄ変換器３から供給された各画素デ
ータを順次取り込む。又、フレームメモリ８は、かかる
読出信号に応じて、このフレームメモリ８内に記憶され
ている画素データを順次読み出して次段の出力処理回路
９へ供給する。
【０００４】読出しタイミング信号発生回路２０は、放
電発光を開始させるための走査パルス、放電状態を維持
するための維持パルス、及び放電発光を停止させるため
の消去パルス各々の供給タイミングに対応したタイミン
グ信号を発生してこれらを行電極駆動パルス発生回路１
０に供給する。更に、読出しタイミング信号発生回路２
０は、画素データパルスの供給タイミングに対応したタ
イミング信号を発生してこれを出力処理回路９に供給す
る。出力処理回路９は、フレームメモリ８から供給され
た画素データ１フィールド毎にその輝度階調に対応した
第１〜第８モード画素データを生成し、これらを読出し
タイミング信号発生回路２０からのタイミング信号に同
期して画素データパルス発生回路１２に供給する。行電
極駆動パルス発生回路１０は、読出しタイミング信号発
生回路２０から供給された各タイミング信号に応答し
て、放電発光を開始させるための走査パルス、及び放電
状態を維持するための維持パルスを夫々発生してＰＤＰ
（プラズマディスプレイパネル）１１の行電極Ｙ1、Ｙ2、
Ｙ3…Ｙn-1、Ｙn及びＸ1、Ｘ2、Ｘ3…Ｘn-1、Ｘnに供給す
る。
電発光を開始させるための走査パルス、放電状態を維持
するための維持パルス、及び放電発光を停止させるため
の消去パルス各々の供給タイミングに対応したタイミン
グ信号を発生してこれらを行電極駆動パルス発生回路１
０に供給する。更に、読出しタイミング信号発生回路２
０は、画素データパルスの供給タイミングに対応したタ
イミング信号を発生してこれを出力処理回路９に供給す
る。出力処理回路９は、フレームメモリ８から供給され
た画素データ１フィールド毎にその輝度階調に対応した
第１〜第８モード画素データを生成し、これらを読出し
タイミング信号発生回路２０からのタイミング信号に同
期して画素データパルス発生回路１２に供給する。行電
極駆動パルス発生回路１０は、読出しタイミング信号発
生回路２０から供給された各タイミング信号に応答し
て、放電発光を開始させるための走査パルス、及び放電
状態を維持するための維持パルスを夫々発生してＰＤＰ
（プラズマディスプレイパネル）１１の行電極Ｙ1、Ｙ2、
Ｙ3…Ｙn-1、Ｙn及びＸ1、Ｘ2、Ｘ3…Ｘn-1、Ｘnに供給す
る。
【０００５】画素データパルス発生回路１２は、出力処
理回路９から供給された１フィールド分の画素データの
論理「１」又は「０」夫々に対応した電圧値を有する画
素データパルスを発生してこれを各行毎に分割し、この
分割した各行毎の画素データパルスを時分割にて列電極
Ｄ1、Ｄ2、Ｄ3…Ｄm-1、Ｄmへ印加する。かかる列電極及び
行電極各々の交差部分にて１画素を形成している。
理回路９から供給された１フィールド分の画素データの
論理「１」又は「０」夫々に対応した電圧値を有する画
素データパルスを発生してこれを各行毎に分割し、この
分割した各行毎の画素データパルスを時分割にて列電極
Ｄ1、Ｄ2、Ｄ3…Ｄm-1、Ｄmへ印加する。かかる列電極及び
行電極各々の交差部分にて１画素を形成している。
【０００６】図２は、かかるプラズマディスプレイ装置
による動作タイミングの一例を示す図である。先ず、画
素データパルス発生回路１２は、１行目の各画素に対応
した画素データに基づいて正極性の画素データパルスを
列電極Ｄ1〜Ｄmの各々に印加する。例えば、かかる画素
データの論理が「０」の場合には画素データパルスは印
加されずに、画素データの論理が「１」の場合において
のみ上記正極性の画素データパルスが印加される。行電
極駆動パルス発生回路１０は、かかる画素データパルス
の印加と同時に負極性の走査パルスＳＰを１行目電極ｘ
1に印加する。ここで、かかる１行目において、正極性
の画素データパルスが印加された列電極と、１行目電極
ｘ1との間に放電発光が生じる。次に、画素データパル
ス発生回路１２は、２行目の各画素に対応した画素デー
タに基づいて正極性の画素データパルスを列電極Ｄ1〜
Ｄmの各々に印加する。行電極駆動パルス発生回路１０
は、かかる画素データパルスの印加と同時に負極性の走
査パルスＳＰを２行目電極ｘ2に印加する。ここで、か
かる２行目において、正極性の画素データパルスが印加
された列電極と、２行目電極ｘ2との間に放電発光が生
じる。この際、行電極駆動パルス発生回路１０は、上記
走査パルスＳＰが印加されていない期間において、負極
性の維持パルスＩＡ及びＩＢを行電極ｙ1〜ｙn及び行電
極ｘ1〜ｘnに印加する。かかる動作をｎ行目電極ｘnま
で繰り返し実行して画像１フィールド分の発光表示が成
される。
による動作タイミングの一例を示す図である。先ず、画
素データパルス発生回路１２は、１行目の各画素に対応
した画素データに基づいて正極性の画素データパルスを
列電極Ｄ1〜Ｄmの各々に印加する。例えば、かかる画素
データの論理が「０」の場合には画素データパルスは印
加されずに、画素データの論理が「１」の場合において
のみ上記正極性の画素データパルスが印加される。行電
極駆動パルス発生回路１０は、かかる画素データパルス
の印加と同時に負極性の走査パルスＳＰを１行目電極ｘ
1に印加する。ここで、かかる１行目において、正極性
の画素データパルスが印加された列電極と、１行目電極
ｘ1との間に放電発光が生じる。次に、画素データパル
ス発生回路１２は、２行目の各画素に対応した画素デー
タに基づいて正極性の画素データパルスを列電極Ｄ1〜
Ｄmの各々に印加する。行電極駆動パルス発生回路１０
は、かかる画素データパルスの印加と同時に負極性の走
査パルスＳＰを２行目電極ｘ2に印加する。ここで、か
かる２行目において、正極性の画素データパルスが印加
された列電極と、２行目電極ｘ2との間に放電発光が生
じる。この際、行電極駆動パルス発生回路１０は、上記
走査パルスＳＰが印加されていない期間において、負極
性の維持パルスＩＡ及びＩＢを行電極ｙ1〜ｙn及び行電
極ｘ1〜ｘnに印加する。かかる動作をｎ行目電極ｘnま
で繰り返し実行して画像１フィールド分の発光表示が成
される。
【０００７】以上の如く、かかる交流放電型マトリック
ス方式によるプラズマディスプレイ装置においては、画
素データに応じた放電発光を各行毎に順次実施して行く
ことにより画像１フィールド分の表示を行うのである。
しかしながら、上述の行電極Ｙ1〜Ｙn及びＸ1〜Ｘnは、
酸化インジウム等からなる透明電極であり、数十〜数１
００オームの表面抵抗をもっている。よって、発光画素
数が多くなってかかる行電極に流れる電流量が多くなる
と上記表面抵抗による電圧降下分も増加することにな
り、これにより放電時の発光量が低下するという問題が
発生する。
ス方式によるプラズマディスプレイ装置においては、画
素データに応じた放電発光を各行毎に順次実施して行く
ことにより画像１フィールド分の表示を行うのである。
しかしながら、上述の行電極Ｙ1〜Ｙn及びＸ1〜Ｘnは、
酸化インジウム等からなる透明電極であり、数十〜数１
００オームの表面抵抗をもっている。よって、発光画素
数が多くなってかかる行電極に流れる電流量が多くなる
と上記表面抵抗による電圧降下分も増加することにな
り、これにより放電時の発光量が低下するという問題が
発生する。
【０００８】例えば、図３に示されるが如く、ＰＤＰ１
１におけるｋ行目の１列〜ｐ列までを白ピーク表示させ
た白ピーク表示部Ａと、ｔ行目の１列〜ｍ列全てを白ピ
ーク表示させた白ピーク表示部Ｂとでは、かかる白ピー
ク表示部Ｂの方が白ピーク表示部Ａよりも低輝度となっ
てしまうのである。
１におけるｋ行目の１列〜ｐ列までを白ピーク表示させ
た白ピーク表示部Ａと、ｔ行目の１列〜ｍ列全てを白ピ
ーク表示させた白ピーク表示部Ｂとでは、かかる白ピー
ク表示部Ｂの方が白ピーク表示部Ａよりも低輝度となっ
てしまうのである。
【０００９】
【発明が解決しようとする課題】本発明はかかる問題を
解決するためになされたものであり、輝度レベルの低下
を防止して良好な発光表示を行うことが出来るプラズマ
ディスプレイ装置を提供することを目的としてなされた
ものである。
解決するためになされたものであり、輝度レベルの低下
を防止して良好な発光表示を行うことが出来るプラズマ
ディスプレイ装置を提供することを目的としてなされた
ものである。
【００１０】
【課題を解決するための手段】本発明によるプラズマデ
ィスプレイ装置は、各々１画素に対応する複数の画素デ
ータに対応した画素データパルスに応じて放電発光表示
を行うプラズマディスプレイパネルを含んだプラズマデ
ィスプレイ装置であって、複数の前記画素データ中から
発光輝度レベルが所定レベル以上の高輝度となる画素デ
ータの数を検出してこれを検出画素データ数として得る
高輝度画素データ数検出手段と、前記検出画素データ数
が所定数より大なる場合には前記プラズマディスプレイ
パネルの輝度レベルを所定レベルだけ上げるべく調整制
御する輝度レベル調整手段とを有する。
ィスプレイ装置は、各々１画素に対応する複数の画素デ
ータに対応した画素データパルスに応じて放電発光表示
を行うプラズマディスプレイパネルを含んだプラズマデ
ィスプレイ装置であって、複数の前記画素データ中から
発光輝度レベルが所定レベル以上の高輝度となる画素デ
ータの数を検出してこれを検出画素データ数として得る
高輝度画素データ数検出手段と、前記検出画素データ数
が所定数より大なる場合には前記プラズマディスプレイ
パネルの輝度レベルを所定レベルだけ上げるべく調整制
御する輝度レベル調整手段とを有する。
【００１１】
【作用】本発明によるプラズマディスプレイ装置におい
ては、発光輝度レベルが所定レベル以上の高輝度となる
画素データの数を検出し、この数が所定数より大となる
場合にはプラズマディスプレイパネルの発光輝度レベル
を所定量上げて放電発光表示を行う。
ては、発光輝度レベルが所定レベル以上の高輝度となる
画素データの数を検出し、この数が所定数より大となる
場合にはプラズマディスプレイパネルの発光輝度レベル
を所定量上げて放電発光表示を行う。
【００１２】
【実施例】図４は、本発明によるプラズマディスプレイ
装置の構成を示す図である。図４において、ビデオ信号
処理回路１は、供給された複合ビデオ信号から赤色映像
成分に対応したＲビデオ信号、緑色映像成分に対応した
Ｇビデオ信号、及び青色映像成分に対応したＢビデオ信
号を夫々分離抽出して、これらをＡ／Ｄ変換器３に供給
する。同期分離回路５は、かかる複合ビデオ信号中から
水平及び垂直同期信号を抽出してこれらをタイミングパ
ルス発生回路６に供給する。タイミングパルス発生回路
６は、これら水平及び垂直同期信号に基づいた種々のタ
イミングパルスを発生する。メモリ制御回路７は、タイ
ミングパルス発生回路６から供給されたタイミングパル
スに同期した書込信号及び読出信号をフレームメモリ８
に供給する。
装置の構成を示す図である。図４において、ビデオ信号
処理回路１は、供給された複合ビデオ信号から赤色映像
成分に対応したＲビデオ信号、緑色映像成分に対応した
Ｇビデオ信号、及び青色映像成分に対応したＢビデオ信
号を夫々分離抽出して、これらをＡ／Ｄ変換器３に供給
する。同期分離回路５は、かかる複合ビデオ信号中から
水平及び垂直同期信号を抽出してこれらをタイミングパ
ルス発生回路６に供給する。タイミングパルス発生回路
６は、これら水平及び垂直同期信号に基づいた種々のタ
イミングパルスを発生する。メモリ制御回路７は、タイ
ミングパルス発生回路６から供給されたタイミングパル
スに同期した書込信号及び読出信号をフレームメモリ８
に供給する。
【００１３】Ａ／Ｄ変換器３は、タイミングパルス発生
回路６から供給されたタイミングパルスに同期して、上
記Ｒビデオ信号、Ｇビデオ信号及びＢビデオ信号各々を
１画素毎のディジタル画素データに変換してこれを輝度
レベル補正回路４０に供給する。図５は、かかる輝度レ
ベル補正回路４０の構成を示す図である。
回路６から供給されたタイミングパルスに同期して、上
記Ｒビデオ信号、Ｇビデオ信号及びＢビデオ信号各々を
１画素毎のディジタル画素データに変換してこれを輝度
レベル補正回路４０に供給する。図５は、かかる輝度レ
ベル補正回路４０の構成を示す図である。
【００１４】図５において、ＣＰＵ（中央処理装置）４
１は、プログラムメモリ４２に記憶されている命令シー
ケンスに従ってラインメモリ４３、補正データメモリ４
４及び出力回路４５各々の動作制御を行う。この際、Ｃ
ＰＵ４１は、各種の命令信号をＣＰＵバス４６を介して
ラインメモリ４３、補正データメモリ４４及び出力回路
４５各々に供給することにより上述の如き動作制御を実
現するのである。尚、Ａ／Ｄ変換器３から供給されたデ
ィジタル画素データは、かかるＣＰＵバス４６を介して
取り込まれる。
１は、プログラムメモリ４２に記憶されている命令シー
ケンスに従ってラインメモリ４３、補正データメモリ４
４及び出力回路４５各々の動作制御を行う。この際、Ｃ
ＰＵ４１は、各種の命令信号をＣＰＵバス４６を介して
ラインメモリ４３、補正データメモリ４４及び出力回路
４５各々に供給することにより上述の如き動作制御を実
現するのである。尚、Ａ／Ｄ変換器３から供給されたデ
ィジタル画素データは、かかるＣＰＵバス４６を介して
取り込まれる。
【００１５】図６は、上述の命令シーケンスに従ってＣ
ＰＵ４１が実行する制御動作のサブルーチンフローを示
す図である。図６において、Ａ／Ｄ変換器３からディジ
タル画素データの供給があると確認されると、ＣＰＵ４
１は、ラインメモリ４３に書込み命令信号を供給する
（ステップＳ１）。かかるステップＳ１の実行により、
Ａ／Ｄ変換器３から供給された１画素毎のディジタル画
素データはラインメモリ４３に順次書き込まれる。図７
は、かかるディジタル画素データのデータフォーマット
の一例を示す図である。かかる図７に示されるが如く、
１画素に対応したディジタル画素データは、ビット０
（最下位ビット）〜ビット７（最上位ビット）の８ビッ
トからなり、その上位ビットほど高輝度成分の重み付け
が大なるものである。ラインメモリ４３は、かかるディ
ジタル画素データを図８に示されるが如く１画素に対応
した８ビットデータ単位にて順次書き込んで行く。次
に、ＣＰＵ４１は、かかるラインメモリ４３に、１行分
のディジタル画素データが書込まれたか否かを判定する
（ステップＳ２）。かかるステップＳ２において、１行
分のディジタル画素データが書き込まれていないと判定
された場合は、ステップＳ１に戻って、１行分のディジ
タル画素データがラインメモリ４３に書込まれるまで上
述の如き動作を繰り返し実行する。ステップＳ２におい
て、１行分のディジタル画素データがラインメモリ４３
に書込まれたと判定されると、ＣＰＵ４１は、かかるラ
インメモリ４３に書き込まれた図８の如き８ビットデー
タ各々の上位３ビット（すなわち、ビット７、６、５）
を読み込み、かかる上位３ビットによる値が「１、０、
１」以上となる８ビットデータの数を内蔵レジスタＡ
（図示せず）に記憶させる（ステップＳ３）。例えば、
図８の例においては、画素２、画素３及び画素ｎ-１に
対応する３つの８ビットデータにおいて、その上位３ビ
ットによる値が「１、０、１」以上となっている。よっ
て、かかる例の場合、内蔵レジスタＡには”３”が記憶
されることになる。
ＰＵ４１が実行する制御動作のサブルーチンフローを示
す図である。図６において、Ａ／Ｄ変換器３からディジ
タル画素データの供給があると確認されると、ＣＰＵ４
１は、ラインメモリ４３に書込み命令信号を供給する
（ステップＳ１）。かかるステップＳ１の実行により、
Ａ／Ｄ変換器３から供給された１画素毎のディジタル画
素データはラインメモリ４３に順次書き込まれる。図７
は、かかるディジタル画素データのデータフォーマット
の一例を示す図である。かかる図７に示されるが如く、
１画素に対応したディジタル画素データは、ビット０
（最下位ビット）〜ビット７（最上位ビット）の８ビッ
トからなり、その上位ビットほど高輝度成分の重み付け
が大なるものである。ラインメモリ４３は、かかるディ
ジタル画素データを図８に示されるが如く１画素に対応
した８ビットデータ単位にて順次書き込んで行く。次
に、ＣＰＵ４１は、かかるラインメモリ４３に、１行分
のディジタル画素データが書込まれたか否かを判定する
（ステップＳ２）。かかるステップＳ２において、１行
分のディジタル画素データが書き込まれていないと判定
された場合は、ステップＳ１に戻って、１行分のディジ
タル画素データがラインメモリ４３に書込まれるまで上
述の如き動作を繰り返し実行する。ステップＳ２におい
て、１行分のディジタル画素データがラインメモリ４３
に書込まれたと判定されると、ＣＰＵ４１は、かかるラ
インメモリ４３に書き込まれた図８の如き８ビットデー
タ各々の上位３ビット（すなわち、ビット７、６、５）
を読み込み、かかる上位３ビットによる値が「１、０、
１」以上となる８ビットデータの数を内蔵レジスタＡ
（図示せず）に記憶させる（ステップＳ３）。例えば、
図８の例においては、画素２、画素３及び画素ｎ-１に
対応する３つの８ビットデータにおいて、その上位３ビ
ットによる値が「１、０、１」以上となっている。よっ
て、かかる例の場合、内蔵レジスタＡには”３”が記憶
されることになる。
【００１６】次に、ＣＰＵ４１は、かかる内蔵レジスタ
Ａに記憶されている数が所定値Ｑよりも大であるか否か
の判定を行う（ステップＳ４）。ステップＳ４におい
て、内蔵レジスタＡに記憶されている数が所定値Ｑより
も大でないと判定されると、ＣＰＵ４１は、ラインメモ
リ４３に読出し命令信号を供給すると共に、出力回路４
５に出力命令信号を供給する（ステップＳ５）。かかる
ステップＳ５の実行により、ラインメモリ４３は、記憶
してある図８の如きディジタル画素データ各々を８ビッ
ト毎に順次ＣＰＵバス４６に読み出す。この際、出力回
路４５は、このＣＰＵバス４６に読み出されたディジタ
ル画素データをフレームメモリ８に供給する。かかる動
作により、ラインメモリ４３に書き込まれていた１行分
のディジタル画素データ全てがＣＰＵバス４６に読み出
されると、ＣＰＵ４１は、Ａ／Ｄ変換器３からディジタ
ル画素データの供給があるか否かを判定する（ステップ
Ｓ６）。かかるステップＳ６において、Ａ／Ｄ変換器３
からディジタル画素データの供給が有ると判定されると
上記ステップＳ１に戻って上述の如き動作を繰り返し実
行する。
Ａに記憶されている数が所定値Ｑよりも大であるか否か
の判定を行う（ステップＳ４）。ステップＳ４におい
て、内蔵レジスタＡに記憶されている数が所定値Ｑより
も大でないと判定されると、ＣＰＵ４１は、ラインメモ
リ４３に読出し命令信号を供給すると共に、出力回路４
５に出力命令信号を供給する（ステップＳ５）。かかる
ステップＳ５の実行により、ラインメモリ４３は、記憶
してある図８の如きディジタル画素データ各々を８ビッ
ト毎に順次ＣＰＵバス４６に読み出す。この際、出力回
路４５は、このＣＰＵバス４６に読み出されたディジタ
ル画素データをフレームメモリ８に供給する。かかる動
作により、ラインメモリ４３に書き込まれていた１行分
のディジタル画素データ全てがＣＰＵバス４６に読み出
されると、ＣＰＵ４１は、Ａ／Ｄ変換器３からディジタ
ル画素データの供給があるか否かを判定する（ステップ
Ｓ６）。かかるステップＳ６において、Ａ／Ｄ変換器３
からディジタル画素データの供給が有ると判定されると
上記ステップＳ１に戻って上述の如き動作を繰り返し実
行する。
【００１７】又、ステップＳ４において、内蔵レジスタ
Ａに記憶されている数が所定値Ｑより大であると判定さ
れると、ＣＰＵ４１は、補正データ読出し用アドレスレ
ジスタＸ（図示せず）に０番地を記憶させる（ステップ
Ｓ７）。次に、ＣＰＵ４１は、かかるレジスタＸに記憶
されている番地に記憶されている補正データを、補正デ
ータメモリ４４から読出してこれを内蔵レジスタＹ（図
示せず）に記憶させる（ステップＳ８）。図９は、かか
る補正データメモリ４４のメモリマップの一例を示す図
である。尚、図９において、補正データに付されている
符号が小なる補正データほど、補正データの値自体が大
なるものである。
Ａに記憶されている数が所定値Ｑより大であると判定さ
れると、ＣＰＵ４１は、補正データ読出し用アドレスレ
ジスタＸ（図示せず）に０番地を記憶させる（ステップ
Ｓ７）。次に、ＣＰＵ４１は、かかるレジスタＸに記憶
されている番地に記憶されている補正データを、補正デ
ータメモリ４４から読出してこれを内蔵レジスタＹ（図
示せず）に記憶させる（ステップＳ８）。図９は、かか
る補正データメモリ４４のメモリマップの一例を示す図
である。尚、図９において、補正データに付されている
符号が小なる補正データほど、補正データの値自体が大
なるものである。
【００１８】次に、ＣＰＵ４１は、かかる内蔵レジスタ
Ｙに記憶されている補正データを、ラインメモリ４３に
記憶されている１画素毎の８ビットデータ各々に一律に
加算する（ステップＳ９）。次に、ＣＰＵ４１は、かか
る加算が施されたラインメモリ４３内の８ビットデータ
各々の上位３ビット（すなわち、ビット７、６、５）を
読み込み、かかる上位３ビットによる値が「１、０、
１」以上となる８ビットデータの数を内蔵レジスタＢ
（図示せず）に記憶させる（ステップＳ１０）。次に、
ＣＰＵ４１は、内蔵レジスタＡに記憶されている数と、
内蔵レジスタＢに記憶されている数とが一致しているか
否かを判定する（ステップＳ１１）。かかるステップＳ
１１において、内蔵レジスタＡに記憶されている数と、
内蔵レジスタＢに記憶されている数とが一致していると
判定された場合は、ＣＰＵ４１は、上記ステップＳ５を
実行する。このステップＳ５の実行により、上述の如き
補正データが加算されたディジタル画素データがライン
メモリ４３から読み出されてフレームメモリ８に供給さ
れるのである。
Ｙに記憶されている補正データを、ラインメモリ４３に
記憶されている１画素毎の８ビットデータ各々に一律に
加算する（ステップＳ９）。次に、ＣＰＵ４１は、かか
る加算が施されたラインメモリ４３内の８ビットデータ
各々の上位３ビット（すなわち、ビット７、６、５）を
読み込み、かかる上位３ビットによる値が「１、０、
１」以上となる８ビットデータの数を内蔵レジスタＢ
（図示せず）に記憶させる（ステップＳ１０）。次に、
ＣＰＵ４１は、内蔵レジスタＡに記憶されている数と、
内蔵レジスタＢに記憶されている数とが一致しているか
否かを判定する（ステップＳ１１）。かかるステップＳ
１１において、内蔵レジスタＡに記憶されている数と、
内蔵レジスタＢに記憶されている数とが一致していると
判定された場合は、ＣＰＵ４１は、上記ステップＳ５を
実行する。このステップＳ５の実行により、上述の如き
補正データが加算されたディジタル画素データがライン
メモリ４３から読み出されてフレームメモリ８に供給さ
れるのである。
【００１９】又、かかるステップＳ１１において、内蔵
レジスタＡに記憶されている数と、内蔵レジスタＢに記
憶されている数とが一致していないと判定された場合、
ＣＰＵ４１は、ラインメモリ４３に記憶されている１画
素毎の８ビットデータ各々から、内蔵レジスタＹに記憶
されている補正データを一律に減算する（ステップＳ１
２）。次に、ＣＰＵ４１は、補正データ読出し用アドレ
スレジスタＸに記憶されている内容に１００だけ加算す
る（ステップＳ１３）。かかるステップＳ１３の終了
後、ＣＰＵ４１は、再びステップＳ８の実行に移って上
述した如き動作を繰り返し実行する。この際、上記ステ
ップＳ６において、Ａ／Ｄ変換器３からディジタル画素
データの供給が無いと判定されると、上述した如きサブ
ルーチンフローを抜けて輝度レベル補正動作を終了す
る。
レジスタＡに記憶されている数と、内蔵レジスタＢに記
憶されている数とが一致していないと判定された場合、
ＣＰＵ４１は、ラインメモリ４３に記憶されている１画
素毎の８ビットデータ各々から、内蔵レジスタＹに記憶
されている補正データを一律に減算する（ステップＳ１
２）。次に、ＣＰＵ４１は、補正データ読出し用アドレ
スレジスタＸに記憶されている内容に１００だけ加算す
る（ステップＳ１３）。かかるステップＳ１３の終了
後、ＣＰＵ４１は、再びステップＳ８の実行に移って上
述した如き動作を繰り返し実行する。この際、上記ステ
ップＳ６において、Ａ／Ｄ変換器３からディジタル画素
データの供給が無いと判定されると、上述した如きサブ
ルーチンフローを抜けて輝度レベル補正動作を終了す
る。
【００２０】つまり、かかるフローにおいては、先ず、
Ａ／Ｄ変換器３から供給された１行分のディジタル画素
データの各々から、発光輝度レベルが所定レベル以上の
高輝度となることが予測される画素データ（上位３ビッ
トが「1,0,1」以上である画素データ）の数を求める
（ステップＳ１〜Ｓ３）。すなわち、かかるステップＳ
１〜Ｓ３の実行により、高輝度画素データの数を検出す
るのである。次に、上述の如く求められた画素データの
数が所定数（Ｑ）を越えているか否かの判定（ステップ
Ｓ４）を行い、所定数（Ｑ）を越えていない場合には、
Ａ／Ｄ変換器３から供給された１行分のディジタル画素
データ各々をそのままフレームメモリ８に供給する（ス
テップＳ５）。一方、所定数（Ｑ）を越えている場合
は、かかる１行分のディジタル画素データ各々に所定の
補正データを加算して（ステップＳ９）、これをフレー
ムメモリ８に供給する（ステップＳ５）。この際、かか
る補正データの加算により、８ビットの画素データ各々
の上位３ビットの値が、この加算前の値と異なる値とな
った場合は、かかる補正データが加算された８ビットの
画素データ各々からこの補正データを減算して元の状態
に戻し（ステップＳ１２）、次に、上記補正データより
も低い値からなる補正データを用いて、再度、８ビット
画素データへの加算を実行する（ステップＳ１３、Ｓ
８、Ｓ９）。かかる動作（ステップＳ８〜Ｓ１３）を、
８ビットの画素データ各々の上位３ビットの値が、加算
前と同一になるまで実行する。つまり、画素データ各々
の上位３ビットの値が加算前と変わらない程度に、画素
データ各々を高輝度化補正するのである。
Ａ／Ｄ変換器３から供給された１行分のディジタル画素
データの各々から、発光輝度レベルが所定レベル以上の
高輝度となることが予測される画素データ（上位３ビッ
トが「1,0,1」以上である画素データ）の数を求める
（ステップＳ１〜Ｓ３）。すなわち、かかるステップＳ
１〜Ｓ３の実行により、高輝度画素データの数を検出す
るのである。次に、上述の如く求められた画素データの
数が所定数（Ｑ）を越えているか否かの判定（ステップ
Ｓ４）を行い、所定数（Ｑ）を越えていない場合には、
Ａ／Ｄ変換器３から供給された１行分のディジタル画素
データ各々をそのままフレームメモリ８に供給する（ス
テップＳ５）。一方、所定数（Ｑ）を越えている場合
は、かかる１行分のディジタル画素データ各々に所定の
補正データを加算して（ステップＳ９）、これをフレー
ムメモリ８に供給する（ステップＳ５）。この際、かか
る補正データの加算により、８ビットの画素データ各々
の上位３ビットの値が、この加算前の値と異なる値とな
った場合は、かかる補正データが加算された８ビットの
画素データ各々からこの補正データを減算して元の状態
に戻し（ステップＳ１２）、次に、上記補正データより
も低い値からなる補正データを用いて、再度、８ビット
画素データへの加算を実行する（ステップＳ１３、Ｓ
８、Ｓ９）。かかる動作（ステップＳ８〜Ｓ１３）を、
８ビットの画素データ各々の上位３ビットの値が、加算
前と同一になるまで実行する。つまり、画素データ各々
の上位３ビットの値が加算前と変わらない程度に、画素
データ各々を高輝度化補正するのである。
【００２１】以上の如き動作により、輝度レベル補正回
路４０は、発光輝度レベルが所定レベル以上の高輝度と
なることが予測される画素データの総数を１行毎に求
め、この総数が所定数を越える場合には、その行に対応
した画素データ各々に補正データを加算して輝度レベル
を上げた画素データをフレームメモリ８に供給するので
ある。
路４０は、発光輝度レベルが所定レベル以上の高輝度と
なることが予測される画素データの総数を１行毎に求
め、この総数が所定数を越える場合には、その行に対応
した画素データ各々に補正データを加算して輝度レベル
を上げた画素データをフレームメモリ８に供給するので
ある。
【００２２】フレームメモリ８は、メモリ制御回路７か
ら供給された書込信号に応じて、上記輝度レベル補正回
路４０から供給された画素データを順次取り込む。又、
フレームメモリ８は、かかるメモリ制御回路７から供給
された読出信号に応じて、このフレームメモリ８内に記
憶されている画素データを順次読み出して次段の出力処
理回路９へ供給する。読出しタイミング信号発生回路２
０は、放電発光を開始させるための走査パルス、放電状
態を維持するための維持パルス、及び放電発光を停止さ
せるための消去パルス各々の供給タイミングに対応した
タイミング信号を発生してこれらを行電極駆動パルス発
生回路１０に供給する。更に、読出しタイミング信号発
生回路２０は、画素データパルスの供給タイミングに対
応したタイミング信号を発生してこれを出力処理回路９
に供給する。出力処理回路９は、フレームメモリ８から
供給された画素データ１フィールド毎にその輝度階調に
対応した第１〜第８モード画素データを生成し、これら
を読出しタイミング信号発生回路２０からのタイミング
信号に同期して画素データパルス発生回路１２に供給す
る。行電極駆動パルス発生回路１０は、読出しタイミン
グ信号発生回路２０から供給された各タイミング信号に
応答して、放電発光を開始させるための走査パルス、及
び放電状態を維持するための維持パルスを夫々発生して
ＰＤＰ（プラズマディスプレイパネル）１１の行電極Ｙ
1〜Ｙn及びＸ1〜Ｘnに供給する。画素データパルス発生
回路１２は、出力処理回路９から供給された画素データ
の論理「１」又は「０」夫々に対応した電圧値を有する
画素データパルスを発生してこれを各行毎に分割し、こ
の分割した各行毎の画素データパルスを時分割にて列電
極Ｄ1〜Ｄmへ印加する。
ら供給された書込信号に応じて、上記輝度レベル補正回
路４０から供給された画素データを順次取り込む。又、
フレームメモリ８は、かかるメモリ制御回路７から供給
された読出信号に応じて、このフレームメモリ８内に記
憶されている画素データを順次読み出して次段の出力処
理回路９へ供給する。読出しタイミング信号発生回路２
０は、放電発光を開始させるための走査パルス、放電状
態を維持するための維持パルス、及び放電発光を停止さ
せるための消去パルス各々の供給タイミングに対応した
タイミング信号を発生してこれらを行電極駆動パルス発
生回路１０に供給する。更に、読出しタイミング信号発
生回路２０は、画素データパルスの供給タイミングに対
応したタイミング信号を発生してこれを出力処理回路９
に供給する。出力処理回路９は、フレームメモリ８から
供給された画素データ１フィールド毎にその輝度階調に
対応した第１〜第８モード画素データを生成し、これら
を読出しタイミング信号発生回路２０からのタイミング
信号に同期して画素データパルス発生回路１２に供給す
る。行電極駆動パルス発生回路１０は、読出しタイミン
グ信号発生回路２０から供給された各タイミング信号に
応答して、放電発光を開始させるための走査パルス、及
び放電状態を維持するための維持パルスを夫々発生して
ＰＤＰ（プラズマディスプレイパネル）１１の行電極Ｙ
1〜Ｙn及びＸ1〜Ｘnに供給する。画素データパルス発生
回路１２は、出力処理回路９から供給された画素データ
の論理「１」又は「０」夫々に対応した電圧値を有する
画素データパルスを発生してこれを各行毎に分割し、こ
の分割した各行毎の画素データパルスを時分割にて列電
極Ｄ1〜Ｄmへ印加する。
【００２３】以上の如く、かかる実施例によるプラズマ
ディスプレイ装置においては、発光輝度レベルが所定レ
ベル以上の高輝度となる画素データの総数を１行毎に求
め、この総数が所定数より大となる行においては、かか
る行における発光輝度レベルを上げるべく、その行に対
応した画素データ各々に補正データを加算して補正画素
データを生成し、かかる補正画素データに基づいて放電
発光表示を行うようにしている。
ディスプレイ装置においては、発光輝度レベルが所定レ
ベル以上の高輝度となる画素データの総数を１行毎に求
め、この総数が所定数より大となる行においては、かか
る行における発光輝度レベルを上げるべく、その行に対
応した画素データ各々に補正データを加算して補正画素
データを生成し、かかる補正画素データに基づいて放電
発光表示を行うようにしている。
【００２４】よって、かかる本発明によれば、白ピーク
表示画素数が多くなって放電発光時の輝度が低下すると
予測される行においては、かかる行に対応した画素デー
タに補正データを加算し、これにより画素データ段階に
て輝度の低下分を補うのである。尚、上記実施例におい
ては、画素データ各々に補正データを一律に加算するよ
うにしているが、かかる補正データとしては、画面中央
付近の輝度を画面端の輝度よりも、より高輝度にするよ
うな重み付けを持ったものとするのが好ましい。
表示画素数が多くなって放電発光時の輝度が低下すると
予測される行においては、かかる行に対応した画素デー
タに補正データを加算し、これにより画素データ段階に
て輝度の低下分を補うのである。尚、上記実施例におい
ては、画素データ各々に補正データを一律に加算するよ
うにしているが、かかる補正データとしては、画面中央
付近の輝度を画面端の輝度よりも、より高輝度にするよ
うな重み付けを持ったものとするのが好ましい。
【００２５】又、上記実施例においては、画素データに
補正データを加算することにより、画素データ段階にて
輝度の低下分を補うようにしているが、画素データを変
更せずに、維持放電による発光回数（単位時間あたり
の）を調整するようにしても良い。図１０は、かかる動
作を実現する本発明の他の実施例によるプラズマディス
プレイ装置の構成を示す図である。
補正データを加算することにより、画素データ段階にて
輝度の低下分を補うようにしているが、画素データを変
更せずに、維持放電による発光回数（単位時間あたり
の）を調整するようにしても良い。図１０は、かかる動
作を実現する本発明の他の実施例によるプラズマディス
プレイ装置の構成を示す図である。
【００２６】尚、かかる図１０において、図４に示され
る機能ブロックと同一機能ブロックには同一符号が付さ
れている。図１０において、Ａ／Ｄ変換器３は、タイミ
ングパルス発生回路６から供給されたタイミングパルス
に同期して、ビデオ信号処理回路１から供給されたビデ
オ信号をディジタル画素データに変換してこれを輝度レ
ベル補正回路４０及びフレームメモリ８に夫々供給す
る。輝度レベル補正回路４０は、発光輝度レベルが所定
レベル以上の高輝度となることが予測される画素数の総
数を、Ａ／Ｄ変換器３から供給された１行毎の画素デー
タに基づいて求めて、この総数が所定数より大となる行
においては、かかる行に印加する維持パスルの単位時間
あたりの印加回数を上げるべき指令信号を、読出しタイ
ミング信号発生回路２０に供給する。この際、読出しタ
イミング信号発生回路２０は、かかる指令信号に応じて
上記維持パルスの供給タイミングに対応したタイミング
信号の単位時間あたりの発生回数を調整するのである。
る機能ブロックと同一機能ブロックには同一符号が付さ
れている。図１０において、Ａ／Ｄ変換器３は、タイミ
ングパルス発生回路６から供給されたタイミングパルス
に同期して、ビデオ信号処理回路１から供給されたビデ
オ信号をディジタル画素データに変換してこれを輝度レ
ベル補正回路４０及びフレームメモリ８に夫々供給す
る。輝度レベル補正回路４０は、発光輝度レベルが所定
レベル以上の高輝度となることが予測される画素数の総
数を、Ａ／Ｄ変換器３から供給された１行毎の画素デー
タに基づいて求めて、この総数が所定数より大となる行
においては、かかる行に印加する維持パスルの単位時間
あたりの印加回数を上げるべき指令信号を、読出しタイ
ミング信号発生回路２０に供給する。この際、読出しタ
イミング信号発生回路２０は、かかる指令信号に応じて
上記維持パルスの供給タイミングに対応したタイミング
信号の単位時間あたりの発生回数を調整するのである。
【００２７】すなわち、かかる実施例においては、発光
輝度レベルが所定レベル以上の高輝度となる画素データ
の総数を１行毎に求め、この総数が所定数より大となる
行においては、単位時間あたりの維持パルスの印加回数
を上げる。つまり、維持パルスの周波数を上げることに
より高輝度化を行って輝度の低下分を補うようにしてい
るのである。
輝度レベルが所定レベル以上の高輝度となる画素データ
の総数を１行毎に求め、この総数が所定数より大となる
行においては、単位時間あたりの維持パルスの印加回数
を上げる。つまり、維持パルスの周波数を上げることに
より高輝度化を行って輝度の低下分を補うようにしてい
るのである。
【００２８】
【発明の効果】以上の如く、本発明によるプラズマディ
スプレイ装置においては、発光輝度レベルが所定レベル
以上の高輝度となる画素データの数を検出して、この数
が所定数より大となる場合には、プラズマディスプレイ
パネルの発光輝度レベルを強制的に所定レベルだけ上げ
る構成としている。
スプレイ装置においては、発光輝度レベルが所定レベル
以上の高輝度となる画素データの数を検出して、この数
が所定数より大となる場合には、プラズマディスプレイ
パネルの発光輝度レベルを強制的に所定レベルだけ上げ
る構成としている。
【００２９】よって、かかる本発明によれば、白ピーク
表示を行う画素数が多い場合においても、発光輝度の低
下を生じさせることなく良好なプラズマディスプレイパ
ネルの発光表示を行うことが可能となるのである。
表示を行う画素数が多い場合においても、発光輝度の低
下を生じさせることなく良好なプラズマディスプレイパ
ネルの発光表示を行うことが可能となるのである。
【図１】従来のプラズマディスプレイ装置の構成を示す
図である。
図である。
【図２】プラズマディスプレイ装置の動作の一例を示す
図である。
図である。
【図３】ＰＤＰ１１の表示例を示す図である。
【図４】本発明によるプラズマディスプレイ装置の構成
を示す図である。
を示す図である。
【図５】輝度レベル補正回路４０の構成の一例を示す図
である。
である。
【図６】ＣＰＵ４１による制御フローを示す図である。
【図７】ディジタル画素データのデータフォーマットの
一例を示す図である。
一例を示す図である。
【図８】ラインメモリ４３の記憶状態の一例を示す図で
ある。
ある。
【図９】補正データメモリ４４のメモリマップの一例を
示す図である。
示す図である。
【図１０】本発明の他の実施例によるプラズマディスプ
レイ装置の構成を示す図である。
レイ装置の構成を示す図である。
１１ プラズマディスプレイパネル ２０ 読出しタイミング信号発生回路 ４０ 輝度レベル補正回路 ４３ ラインメモリ ４４ 補正データメモリ
Claims (4)
- 【請求項１】 各々１画素に対応する複数の画素データ
に対応した画素データパルスに応じて放電発光表示を行
うプラズマディスプレイパネルを含んだプラズマディス
プレイ装置であって、 複数の前記画素データ中から発光輝度レベルが所定レベ
ル以上の高輝度となる画素データの数を検出してこれを
検出画素データ数として得る高輝度画素データ数検出手
段と、 前記検出画素データ数が所定数より大なる場合には前記
プラズマディスプレイパネルの輝度レベルを所定レベル
だけ上げるべく調整制御する輝度レベル調整手段とを有
することを特徴とするプラズマディスプレイ装置。 - 【請求項２】 前記高輝度画素データ数検出手段は、１
行分毎の前記画素データ中から前記検出画素データ数を
求めることを特徴とする請求項１記載のプラズマディス
プレイ装置。 - 【請求項３】 前記輝度レベル調整手段は、前記検出画
素データ数が所定数より大なる場合には前記画素データ
各々に所定の補正データを加算した補正画素データを得
る補正データ加算手段と、 前記検出画素データ数が所定数より小なる場合には前記
画素データに基づいて前記画素データパルスを発生する
一方、前記検出画素データ数が所定数より大なる場合に
は前記補正画素データに基づいて前記画素データパルス
を発生する画素データパルス発生手段とからなることを
特徴とする請求項１記載のプラズマディスプレイ装置。 - 【請求項４】 前記輝度レベル調整手段は、前記プラズ
マディスプレイパネルの行電極の各々に放電維持のため
の維持パルスを印加する電極駆動手段を含み、 前記検出画素データ数が所定数より大なる場合には前記
維持パルスの周波数を上げるべく調整制御する手段を有
することを特徴とする請求項１記載のプラズマディスプ
レイ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6165140A JPH0832903A (ja) | 1994-07-18 | 1994-07-18 | プラズマディスプレイ装置 |
| US08/500,418 US5721559A (en) | 1994-07-18 | 1995-07-10 | Plasma display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6165140A JPH0832903A (ja) | 1994-07-18 | 1994-07-18 | プラズマディスプレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832903A true JPH0832903A (ja) | 1996-02-02 |
Family
ID=15806659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6165140A Pending JPH0832903A (ja) | 1994-07-18 | 1994-07-18 | プラズマディスプレイ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5721559A (ja) |
| JP (1) | JPH0832903A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0831643A3 (en) * | 1996-09-18 | 1998-04-01 | Matsushita Electric Industrial Co., Ltd. | Plasma display panel and method of controlling brightness of the same |
| JP2002031846A (ja) * | 2000-05-08 | 2002-01-31 | Canon Inc | 表示装置および映像信号処理装置 |
| JP2005257754A (ja) * | 2004-03-09 | 2005-09-22 | Pioneer Electronic Corp | 表示装置 |
| US7023406B1 (en) | 1999-05-14 | 2006-04-04 | Nec Corporation | Method and apparatus for enhancing peak luminance on plasma display panel |
| JP2006301556A (ja) * | 2005-03-25 | 2006-11-02 | Pioneer Electronic Corp | 表示装置 |
| JP2006301555A (ja) * | 2005-03-25 | 2006-11-02 | Pioneer Electronic Corp | 表示装置 |
| KR100681653B1 (ko) * | 2003-03-31 | 2007-02-09 | 주식회사 대우일렉트로닉스 | 피디피의 라인 픽춰 디스토션 방지방법 |
| JP2007164202A (ja) * | 2000-05-08 | 2007-06-28 | Canon Inc | 表示装置および映像信号処理装置 |
| KR100762040B1 (ko) * | 2004-12-03 | 2007-09-28 | 후지츠 히다찌 플라즈마 디스플레이 리미티드 | 화상 표시 장치 및 그 구동 방법 |
| KR100805105B1 (ko) * | 2006-02-28 | 2008-02-21 | 삼성에스디아이 주식회사 | 플라즈마 표시 장치 및 그 구동 방법 |
| CN102171749A (zh) * | 2008-10-01 | 2011-08-31 | 欧丽安等离子显示器株式会社 | 用于驱动ac类型等离子体显示面板的方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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