KR970005937B1 - 데이타 인에이블 신호 입력시 엘.씨.디 제어신호 출력회로 - Google Patents

데이타 인에이블 신호 입력시 엘.씨.디 제어신호 출력회로 Download PDF

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Abstract

내용 없음.

Description

데이타 인에이블 신호 입력시 엘.씨.디. 제어신호 출력회로
제1도는 이 발명의 실시예에 따른 데이타 인에이블 신호 입력시 엘.씨.디. 제어신호 출력회로의 블럭 다이어그램.
제2도는 이 발명의 실시예에 따른 데이타 인에이블 신호 입력시 엘.씨.디. 제어신호 출력회로의 데이타 인에이블 신호 제어부를 상세하게 나타낸 도면.
제3도는 이 발명의 실시예에 따른 데이타 인에이블 신호 입력시 엘.씨.디. 제어신호 출력회로의 데이타 인에이블 신호 제어부의 각 출력 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 데이타 인에이블 신호 제어부 12 : 먹스
이발명은 데이타 인에이블(DE : Data Enable) 신호 입력시 엘.씨.디.(이하 LCD : Liquid Cystal Display라고함) 제어신호 출력회로에 관한 것으로서, 도욱 상세하게 말하자면 데이타 인에이블 신호 입력되었을 때 LCD를 제어하기 위한 출력을 만들어 주는 회로에 관한 것이다.
종래에는 HSYNC(Horizontal Synchronous) 신호에 의하여 LCD 드라이브 IC(Integrated Circuit)를 제어하는 회로부와 데이타 인에이블 신호에 의하여 LCD 드라이브 IC를 제어하는 회로부를 따로 설계하였다.
그러나 상기한 종래의 방식은 에이직(ASIC : Application Specific Integrated Circuit)으로 회로를 구성할 때 HSYNC 신호와 데이타 인에이블 신호를 각각의 핀(Pin)으로 사용하게 됨으로 에이직의 핀수를 증가시키고 게이트 수를 증가시킨다는 단점이 있다.
따라서 이 발명의 목적은 상기한 종래의 단점을 해결하기 위한 것으로서, 데이타 인에이블 신호의 입력과 HSYNC 신호의 입력을 하나의 핀으로 하고, 데이타 인에이블 신호를 이용하여 HSYNC 신호를 만들어서 데이타 인에이블 신호에 의한 LCD 드라이브 IC를 제어하는 회로부를 사용하지 않고 HSYNC 신호에 의한 LCD 드라이브 IC를 제어하는 회로부만을 사용함으로서 게이트 수의 감소 및 회로의 최적화(Optimization)를 실현한 데이타 인에이블 신호 입력시 LCD 제어신호 출력회로를 제공하는데 있다.
상기한 목적을 달성하기 위한 수단으로서 이 발명의 구성은, 데이타 인에이블 신호를 입력받아서 HSYNC 신호를 만들어내는 데이타 인에이블 신호 제어부와, 본래의 HSYNC 신호와 데이타 인에이블 신호 제어부에서 출력된 HSYNC 신호를 입력받아 하나를 선택하여 출력하는 먹스(Multiplexer ; 이하 먹스라 함)와, 먹스에서 입력된 HSYNC 신호를 이용해서 LCD 드라이브 IC를 제어하고 LCD 제어신호를 출력하는 LCD 제어부로 이루어진다.
상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.
제1도는 이 발명의 실시예에 따른 데이타 인에이블 신호 입력시 LCD 제어신호 출력회로의 블록 다이아그램이다.
제1도에 도시되어 있듯이 이 발명의 실시예에 따른 데이타 인에이블 신호 입력시 LCD 제어신호 출력회로의 구성은, MCLK이 클럭으로 입력되고 VSYNC 신호와 RST 신호와 데이타 인에이블 신호를 입력으로 하는 데이타 인에이블 신호 제어부(11)와, 본래의 HSYNC 신호와 데이타 인에이블 신호 제어부(11)에서 출력된 HSYNC 신호를 입력받아 DE_Mode Sel 신호에 의해서 하나를 선택하여 출력하는 먹스(12)와, 먹스(12)에서 출력된 신호를 받아 LCD 제어신호를 출력하는 LCD 제어부(13)로 이루어진다.
제2도는 이 발명의 실시예에 따른 데이타 인에이블 신호 입력시 LCD 제어신호 출력회로의 데이타 인에이블 신호 제어부(11)를 상세하게 나타낸 도면이다.
제2도에 도시되어 있듯이 이 발명의 실시예에 따른 데이타 인에이블 신호 입력시 LCD 제어신호 출력회로의 데이타 인에이블 신호 제어부(11)의 구성은, VSYNC 신호와 RST 신호를 입력으로 하는 게이트(G111)와, MCLK 신호를 클럭(CLK)의 입력으로 하고 게이트(G111)의 출력을 RST단자의 입력으로 하는 31_CNT(111)와, 31_CNT(111)의 출력 A,B,C,D,E,F를 각각 입력 A,B,C,D,E,F로 받는 6B_dec(112)와, 게이트(G111)의 출력을 입력으로 하는 인버터(I111)와, 데이타 인에이블 신호를 SET 단자의 입력으로 받고 인버터(I111)의 출력을 RESET 단자의 입력으로 하는 R/S FF(115)과, 데이타 인에이블 신호를 입력으로 하는 인버터(I112)와, 인버터(I112)의 출력과 R/S FF(115)의 출력을 입력으로 하는 게이트(G116)와, 6B_dec의 OUT 단자출력을 SET 단자의 입력으로 하고 인버터(I111)의 출력을 RESET 단자의 입력으로 하는 R/S FF(113)과, 데이타 인에이블 신호를 SET 단자의 입력으로 하고 인버터(I111)의 출력을 RESET 단자의 입력으로 하는 R/S FF(114)과, MCLK 신호를 클럭의 입력으로 하고 게이트(G116)의 출력을 RST 단자의 입력으로 하는 31_CNT(116)와, 31_CNT(116)의 출력 A,B,C,D,E,F를 각각 입력 A,B,C,D,E,F로 받는 6B_dec(117)와, 6B_dec(117)의 OUT 단자 출력을 SET 단자의 입력으로 받고 데이타 인에이블 신호를 RESET 단자의 입력으로 하는 R/S FF(118)과, R/S FF(113,114)의 OUT 단자 출력을 입력으로 하는 게이트(G112)와, 게이트(G112)의 출력과 데이타 인에이블 신호를 입력으로 하는 게이트(G113)와, 데이타 인에이블 신호와 R/S FF(118)의 OUT 단자출력을 입력으로 하는 게이트(G117)와, 게이트(G113,G117)의 출력을 입력을 하는 게이트(G114)와, 게이트(G114)의 출력과 R/S FF(113)의 OUT 단자출력을 입력으로 하고 OUT 단자의 출력으로 HSYNC 신호와 같은 파형을 출력하는 게이트(G115)로 이루어진다.
상기한 구성에 의한, 이 발명의 실시예에 따른 데이타 인에이블 신호 입력시 LCD 제어신호 출력회로의 작용은 다음과 같다.
제1도에 도시되어 있듯이 HSYNC 신호와 데이타 인에이블 신호가 하나의 핀에 연결되어 이 핀에 HSYNC 신호가 인가되면 DE_Mode Sel이 입력되는 먹스(12) 단자가 하이(high)가 되게하여 먹스(12)의 입력단자 1에 입력된 신호(HSYNC)가 먹스(12)의 출력단자 OUT을 통해 LCD 제어부(13)에 출력되고, 이 핀에 데이타 인에이블 신호가 인가되면 이 신호는 데이타 인에이블 신호 제어부(11)에 입력되며 DE_Mode Sel이 입력되는 먹스(12) 단자가 로우(low)가 되게 하여 먹스(12)의 입력단자 0에 입력된 신호(데이타 인에이블 신로 제어부(11)에서 만들어 출력한 HSYNC)가 먹스(12)의 출력단자 OUT을 통해 LCD 제어부(13)에 출력되어 LCD 제어부(13)에서 이 신호(HSYNC)를 입력하여 LCD 제어 신호를 출력하게 된다. 즉, HSYNC 신호와 데이타 인에이블 신호중에서 어떤 신호가 인가되더라도 먹스(12)의 출력은 HSYNC가 된다.
제2도와 제3도에 도시되어 있듯이, 31_CNT(111,116)는 MCLK를 31까지 카운트하는 곳이다. 6B_dec(112,117)는 31까지 카운트된 값(0011 1111B)에서 MCLK의 한 클럭 크기의 펄스를 발생시키는 곳으로 입력(A,B,C,D,E,F)이 전부 0011 1111B가 들어오면 한 펄스를 띄운다. R/S FF(113,114,115,118)는 R/S Fip Flop으로 SET 단자를 1이 입력되면 OUT 단자가 하이(high)를 유지하고 RESET 단자에 1이 들어오면 OUT 단자가 로우(low)를 유지한다. VSYNC 신호는 LCD 패널(Panel)의 수직동기신호이다. 데이타 인에이블 신호 데이타가 있는 부분에서만 인에이블 되는 신호이다.
31_CNT(111)는 VSYNC 신호의 로우레벨시 리셋된후 하이레벨시부터 카운트한다. 31까지 카운트하면 6B_dec(112)가 31번째 클럭이 입력되었을 때 한펄스만 출력시킨다. 이 펄스가 R/S FF(113)의 SET 단자에 연결되어 VSYNC 신호의 인버트된 신호 하이가 들어오면 113출력을 발생한다. R/S FF(114)는 데이타 인에이블 신호가 입력되면 하이 레벨을 유지하다가 VSYNC 신호의 하이레벨이 들어오면 114출력을 발생하고 이 114출력이 게이트(G112)에서 R/S FF(113)의 출력과 익스크루시브 오아(Exclusive-Or)되어 파형 G112 출력을 발생한다. 이렇게 발생된 출력은 첫 번째 데이타 인에이블 신호가 들어올 때 이 신호 앞에서 더미(dummy) 파형을 형성하고 데이타 인에이블 신호와 논리합하여 첫 번째 들어오는 데이타 인에이블 신호를 이용한 첫 번째 HSYNC 신호와 같은 파형을 형성한다. 그 이후에는 R/S FF(115), 게이트(G116), 31_CNT(116), 6B_dec(117), R/S FF(118), 게이트(G117)들을 이용하여 HSYNC 신호와 같은 파형을 만들고 R/S FF(113)의 출력과 게이트(G114)의 출력을 논리곱하면 최종적으로 게이트(G115)의 출력을 발생한다. 이 게이트(G115)의 출력을 먹스(12)를 통해 LCD 제어부(13 : HSYNC를 이용하여 LCD 드라이브 IC를 제어하는 회로부)에 연결하면 데이타 인에이블 신호를 이용하여 HSYNC 신호 입력시에 제어회로에서 발생하는 신호와 같은 제어신호를 얻을 수 있다.
즉, 31_CNT(111), 6B_dec(112), R/S FF(113,114), 그리고 게이트(G112,G113)는 첫 번째 데이타 인에이블 신호가 들어 왔을 때 첫 번째 HSYNC 신호와 같은 출력을 발생시키는 부분이고, R/S FF(115), 게이트(G116), 31_CNT(116), 6B_dec(117), R/S FF(118), 그리고 게이트(117)는 두 번째 데이타 인에이블 신호부터 VSYNC 신호가 로우될 때(1 플레임이 끝날 때)까지 계속적으로 HSYNC 신호와 같은 출력을 발생시켜 주는 부분이며 게이트(G114)의 논리합은 첫번째 출력과 두번째 이후의 출력을 합해주기 위한 것이다.
이상에서와 같이 이 발명의 실시예에서, 데이타 인에이블 신호의 입력과 HSYNC 신호의 입력을 하나의 핀으로 하고, 데이타 인에이블 신호를 이용하여 HSYNC 신호를 만들어서 데이타 인에이블 신호에 의한 LCD 드라이브 IC를 제어하는 회로부를 사용하지 않고 HSYNC 신호에 의한 LCD 드라이브 IC를 제어하는 회로부만을 사용함으로 게이트 수의 감소 및 회로의 최적화(Optimization)를 실현한 데이타 인에이블 신호 입력시 LCD 제어신호 출력회로를 제공할 수가 있다.
이 발명의 이러한 효과는 XGA용 LCD를 제어하는 모든 분야에서 이용될 수 있다.

Claims (2)

  1. 데이타 인에이블 신호를 입력받아서 HSYNC 신호를 만들어내는 데이타 인에이블 신호제어부와, 본래의 HSYNC 신호와 데이타 인에이블 신호 제어부에서 출력된 HSYNC 신호를 입력받아 하나를 선택하여 출력하는 먹스와, 먹스에서 입력된 HSYNC 신호를 이용해서 LCD 드라이브 IC를 제어하고 LCD 제어신호를 출력하는 LCD 제어부로 이루어지는 것을 특징으로 하는 데이타 인에이블 신호 입력시 LCD 제어신호 출력회로.
  2. 제1항에 있어서, 상기한 데이타 인에이블 신호 제어부는 VSYNC 신호와 RST 신호를 입력으로 하는 게이트(G111)와, MCLK 신호를 클럭(CLK)의 입력으로 하고 게이트(G111)의 출력을 RST 단자의 입력으로 하는 31_CNT(111)와, 31_CNT(111)의 출력 A,B,C,D,E,F를 각각 입력 A,B,C,D,E,F로 받는 6B_dec(112)와, 게이트(G111)의 출력을 입력으로 하는 인버터(I111)와, 데이타 인에이블 신호를 SET 단자의 입력으로 받고 인버터(I111)의 출력을 RESET 단자의 입력으로 하는 R/S FF(115)과, 데이타 인에이블 신호를 입력으로 하는 인버터(I112)와, 인버터(I112)의 출력과 R/S FF(115)의 출력을 입력으로 하는 게이트(G116)와, 6B_dec의 OUT 단자출력을 SET 단자의 입력으로 하고 인버터(I111)의 출력을 RESET 단자의 입력으로 하는 R/S FF(113)과, 데이타 인에이블 신호를 SET 단자의 입력으로 하고 인버터(I111)의 출력을 RESET 단자의 입력으로 하는 R/S FF(114)과, MCLK 신호를 클럭의 입력으로 하고 게이트(G116)의 출력을 RST 단자의 입력으로 하는 31_CNT(116)와, 31_CNT(116)의 출력 A,B,C,D,E,F를 각각 입력 A,B,C,D,E,F로 받는 6B_dec(117)와, 6B_dec(117)의 OUT 단자출력을 SET 단자의 입력으로 받고 데이타 인에이블 신호를 RESET 단자의 입력으로 하는 R/S FF(118)과, R/S FF(113,114)의 OUT 단자출력을 입력으로 하는 게이트(G112)와, 게이트(G112)의 출력과 데이타 인에이블 신호를 입력으로 하는 게이트(G113)와, 데이타 인에이블 신호와 R/S FF(118)의 OUT 단자출력을 입력으로 하는 게이트(G117)와, 게이트(G113,117)의 출력을 입력으로 하는 게이트(G114)와, 게이트(G114)의 출력과 R/S FF(113)의 OUT 단자출력을 입력으로 하고 OUT 단자의 출력으로 HSYNC 신호와 같은 파형을 출력하는 게이트(G115)로 이루어지는 것을 특징으로 하는 데이타 인에이블 신호 입력시 LCD 제어신호 출력회로.
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