TWI406222B - 具有輸出致能控制電路之閘極驅動器 - Google Patents

Description

具有輸出致能控制電路之閘極驅動器

本發明係相關於一種閘極驅動器，尤指一種具有輸出致能控制電路之閘極驅動器。

請參考第1圖，第1圖為先前技術之液晶顯示器之閘極驅動器10之示意圖。閘極驅動器10包含一移位暫存器101、一邏輯控制電路102以及一輸出驅動電路103。移位暫存器101根據垂直同步訊號STV以及垂直時脈訊號CPV產生掃描訊號X1~Xm，並將垂直同步訊號STV傳送到下一個閘極驅動器10。邏輯控制電路102電性連接於移位暫存器101，邏輯控制電路102根據輸出致能訊號OE輸出掃描訊號X1~Xm。輸出驅動電路103電性連接於邏輯控制電路102，輸出驅動電路103根據閘極高電壓準位VGH以及閘極低電壓準位VGL來轉換掃描訊號X1~Xm之電壓準位以產生閘極訊號G1~Gm。其中垂直同步訊號STV、垂直時脈訊號CPV以及輸出致能訊號OE係由一時序控制器12所提供。

請參考第2圖，第2圖為時序控制器所提供之訊號波形圖。閘極驅動器10根據時序控制器12所提供之垂直同步訊號STV、垂直時脈訊號CPV以及輸出致能訊號OE產生閘極訊號G1~Gm。邏輯控制電路102在輸出致能訊號OE為低準位時將掃描訊號X1~Xm輸出，而輸出致能訊號OE為高準位時則停止輸出掃描訊號X1~Xm。通常邏輯控制電路102會在第一個畫面時間內利用輸出致能訊號OE遮蔽掃描訊號X1~Xm的輸出，並且配合垂直同步訊號STV以及垂直時脈訊號CPV對閘極驅動器10做邏輯重置，以避免大電流產生而將閘極驅動器10燒毀。在重置時間內，致能訊號OE必須維持在高準位直到垂直同步訊號STV以及垂直時脈訊號CPV同時觸發第二次。

請參考第3圖，第3圖為垂直時脈訊號CPV延遲之示意圖。當垂直時脈訊號CPV信號產生延遲時，閘極驅動器10在第一個畫面時間內的重置動作尚未完成，然而，在第二個畫面時間時，輸出致能訊號OE就由高準位轉換到低準位，使掃描訊號X1~Xm輸出。如此閘極驅動器10的重置動作不完整，可能會產生大電流而將閘極驅動器10燒毀。

請參考第4圖，第4圖為輸出致能訊號OE延遲之示意圖。由於輸出致能訊號OE為高準位時才能遮蔽掃描訊號X1~Xm的輸出，當輸出致能訊號OE產生延遲時，閘極驅動器10在第一個畫面時間就可能輸出掃描訊號X1~Xm。然而，在第一個畫面時間內的閘極驅動器10正在進行重置動作，若此時輸出掃描訊號X1~Xm，在閘極驅動器10的重置動作不完整的情況下，可能會產生大電流而將閘極驅動器10燒毀。

綜上所述，閘極驅動器10在產生閘極訊號G1~Gm之前會進行重置的動作，也就是垂直同步訊號STV以及垂直時脈訊號CPV必須同時觸發二次，在此時間內輸出致能訊號OE為高準位，以遮蔽掃描訊號X1~Xm的輸出。當垂直時脈訊號CPV以及輸出致能訊號OE產生延遲時，皆會造成閘極驅動器10的重置動作不完整。當閘極驅動器10的重置動作不完整時，可能會產生大電流而將閘極驅動器10燒毀。

因此，本發明之一目的在於提供一種具有輸出致能控制電路之閘極驅動器。

本發明係提供一種閘極驅動器，包含一移位暫存器、一輸出致能控制電路以及一邏輯控制電路。該移位暫存器用來根據一垂直同步訊號以及一垂直時脈訊號產生複數個掃描訊號。該輸出致能控制電路用來根據該垂直同步訊號、該垂直時脈訊號以及一輸出致能訊號產生一第二輸出致能訊號，當該垂直同步訊號以及該垂直時脈訊號同時觸發二次之後，該第二輸出致能訊號由一高準位轉換為一低準位。該邏輯控制電路電性連接於該移位暫存器及該輸出致能控制電路，用來於該第二輸出致能訊號為該低準位時輸出該複數個掃描訊號。

在說明書以及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書以及後續的申請專利範圍並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。在通篇說明書以及後續的請求項當中所提以及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。此外，「電性連接」一詞在此係包含任何直接以及間接的電氣連接手段。因此，若文中描述一第一裝置電性連接於一第二裝置，則代表該第一裝置可直接連接於該第二裝置，或透過其他裝置或連接手段間接地連接至該第二裝置。

請參考第5圖，第5圖為本發明之液晶顯示器之閘極驅動器20之示意圖。閘極驅動器20根據時序控制器22所提供之垂直同步訊號STV、垂直時脈訊號CPV以及輸出致能訊號OE產生閘極訊號G1~Gm。閘極驅動器20包含一移位暫存器201、一邏輯控制電路202、一輸出驅動電路203以及一輸出致能控制電路24。移位暫存器201根據垂直同步訊號STV以及垂直時脈訊號CPV產生掃描訊號X1~Xm，並將垂直同步訊號STV傳送到下一個閘極驅動器20。輸出致能控制電路24根據垂直同步訊號STV、垂直時脈訊號CPV以及輸出致能訊號OE產生一第二輸出致能訊號OE2，以避免垂直時脈訊號CPV以及輸出致能訊號OE延遲時產生大電流而將閘極驅動器20燒毀。邏輯控制電路202電性連接於移位暫存器201以及輸出致能控制電路24，邏輯控制電路202根據第二輸出致能訊號OE2輸出掃描訊號X1~Xm。輸出驅動電路203電性連接於邏輯控制電路202，輸出驅動電路203根據閘極高電壓準位VGH以及閘極低電壓準位VGL來轉換掃描訊號X1~Xm之電壓準位以產生閘極訊號G1~Gm。

請參考第6圖，第6圖為本發明之輸出致能控制電路24之第一實施例之示意圖。輸出致能控制電路24包含一第一及(AND)閘241、一第一反相器242、一第一正反器243、一第二正反器244、一第二反相器245、一第一或(OR)閘246、一第三正反器247、一第四正反器248、一第二或閘249以及一第三或閘250。第一及閘241具有二輸入端，分別用來接收垂直同步訊號STV以及垂直時脈訊號CPV，第一及閘241之輸出端電性連接於第一正反器243之時脈輸入端，並經由第一反相器242電性連接於第二正反器244之時脈輸入端。第一或閘246具有二輸入端，分別電性連接於第一正反器243之負輸出端以及第二正反器244之正輸出端，第一或閘246之輸出端電性連接於第一正反器243之資料輸入端。第一正反器243之正輸出端經由第二反相245電性連接於第三正反器247之時脈輸入端。第二正反器244、第三正反器247以及第四正反器248之資料輸入端電性連接於一接地端。輸出致能訊號OE由第四正反器248之時脈輸入端輸入，同時也輸入到第二或閘249之一輸入端，第二或閘249之另一輸入端電性連接於第四正反器248之正輸出端。第三或閘250具有二輸入端，分別電性連接於第三正反器247之正輸出端以及第二或閘249之輸出端，第三或閘250之輸出端用來輸出第二輸出致能訊號OE2。

第一及閘241、第一正反器243、第二正反器244、第一或閘246以及第三正反器247用來偵測垂直同步訊號STV以及垂直時脈訊號CPV是否已經觸發二次。第四正反器248用來偵測輸出致能訊號OE是否已輸入。當垂直同步訊號STV以及垂直時脈訊號CPV已經觸發二次之後，若輸出致能訊號OE延遲輸入(仍為低準位)，則第二輸出致能訊號OE2將維持高準位。節點V8與節點V10之電壓準位控制了第二輸出致能訊號OE2的輸出。當輸出致能訊號OE產生由低準位轉換到高準位時，則節點V7被鎖定在低準位，同樣地，當節點V2由低準位轉換到高準位時，則節點V3被鎖定在低準位，當節點V9由低準位轉換到高準位時，則節點V10被被鎖定在低準位，所以第二輸出致能訊號OE2就僅受輸出致能訊號OE所控制。當輸出致能訊號OE為高準位時，第二輸出致能訊號OE2為高準位。因此，輸出致能控制電路24可保證邏輯控制電路202完成重置。

請參考第7圖，第7圖為垂直時脈訊號CPV延遲之示意圖。當垂直時脈訊號CPV信號產生延遲時，由於輸出致能控制電路24之控制，第二輸出致能訊號OE2在輸出致能訊號OE輸入之後仍然維持高準位，以遮蔽掃描訊號X1~Xm的輸出。根據第6圖所述之輸出致能控制電路24之操作，當垂直同步訊號STV以及垂直時脈訊號CPV已經觸發二次完成重置的動作之後，第二輸出致能訊號OE2才根據輸出致能訊號OE之準位作輸出。

請參考第8圖，第8圖為輸出致能訊號OE延遲之示意圖。當輸出致能訊號OE產生延遲時，由於輸出致能控制電路24之控制，第二輸出致能訊號OE2在垂直同步訊號STV以及垂直時脈訊號CPV觸發二次之前仍然維持高準位。當垂直同步訊號STV以及垂直時脈訊號CPV已經觸發二次完成重置的動作之後，第二輸出致能訊號OE2才根據輸出致能訊號OE之準位作輸出。

請參考第9圖，第9圖為本發明之輸出致能控制電路之第二實施例之示意圖。輸出致能控制電路30包含一及閘301、一計數器302以及一或閘303。在第一實施例中，輸出致能控制電路24利用第一反相器242、第一正反器243、第二正反器244、第二反相器245、第一或閘246以及第三正反器247來計算垂直同步訊號STV以及垂直時脈訊號CPV是否已經觸發二次；在第二實施例中，輸出致能控制電路30利用計數器302來計算垂直同步訊號STV以及垂直時脈訊號CPV是否已經觸發二次。在初始狀態下，計數器302的輸出為高準位，所以第二輸出致能訊號OE2為高準位。當垂直同步訊號STV以及垂直時脈訊號CPV觸發被計數二次且輸出致能訊號OE為高準位時，計數器302的輸出為低準位，此時第二輸出致能訊號OE2將根據輸出致能訊號OE之準位作輸出。

請參考第10圖，第10圖為輸出致能訊號OE產生雜訊之示意圖。當垂直同步訊號STV以及垂直時脈訊號CPV觸發被計數二次且輸出致能訊號OE為高準位時，計數器302的輸出由高準位轉換為低準位。因此，計數器302除了可以確保閘極驅動器20可以正確的進行重置動作之外，亦可以防止輸出致能訊號OE產生雜訊而導致的誤動作。如第10圖所示，輸出致能訊號OE在垂直同步訊號STV產生第一個脈波時出現雜訊，但是受到輸出致能控制電路30的控制，第二輸出致能訊號OE2為高準位。由於輸出致能訊號OE延遲，第二輸出致能訊號OE2在垂直同步訊號STV以及垂直時脈訊號CPV觸發被計數二次之後仍然維持在高準位。當輸出致能訊號OE由低準位轉換為高準位之後，計數器302的輸出便由高準位轉換為低準位。因此，第二輸出致能訊號OE2將根據輸出致能訊號OE之準位作輸出。

綜上所述，本發明之閘極驅動器包含一移位暫存器、一輸出致能控制電路、一邏輯控制電路以及一輸出驅動電路。該移位暫存器根據一垂直同步訊號以及一垂直時脈訊號產生複數個掃描訊號。該輸出致能控制電路根據該垂直同步訊號、該垂直時脈訊號以及一輸出致能訊號產生一第二輸出致能訊號，當該垂直同步訊號以及該垂直時脈訊號同時觸發二次之後，該第二輸出致能訊號由一高準位轉換為一低準位。該邏輯控制電路於該第二輸出致能訊號為該低準位時輸出該複數個掃描訊號。該輸出驅動電路根據一閘極高電壓準位以及一閘極低電壓準位來轉換該複數個掃描訊號之電壓準位以產生複數個閘極訊號。因此，當該垂直時脈訊號及該輸出致能訊號產生延遲時，該輸出致能控制電路可保證該邏輯控制電路完成重置動作，以避免產生大電流而將閘極驅動器燒毀。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10、20．．．閘極驅動器

12、22．．．時序控制器

101、201．．．移位暫存器

102、202．．．邏輯控制電路

103、203．．．輸出驅動電路

24．．．輸出致能控制電路

241．．．第一及閘

242．．．第一反相器

243．．．第一正反器

244．．．第二正反器

245．．．第二反相器

246．．．第一或閘

247．．．第三正反器

248．．．第四正反器

249．．．第二或閘

250．．．第三或閘

30．．．輸出致能控制電路

301．．．及閘

302．．．計數器

303．．．或閘

OE．．．輸出致能訊號

STV．．．垂直同步訊號

CPV．．．垂直時脈訊號

X1~Xm．．．掃描訊號

G1~Gm．．．閘極訊號

第1圖為先前技術之液晶顯示器之閘極驅動器之示意圖。

第2圖為時序控制器所提供之訊號波形圖。

第3圖為垂直時脈訊號延遲之示意圖。

第4圖為輸出致能訊號延遲之示意圖。

第5圖為本發明之液晶顯示器之閘極驅動器之示意圖。

第6圖為本發明之輸出致能控制電路之第一實施例之示意圖。

第7圖為垂直時脈訊號延遲之示意圖。

第8圖為輸出致能訊號延遲之示意圖。

第9圖為本發明之輸出致能控制電路之第二實施例之示意圖。

第10圖為輸出致能訊號產生雜訊之示意圖。

20．．．閘極驅動器

22．．．時序控制器

201．．．移位暫存器

202．．．邏輯控制電路

203．．．輸出驅動電路

24．．．輸出致能控制電路

OE．．．輸出致能訊號

STV．．．垂直同步訊號

CPV．．．垂直時脈訊號

X1~Xm．．．掃描訊號

G1~Gm．．．閘極訊號

Claims (7)

1. 一種閘極驅動器，包含：一移位暫存器，用來根據一垂直同步訊號以及一垂直時脈訊號產生複數個掃描訊號；一輸出致能控制電路，用來根據該垂直同步訊號、該垂直時脈訊號以及一輸出致能訊號產生一第二輸出致能訊號，當該垂直同步訊號以及該垂直時脈訊號同時觸發二次之後，該第二輸出致能訊號由一高準位轉換為一低準位，其中該輸出致能控制電路包含：一第一及(AND)閘，具有一第一輸入端用來接收該垂直同步訊號、一第二輸入端用來接收該垂直時脈訊號，以及一輸出端；一第一反相器，具有一輸入端電性連接於該第一及閘之輸出端，以及一輸出端；一第一正反器，具有一時脈輸入端電性連接於該第一及閘之輸出端，一資料輸入端、一正輸出端以及一負輸出端；一第二正反器，具有一時脈輸入端電性連接於該第一反相器之輸出端，一資料輸入端電性連接於一接地端、一正輸出端以及一負輸出端；一第二反相器，具有一輸入端電性連接於該第一正反器之正輸出端，以及一輸出端；一第一或(OR)閘，具有一第一輸入端電性連接於該第一正反 器之負輸出端，一第二輸入端電性連接於該第二正反器之正輸出端，以及一輸出端電性連接於該第一正反器之資料輸入端；一第三正反器，具有一時脈輸入端電性連接於該第二反相器之輸出端，一資料輸入端電性連接於該接地端、一正輸出端以及一負輸出端；一第四正反器，具有一時脈輸入端用來接收該輸出致能訊號，一資料輸入端電性連接於該接地端、一正輸出端以及一負輸出端；一第二或閘，具有一第一輸入端電性連接於該第四正反器之正輸出端，一第二輸入端用來接收該輸出致能訊號，以及一輸出端；以及一第三或閘，具有一第一輸入端電性連接於該第三正反器之正輸出端，一第二輸入端電性連接於該第二或閘之輸出端，以及一輸出端用來輸出該第二輸出致能訊號；以及一邏輯控制電路，電性連接於該移位暫存器及該輸出致能控制電路，用來於該第二輸出致能訊號為該低準位時輸出該複數個掃描訊號。
2. 如請求項1所述之閘極驅動器，其中該垂直同步訊號、該垂直時脈訊號以及該輸出致能訊號係由一時序控制器所提供。
3. 如請求項1所述之閘極驅動器，另包含： 一輸出驅動電路，電性連接於該邏輯控制電路，用來根據一閘極高電壓準位以及一閘極低電壓準位來轉換該複數個掃描訊號之電壓準位以產生複數個閘極訊號。
4. 如請求項1所述之閘極驅動器，其中該邏輯控制電路於該第二輸出致能訊號為該高準位時停止輸出該複數個掃描訊號。
5. 如請求項1所述之閘極驅動器，其中當該垂直同步訊號以及該垂直時脈訊號同時觸發二次之後，該第二輸出致能訊號係與該輸出致能訊號同步由該高準位轉換為該低準位。
6. 如請求項1所述之閘極驅動器，其中該當該垂直同步訊號以及該垂直時脈訊號同時觸發係為該垂直同步訊號以及該垂直時脈訊號同時為該高準位。
7. 如請求項1所述之閘極驅動器，其中該第二輸出致能訊號在該垂直同步訊號以及該垂直時脈訊號同時觸發二次之前為該高準位。