JP3911141B2 - 液晶表示装置およびその駆動方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置およびその駆動方法に係わり、特に、垂直基線期間内に、映像信号線に階調電圧を印加する駆動方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
画素毎に能動素子（例えば、薄膜トランジスタ）を有し、この能動素子をスイッチング駆動するアクティブマトリクス型液晶表示装置は、ノート型のパーソナルコンピュータ（以下、単に、パソコンという）等の表示装置として広く使用されている。
このアクティブマトリクス型液晶表示装置の１つに、ＴＦＴ（Thin Film Transistor）方式の液晶表示パネル（ＴＦＴ−ＬＣＤ）と、液晶表示パネルの長辺側に配置されるドレインドライバと、液晶表示パネルの短辺側に配置されるゲ−トドライバおよびインタフェース部とを備えるＴＦＴ方式の液晶表示モジュールが知られている。
一般に、前述のドレインドライバは、インタフェース部内に設けられる表示制御装置（または、タイミングコントローラ）からの駆動信号に基づき駆動される。
【０００３】
【発明が解決しようとする課題】
前述したような液晶表示モジュールにおいて、ｎ番目のフレームにおけるライン走査が終了してから、次の（ｎ＋１）番目のフレームのライン走査の間の期間を垂直帰線期間、また、各フレームにおけるライン走査期間を表示期間と称している。
従来の液晶表示モジュールでは、この垂直帰線期間内に、薄膜トランジスタのリーク電流により、画素に書き込まれた電圧が変動し、表示画面中に横筋が生じるのを防止するため、垂直帰線期間内に、ドレインドライバからドレイン信号線に、白または黒を表示する階調電圧を１ライン走査時間毎に、出力するようにしている。
即ち、垂直帰線期間内にも、インタフェース部内に設けられる表示制御装置からドレインドライバに対して駆動信号を送り、ドレインドライバを駆動するようにしている。
しかしながら、外部（例えば、コンピュータ本体側など）から入力される同期信号が変動して、この垂直帰線期間が変動すると、垂直帰線期間内に表示制御装置からドレインドライバに送出する駆動信号と、垂直帰線期間終了後の次のフレームの表示期間内に表示制御装置からドレインドライバに送出する駆動信号とが競合し、ドレインドライバが誤動作を起こしたり、最悪の場合には、ドレインドライバが破壊されるという問題点があった。
【０００４】
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置およびその駆動方法において、垂直帰線期間が変動した場合でも、垂直帰線期間内に表示制御手段から駆動手段に送出する駆動信号と、垂直帰線期間終了後の次のフレームの表示期間内に表示制御手段から駆動手段に送出する駆動信号とが競合するのを防止することが可能となる技術を提供することにある。
また、本発明の他の目的は、液晶表示装置およびその駆動方法において、垂直帰線期間内に、画素に書き込まれた電圧が変動し、表示画面中に横筋が生じるのを防止して、表示画面の表示品質を向上させることが可能となる技術を提供することにある。
本発明の前記目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
即ち、本発明は、垂直帰線期間内を正規の水平走査時間で除算して小数点以下を切り上げた値をＭ、Ｎを１以上の整数とするとき、前記垂直帰線期間内に、前記駆動手段から前記各信号線に対して、２回以上、（Ｍ−Ｎ）回以下の回数で、階調電圧を出力することを特徴とする。
また、本発明は、垂直帰線期間内に正規の水平走査時間で走査する際に、全ての期間が走査されるライン数と、少なくとも一部の期間が走査されるライン数とを加算した値をＭ、Ｎを１以上の整数とするとき、前記垂直帰線期間内に、前記駆動手段から前記各信号線に対して、２回以上、（Ｍ−Ｎ）回以下の回数で、階調電圧を出力することを特徴とする。
【０００６】
特に、本発明では、前記垂直帰線期間内に、前記駆動手段から前記各信号線に対して、Ｍ／２回以上、（Ｍ−Ｎ）回以下の回数で、階調電圧を出力することが好ましい。
この場合に、前記垂直帰線期間内に、正規の水平同期信号、あるいは、内部で生成された水平基準信号に同期して、前記駆動手段から前記各信号線に対して階調電圧を出力することが好ましい。
また、本発明では、前記垂直帰線期間内に前記駆動手段から前記各信号線に対して階調電圧を出力するときに、出力する階調電圧の極性を少なくとも１回反転させることが好ましい。
【０００７】
また、本発明は、複数の画素と、前記各画素に階調電圧を印加する複数の信号線と、前記複数の画素に階調電圧を出力する駆動手段と、前記駆動手段を制御する表示制御手段とを備える液晶表示装置であって、前記表示制御手段は、外部から入力される水平同期信号に基づき、前記垂直帰線期間を検出し、前記垂直帰線期間中に、１番目からＭ番目までの帰線期間中水平基準信号を生成する第１の手段と、Ｎを１以上の整数で、（Ｍ−Ｎ）が２以上となる整数とするとき、前記第１の手段で生成される帰線期間中水平基準信号の中で、（Ｍ−Ｎ）番目以降の帰線期間中水平基準信号をマスクする第２の手段と、前記第２の手段から出力される帰線期間中水平基準信号に基づき、前記垂直帰線期間内に、前記駆動手段を駆動する駆動信号を生成する第３の手段とを有し、前記駆動手段は、前記駆動信号に基づき、前記垂直帰線期間内に前記各信号線に対して、２回以上、（Ｍ−Ｎ）回以下の回数で、階調電圧を出力することを特徴とする。
【０００８】
また、本発明は、複数の画素と、前記各画素に階調電圧を印加する複数の信号線と、前記複数の画素に階調電圧を出力する駆動手段と、前記駆動手段を制御する表示制御手段とを備える液晶表示装置であって、前記表示制御手段は、外部から入力されるディスプレイタイミング信号に基づき、前記垂直帰線期間を検出し、前記垂直帰線期間中に、１番目からＭ番目までの帰線期間中水平基準信号を生成する第１の手段と、Ｎを１以上の整数で、（Ｍ−Ｎ）が２以上となる整数とするとき、前記第１の手段で生成される帰線期間中水平基準信号の中で、（Ｍ−Ｎ）番目以降の帰線期間中水平基準信号をマスクする第２の手段と、前記第２の手段から出力される帰線期間中水平基準信号に基づき、前記垂直帰線期間内に、前記駆動手段を駆動する駆動信号を生成する第３の手段とを有し、前記駆動手段は、前記駆動信号に基づき、前記垂直帰線期間内に前記各信号線に対して、２回以上、（Ｍ−Ｎ）回以下の回数で、階調電圧を出力することを特徴とする。
また、本発明において、前記第２の手段から出力される帰線期間中水平基準信号数が、Ｍ／２以上であることが好ましい。
さらに、本発明において、前記表示制御手段は、外部から入力されるディスプレイタイミング信号に基づき、表示期間中の水平基準信号を生成する。
【０００９】
前述の手段によれば、垂直帰線期間内に、表示制御装置から駆動手段に対する駆動信号の送出を、垂直帰線期間終了後の次のフレームのライン走査が開始される前の、１以上のライン走査時間前に中止するようにしたので、垂直帰線期間内に表示制御装置からドレインドライバに送出する駆動信号と、垂直帰線期間終了後の次のフレームの表示期間内に表示制御装置からドレインドライバに送出する駆動信号とが競合するのを防止することができ、ドレインドライバが誤動作を起こしたり、ドレインドライバが破壊されるのを防止することが可能となる。
また、垂直帰線期間内に表示制御装置からドレインドライバに送出する駆動信号と、垂直帰線期間終了後の次のフレームの表示期間内に表示制御装置からドレインドライバに送出する駆動信号とが競合することなく、垂直帰線期間内に、表示制御装置からドレインドライバに対して駆動信号を送り、ドレインドライバを駆動するようにしたので、画素に書き込まれた電圧が変動し、表示画面中に横筋が生じるのを防止して、表示画面の表示品質を向上させることが可能となる。
【００１０】
【発明の実施の形態】
以下、本発明実施の形態を図面を参照して説明する。
なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施の形態１］
〈本発明が適用されるＴＦＴ方式の液晶表示モジュールの基本構成〉
図１は、本発明が適用されるＴＦＴ方式の液晶表示モジュールの概略構成を示すブロック図である。
図１に示す液晶表示モジュール（ＬＣＭ）は、液晶表示パネル（ＴＦＴ−ＬＣＤ）１０の長辺側にドレインドライバ１３０が配置され、また、液晶表示パネル１０の短辺側にゲートドライバ１４０が配置される。
このドレインドライバ１３０、ゲートドライバ１４０は、液晶表示パネル１０の一方のガラス基板（例えば、ＴＦＴ基板）の周辺部に直接に実装される。
インタフェース部１００はインタフェース基板に実装され、このインタフェース基板は、液晶表示パネル１０の裏側に実装される。
【００１１】
〈図１に示す液晶表示パネル１０の構成〉
図２は、図１に示す液晶表示パネル１０の一例の等価回路を示す図であり、図２に示すように、液晶表示パネル１０は、マトリクス状に形成される複数の画素を有する。
各画素は、隣接する２本の信号線（ドレイン信号線（Ｄ）またはゲート信号線（Ｇ））と、隣接する２本の信号線（ゲート信号線（Ｇ）またはドレイン信号線（Ｄ））との交差領域内に配置される。
各画素は薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）を有し、各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極は、画素電極（ＩＴＯ１）に接続される。
また、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間に液晶層が設けられるので、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間には、液晶容量（ＣLC）が等価的に接続される。
さらに、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極と前段のゲート信号線（Ｇ）との間には、付加容量（ＣADD）が接続される。
【００１２】
図３は、図１に示す液晶表示パネル１０の他の例の等価回路を示す図である。
図２に示す例では、前段のゲート信号線（Ｇ）とソース電極との間に付加容量（ＣADD）が形成されているが、図３に示す例の等価回路では、共通電圧（Ｖｃｏｍ）が印加される共通信号線（ＣＮ）とソース電極との間に保持容量（ＣＳＴＧ）が形成されている点が異なっている。本発明は、どちらにも適用可能である。
なお、図２、図３は、縦電界方式の液晶表示パネルの等価回路を示しており、図２、図３において、ＡＲは表示領域である。また、図２、図３は回路図であるが、実際の幾何学的配置に対応して描かれている。
図２、図３に示す液晶表示パネル１０において、列方向に配置された各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のドレイン電極は、それぞれドレイン信号線（Ｄ）に接続され、各ドレイン信号線（Ｄ）は、列方向の各画素の液晶に階調電圧を印加するドレインドライバ１３０に接続される。
また、行方向に配置された各画素における薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極は、それぞれゲート信号線（Ｇ）に接続され、各ゲート信号線（Ｇ）は、１水平走査時間、行方向の各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極に走査駆動電圧（正のバイアス電圧あるいは負のバイアス電圧）を供給するゲートドライバ１４０に接続される。
【００１３】
〈図１に示すインタフェース部１００の構成と動作概要〉
図１に示すインタフェース部１００は、表示制御装置１１０と電源回路１２０とから構成される。
表示制御装置１１０は、１個の半導体集積回路（ＬＳＩ）から構成され、コンピュータ本体側から送信されてくるドットクロック（ＣＬＫ）、データイネーブル信号（または、ディスプレイタイミング信号；ＤＴＭＧ）、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３０、および、ゲートドライバ１４０を制御・駆動する。
表示制御装置１１０は、データイネーブル信号（ＤＴＭＧ）が入力されると、これを表示開始位置と判断し、データラッチスタートパルス（または、表示データ取込開始信号；ＳＴＨ）（以下、スタートパルス（ＳＴＨ）と称する。）を信号線１３５を介して第１番目のドレインドライバ１３０に出力し、さらに、受け取った単純１列の表示データを、表示データのバスライン１３３を介してドレインドライバ１３０に出力する。
その際、表示制御装置１１０は、各ドレインドライバ１３０のデータラッチ回路に表示データをラッチするための表示制御信号であるデータラッチクロック（ＣＬ２）（以下、クロック（ＣＬ２）と称する。）を信号線１３１を介して出力する。
【００１４】
本体コンピュータ側からの表示データは、例えば、６ビットで、１画素単位、即ち、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各データを１つの組にして単位時間毎に転送される。
また、第１番目のドレインドライバ１３０に入力されたスタートパルスにより第１番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御される。
この第１番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が終了すると、第１番目のドレインドライバ１３０からスタートパルスが、第２番目のドレインドライバ１３０に入力され、第２番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御される。
以下、同様にして、各ドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御され、誤った表示データがデータラッチ回路に書き込まれるのを防止している。
【００１５】
表示制御装置１１０は、データイネーブル信号（ＤＴＭＧ）の入力が終了するか、または、データイネーブル信号（ＤＴＭＧ）が入力されてから所定の一定時間が過ぎると、１水平分の表示データが終了したものとして、各ドレインドライバ１３０におけるデータラッチ回路に蓄えていた表示データを液晶表示パネル１０のドレイン信号線（Ｄ）に出力するための表示制御信号である出力タイミング制御用クロック；ＣＬ１）（以下、単に、ドレイン出力パル（ＣＬ１）と称する。）を信号線１３２を介して各ドレインドライバ１３０に出力する。
また、表示制御装置１１０は、垂直同期信号入力後に、第１番目のデータイネーブル信号（ＤＴＭＧ）が入力されると、これを第１番目の表示ラインと判断して信号線１４２を介してゲートドライバ１４０にフレームスタートパルス（または、フレーム開始指示信号；ＦＬＭ）を出力する。
さらに、表示制御装置１１０は、水平同期信号に基づいて、１水平走査時間毎に、順次液晶表示パネル１０の各ゲート信号線（Ｇ）に正のバイアス電圧を印加するように、信号線１４１を介してゲートドライバ１４０へ１水平走査時間周期のシフトクロックであるデータシフトクロック（ＣＬ３）（以下、クロック（ＣＬ３）と称する。）を出力する。
これにより、液晶表示パネル１０の各ゲート信号線（Ｇ）に接続された複数の薄膜トランジスタ（ＴＦＴ）が、１水平走査時間の間導通する。
以上の動作により、液晶表示パネル１０に画像が表示される。
【００１６】
〈図１に示す電源回路１２０の構成〉
図１に示す電源回路１２０は、階調基準電圧生成回路１２１、コモン電極（対向電極）電圧生成回路１２３、ゲート電極電圧生成回路１２４から構成される。
階調基準電圧生成回路１２１は、直列抵抗分圧回路で構成され、１０値の階調基準電圧（Ｖ０〜Ｖ９）を出力する。
この階調基準電圧（Ｖ０〜Ｖ９）は、各ドレインドライバ１３０に供給される。
また、各ドレインドライバ１３０には、表示制御装置１１０からの交流化信号（交流化タイミング信号；Ｍ）も、信号線１３４を介して供給される。
コモン電極電圧生成回路１２３はコモン電極（ＩＴＯ２）に印加する駆動電圧を、ゲート電極電圧生成回路１２４は薄膜トランジスタ（ＴＦＴ）のゲート電極に印加する駆動電圧（正のバイアス電圧および負のバイアス電圧）を生成する。
【００１７】
〈図１に示すドレインドライバ１３０の構成〉
図４は、図１に示すドレインドライバ１３０の一例の概略構成示すブロック図である。なお、ドレインドライバ１３０は、１個の半導体集積回路（ＬＳＩ）から構成される。
同図において、正極性階調電圧生成回路１５１ａは、階調基準電圧生成回路１２１から供給される５値の階調基準電圧（Ｖ０〜Ｖ４）に基づいて、正極性の６４階調の階調電圧を生成し、電圧バスライン１５８ａを介して出力回路１５７に出力する。
負極性階調電圧生成回路１５１ｂは、階調基準電圧生成回路１２１から供給される負極性の５値の階調基準電圧（Ｖ５〜Ｖ９）に基づいて、負極性の６４階調の階調電圧を生成し、電圧バスライン１５８ｂを介して出力回路１５７に出力する。
また、ドレインドライバ１３０の制御回路１５２内のシフトレジスタ回路１５３は、表示制御装置１１０から入力されるクロック（ＣＬ２）に基づいて、入力レジスタ回路１５４のデータ取り込み用信号を生成し、入力レジスタ回路１５４に出力する。
入力レジスタ回路１５４は、シフトレジスタ回路１５３から出力されるデータ取り込み用信号に基づき、表示制御装置１１０から入力されるクロック（ＣＬ２）に同期して、各色毎６ビットの表示データを出力本数分だけラッチする。
ストレージレジスタ回路１５５は、表示制御装置１１０から入力されるクロック（ＣＬ１）に応じて、入力レジスタ回路１５４内の表示データをラッチする。このストレージレジスタ回路１５５に取り込まれた表示データは、レベルシフト回路１５６を介して出力回路１５７に入力される。
出力回路１５７は、正極性の６４階調の階調電圧、あるいは負極性の６４階調の階調電圧に基づき、表示データに対応した１つの階調電圧（６４階調の中の１つの階調電圧）を選択して、各ドレイン信号線（Ｄ）に出力する。
【００１８】
〈図１に示す液晶表示モジュールの交流化駆動方法〉
一般に、液晶層は、長時間同じ電圧（直流電圧）が印加されていると、液晶層の傾きが固定化され、結果として残像現象を引き起こし、液晶層の寿命を縮めることになる。
これを防止するために、液晶表示モジュールにおいては、液晶層に印加する電圧をある一定時間毎に交流化、即ち、コモン電極（または共通電極）に印加する共通電圧を基準にして、画素電極に印加する階調電圧を、一定時間毎に正電圧側／負電圧側に変化させるようにしている。
この液晶層に交流電圧を印加する駆動方法として、コモン対称法とコモン反転法の２通りの方法が知られている。
コモン反転法とは、コモン電極に印加される共通電圧と画素電極に印加する階調電圧とを、交互に正、負に反転させる方法である。
また、コモン対称法とは、コモン電極に印加される共通電圧を一定とし、画素電極に印加する階調電圧を、コモン電極に印加される共通電圧を基準にして、交互に正、負に反転させる方法である。
【００１９】
図５は、液晶表示モジュールの駆動方法として、ドット反転法を使用した場合において、ドレインドライバからドレイン信号線に出力される階調電圧（即ち、画素電極に印加される階調電圧）の極性を説明するための図である。
ドット反転では、図５に示すように、例えば、奇数フレームの奇数ラインでは、ドレインドライバから、奇数番目のドレイン信号線に、コモン電極に印加される共通電圧（Ｖｃｏｍ）に対して負極性の階調電圧（図５では●で示す）が、また、偶数番目のドレイン信号線に、コモン電極に印加される共通電圧（Ｖｃｏｍ）に対して正極性の階調電圧（図５では○で示す）が印加される。
さらに、奇数フレームの偶数ラインでは、ドレインドライバから、奇数番目のドレイン信号線に正極性の階調電圧が、また、偶数番目のドレイン信号線に負極性の階調電圧が印加される。
【００２０】
また、各ライン毎の極性はフレーム毎に反転され、即ち、図５に示すように、偶数フレームの奇数ラインでは、ドレインドライバから、奇数番目のドレイン信号線に正極性の階調電圧が、また、偶数番目のドレイン信号線に負極性の階調電圧が印加される。
さらに、偶数フレームの偶数ラインでは、ドレインドライバから、奇数番目のドレイン信号線に負極性の階調電圧が、また、偶数番目のドレイン信号線に正極性の階調電圧が印加される。
このドット反転法を使用することにより、隣り合うドレイン信号線に印加される電圧が逆極性となるため、コモン電極や薄膜トランジスタ（ＴＦＴ）のゲート電極に流れる電流が隣同志で打ち消し合い、消費電力を低減することができる。
また、コモン電極に流れる電流が少なく電圧降下が大きくならないため、コモン電極の電圧レベルが安定し、表示品質の低下を最小限に抑えることができる。
【００２１】
〈図１に示す液晶表示モジュールのタイミングチャート〉
前述したように、ドレインドライバ１３０は、表示制御装置１１０から送出されるスタートパルス（ＳＴＨ）、クロック（ＣＬ２）、ドレイン出力パルス（ＣＬ１）および交流化信号（Ｍ）などの駆動信号により制御・駆動され、また、ゲートドライバ１４０は、フレームスタートパルス（ＦＬＭ）およびクロック（ＣＬ３）により制御・駆動される。
図６は、図１に示す液晶表示モジュールにおいて、垂直帰線期間のバラツキがない、あるいは、バラツキが微小な場合のタイミングチャートの一例を示す図である。
図６に示すｔ１は１水平サイクル時間（即ち、１水平走査時間）であり、ドライバの仕様にもよるが、一般に、液晶表示パネル１０に画像を表示するためには、データイネーブル信号（ＤＴＭＧ）の立上りエッジを基準にして、ｔ１期間内で決められたシーケンスに基づき、ドレインドライバ１３０、およびゲートドライバ１４０を制御する必要がある。
このシーケンスの一例を図６に示す。
この図６に示すシーケンスでは、データイネーブル信号（ＤＴＭＧ）の入力後、ゲートドライバ１４０に供給するクロック（ＣＬ３）をＬｏｗレベル（以下、単に、Ｌレベル）となし、それにより、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極をオフとする。
【００２２】
また、データイネーブル信号（ＤＴＭＧ）の入力後、スタートパルス（ＳＴＨ）を送出し、ドレインドライバ１３０においてデータの取り込みを開始する。
ドレインドライバ１３０でデータの取り込み終了後、交流化信号（Ｍ）を反転させ、さらに、ドレイン出力パルス（ＣＬ１）をＨｉｇｈレベル（以下、単に、Ｈレベル）とする。
次に、クロック（ＣＬ３）をＨレベルとなし、それにより、走査対象ラインの薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極をオンとする。
その後、ドレイン出力パルス（ＣＬ１）をＬレベルとなし、ドレインドライバ１３０からドレイン信号線（Ｄ）に、表示データに対応した正極性あるいは負極性の階調電圧を出力する。
このシーケンスにおいて、当然、各信号のパルス幅や周期等も液晶ドライバの仕様を満足しなければならない。
前述のシーケンスを満足しない場合、入力信号によっては期待する表示が得られなかったり、液晶ドライバを破壊する可能性もある。
【００２３】
図６のｔ２は、垂直帰線期間を判定するまでに必要な時間（垂直帰線期間検出時間）を示したものである。
垂直帰線期間の判定方法は様々であるが、図６では、データイネーブル信号（ＤＴＭＧ）の立ち上りからｔ２時間経過しても、次のデータイネーブル信号（ＤＴＭＧ）の入力がない場合を、垂直帰線期間判定ポイントする例である。
垂直帰線期間内に、ドレインドライバ１３０からドレイン信号線（Ｄ）に対する階調電圧の出力は、ｔ２時間経過後、ｔ１のサイクルで行う。
なお、以下、本明細書では、この垂直帰線期間内に、ドレインドライバ１３０からドレイン信号線（Ｄ）に対して階調電圧を出力することを、垂直帰線期間内の液晶駆動と称する。
この垂直帰線期間内の液晶駆動の前までに、液晶表示パネル１０の全てのラインの画素に、表示データに対応した階調電圧、例えば、ドット反転法で駆動する場合であれば、図５に示す正極性あるいは負極性の階調電圧が書き込まれている。
【００２４】
したがって、この垂直帰線期間内の液晶駆動では、画素に階調電圧が書き込まれることはないが、後述する理由で、任意階調の階調電圧（一般には、白あるいは黒を表示する階調電圧）が、ドレインドライバ１３０からドレイン信号線（Ｄ）に出力されている。
そのため、図１に示す液晶表示モジュールでは、表示制御装置１１０から、この垂直帰線期間内の液晶駆動のためのデータをドレインドライバ１３０に少なくとも１回送出するようにしている。
この図６に示すシーケンスであれば、次フレームのデータイネーブル信号（ＤＴＭＧ）入力による出力シーケンスと、垂直帰線期間内の液晶駆動における最終ラインの出力シーケンスの競合がないため、ドレインドライバ１３０が誤動作を起こしたり、ドレインドライバ１３０が破壊されることはない。
【００２５】
しかしながら、垂直帰線期間が変動した場合には、次フレームのデータイネーブル信号（ＤＴＭＧ）入力による出力シーケンスと、垂直帰線期間内の液晶駆動における最終ラインの出力シーケンスとが競合する。
例えば、信号源となる本体コンピュータ側における、Ｓ．Ｓ．（Spread Spectruｍ）や表示データの拡大縮小処理等により、液晶表示モジュールが受け取る同期信号の周期が一定でないことは多々あり、このような場合には、垂直帰線期間が変動する。
図７は、図１に示す液晶表示モジュールにおいて、垂直帰線期間が短くなった時のタイミングチャートを示す図である。
この図７中の網掛け部（出力シーケンスの競合有り）を注目すると、次フレームのデータイネーブル信号（ＤＴＭＧ）の手前のスタートパルス（ＳＴＨ）に対して、ｔ１期間内にドレイン出力パルス（ＣＬ１）が出力されず、次フレームのデータイネーブル信号（ＤＴＭＧ）に同期するスタートパルス（ＳＴＨ）に対して、ｔ１期間内に、２つのドレイン出力パルスが出力されており、また、クロック（ＣＬ３）のパルス幅が狭くなっている。
このように、図７に示すシーケンスは、図６に示すシーケンス(垂直帰線期間のバラツキがない、あるいは、バラツキが微小な場合のシーケンス）を満足していない。
【００２６】
図８は、図１に示す液晶表示モジュールにおいて、垂直帰線期間が長くなった時のタイミングチャートを示す図である。
図８中の網掛け部（出力シーケンスの競合有り）を注目すると、図７と同様、次フレームのデータイネーブル信号（ＤＴＭＧ）の手前のスタートパルス（ＳＴＨ）に対して、ｔ１期間内にドレイン出力パルス（ＣＬ１）が出力されず、次フレームのデータイネーブル信号（ＤＴＭＧ）に同期するスタートパルス（ＳＴＨ）に対して、ｔ１期間内に、２つのドレイン出力パルスが出力されている。
この図８に示すシーケンスも、図６に示すシーケンスを満足していない。
外部からの入力信号が、図７、図８に示すようなタイミングチャートの場合、垂直帰線期間判定後、表示期間の１水平走査サイクルにしたがって、出力シーケンスを生成しても、期待する表示が得られなかったり、液晶ドライバが破壊される可能性がある。
【００２７】
〈本発明の実施の形態１の液晶表示モジュールのタイミングチャート〉
図９は、本発明の実施の形態１の液晶表示モジュールにおけるタイミングチャートの一例を示す図である。
本実施の形態では、垂直帰線期間突入後、次フレームのデータイネーブル信号（ＤＴＭＧ）の手前の１ライン以上のラインで、垂直帰線期間内の液晶駆動を中止するようにしたものである。
図９は、図７に示すタイミングチャートと同様、垂直帰線期間が短くなった時のタイミングチャートであるが、図９では、次フレームのデータイネーブル信号（ＤＴＭＧ）の手前の１ラインにおいて、垂直帰線期間内の液晶駆動を中止する。
そのため、本実施の形態では、表示制御装置１１０において、垂直帰線期間内に、表示制御装置１１０からドレインドライバ１３０およびゲートドライバ１４０に対して出力する各信号の中で、図９において○で囲ったパルスを、ドレインドライバ１３０およびゲートドライバ１４０に送出するのを中止し、それにより、垂直帰線期間内の液晶駆動を中止する。
これにより、本実施の形態では、垂直帰線期間内の出力シーケンスと、垂直帰線期間終了後の次のフレームの表示期間内の出力シーケンスとが競合することなく、垂直帰線期間内の液晶駆動を行うことが可能となる。
【００２８】
以下、垂直帰線期間内の液晶駆動を行う理由を説明する。
図１０は、垂直帰線期間に１ラインだけ液晶駆動し、次フレームの入力まで交流化を中止する場合のタイミングチャートを示す図である。
図１０に示すタイミングチャートによる駆動では、垂直帰線期間中の長さと、画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のリーク特性、および表示データによって、表示不良が起きる可能性がある。
図１１、図１２は、図１０に示すタイミングチャートにおいて、表示不具合が起きる理由を説明するための図である。
図１１は、表示データが、ａの階調電圧と、ａ’の階調電圧との間で、振幅するようなラスタ表示であり、垂直帰線期間１ライン目の駆動で、ａの階調電圧を印加して交流化を中止した場合の画素の保持特性を説明するための図である。
この場合に、画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のリーク特性が悪いと、ａ’の階調電圧に書き込まれた（チャージされた）最終ライン目の画素に対してリーク電流が生じ、画素に書き込まれた電圧が変動する。
【００２９】
この場合に、最終ラインの一つ手前のライン目の画素には、ａの階調電圧が書き込まれているため、垂直帰線期間１ライン目の駆動で、ａの階調電圧を印加して交流化を中止しても、画素の電位とドレイン信号線（Ｄ）の電位とが一致するため、リーク電流は流れない。
これにより、結果的に、表示画面のライン間で輝度差が生じ横筋が発生することになる。
図１２は、表示データが、ａの階調電圧と、ａ’の階調電圧との間で、振幅するようなラスタ表示であり、垂直帰線期間１ライン目の駆動で、ｂの階調電圧を印加して交流化を中止した場合の画素の保持特性を説明するための図である。
この場合、最終的に印加されるｂの階調電圧に対して、ａ’の階調電圧に書き込まれた最終ライン目の画素、および、ａ電位が書き込まれた最終ラインの一つ手前のライン目の画素とも、リーク電流が発生し横筋が発生する。
但し、図１２に示す場合は、隣り合うライン上の各画素とも、リーク電流により、画素に書き込まれた電圧が変動し、隣り合うライン上の各画素間の、画素に書き込まれた電圧の電位差が、図１１に示すものより小さいので、横筋はあまり目立たない。
【００３０】
図１３、図１４は、垂直帰線期間内に複数ラインにおいて液晶駆動する場合の、画素の保持特性を説明するための図である。
図１３は、図１１と同じく、表示データが、ａの階調電圧と、ａ’の階調電圧との間で、振幅するようなラスタ表示であって、垂直帰線期間１ライン目から交互に、ａの階調電圧、ａ’の階調電圧を印加して液晶駆動する場合を示している。
この場合は、垂直帰線期間１ライン目では、図１１と同様、ａ’の階調電圧に書き込まれた最終ライン目の画素に対してリーク電流が生じ、画素に書き込まれた電圧が変動し、ａの階調電圧が書き込まれた最終ラインの一つ手前のライン目の画素には、リーク電流は流れない。
しかしながら、次の２ライン目では、ａの階調電圧が書き込まれた最終ラインの一つ手前のライン目の画素に対してリーク電流が生じ、画素に書き込まれた電圧が変動する。
また、ａ’の階調電圧に書き込まれた最終ライン目の画素では、リーク電流により、１ライン目での変動分が相殺され、画素電圧が、ａ’の階調電圧に書き込まれる。
次の３ライン目では、前述した理由により、ａの階調電圧が書き込まれた最終ラインの一つ手前のライン目の画素電圧がａの階調電圧となる。
これにより、表示画面のライン間で輝度差が生じることがないので、横筋が発生するのを防止することが可能となる。
【００３１】
図１４は、図１２に示すように、表示データが、ａの階調電圧と、ａ’の階調電圧との間で、振幅するようなラスタ表示であって、垂直帰線期間１ライン目から交互に、ｂの階調電圧、ｂ’の階調電圧を印加して液晶駆動する場合を示している。
この場合には、最終ラインの一つ手前のライン目の画素の画素電圧、および、最終ラインの一つ手前のライン目の画素の画素電圧は、垂直帰線期間の各ライン走査により、ともに画素電圧が変動するが、その変動分がほぼ同じとなる。
したがって、図１４の場合は、最終ラインの一つ手前のライン目の画素、および、最終ラインの一つ手前のライン目の画素とも、輝度が同じように変動するので、表示画面中に、横筋が発生するのを防止することができる。
このように、本実施の形態では、画素に書き込まれた電圧が変動し、表示画面中に横筋が生じるのを防止して、表示画面の表示品質を向上させることが可能となる。
なお、本実施の形態において、垂直帰線期間内を正規の水平走査時間で除算して小数点以下を切り上げた値をＭ、Ｎを１以上の整数とするとき、垂直帰線期間内の液晶駆動は、２ライン以上で、かつ、（Ｍ−Ｎ）回以下の回数が好ましく、より好ましくは、Ｍ／２回以上、（Ｍ−Ｎ）回以下の回数が望ましい。
なお、前記Ｍは、垂直帰線期間内に正規の水平走査時間で走査する際に、全ての期間が走査されるライン数と、少なくとも一部の期間が走査されるライン数とを加算した値でもある。
Ｎの値としては、なるべく多くのラインを駆動する観点から、Ｎ＝１またはＮ＝２が好ましいが、これに限られるものではない。交流化については、少なくとも１回、好ましくは、表示期間とほぼ同じ交流化の周期となるように所定回数行うのが望ましい。
また、垂直帰線期間内の液晶駆動の際の階調電圧は、白または黒に対応する階調電圧が好ましい。
【００３２】
［実施の形態２］
〈本実施の形態の液晶表示モジュールの特徴的構成〉
本実施の形態は、図９に示すようなタイミングチャートを実現するために、表示制御装置１１０において、水平基準信号を生成し、この水平基準信号を元に、液晶ドライバの駆動信号を生成するとともに、予め液晶ドライバの駆動信号が競合する可能のある水平基準信号マスクするものである。
図１５は、本発明の実施の形態２の水平基準信号生成部の構成を示すブロック図である。
本実施の形態の水平基準信号生成部は、表示期間中水平基準信号生成回路２０、帰線期間中水平基準信号生成回路３０、および水平基準信号マスク信号生成回路４０から構成される。
表示期間中水平基準信号生成回路２０は、データイネーブル信号（ＤＴＭＧ）を用いて、表示期間中の液晶ドライバの駆動信号を生成する水平基準信号を生成する。
帰線期間中水平基準信号生成回路３０は、垂直帰線期間を検出し、以降、垂直帰線期間中の液晶ドライバの駆動信号を生成する水平基準信号を生成する。
水平基準信号マスク信号生成回路４０は、垂直帰線期間のライン数をカウントし、任意のライン数だけ、帰線期間中水平信号をマスクする信号を生成する。
ここで、液晶ドライバの駆動信号は、前述したように、表示制御装置１１０からドレインドライバ１３０に対して送出されるスタートパルス（ＳＴＨ）、クロック（ＣＬ２）、ドレイン出力パルス（ＣＬ１）および交流化信号（Ｍ）、並びに、表示制御装置１１０からゲートドライバ１４０に対して送出されるフレームスタートパルス（ＦＬＭ）およびクロック（ＣＬ３）である。
【００３３】
図１６は、図１５に示す表示期間中水平基準信号生成回路２０の回路構成を示す回路図である。
図１７は、図１５に示す帰線期間中水平基準信号生成回路３０の回路構成を示す回路図である。
図１８は、図１５に示す水平基準信号マスク信号生成回路４０の回路構成を示す回路図である。
また、図１９は、図１６ないし図１８に示す回路により生成される主要信号のタイミングチャートを示す図である。
以下、図１６ないし図１８に示す回路について説明する。
図１６に示す表示期間中水平基準信号生成回路２０は、入力端子（Ｄ）に、データイネーブル信号（ＤＴＭＧ）が入力され、クロック入力端子（ｃｐ）に、クロック信号（ＣＬＫ）が入力されるＤ形フリップフロップ回路２１を有する。
そして、アンド回路（ＡＮＤ２）において、Ｄ形フリップフロップ回路２１の出力端子（／Ｑ）の出力と、データイネーブル信号（ＤＴＭＧ）との論理積をとることにより、図１９に示すように、データイネーブル信号（ＤＴＭＧ）の立ち上がりに同期し、クロック信号（ＣＬＫ）の１ドットクロック幅の表示期間中水平基準信号を生成する。
図１７に示す帰線期間中水平基準信号生成回路３０において、Ｈｔｏｔａｌカウンタ１（以下、単に、カウンタ１）（３１）は、ドットクロック（ＣＬＫ）をカウントするとともに、表示期間中水平基準信号によりリセットされる。また、カウンタ１（３１）のカウント数は、表示期間中水平基準信号により、Ｈｔｏｔａｌホールドレジスタ（以下、単に、レジスタ）３５に格納される。
【００３４】
即ち、このレジスタ３５に格納されるカウント数は、表示期間中水平基準信号の１周期内のドットクロック（ＣＬＫ）数であり、表示期間中の１水平走査時間を表す。
図１９に示すように、データイネーブル信号（ＤＴＭＧ）が入力されなくなると、表示期間中水平基準信号も生成されないので、カウンタ１（３１）は、表示期間中水平基準信号によりリセットされることなく、ドットクロック（ＣＬＫ）をカウントする。
このカウント数は、比較器１（３３）に入力され、カウント数が、Ｎ０のカウント数になった時点で、比較器１（３３）は、図１９に示す垂直帰線期間明示信号を出力する。
この垂直帰線期間明示信号は、図１５に示すように、オア回路（ＯＲ１）に入力され、図１９に示すように、垂直帰線期間内の最初の垂直帰線期間中水平基準信号となる。
ここで、１／ＣＬＫを、ドットクロック（ＣＬＫ）の１周期とするとき、Ｎ０は、（１／ＣＬＫ）×Ｎ０＝ｔ２を満足するように選ばれる。
即ち、比較器１（３３）は、カウンタ１（３１）の値が一定時間（図１９のｔ２相当）経過しても、データイネーブル信号（ＤＴＭＧ）の入力がないことを検出して、垂直帰線期間を検出するものである。
【００３５】
この場合に、レジスタ３５には、表示期間中水平基準信号が入力されないので、レジスタ３５に格納されるカウント数は、前の表示期間中水平基準信号によりラッチされたカウント数（即ち、表示期間中の１水平走査時間を表すカウント数）となる。
比較器１（３３）から出力される垂直帰線期間明示信号は、オア回路（ＯＲ２）にも入力され、オア回路（ＯＲ２）は、Ｈレベルに変化する。
これにより、Ｈｔｏｔａｌカウンタ２（以下、単に、カウンタ２）（３２）が、リセットされ、カウンタ２（３２）は、ドットクロック（ＣＬＫ）をカウントする。
このカウンタ２（３２）でのカウント数は、比較器２（３４）に入力され、カウンタ２（３２）でのカウント数が、レジスタ３５に格納されているカウント数に一致したときに、比較器２（３４）は、帰線期間中水平基準信号を出力する。
比較器２（３４）から出力される帰線期間中水平基準信号は、オア回路（ＯＲ２）に入力されるので、カウンタ２（３２）がリセットされ、カウンタ２（３２）は、再度ドットクロック（ＣＬＫ）をカウントする。
これにより、図１９に示すように、比較器２（３４）から、ｔ１時間間隔で、帰線期間中水平基準信号が出力される。
【００３６】
図１８に示す水平基準信号マスク信号生成回路４０において、帰線ラインカウンタ４１は、図１７の比較器１（３３）から出力される垂直帰線期間明示信号でリセットされ、図１７の比較器２（３４）から出力される帰線期間中水平基準信号をカウントする。
即ち、帰線ラインカウンタ４１は、垂直帰線期間の全ライン数をカウントする。なお、この全ライン数とは、ラインの走査時間が、１水平走査時間に満たないライン数も１ラインとしてカウントしたライン数である。なお、本実施の形態では、カウンタの値は、０からスタートしているので、実際の全ライン数よりも１だけ小さい値が表示されている。
帰線ラインホールドレジスタ（以下、単に、ラインレジスタ）４２は、表示期間中水平基準信号により、帰線ラインカウンタ４１のカウント数を格納する。即ち、ラインレジスタ４２には、前のフレームの垂直帰線期間内の全ライン数が格納される。
ラインレジスタ４２に格納されたカウント数は減算器４３に入力され、減算器４３において、マスクするライン数（Ｎ）だけ減算される。
この減算器４３からの出力は、比較器３（４４）に入力され、ラインカウンタ４１から出力されるカウント数と比較される。
【００３７】
例えば、図１９に示すように、ラインレジスタ４２に格納されているライン数が３で、マスクしたライン数を１とするとき、ラインカウンタ４１から出力されるカウント数が２（＝３−１）に成った時点で、図１９に示すように、比較器３（４４）はマスク開始信号を出力する。
このマスク開始信号は、Ｊ−Ｋフリップフロップ回路４５のｊ端子に入力されるが、この時点で、ｋ端子には、表示期間中水平基準信号が入力されていないので、図１９に示すように、Ｊ−Ｋフリップフロップ回路４５は、Ｑ端子から帰線期間中水平基準マスク信号を出力する。
帰線期間中水平基準マスク信号は、図１９に示すように、Ｊ−Ｋフリップフロップ回路４５のｋ端子に、次のフレームにおける表示期間中水平基準信号が入力された時点でＬレベルとなる。
この帰線期間中水平基準マスク信号の反転信号が、図１５に示すアンド回路（ＡＮＤ１）に入力されるので、このアンド回路（ＡＮＤ１）により、図１９に示すように、帰線期間中水平基準マスク信号のＨレベル期間内の帰線期間中水平基準信号がマスクされる。
【００３８】
また、図１５に示すように、表示期間中水平基準信号生成回路２０から出力される表示期間中水平基準信号、帰線期間中水平基準信号生成回路３０から出力される垂直帰線期間明示信号（この信号も、垂直帰線期間中水平基準信号の一種として用いている）、および、アンド回路（ＡＮＤ１）から出力される帰線期間中水平基準信号は、オア回路（ＯＲ１）に入力され、オア回路（ＯＲ１）から、競合しない液晶ドライバの駆動信号を生成するための、水平基準信号が出力される。
これにより、本実施の形態では、垂直帰線期間内の出力シーケンスと、垂直帰線期間終了後の次のフレームの表示期間内の出力シーケンスとが競合することなく、垂直帰線期間内の液晶駆動を行うことが可能となる。
なお、図１５に示す水平基準信号生成部は、表示制御装置１１０内に設けられ、また、この水平基準信号生成部は、データイネーブル信号（ＤＴＭＧ）と、ドットクロック（ＣＬＫ）のみを使用するものである。
そのため、本実施の形態では、外部から入力される表示制御信号として、垂直同期信号（Ｖｓｙｎｃ）と、水平同期信号（Ｈｓｙｎｃ）とは必要ない。
【００３９】
［実施の形態３］
〈本実施の形態の液晶表示モジュールの特徴的構成〉
本実施の形態も、図９に示すようなタイミングチャートを実現するために、表示制御装置１１０において、水平基準信号を生成し、この水平基準信号を元に、液晶ドライバの駆動信号を生成するとともに、予め液晶ドライバの駆動信号が競合する可能性のある水平基準信号マスクするものであるが、本実施の形態は、データイネーブル信号（ＤＴＭＧ）と、ドットクロック（ＣＬＫ）と、水平同期信号（Ｈｓｙｎｃ）とを使用するようにしたものである。
図２０は、本発明の実施の形態３の水平基準信号生成部の構成を示すブロック図である。
本実施の形態の水平基準信号生成部も、表示期間中水平基準信号生成回路５０、帰線期間中水平基準信号生成回路６０、および水平基準信号マスク信号生成回路７０から構成される。
しかしながら、本実施の形態の水平基準信号生成部は、帰線期間中水平基準信号生成回路６０から出力される垂直帰線期間明示信号が、オア回路（ＯＲ１）に入力されない点で、前述の実施の形態２の水平基準信号生成部と相異する。
【００４０】
図２１は、図２０に示す表示期間中水平基準信号生成回路５０の回路構成を示す回路図である。
図２２は、図２０に示す帰線期間中水平基準信号生成回路６０の回路構成を示す回路図である。
図２３は、図２０に示す水平基準信号マスク信号生成回路７０の回路構成を示す回路図である。
図２４は、図２１ないし図２３に示す回路により生成される主要信号のタイミングチャートを示す図である。
図２５は、本実施の形態の液晶表示モジュールにおけるタイミングチャートの一例を示す図である。
垂直帰線期間明示信号を、オア回路（ＯＲ１）に入力しない理由は、図２５に記載したように、垂直帰線期間明示信号を帰線期間中水平基準信号として使用すると、帰線期間中水平基準信号生成回路６０で生成される次の帰線期間中水平基準信号と競合する恐れがあるので、本実施の形態では、垂直帰線期間明示信号を、帰線期間中水平基準信号として使用しない。
図２１に示す表示期間中水平基準信号生成回路５０は、図１６に示す表示期間中水平基準信号生成回路２０と同じであるので、詳細な説明は省略する。
同様に、図２３に示す水平基準信号マスク信号生成回路７０は、図１８に示す水平基準信号マスク信号生成回路４０と同じであるので、詳細な説明は省略する。
【００４１】
以下、図２２に示す帰線期間中水平基準信号生成回路６０について説明する。
Ｊ−Ｋフリップフロップ回路６５は、ｊ端子に水平同期信号（Ｈｓｙｎｃ）が、ｋ端子に表示期間中水平基準信号が入力されるので、出力端子（Ｑ）（図２２のａ）は、水平同期信号（Ｈｓｙｎｃ）が入力されると、ドットクロック（ＣＬＫ）の立ち下がりに同期してＨレベルとなり、表示期間中水平基準信号が入力されるとドットクロック（ＣＬＫ）の立ち下がりに同期してＬレベルとなる。
そのため、Ｊ−Ｋフリップフロップ回路６５の出力端子（Ｑ）がＨレベルの間、ドットクロック（ＣＬＫ）が、バックポーチ（Ｈｂｐ）カウンタ（以下、単に、カウンタ）６１に入力される。
カウンタ６１のカウント数は、表示期間中水平基準信号により、バックポーチ（Ｈｂｐ）ホールドレジスタ（以下、単に、レジスタ）６２に格納される。
このカウンタ６１は、水平同期信号（Ｈｓｙｎｃ）によりリセットされので、レジスタ６２に格納されるカウント数は、図２５に示す水平バックポーチ時間（ｔ４）内のドットクロック（ＣＬＫ）数であり、水平バックポーチ時間（ｔ４）を表す。
【００４２】
Ｊ−Ｋフリップフロップ回路６６は、ｋ端子に表示期間中水平基準信号が入力されているので、表示期間中は、出力端子（Ｑ）がＬレベルとなっており、この出力がアンド回路（ＡＮＤ５）に入力されるので、これにより、比較器２（６４）から出力される比較結果出力をマスクしている。
また、表示期間中、Ｊ−Ｋフリップフロップ回路６６の出力端子（／Ｑ）がＨレベルとなっており、この出力がアンド回路（ＡＮＤ４）に入力されるが、表示期間中、比較器１（６３）から比較結果出力が出力されないので、アンド回路（ＡＮＤ４）からの出力はない。
図２４に示すように、データイネーブル信号（ＤＴＭＧ）が入力されなくなると、表示期間中水平基準信号も生成されないので、Ｊ−Ｋフリップフロップ回路６５の出力端子（Ｑ）は、次のフレームにおける表示期間中水平基準信号が入力されるまでＨレベルを維持する。
これにより、カウンタ６１のカウント数がカウントアップし、比較器１（６３）のカウント数が、Ｎ１のカウント数になった時点で、比較器１（６３）が、比較結果出力を出力する。
ここで、１／ＣＬＫを、ドットクロック（ＣＬＫ）の１周期とするとき、Ｎ１は、（１／ＣＬＫ）×Ｎ１＝ｔ５を満足するように選ばれる。
この比較器１（６３）の比較結果出力は、アンド回路（ＡＮＤ４）に入力され、また、アンド回路（ＡＮＤ４）には、Ｊ−Ｋフリップフロップ回路６６の出力端子（／Ｑ）の出力が入力されているが、この出力端子（／Ｑ）はＨレベルであるので、図２４に示すように、アンド回路（ＡＮＤ４）から垂直帰線期間明示信号が出力される。
【００４３】
この比較器１（６３）の比較結果出力は、Ｊ−Ｋフリップフロップ回路６６のｊ端子に入力される。
Ｊ−Ｋフリップフロップ回路６６のｊ端子に、比較器１（６３）の比較結果出力が入力されると、ドットクロック（ＣＬＫ）の立ち下がりに同期して、出力端子（Ｑ）はＨレベルとなり、出力端子（／Ｑ）はＬレベルとなる。
これにより、アンド回路（ＡＮＤ４）の出力は、Ｊ−Ｋフリップフロップ回路６６のｊ端子に、次のフレームの表示期間中水平基準信号が入力されるまで、Ｌレベルを維持するので、アンド回路（ＡＮＤ４）から垂直帰線期間明示信号が出力された以降、比較器１（６３）の比較結果出力がアンド回路（ＡＮＤ４）を通過するのを阻止する。
一方、カウンタ６１のカウント数は、比較器２（６４）にも入力され、カウンタ６１のカウント数が、レジスタ６２に格納されているカウント数に一致したときに、比較器２（６４）は比較結果出力を出力する。
この場合に、レジスタ６２には、表示期間中水平基準信号が入力されないので、レジスタ６２に格納されるカウント数は、前の表示期間中水平基準信号によりラッチされたカウント数（即ち、水平バックポーチ時間（ｔ４）を表すカウント数）となる。
この比較器２（６４）の比較結果出力は、アンド回路（ＡＮＤ５）に入力され、また、アンド回路（ＡＮＤ５）には、Ｊ−Ｋフリップフロップ回路６６の出力端子（Ｑ）の出力が入力されているが、出力端子（Ｑ）はＨレベルであるので、図２４に示すように、アンド回路（ＡＮＤ５）から、ｔ１間隔で、帰線期間中水平基準信号が出力される。
【００４４】
なお、比較器２（６４）は、表示期間内にも、比較結果出力を出力するが、表示期間内は、Ｊ−Ｋフリップフロップ回路６６の出力端子（Ｑ）がＬレベルとなっており、これにより、アンド回路（ＡＮＤ５）がＬレベルを維持するので、表示期間内に、比較器２（６４）から出力される比較結果出力が、アンド回路（ＡＮＤ５）を通過することはない。
このように、本実施の形態においても、垂直帰線期間内の出力シーケンスと、垂直帰線期間終了後の次のフレームの表示期間内の出力シーケンスとが競合することなく、垂直帰線期間内の液晶駆動を行うことが可能となる。
なお、図２０に示す水平基準信号生成部は、表示制御装置１１０内に設けられ、また、この水平基準信号生成部は、データイネーブル信号（ＤＴＭＧ）と、ドットクロック（ＣＬＫ）と、水平同期信号（Ｈｓｙｎｃ）のみを使用するものである。そのため、本実施の形態では、外部から入力される表示制御信号として、垂直同期信号（Ｖｓｙｎｃ）は必要ない。
以上説明したように、前述の各実施の形態の液晶表示モジュールでは、入力モードを広範囲に設定できるため、例えば、モニタ等の様々な入力モードが想定される液晶表示モジュールに適用して有効である。
【００４５】
なお、前記説明では、縦電界方式の液晶表示パネルに本発明を適用した実施の形態について説明したが、これに限定されず、本発明は、横電界方式の液晶表示パネルにも適用可能である。
図２または図３に示す縦電界方式の液晶表示パネルでは、ＴＦＴ基板と対向する基板にコモン電極（ＩＴＯ２）が設けられるのに対して、横電界方式の液晶表示パネルでは、ＴＦＴ基板に対向電極（ＣＴ）、および対向電極（ＣＴ）に共通電圧（Ｖｃｏｍ）を印加するための対向電極信号線（ＣＬ）が設けられる。
そのため、液晶容量（Ｃｐｉｘ）は、画素電極（ＰＸ）と対向電極（ＣＴ）と間に等価的に接続される。また、画素電極（ＰＸ）と対向電極（ＣＴ）と間には蓄積容量（Ｃｓｔｇ）も形成される。
また、前記各実施の形態では、駆動方法として、ドット反転法を採用した実施の形態について説明したが、これに限定されず、本発明は、複数ライン反転法、あるいは、１ラインまたは複数ライン毎に、画素電極（ＩＴＯ１）およびコモン電極（ＩＴＯ２）に印加する駆動電圧の極性を反転するコモン反転法にも適用可能である。
以上、本発明者によってなされた発明を、前記発明の実施の形態に基づき具体的に説明したが、本発明は、前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００４６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、垂直帰線期間内に表示制御手段から駆動手段に送出する駆動信号と、垂直帰線期間終了後の次のフレームの表示期間内に表示制御手段から駆動手段に送出する駆動信号とが競合するのを防止することができ、駆動手段が誤動作を起こしたり、駆動手段が破壊されるのを防止することが可能となる。
（２）本発明によれば、垂直帰線期間内に、２ライン以上、（垂直ライン数−Ｎ（Ｎは任意））ライン以下の回数で、駆動手段から各信号線に対して階調電圧を出力するようにしたので、画素に書き込まれた電圧が変動し、表示画面中に横筋が生じるのを防止して、表示画面の表示品質を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明が適用されるＴＦＴ方式の液晶表示モジュールの概略構成を示すブロック図である。
【図２】図１に示す液晶表示パネルの一例の等価回路を示す図である。
【図３】図１に示す液晶表示パネルの他の例の等価回路を示す図である。
【図４】図１に示すドレインドライバの一例の概略構成示すブロック図である。
【図５】液晶表示モジュールの駆動方法として、ドット反転法を使用した場合において、ドレインドライバからドレイン信号線（Ｄ）に出力される液晶駆動電圧の極性を説明するための図である。
【図６】図１に示す液晶表示モジュールにおいて、垂直帰線期間のバラツキがない、あるいは、バラツキが微小な場合のタイミングチャートの一例を示す図である。
【図７】図１に示す液晶表示モジュールにおいて、垂直帰線期間が短くなった時のタイミングチャートを示す図である。
【図８】図１に示す液晶表示モジュールにおいて、垂直帰線期間が長くなった時のタイミングチャートを示す図である。
【図９】本発明の実施の形態１の液晶表示モジュールにおけるタイミングチャートの一例を示す図である。
【図１０】垂直帰線期間に１ラインだけ液晶駆動し、次フレームの入力まで交流化を中止する場合のタイミングチャートを示す図である。
【図１１】図１０に示すタイミングチャートにおいて、表示不具合が起きる理由を説明するための図である。
【図１２】図１０に示すタイミングチャートにおいて、表示不具合が起きる理由を説明するための図である。
【図１３】垂直帰線期間内に複数ラインにおいて液晶駆動する場合の、画素の保持特性を説明するための図である。
【図１４】垂直帰線期間内に複数ラインにおいて液晶駆動する場合の、画素の保持特性を説明するための図である。
【図１５】本発明の実施の形態２の水平基準信号生成部の構成を示すブロック図である。
【図１６】図１５に示す表示期間中水平基準信号生成回路の回路構成を示す回路図である。
【図１７】図１５に示す帰線期間中水平基準信号生成回路の回路構成を示す回路図である。
【図１８】図１５に示す水平基準信号マスク信号生成回路の回路構成を示す回路図である。
【図１９】図１６ないし図１８に示す回路により生成される主要信号のタイミングチャートを示す図である。
【図２０】本発明の実施の形態３の水平基準信号生成部の構成を示すブロック図である。
【図２１】図２０に示す表示期間中水平基準信号生成回路の回路構成を示す回路図である。
【図２２】図２０に示す帰線期間中水平基準信号生成回路の回路構成を示す回路図である。
【図２３】図２０に示す水平基準信号マスク信号生成回路の回路構成を示す回路図である。
【図２４】図２１ないし図２３に示す回路により生成される主要信号のタイミングチャートを示す図である。
【図２５】本発明の実施の形態３の液晶表示モジュールにおけるタイミングチャートの一例を示す図である。
【符号の説明】
１０…液晶表示パネル（ＴＦＴ−ＬＣＤ）、２０，５０…表示期間中水平基準信号生成回路、２１…Ｄ形フリップフロップ回路、３０，６０…帰線期間中水平基準信号生成回路、３１，３２，４１，６１…カウンタ、３３，３４，４４，６３，６４…比較器、３５，４２，６２…レジスタ、４０，７０…水平基準信号マスク信号生成回路、４３…減算器、４５，６５，６６…Ｊ−Ｋフリップフロップ回路、１００…インタフェース部、１１０…表示制御装置、１２０…電源回路、１２１…電圧生成回路、１２３…コモン電極電圧生成回路、１２４…ゲート電極電圧生成回路、１３０…ドレインドライバ、１３１，１３２，１３４，１３５，１４１，１４２…信号線、１３３…表示データのバスライン、１４０…ゲートドライバ、１５１ａ，１５１ｂ…階調電圧生成回路、１５２…制御回路、１５３…シフトレジスタ回路、１５４…入力レジスタ回路、１５５…ストレージレジスタ回路、１５６…レベルシフト回路、１５７…出力回路、１５８ａ，１５８ｂ…電圧バスライン、Ｄ…ドレイン信号線（映像信号線または垂直信号線）、Ｇ…ゲート信号線（走査信号線または水平信号線）、ＩＴＯ１…画素電極、ＩＴＯ２…コモン電極、ＣＮ…共通信号線、ＴＦＴ…薄膜トランジスタ、ＣLC…液晶容量、ＣＳＴＧ…保持容量、ＣＡＤＤ…付加容量、ＡＮＤ…アンド回路、ＯＲ…オア回路。

Claims (14)

1. 複数の画素と、前記各画素に階調電圧を印加する複数の信号線と、前記各信号線に前記階調電圧を出力する駆動手段とを有する液晶表示装置の駆動方法であって、
   垂直帰線期間内を正規の水平走査時間で除算して小数点以下を切り上げた値をＭ、Ｎを１以上の整数とするとき、前記垂直帰線期間内に、前記駆動手段から前記各信号線に対して、前記垂直帰線期間の開始時から連続して、水平走査時間毎に極性を反転させて、２回以上、（Ｍ−Ｎ）回以下の回数で、階調電圧を出力し、それ以降は、その垂直帰線期間が終了するまで、階調電圧を出力しないことを特徴とする液晶表示装置の駆動方法。
2. 複数の画素と、前記各画素に階調電圧を印加する複数の信号線と、前記各信号線に前記階調電圧を出力する駆動手段とを有する液晶表示装置の駆動方法であって、
   垂直帰線期間内に正規の水平走査時間で走査する際に、全ての期間が走査されるライン数と、少なくとも一部の期間が走査されるライン数とを加算した値をＭ、Ｎを１以上の整数とするとき、前記垂直帰線期間内に、前記駆動手段から前記各信号線に対して、前記垂直帰線期間の開始時から連続して、水平走査時間毎に極性を反転させて、２回以上、（Ｍ−Ｎ）回以下の回数で、階調電圧を出力し、それ以降は、その垂直帰線期間が終了するまで、階調電圧を出力しないことを特徴とする液晶表示装置の駆動方法。
3. 前記垂直帰線期間内に、前記駆動手段から前記各信号線に対して、Ｍ／２回以上、（Ｍ−Ｎ）回以下の回数で、階調電圧を出力することを特徴とする請求項１または請求項２に記載の液晶表示装置の駆動方法。
4. 前記垂直帰線期間内に、正規の水平同期信号に同期して、前記駆動手段から前記各信号線に対して階調電圧を出力することを特徴とする請求項１ないし請求項３のいずれか１項に記載の液晶表示装置の駆動方法。
5. 前記垂直帰線期間内に、内部で生成された水平基準信号に同期して、前記駆動手段から前記各信号線に対して階調電圧を出力することを特徴とする請求項１ないし請求項３のいずれか１項に記載の液晶表示装置の駆動方法。
6. 前記垂直帰線期間内に前記駆動手段から前記各信号線に対して出力する階調電圧は、白あるいは黒を表示する階調電圧であることを特徴とする請求項１ないし請求項５のいずれか１項に記載の液晶表示装置の駆動方法。
7. 複数の画素と、前記各画素に階調電圧を印加する複数の信号線と、前記複数の画素に階調電圧を出力する駆動手段とを有する液晶表示装置であって、
   前記駆動手段は、垂直帰線期間内を正規の水平走査時間で除算して小数点以下を切り上げた値をＭ、Ｎを１以上の整数とするとき、前記垂直帰線期間内に前記各信号線に対して、前記垂直帰線期間の開始時から連続して、水平走査時間毎に極性を反転させて、２回以上、（Ｍ−Ｎ）回以下の回数で、階調電圧を出力し、それ以降は、その垂直帰線期間が終了するまで、階調電圧を出力しないことを特徴とする液晶表示装置。
8. 複数の画素と、前記各画素に階調電圧を印加する複数の信号線と、前記各信号線に前記階調電圧を出力する駆動手段とを有する液晶表示装置であって、
   前記駆動手段は、垂直帰線期間内に正規の水平走査時間で走査する際に、全ての期間が走査されるライン数と、少なくとも一部の期間が走査されるライン数とを加算した値をＭ、Ｎを１以上の整数とするとき、前記垂直帰線期間内に前記各信号線に対して、前記垂直帰線期間の開始時から連続して、水平走査時間毎に極性を反転させて、２回以上、（Ｍ−Ｎ）回以下の回数で、階調電圧を出力し、それ以降は、その垂直帰線期間が終了するまで、階調電圧を出力しないことを特徴とする液晶表示装置。
9. 前記駆動手段は、前記垂直帰線期間内に前記各信号線に対して、Ｍ／２回以上、（Ｍ−Ｎ）回以下の回数で、階調電圧を出力することを特徴とする請求項７または請求項８に記載の液晶表示装置。
10. 前記駆動手段は、前記垂直帰線期間内に前記各信号線に対して、白あるいは黒を表示する階調電圧を出力することを特徴とする請求項７ないし請求項９のいずれか１項に記載の液晶表示装置。
11. 複数の画素と、前記各画素に階調電圧を印加する複数の信号線と、前記複数の画素に階調電圧を出力する駆動手段と、前記駆動手段を制御する表示制御手段とを備える液晶表示装置であって、
    前記表示制御手段は、外部から入力される水平同期信号に基づき、垂直帰線期間を検出し、前記垂直帰線期間中に、１番目からＭ番目までの帰線期間中水平基準信号を生成する第１の手段と、
    Ｎを１以上の整数で、（Ｍ−Ｎ）が２以上となる整数とするとき、前記第１の手段で生成される帰線期間中水平基準信号の中で、（Ｍ−Ｎ）番目以降の帰線期間中水平基準信号をマスクして水平基準信号を生成する第２の手段と、
    前記第２の手段から出力される水平基準信号に基づき、前記垂直帰線期間内に、前記駆動手段を駆動する駆動信号を生成する第３の手段とを有し、
    前記駆動手段は、前記駆動信号に基づき、前記垂直帰線期間内に前記各信号線に対して、水平走査時間毎に極性を反転させて、２回以上、（Ｍ−Ｎ）回以下の回数で、階調電圧を出力することを特徴とする液晶表示装置。
12. 複数の画素と、前記各画素に階調電圧を印加する複数の信号線と、前記複数の画素に階調電圧を出力する駆動手段と、前記駆動手段を制御する表示制御手段とを備える液晶表示装置であって、
    前記表示制御手段は、外部から入力されるディスプレイタイミング信号に基づき、垂直帰線期間を検出し、前記垂直帰線期間中に、１番目からＭ番目までの帰線期間中水平基準信号を生成する第１の手段と、
    Ｎを１以上の整数で、（Ｍ−Ｎ）が２以上となる整数とするとき、前記第１の手段で生成される帰線期間中水平基準信号の中で、（Ｍ−Ｎ）番目以降の帰線期間中水平基準信号をマスクして水平基準信号を生成する第２の手段と、
    前記第２の手段から出力される水平基準信号に基づき、前記垂直帰線期間内に、前記駆動手段を駆動する駆動信号を生成する第３の手段とを有し、
    前記駆動手段は、前記駆動信号に基づき、前記垂直帰線期間内に前記各信号線に対して、水平走査時間毎に極性を反転させて、２回以上、（Ｍ−Ｎ）回以下の回数で、階調電圧を出力することを特徴とする液晶表示装置。
13. 前記垂直帰線期間内に前記第２の手段から出力される水平基準信号数が、Ｍ／２以上であることを特徴とする請求項１１または請求項１２に記載の液晶表示装置。
14. 前記表示制御手段は、外部から入力されるディスプレイタイミング信号に基づき、表示期間中の水平基準信号を生成する第４の手段を有することを特徴とする請求項１１ないし請求項１３のいずれか１項に記載の液晶表示装置。

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