JP3729163B2 - 電気光学パネルの駆動回路、駆動方法、電気光学装置および電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ノイズによる表示品位の低下等を防止した電気光学パネルの駆動回路、駆動方法、電気光学装置および電子機器に関する。
【０００２】
【従来の技術】
従来の電気光学装置、例えば、アクティブマトリクス方式の液晶表示装置は、液晶パネルと画像処理回路とを備える。このうち、液晶パネルは、主に、画素電極がマトリクス状に配列する素子基板と、対向電極やカラーフィルタなどが形成された対向基板と、これら両基板の間に充填された液晶とから構成される。
ここで、画素電極は、走査線とデータ線との交差部分に対応して設けられるとともに、トランジスタなどのようなスイッチング素子が接続されている。そして、走査線を介してスイッチング素子に選択信号を印加すると、当該スイッチング素子が導通状態となる。この導通状態の際に、データ線を介して、画素電極に画像信号を印加すると、当該画素電極および対向電極の間の液晶層に、画像信号の電圧に応じた電荷が蓄積される。電荷蓄積後、当該スイッチング素子をオフ状態としても、液晶層の抵抗が十分に高ければ、当該液晶層における電荷の蓄積が維持される。このため、各スイッチング素子を駆動して蓄積させる電荷の量を制御すると、画素毎に液晶の配向状態が変化して、必要な情報の表示が可能となる。
【０００３】
この際、各画素の液晶層に電荷を蓄積させるのは一部の期間で良いため、第１に、走査線駆動回路によって、走査線を１本ずつ順次選択するとともに、第２に、１本の走査線を選択したとき、データ線駆動回路によって、１本または複数本のデータ線を順次選択するためのサンプリング信号（パルス）を出力し、第３に、画像信号線を介して供給される画像信号を、サンプリング信号にしたがってサンプリングして、対応するデータ線に供給することにより、走査線およびデータ線を複数の画素について共通化した時分割マルチプレックス駆動が可能となる。
【０００４】
ところで、互いに排他的に出力されるべきサンプリング信号（パルス）が、何らかの理由によりオーバーラップして出力されると、あるデータ線に本来サンプリングされるべき画像信号が、これに隣接するデータ線にもサンプリングされてしまうので、表示品位が低下する。このような表示品位の低下を解決するために、近年では、データ線駆動回路の出力段にイネーブル回路なるものを設けて、サンプリング信号のパルス幅をイネーブルパルスのパルス幅に狭めることが行われている。このイネーブル回路によれば、時間的に相前後して出力されるサンプリング信号同士が互いにオーバーラップすることが防止される。
【０００５】
一方、画像信号処理回路は、入力画像信号にガンマ補正や増幅反転等の処理を施して画像信号を生成する。そして、画像信号処理回路と液晶パネルとはＦＰＣ（Flexible Printed Circuit）基板等によって接続され、当該ＦＰＣ基板を介して液晶パネルに画像信号が供給される。
【０００６】
【発明が解決しようとする課題】
しかしながら、表示画像の高精細化に伴って、液晶パネルにおける配線ピッチの狭小化や動作周波数が高くなると、画像信号に対するイネーブルパルスの遅延が問題となってきた。特に、液晶パネルでは、ガラス基板上に形成された信号線を介してイネーブルパルス等が供給されるため、ＦＰＣ等と比較すると、寄生容量や抵抗が高く、信号遅延が発生しやすい。
ここで、イネーブルパルスは、画像信号に同期して供給しなければならないが、液晶パネル内部では、イネーブルパルスの供給経路と画像信号の供給経路とが相違する。このため、たとえ画像信号に同期するイネーブルパルスを液晶パネルに供給しても、液晶パネル内部では、画像信号に対してイネーブルパルスの位相がズレてしまい、画像信号を適切にサンプリングするためのサンプリング信号を生成することができなくなる、という問題がある。
【０００７】
また、液晶パネルについては、デジタル処理により得られた各種のタイミング信号にしたがって制御するのが一般的である。このタイミング信号は、デジタル信号であるため高周波成分を含み、かつ、画像信号に同期している。このため、タイミング信号の立ち上がりや立ち下がりタイミングでは高周波成分を多く含むので、タイミング信号のレベル遷移に同期したノイズが、アナログの画像信号に重畳してしまうことがある。
画像信号にノイズが重畳されると、本来とは異なる電圧がサンプリングされて画素電極に印加されるので、例えば、重畳されたノイズが、表示画面において縦線として視認されて表示品質を低下させる、といった問題が発生してしまう。特に、装置の小型化に伴い、回路基板やＦＰＣ基板を高密度に実装する必要性からノイズ対策が急務となっている。
【０００８】
本発明は、上述した事情に鑑みてなされたものであり、その目的とするところは、画像信号に対してイネーブルパルスの位相ズレや、ノイズが画像信号に重畳しても、適切にサンプリング信号を生成して、表示品位の低下を防止することが可能な電気光学パネルの駆動回路、駆動方法、電気光学装置および電子機器を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係る電気光学パネルの駆動回路は、複数の走査線と複数のデータ線との各交差部に、トランジスタと画素電極とを有する電気光学パネルの駆動回路であって、前記走査線を選択して、選択した走査線に対応するトランジスタをオン状態にさせる信号を供給する走査線駆動回路と、前記走査線が選択された期間に、前記データ線を選択するためのシフトパルスを生成するとともに、前記シフトパルスのパルス幅を、それよりも狭いイネーブルパルスのパルス幅に制限してサンプリング信号として出力するデータ線駆動回路と、前記画像信号を前記サンプリング信号のパルス期間にてサンプリングして、１本以上のデータ線に供給するサンプリング回路と、前記画像信号に同期して供給されたモニタ信号と前記イネーブルパルスに同期して供給された基準パルスとの位相差を示す位相差信号を出力するダミー回路と、前記基準パルスの位相が前記モニタ信号の位相よりも遅れている旨を前記位相差信号が示す場合には、前記画像信号に対するイネーブルパルスの位相を進ませるように、一方、前記基準パルスの位相が前記モニタ信号の位相よりも進んでいる旨を示す場合には、前記画像信号に対するイネーブルパルスの位相を遅らせるように、前記イネーブルパルスの位相を調整するイネーブルパルス調整回路とを具備することを特徴とする。この構成によれば、モニタ信号に対し、イネーブルパルスに同期する基準パルスが遅延したとき、その遅延を打ち消すように、イネーブルパルスの位相が調整される。
【００１０】
ここで、上記駆動回路において、前記ダミー回路は、前記サンプリング回路の一部および前記データ線駆動回路の一部と同一の素子を含む構成が好ましい。このような構成により、イネーブルパルスの供給経路において発生する遅延をより正確に模擬することができる。
【００１１】
また、上記駆動回路において、前記イネーブルパルス調整回路は、目標値を基準として予め定められた範囲内で、イネーブルパルスの位相を遅らせること、又は、進めることを交互に繰り返す構成も好ましい。この構成によれば、イネーブル信号の位相が目標値を基準に揺れるから、サンプリング信号の位相も揺らぐことになる。サンプリング信号の位相が揺れると、ノイズをサンプリングすることもあれば、ノイズをサンプリングしないこともある。したがって、画面上におけるノイズが分散して目立たなくなって、され強調される場合である。したがって、本発明によれば、表示画像の品位が低下することが防止される。
【００１２】
上記駆動回路において、前記走査線駆動回路と、前記データ線駆動回路と、前記サンプリング回路と、前記ダミー回路とを、同一基板に形成した構成が好ましい。
【００１３】
また、上記駆動回路において、電源投入から一定時間経過したこと、または、電気光学パネルの温度変化が一定値以下となったことを判別する判別回路を備え、前記イネーブルパルス調整回路は、前記判別回路による判別結果が肯定的となるまで、前記イネーブルパルスの位相を調整する一方、前記判別回路による判別結果が肯定的になったとき、その肯定的な判別結果となる直前の位相に、前記イネーブルパルスの位相を固定する構成が好ましい。この構成では、一定条件下でのみイネーブルパルスの位相が調整される。
【００１４】
上記駆動回路において、前記イネーブルパルス調整回路は、前記画像信号に同期する基準クロック信号を遅延させて、遅延量が互いに異なる信号を複数出力する遅延回路群と、前記遅延回路群から出力される複数信号のうち１つを選択するように指示する選択信号を、前記位相差信号で示される位相差に応じて生成する選択信号生成回路と、前記遅延回路群から出力される複数信号のうち、前記選択信号で指示される信号の１つをイネーブルクロック信号として選択する選択回路と、前記イネーブルクロック信号の一部を、前記イネーブルパルスとして生成するイネーブル信号生成回路とを含む構成が好ましい。この構成によれば、基準クロック信号を遅延させた複数信号のうち、いずれかが選択されることによってイネーブルパルスの位相が調整される。
【００１５】
上記駆動回路において、前記選択信号生成回路は、前記位相差信号により示される位相差であって前記モニタ信号に対する前記基準パルスの位相遅れと予め設定された目標時間との比較結果にしたがって前記選択信号を生成する構成が好ましい。この構成によれば、画像信号に対するイネーブルパルスの位相遅れが目標時間となるように制御される。
【００１６】
上記駆動回路において、前記選択信号生成回路は、１または複数の水平走査期間毎に、前記選択信号を生成する構成が好ましい。この構成によれば、１または複数の水平走査期間毎に、イネーブルパルスの位相が調整される。
【００１７】
上記駆動回路において、前記位相差信号は、前記モニタ信号に対する前記基準パルスの遅延が大なるほどに、そのパルス幅が短くなるパルス信号であり、前記イネーブルパルス調整回路は、さらに、前記位相差信号のパルス幅が予め定められた目標時間以上長いか否かを比較する比較回路を備え、前記選択信号生成回路は、前記比較回路による比較結果にしたがって前記選択信号を生成する構成が好ましい。この構成によれば、イネーブルパルスの位相を精度良く調整される。
【００１８】
上記駆動回路において、前記位相差信号は、前記モニタ信号に対する前記基準パルスの遅延が大なるほどに、そのパルス幅が短くなるパルス信号であり、前記遅延回路群は、ある遅延量を有する遅延回路を複数個、縦続接続したものであり、前記イネーブルパルス調整回路は、さらに、前記位相差信号のパルス幅が予め定められた目標時間以上長いか否かを比較する比較回路を備え、前記選択信号生成回路は、前記比較回路による比較結果が肯定的である場合に、前記遅延回路群から出力される複数信号のうち、前記遅延量を１段大きくする信号の選択を指示する一方、前記比較結果が否定的である場合に、前記遅延回路群から出力される複数信号のうち、前記遅延量を１段小さくする信号の選択を指示する選択信号を生成する構成が好ましい。この構成によれば、モニタ信号に対するイネーブルパルスの遅延量が、目標時間に相当する分だけ次第に近づく。
【００１９】
上記駆動回路において、前記イネーブルパルス調整回路は、さらに、前記選択信号生成回路によって生成された選択信号に外乱を加える加算器を備え、前記選択回路は、前記遅延回路群から出力される複数信号のうち、前記加算器によって外乱が加えられた選択信号で指示される信号を選択する構成が好ましい。この構成によれば、外乱によって、イネーブルパルスの位相が揺れることになる。
【００２０】
上記駆動回路において、前記選択信号生成回路は、前記位相差信号により示される位相差であって前記モニタ信号に対する前記基準パルスの位相遅れが一定値以内になると、前記遅延回路群から出力される複数信号のうち、前記位相遅れが大きくなるような信号の選択を指示する選択信号を生成する構成が好ましい。この構成によれば、強制的にイネーブルパルスの位相が揺れることになる。
【００２１】
より具体的には、上記駆動回路において、前記位相差信号は、前記モニタ信号に対する前記基準パルスの遅延が大なるほどに、そのパルス幅が短くなるパルス信号であり、前記遅延回路群は、ある遅延量を有する遅延回路を複数個、縦続接続したものであり、前記イネーブルパルス調整回路は、さらに、前記位相差信号のパルス幅が予め定められた目標時間以上長いか否かを比較する比較回路を備え、前記選択信号生成回路は、前記比較回路による前回の比較結果と今回の比較結果が一致しているか不一致であるか検出する検出回路を備え、前記検出回路の検出結果が一致の場合に、今回の比較結果が肯定的であるとき、前記遅延回路群から出力される複数信号のうち、前記遅延量を１段大きくする信号の選択を指示し、今回の比較結果が否定的であるとき、前記遅延量を１段小さくする信号の選択を指示する選択信号を生成する一方、前記検出回路の検出結果が不一致の場合に、今回の比較結果が肯定的であるとき、前記遅延回路群から出力される複数信号のうち、前記遅延量を複数段大きくする信号の選択を指示し、今回の比較結果が否定的であるとき、前記遅延量を複数段小さくする信号の選択を指示する選択信号を生成する構成が好ましい。この構成によれば、位相遅れから位相進みに変化したこと、または、位相進みから位相遅れに変化した大小関係が逆転したことが検出され、さらに、位相関係に変化があったときにイネーブルパルスの位相を、大きくするように調整される。
【００２２】
上記駆動回路において、前記データ線駆動回路は、水平走査期間の帰線期間に供給される開始パルスを、シフト動作を規定するクロック信号にしたがってシフトすることによって、前記シフトパルスを生成するものであり、さらに、前記開始パルスの位相を、前記イネーブルパルス調整回路によってイネーブルパルスの位相が調整された方向に略同一量、調整する開始パルス調整回路と、前記クロック信号の位相を、前記方向に略同一量、調整するクロック信号調整回路とを備える構成が好ましい。この構成によれば、イネーブルパルスの位相だけでなく、開始パルスおよびクロック信号の位相についても同じように調整される。
【００２３】
このように開始パルスおよびクロック信号の位相も調整する構成において、前記開始パルスを前記基準パルスとして用いる構成が好ましい。この構成によれば、基準パルスを別途新たに生成する必要がなくなる。ここで、ある水平走査帰線期間に供給された開始パルスと前記モニタ信号との位相差を示す位相差信号が前記ダミー回路によって出力された場合に、前記開始パルス調整回路は、当該位相差信号に基づく前記開始パルスの位相調整を、当該水平走査期間より後の水平走査期間にて実行する構成が好ましい。
【００２４】
本発明に係る電気光学装置は、電気光学パネルとタイミング制御回路とを備えた電気光学装置であって、前記電気光学パネルは、複数の走査線と複数のデータ線との各交差部に設けられたトランジスタと、前記トランジスタに対応して設けられた画素電極と、前記走査線を選択して、選択した走査線に対応するトランジスタをオン状態にさせる信号を供給する走査線駆動回路と、前記データ線を選択するためのシフトパルスを生成するとともに、前記シフトパルスのパルス幅を、それよりも狭いイネーブルパルスのパルス幅に制限してサンプリング信号として出力するデータ線駆動回路と、前記走査線が選択された期間において、前記画像信号を前記サンプリング信号のパルス期間にてサンプリングして、一のデータ線に供給するサンプリング回路と、前記画像信号に同期して供給されたモニタ信号と前記イネーブルパルスに同期して供給された基準パルスとの位相差を示す位相差信号を出力するダミー回路とを含み、前記タイミング制御回路は、前記基準パルスの位相が前記モニタ信号の位相よりも遅れている旨を前記位相差信号が示す場合には、前記画像信号に対するイネーブルパルスの位相を進ませるように、一方、前記基準パルスの位相が前記モニタ信号の位相よりも進んでいる旨を示す場合には、前記画像信号に対するイネーブルパルスの位相を遅らせるように、前記イネーブルパルスの位相を調整するイネーブルパルス調整回路を含むことを特徴とする。この構成によれば、上記駆動回路と同様に、モニタ信号に対し、イネーブルパルスに同期する基準パルスが遅延したとき、その遅延を打ち消すように、イネーブルパルスの位相が調整される。
【００２５】
上記電気光学装置のうち、前記電気光学パネルにおいて、前記データ線は、ｎ（ｎは２以上の整数）本数毎にまとめられてブロック化され、前記画像信号は、ｎ系統に分配されてそれぞれｎ本の画像信号線に並列に供給され、前記サンプリング回路は、１つのサンプリング信号によってｎ本の画像信号線に並列に供給された画像信号の各系統をサンプリングし、ｎ本のデータ線の各々に１対１に供給する構成が好ましい。この構成では、１つのサンプリング信号によって１本の画像信号線に画像信号をサンプリングして供給する構成と比較して、サンプリング回路におけるサンプル＆ホールド時間および充放電時間を十分に確保することができる。
【００２６】
次に、本発明の電子機器は、上述した電気光学装置を備え、画像を表示することを特徴とするものであって、例えば、ビデオプロジェクタ、携帯型パーソナルコンピュータ、ページャ、携帯電話機、テレビ、ビューファインダ型またはモニタ直視型のビデオカメラ、カーナビゲーション装置、ＰＤＡ等が該当する。
【００２７】
本発明に係る電気光学パネルの駆動方法は、複数の走査線と複数のデータ線との各交差部に、トランジスタと画素電極とを有する電気光学パネルの駆動方法であって、前記走査線を選択して、選択した走査線に対応するトランジスタをオン状態にさせる信号を供給し、前記走査線が選択された期間に、前記データ線を選択するためのシフトパルスを生成するとともに、前記シフトパルスのパルス幅を、それよりも狭いイネーブルパルスのパルス幅に制限してサンプリング信号として出力し、前記画像信号を前記サンプリング信号のパルス期間にてサンプリングして、１本以上のデータ線に供給し、前記画像信号に同期して供給されたモニタ信号と前記イネーブルパルスに同期して供給された基準パルスとの位相差を示す位相差信号を出力し、前記基準パルスの位相が前記モニタ信号の位相よりも遅れている旨を前記位相差信号が示す場合には、前記画像信号に対するイネーブルパルスの位相を進ませるように、一方、前記基準パルスの位相が前記モニタ信号の位相よりも進んでいる旨を示す場合には、前記画像信号に対するイネーブルパルスの位相を遅らせるように、前記イネーブルパルスの位相を調整することを特徴とする。この構成によれば、上記駆動回路および電気光学装置と同様に、モニタ信号に対し、イネーブルパルスに同期する基準パルスが遅延したとき、その遅延を打ち消すように、イネーブルパルスの位相が調整される。
【００２８】
上記駆動方法において、前記画像信号に同期する基準クロック信号を遅延させて、遅延量の異なる信号を複数出力する一方、これらの複数信号のうち１つを選択するように指示する選択信号を、前記位相差信号で示される位相差に応じて生成し、出力される複数信号のうち、前記選択信号で指示される信号をイネーブルクロック信号として選択し、前記イネーブルクロック信号の一部を、前記イネーブルパルスとして生成することによって、前記イネーブルパルスを調整する方法が好ましい。この方法によれば、基準クロック信号を遅延させた複数信号のうち、いずれかが選択されることによってイネーブルパルスの位相が調整される。
【００２９】
上記駆動方法において、前記位相差信号は、前記モニタ信号に対する前記基準パルスの遅延が大なるほどに、そのパルス幅が短くなるパルス信号であり、前記位相差信号のパルス幅が予め定められた目標時間以上長いか否かを比較し、前記比較回路による比較結果が肯定的である場合に、前記遅延回路群から出力される複数信号のうち、前記遅延量を１段大きくする信号の選択を指示する一方、前記比較結果が否定的である場合に、前記遅延回路群から出力される複数信号のうち、前記遅延量を１段小さくする信号の選択を指示する選択信号を生成する方法が好ましい。この方法によれば、モニタ信号に対するイネーブルパルスの遅延量が、目標時間に相当する分だけ次第に近づく。
【００３０】
上記駆動方法において、生成された選択信号に外乱を加え、前記遅延回路群から出力される複数信号のうち、前記外乱が加えられた選択信号で指示される信号を選択することによって、前記イネーブルパルスを調整する方法が好ましい。この方法によれば、外乱によって、イネーブルパルスの位相が揺れることになる。
【００３１】
上記駆動方法において、前記位相差信号により示される位相差であって前記モニタ信号に対する前記基準パルスの位相遅れが一定値以内になると、前記遅延回路群から出力される複数信号のうち、前記位相遅れが大きくなるような信号の選択を指示する選択信号を生成する方法が好ましい。この方法によれば、強制的にイネーブルパルスの位相が揺れることになる。
【００３２】
より具体的には、上記駆動方法において、前記位相差信号は、前記モニタ信号に対する前記基準パルスの遅延が大なるほどに、そのパルス幅が短くなるパルス信号であり、前記位相差信号のパルス幅が予め定められた目標時間以上長いか否かを比較し、前回の比較結果と今回の比較結果が一致しているか不一致であるか検出し、この検出結果が一致の場合に、今回の比較結果が肯定的であるとき、出力される複数信号のうち、前記遅延量を１段大きくする信号の選択を指示し、今回の比較結果が否定的であるとき、前記遅延量を１段小さくする信号の選択を指示する選択信号を生成する一方、前記検出結果が不一致の場合に、今回の比較結果が肯定的であるとき、出力される複数信号のうち、前記遅延量を複数段大きくする信号の選択を指示し、今回の比較結果が否定的であるとき、前記遅延量を複数段小さくする信号の選択を指示する選択信号を生成する方法が好ましい。この方法によれば、位相遅れから位相進みに変化したこと、または、位相進みから位相遅れに変化した大小関係が逆転したことが検出され、さらに、位相関係に変化があったときにイネーブルパルスの位相を、大きくするように調整される。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００３４】
＜電気光学装置＞
まず、実施形態に係る電気光学装置について、液晶表示装置を例にとって説明する。図１は、この液晶表示装置の電気的な構成を示すブロック図である。
この図に示されるように、液晶表示装置は、液晶パネル１００と、タイミング制御回路２００と、画像信号処理回路３００とを備える。このうち、タイミング制御回路２００は、外部から供給される画像信号ＶＩＤに同期するように各種タイミング信号（必要に応じて後述する）を生成して、各部に供給するものである。
また、画像信号処理回路３００を構成するＳ／Ｐ変換回路３０２は、１系統の画像信号ＶＩＤを、６系統に分配するとともに、時間軸に対して６倍に伸張する変換（シリアル−パラレル変換）するものである。
ここで、画像信号を６系統にシリアル−パラレル変換する理由は、後述するサンプリング回路においてサンプリングスイッチングとして機能するＴＦＴのソースに対し、画像信号が印加される時間を長くして、サンプル＆ホールド時間および充放電時間を十分に確保するためである。
【００３５】
一方、増幅・反転回路３０４は、シリアル−パラレル変換された画像信号のうち、反転が必要となるものを反転させ、この後、適切に増幅し、画像信号ＶＩＤ１〜ＶＩＤ６として、液晶パネル１００に対し６本の画像信号線１６１を介して並列的に供給するものである。
なお、反転するか否かについては、一般には、画素電極に印加する電圧を、▲１▼走査線単位で極性反転するか、▲２▼データ線単位で極性反転するか、▲３▼画素単位で極性反転するか、に応じて定められ、その反転周期は、１水平走査期間、ドットクロックの１周期）、または、１垂直走査期間に設定される。なお、本実施形態における極性反転とは、画像信号の振幅中心電位を基準として正極性と負極性に交互に電圧レベルを反転させることをいう。
【００３６】
さらに、増幅・反転回路３０４は、タイミング制御回路２００で生成されたモニタ信号Ｍ１を液晶パネル１００のモニタ信号線１６７に転送する。モニタ信号Ｍ１は、後述するように、各水平走査期間の帰線期間においてそれぞれアクティブレベル（Ｈレベル）となるパルスであり、画像信号ＶＩＤ１〜ＶＩＤ６と、後述するサンプリング信号の位相を比較するために用いられる。
【００３７】
＜液晶パネルの電気的な構成＞
次に、液晶パネル１００の電気的な構成について説明する。液晶パネル１００は、素子基板と対向基板とを互いに電極形成面を対向して貼付した構成となっている。このうち、素子基板にあっては、図１においてＸ方向に沿って平行に複数本の走査線１１２が配列して形成され、また、これと直交するＹ方向に沿って平行に複数本のデータ線１１４が形成されている。これらの走査線１１２とデータ線１１４との各交差部（電気的には絶縁されている）においては、ＴＦＴ１１６のゲートが走査線１１２に接続される一方、ＴＦＴ１１６のソースがデータ線１１４に接続されるとともに、ＴＦＴ１１６のドレインが画素電極１１８に接続されている。そして、各画素は、画素電極１１８と、後述する対向基板に形成された共通電極と、これら両電極間に挟持された液晶とによって構成される結果、走査線１１２とデータ線１１４との各交差部に対応して、マトリクス状に配列することとなる。なお、このほかに、画素毎に、蓄積容量（図示省略）を、電気的にみて画素電極１１８と共通電極とに挟持された液晶に対して並列に形成しても良い。
【００３８】
さて、周辺回路１１０は、ダミー回路１２０、データ線駆動回路１３０、サンプリング回路１４０および走査線駆動回路１５０を含む。これらの周辺回路１１０は、後述するように素子基板の対向面であって、表示領域の周辺部に形成される。周辺回路１１０の能動素子は、いずれもｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴが組み合わせられて用いられ、これらのＴＦＴは、表示領域に含まれるＴＦＴ１１６と共通の製造プロセスで形成される。これにより、集積化や、製造コスト、素子の均一性などの点において有利となる。なお、周辺回路１１０に後述するタイミング制御回路２００を加えたものが、液晶表示装置の駆動回路となる。
【００３９】
周辺回路１１０のうち、ダミー回路１２０は、データ線駆動回路１３０とサンプリング回路１４０とに隣接して設けられ、両回路の一部を模擬したものである。なお、ダミー回路１２０の詳細な構成については後述する。
【００４０】
データ線駆動回路１３０は、詳細については後述するように、シフトレジスタを有し、タイミング制御回路２００からの開始パルスＤＸを、Ｘクロック信号ＣＬＸや、その反転Ｘクロック信号ＣＬＸINVにしがってシフトするとともに、それらのパルス幅を狭めて、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍとして出力するものである。
なお、本件において、１本の走査線を選択するのに要する１水平走査期間のうち、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍが出力される期間を水平有効期間といい、その残余の部分を帰線期間という場合がある。
【００４１】
本実施形態においては、データ線１１４の総数は、６ｍ本（ｍは、２以上の整数）であり、データ線１１４の６本によって１つのブロックが構成されている。したがって、ブロックの総数はｍ個である。サンプリング回路１４０は、データ線１１４毎に設けられたｎチャネル型ＴＦＴのサンプリングスイッチ１４１によって構成される。
詳細には、図１において左から数えてｊ（ｊは、１、２、…、ｍ）番目のブロックに属するデータ線１１４の６本のうち、左から数えて１列目に位置するデータ線１１４の一端は、サンプリングスイッチ１４１のドレインに接続される一方、そのサンプリングスイッチ１４１のソースは、画像信号ＶＩＤ１が供給される画像信号線１６１に接続され、さらに、そのサンプリングスイッチ１４１のゲートは、サンプリング信号Ｓｊが供給される。同じｊ番目のブロックに属するデータ線１１４の６本のうち、２列目、３列目、…、６列目の位置するデータ線１１４の一端は、それぞれ対応するサンプリングスイッチ１４１のドレインに接続される一方、各サンプリングスイッチ１４１のソースは、画像信号ＶＩＤ２、ＶＩＤ３、…、ＶＩＤ６が供給される画像信号線１６１にそれぞれ接続され、さらに、各サンプリングスイッチ１４１のゲートは、サンプリング信号Ｓｊが共通に供給される。
したがって、サンプリング信号Ｓｊがアクティブレベル（Ｈレベル）となる期間では、ｊ番目のブロックに属する６個のサンプリングスイッチ１４１が同時にオンして、それぞれ対応する画像信号がサンプリングされて、対応するデータ線１１４の各々に供給されることになる。
【００４２】
ところで、ＴＦＴの応答速度は、温度や累積使用時間等によって変化する。したがって、画像信号ＶＩＤ１〜ＶＩＤ６を基準としてサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍの位相は、進んだり遅れたりする。位相ズレが著しいと、画像信号ＶＩＤ１〜ＶＩＤ６のレベルが変化するタイミングに跨ってサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍがアクティブレベルになることがある。すると、本来あるブロック（のデータ線１１４）に供給すべき画像信号ＶＩＤ１〜ＶＩＤ６が、隣接するブロックにも供給されて、画質劣化を引き起こす。
本実施形態は、このような不都合を防止すべく、上述したダミー回路１２０が、画像信号ＶＩＤ１〜ＶＩＤ６とサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍとの位相関係を、該画像信号ＶＩＤ１〜ＶＩＤ６に同期するモニタ信号Ｍ１と、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍを規定するイネーブルパルスに同期した基準パルスとの位相関係を用いて検出するとともに、該検出結果にしたがってイネーブルパルスの位相を調整することによって、画像信号ＶＩＤ１〜ＶＩＤ６に対するサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍの位相を調整するものである。
【００４３】
走査線駆動回路１５０は、データ線駆動回路１３０と同様に、シフトレジスタを有し、タイミング制御回路２００からの開始パルスＤＹを、Ｙクロック信号ＣＬＹや、その反転Ｙクロック信号ＣＬＹINVにしがってシフトして、走査線１１２を１水平走査期間毎に１本ずつ選択するための走査信号を、各走査線１１２に供給するものである。なお、開始パルスＤＹは、１垂直走査期間の最初に、一定時間（例えばＹクロック信号ＣＬＹの１周期）だけアクティブレベルとなるパルスである。
【００４４】
液晶パネル１００には、モニタ信号線１６７が形成されている。このモニタ信号線１６７は、画像信号ＶＩＤ１〜ＶＩＤ６が供給される６本の画像信号線１６１と平行かつ等間隔にて配設されており、その線幅は画像信号線１６１と等しい。
６本の画像信号線１６１および１本のモニタ信号線１６７は、いずれも分布抵抗と容量成分とを有するので、等価的に梯子型のローパスフィルタを形成する。このため、画像信号ＶＩＤ１〜ＶＩＤ６が液晶パネル１００の左端にある入力端子に供給されてから右端に至るまでには、遅延時間（遅延量）が発生し、同様に、モニタ信号Ｍ１が液晶パネル１００の左端にある入力端子に供給されてからダミー回路１２０に至るまでには遅延時間が発生する。ここで、画像信号線１６１およびモニタ信号線１６７は、互いに同様な構成であるので、その遅延時間も互いに略同一となる。
したがって、画像信号線１６１における画像信号ＶＩＤ１〜ＶＩＤ６の遅延量は、モニタ信号線１６７におけるモニタ信号Ｍ１の遅延量と同視することができる。
【００４５】
＜液晶パネルの構造＞
次に、上述した液晶パネル１００の構造について説明する。ここで、図２は、液晶パネル１００の構成を示す斜視図であり、図３は、図２におけるＺ−Ｚ’線断面図である。
【００４６】
これらの図に示されるように、液晶パネル１００は、画素電極１１８等が形成されたガラスや半導体等の素子基板１０１と、共通電極１０８等が形成されたガラス等の透明な対向基板１０２とを、スペーサ１０３が混入されたシール材１０４によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせるとともに、この間隙に電気光学物質としての液晶１０５を封入した構造となっている。なお、シール材１０４は、対向基板１０２の基板周辺に沿って形成されるが、液晶１０５を封入するために一部が開口している。このため、液晶１０５の封入後に、その開口部分が封止材１０６によって封止されている。
【００４７】
ここで、素子基板１０１の対向面であって、シール材１０４の外側一辺においては、上述したデータ線駆動回路１３０およびサンプリング回路１４０が形成されて、Ｙ方向に延在するデータ線１１４を駆動する構成となっている。この一辺には複数の電極１０７が形成されて、タイミング制御回路２００および画像信号処理回路３００からの各種の信号を入力する構成となっている。また、この一辺に隣接する２辺には、２個の走査線駆動回路１５０が形成されて、Ｘ方向に延在する走査線１１２をそれぞれ両側から駆動する構成となっている。なお、走査線１１２に供給される走査信号の遅延が問題にならないのであれば、図１に示されるように、走査線駆動回路１５０が片側１個だけの構成でも良い。
ほかに、素子基板１０１には、データ線１１４への画像信号の書込負荷を低減するために、画像信号に先行するタイミングにおいてデータ線１１４の各々に予め定められた電位にプリチャージするプリチャージ回路を形成しても良い。
【００４８】
一方、対向基板１０２の共通電極１０８は、素子基板１０１との貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材によって、素子基板１０１に形成された電極１０７の１つと電気的に接続されている。したがって、該電極１０７に一定の電圧を印加することによって、対向基板１０１に形成された共通電極１０８の電位を、一定に維持することができる。
対向基板１０２には、また、液晶パネル１００の用途に応じて、例えば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどのブラックマトリクスが設けられ、第３に、液晶パネル１００に光を照射するバックライトが設けられる。なお、後述するプロジェクタなどのように、色光変調に用いる場合には、対向基板１０２には、カラーフィルタが形成されない替わりに、画素に対する光透過効率を向上させるために、画素毎にマイクロレンズが設けられる場合がある。
【００４９】
くわえて、素子基板１０１および対向基板１０２の対向面には、それぞれ所定の方向にラビング処理された配向膜などが設けられる一方、その各背面側には配向方向に応じた偏光板（図示省略）がそれぞれ設けられる。ただし、液晶１０５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜、偏光板等が不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【００５０】
なお、周辺回路１１０の一部または全部を、素子基板１０１の周辺部に形成する替わりに、例えば、ＴＡＢ（Tape Automated Bonding）技術を用いてフィルムに実装されたＩＣチップを、素子基板１０１に形成された電極と異方性導電フィルムを介して電気的および機械的に接続する構成としても良いし、ＩＣチップ自体を、ＣＯＧ（Chip On Grass）技術を用いて、素子基板１０１に形成された電極と異方性導電フィルムを介して電気的および機械的に接続する構成としても良い。
【００５１】
＜データ線駆動回路＞
次に、液晶パネル１００に形成された周辺回路１１０の各部について説明する。図４は、周辺回路１１０のうち、データ線駆動回路１３０の構成を示す回路図である。
図において、シフトレジスタ１３５０は、単位回路Ｒ１、Ｒ２、Ｒ３、…、Ｒｍ、Ｒｍ＋１、Ｒｍ＋２を、（ｍ＋２）段、すなわちブロック数ｍよりも２つ多い段数だけ縦続接続したものであり、水平走査期間の最初に供給される開始パルスＤＸを、信号線１３２２を介して供給されるＸクロック信号ＣＬＸ（および、信号線１３２４を介して供給される反転Ｘクロック信号ＣＬＸINV）にしたがって、前段（左側）の単位回路から後段（右側）の単位回路へ順次シフトして出力する。ここで、開始パルスＤＸは、１水平走査期間の最初に、一定時間（例えばＸクロック信号ＣＬＸの１周期）だけアクティブレベルとなるパルスである。
【００５２】
ここで、説明の便宜上、ｍを奇数とする。単位回路のうち、奇数段目の単位回路Ｒ１、Ｒ３、……、Ｒｍ＋２は、Ｘクロック信号ＣＬＸがＨレベルの場合（反転Ｘクロック信号ＣＬＸINVがＬレベルの場合）に入力信号を反転するクロックドインバータ１３５２と、クロックドインバータ１３５２による反転信号を再反転するインバータ１３５４と、Ｘクロック信号ＣＬＸがＬレベルの場合（反転Ｙクロック信号ＣＬＹINVがＨレベルの場合）に入力信号を反転するクロックドインバータ１３５６とを備える。
【００５３】
一方、単位回路のうち、偶数段目の単位回路Ｒ２、Ｒ４、……、Ｒｍ＋１は、基本的に、奇数段目の単位回路Ｒ１、Ｒ３、……、Ｒｍ＋２と同様な構成であるが、クロックドインバータ１３５２は、Ｘクロック信号ＣＬＸがＬレベルの場合に入力信号を反転し、クロックドインバータ１３５６は、Ｘクロック信号ＣＬＸがＨレベルの場合に入力信号を反転する点において異なっている。
【００５４】
次に、図４において、ＮＡＮＤ回路１３７６、インバータ１３７８、ＡＮＤ回路１３７９は、それぞれシフトレジスタ１３５０の第３段目から第（ｍ＋２）段目までの単位回路の各々に対応して設けられるものであり、いずれもｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴを組み合わせて相補型で構成されている。
【００５５】
このうち、シフトレジスタ１３５０において、ある段の単位回路に対応して設けられるＮＡＮＤ回路１３７６は、その段の単位回路の出力信号と、その１段前の単位回路の出力信号との否定論理積信号を出力するものである。例えば、４段目の単位回路Ｒ４に対応して設けられるＮＡＮＤ回路１３７６は、その４段目の単位回路Ｒ４の出力信号Ａ４と、その１段前の単位回路Ｒ３の出力信号Ａ３との否定論理積信号を出力するものである。
また、各段のインバータ１３７８は、対応するＮＡＮＤ回路１３７６による否定論理積信号を反転するものである。さらに、ＡＮＤ回路１３７９は、対応するインバータ１３７８の出力信号と、信号線１３２６を介して供給されるイネーブル信号ＥＮとの論理積信号をサンプリング信号として出力する。したがって、第３段目から第（ｍ＋２）段目までのＡＮＤ回路１３７９による各論理積信号が、それぞれサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍとして出力される構成となっている。
【００５６】
図５は、データ線駆動回路１３０の動作を示すタイミングチャートである。まず、１水平走査期間の帰線期間に開始パルスＤＸが入力されるとともに、タイミングｔ１１において、Ｘクロック信号ＣＬＸが立ち上がる（反転Ｘクロック信号ＣＬＸINVが立ち下がる）。すると、シフトレジスタ１３５０にあって、第１段目の単位回路Ｒ１におけるクロックドインバータ１３５２は、開始パルスＤＸのＨレベルを反転し、同じく第１段目の単位回路Ｒ１におけるインバータ１３５４が、同クロックドインバータ１３５２の反転結果を再反転するので、第１段目の単位回路Ｒ１による出力信号ＡはＨレベルとなる。
【００５７】
次に、タイミングｔ１２において、開始パルスＤＸが入力されている期間に、Ｘクロック信号ＣＬＸが立ち下がると（反転Ｘクロック信号ＣＬＸINVが立ち上がると）、第１段目の単位回路Ｒ１におけるクロックドインバータ１３５６は、Ｈレベルの出力信号Ａをインバータ１３５４に反転帰還するので、出力信号ＡはＨレベルを維持することとなる。また、第２段目の単位回路Ｒ２におけるクロックドインバータ１３５２は、第１段目の単位回路Ｒ１による出力信号Ａ１のＨレベルを反転し、同じく第２段目の単位回路Ｒ２におけるインバータ１３５４が、同クロックドインバータ１３５２の反転結果を再反転するので、第２段目の単位回路Ｒ２の出力信号Ａ２はＨレベルとなる。
【００５８】
そして、開始パルスＤＸの入力が終了して、タイミングｔ１３において、再びＸクロック信号ＣＬＸが立ち上がると（反転Ｘクロック信号ＣＬＸINVが立ち下がると）、第１段目の単位回路Ｒ１におけるクロックドインバータ１３５２は、開始パルスＤＸのＬレベルを取り込むので、その単位回路Ｒ１の出力信号Ａ１はＬレベルとなる。一方、第２段目の単位回路Ｒ２におけるクロックドインバータ１３５６は、Ｈレベルの出力信号Ｂをインバータ１３５４に反転帰還するので、出力信号Ａ２はＨレベルを維持することとなる。また、第３段目の単位回路Ｒ３におけるクロックドインバータ１３５２は、第２段目の単位回路Ｒ２による出力信号Ａ２のＨレベルを反転し、同じく第２段目の単位回路Ｒ２のインバータ１３５４が、同クロックドインバータ１３５２の反転結果を再反転するので、第３段目の単位回路Ｒ３による出力信号Ａ３はＨレベルとなる。
【００５９】
以下、同様な動作が繰り返される結果、最初に入力された開始パルスＤＸがＸクロック信号ＣＬＸ（反転Ｘクロック信号ＣＬＸINV）の半周期だけ順次シフトされて、単位回路Ｒ１、Ｒ２、Ｒ３、…、Ｒｍ＋２による出力信号Ａ１、Ａ２、Ａ３、…、Ａｍ＋２として出力される。そして、出力信号Ａ３、Ａ４、…、Ａｍ＋２と、それぞれ１段前の出力信号と否定論理積信号が、各段のＮＡＮＤ回路１３７６によってそれぞれ出力され、さらに、各インバータ１３７８によってそれぞれ反転される。この結果、各インバータ１３７８からは、信号Ｂ１、Ｂ２、Ｂ３、…、Ｂｍがそれぞれ出力される。
【００６０】
さて、イネーブル信号ＥＮは、図に示すように基準パルスＥｒとイネーブルパルスＥｐとを有する。このうち、基準パルスＥｒは、１水平走査期間における帰線期間の一部においてクロック信号ＣＬＸの１／２周期だけアクティブレベルとなるパルスである。一方、各イネーブルパルスＥｐは、上記信号Ｂ１、Ｂ２、Ｂ３、…、Ｂｍの各々がアクティブレベルとなる期間の一部において、アクティブレベル（Ｈレベル）となるパルスである。
【００６１】
したがって、各ＡＮＤ回路１３７９によって出力される論理積信号、すなわち、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍは、それぞれ信号Ｂ１、Ｂ２、Ｂ３、…、Ｂｍのパルス幅を、イネーブルパルスＥｐのパルス幅Ｗに制限したものとなる。
なお、イネーブル信号ＥＮに含まれる基準パルスＥｒとイネーブルパルスＥｐとは、いずれも後述するイネーブルクロック信号ＣＬＫｅを基礎として生成されるので、両者は互いに同期したパルスである。
【００６２】
また、Ｘクロック信号ＣＬＸと、画像信号ＶＩＤ１〜ＶＩＤ６とは互いに同期している。これは、タイミング制御回路２００（図１参照）がＳ／Ｐ変換回路３０２に対して、画像信号ＶＩＤを、Ｘクロック信号ＣＬＸの立ち上がりタイミングおよび立ち下がりタイミングに同期してシリアル−パラレル変換させるようなタイミング信号を供給するためである。このため、画像信号ＶＩＤ１〜ＶＩＤ６の電圧レベルは、Ｘクロック信号ＣＬＸのレベルが遷移するタイミングで変化する。
そして、この画像信号ＶＩＤ１〜ＶＩＤ６は、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍがアクティブレベル（Ｈレベル）となるタイミングにてサンプリングされることになる。
【００６３】
ただし、実際の回路においては、画像信号線１６１は、等価的に梯子型のローパスフィルタを形成するので、画像信号ＶＩＤ１〜ＶＩＤ６が遅延する一方、信号線１３２６も、データ線駆動回路１３０内において等価的に梯子型のローパスフィルタを形成するので、イネーブル信号ＥＮも遅延する。
【００６４】
＜ダミー回路＞
次に、ダミー回路１２０について詳細に説明する。図６は、ダミー回路１２０の構成を示す回路図である。ダミー回路１２０は、ＡＮＤ回路１２１とｎチャンネル型のＴＦＴ１２２とを備えている。まず、ＡＮＤ回路１２１は、図４に示すデータ線駆動回路１３０のＡＮＤ回路１３７９と同一構成である。また、ＴＦＴ１２２は、図１に示すサンプリング回路１４０のサンプリングスイッチ１４１と同一構成である。ＡＮＤ回路１２１の一方の入力端にはデータ線駆動回路１３０を介してイネーブル信号ＥＮが供給される一方、他方の入力端には常にＨレベルの信号が供給されるようになっている。このため、ＡＮＤ回路１２１の出力信号は、イネーブル信号ＥＮを遅延したものとなる。
ここで、ＡＮＤ回路１２１の一方の入力端に供給されるイネーブル信号ＥＮは、信号線１３２６による遅延し、また、このＡＮＤ回路１２１は、ＡＮＤ回路１３７９と同一構成であるので、ＡＮＤ回路１２１の出力信号は、データ線駆動回路１３０によるサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍと略同一量だけ遅延することになる。
【００６５】
次に、ＴＦＴ１２２のゲートにはＡＮＤ回路１２１の出力信号が供給され、そのソースにはモニタ信号Ｍ１が供給される一方、ＴＦＴ１２２のドレインからは位相差信号Ｍ２が出力される。ＴＦＴ１２２は、ｎチャンネル型であるから、モニタ信号Ｍ１とイネーブル信号ＥＮがともにＨレベルの場合に、位相差信号Ｍ２がＨレベルとなる。
ここで、ＴＦＴ１２２のソースに供給されるモニタ信号Ｍ１は、信号線１６７により遅延し、この遅延量は、上述したように画像信号線１６１を介して供給される画像信号の遅延量とほぼ同じであり、また、上述したように、ＡＮＤ回路１２１の出力信号は、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍと略同一量だけ遅延している。
したがって、位相差信号Ｍ２は、液晶パネル１００内部に供給された画像信号ＶＩＤ１〜ＶＩＤ６に対するサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍの位相差を示す情報を含むことになる。
【００６６】
さて、図５に示すように、帰線期間中にＸクロック信号ＣＬＸがＨレベルとなる期間、モニタ信号Ｍ１はＨレベルとなる。一方、イネーブル信号ＥＮは、上述したように基準パルスＥｒとイネーブルパルスＥｐとを含むが、帰線期間には基準パルスＥｒのみが存在する。したがって、位相差信号Ｍ２は、基準パルスＥｒとモニタ信号Ｍ１との位相関係を示すものとなる。
【００６７】
図７は、ダミー回路１２０およびその周辺各部の信号波形を示すタイミングチャートである。なお、同図において、Ｍ１ａは、増幅・反転回路３０４から出力されたモニタ信号Ｍ１の波形を示す一方、Ｍ１ｂは、ダミー回路１２０に入力されるモニタ信号Ｍ１の波形を示す。同様に、ＥＮａは、タイミング制御回路２００から出力されたイネーブル信号ＥＮの波形を示す一方、ＥＮｂは、ダミー回路１２０に入力されるイネーブル信号ＥＮの波形を示す。また、Ｍ２ｂは、ダミー回路１２０から出力された位相差信号Ｍ２の波形を示す一方、Ｍ２ａは、タイミング制御回路２００に入力される位相差信号Ｍ２の波形を示す。
【００６８】
図７に示すように、ダミー回路１２０に入力されるイネーブル信号ＥＮｂは、タイミング制御回路２００からの出力時におけるイネーブル信号ＥＮａを時間Δｔ１だけ遅延したものとなっている。また、ダミー回路１２０に入力されるモニタ信号Ｍ１ｂは、増幅・反転回路３０４からの出力時におけるモニタ信号Ｍ１ａを時間Δｔ２だけ遅延したものとなっている。
このように、遅延時間Δｔ１、Δｔ２が互いに相違するのは、ダミー回路１２０に至るまでの経路である信号線１３２６、１６７が異なるからである。
【００６９】
実際の回路における画像信号ＶＩＤ１〜ＶＩＤ６とサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍの位相関係を検出するには、本実施形態のようにダミー回路１２０によって、位相差信号Ｍ２ｂを生成する必要がある。
位相差信号Ｍ２ｂのパルス幅Ｗ２は、イネーブル信号ＥＮｂを構成する基準パルスＥｒの立ち上がりタイミングからモニタ信号Ｍ１ｂの立ち上がりタイミングまでの時間である。ここで、基準パルスＥｒとモニタ信号Ｍ１ｂとのパルス幅は互いに等しい期間Ｗ１であって固定的であるから、該期間Ｗ１から位相差信号Ｍ２ｂのパルス幅Ｗ２を減じた期間は、イネーブル信号ＥＮｂとモニタ信号Ｍ１ｂとの位相差を示すことになる。このため、該位相差が大きいほど、パルス幅Ｗ２が短くなる一方、該位相差が小さいほど、パルス幅Ｗ２が広くなるので、位相差信号Ｍ２ｂによって両者の位相差を知ることができる。
なお、この例では、位相差信号Ｍ２ｂがダミー回路１２０から出力されてから、タイミング制御回路２００に位相差信号Ｍ２ａとして入力されるまでは、遅延時間Δｔ３が発生する。ただし、Ｍ２ｂとＭ２ａのパルス幅は等しいので、タイミング制御回路２００では、画像信号ＶＩＤ１〜ＶＩＤ６とサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍとの位相関係を位相差信号Ｍ２ａによって正確に知ることができる。
【００７０】
＜タイミング制御回路＞
次に、タイミング制御回路２００について説明する。図８は、タイミング制御回路２００の構成を示すブロック図である。まず、図に示されるように、タイミング制御回路２００は、タイミング信号生成回路２０１、遅延回路群２０２、選択回路２０３、イネーブル信号生成回路２０４、カウンタ２０５、比較回路２０６および選択信号生成回路２０７を備える。
なお、この構成には、画像信号処理回路３００を制御するための構成は含まれていない。また、図８に示される構成のうち、タイミング信号生成回路２０１を除いたものが、イネーブルパルス調整回路を構成する。
【００７１】
図８において、タイミング信号生成回路２０１は、外部からの画像信号ＶＩＤに同期して生成した基準クロック信号ＣＬＫ、または、外部からの画像信号ＶＩＤに同期して供給された基準クロック信号ＣＬＫにしたがって、開始パルスＤＹ、Ｙクロック信号ＣＬＹ、開始パルスＤＸ、Ｘクロック信号ＣＬＸおよびモニタ信号Ｍ１等を生成する。なお、Ｘクロック信号ＣＬＸは、基準クロック信号ＣＬＫに対して半分の周波数を有する。
【００７２】
次に、遅延回路群２０２は、６個の遅延回路２０２ａ〜２０２ｆを縦続接続した構成となっており、基準クロック信号ＣＬＫを段階的に遅延させた信号Ｃ１〜Ｃ６を出力する。なお、遅延回路２０２ａ〜２０２ｆの各々は、例えば、偶数個のインバータを多段接続することによって構成することができる。
ここで、説明の便宜上、次のように条件を設定する。すなわち、図９に示されるように、基準クロック信号ＣＬＫの１周期に相当する時間をＴＸとし、イネーブルパルスＥｐのパルス幅をＸクロック信号ＣＬＸの１／２とし、遅延回路２０２ａ〜２０２ｆの各々による遅延時間をＴＤとして互いに同一とするとともに、ＴＸ＝１４ＴＤなる関係とする。このように条件設定すると、信号Ｃ１、Ｃ２、Ｃ３、…、Ｃ６は、図９に示されるように、基準クロックＣＬＫを時間ＴＤの１倍、２倍、３倍、…、６倍だけ遅延させたものとなる。
【００７３】
選択回路２０３は、後述するように、位相差信号Ｍ２の立ち下がる水平走査期間において、信号Ｃ１〜Ｃ６のうち、３ビットの選択信号ＣＴＬで指定されたものを選択して、該選択信号をイネーブルクロック信号ＣＬＫｅとして出力する。
【００７４】
イネーブル信号生成回路２０４は、イネーブルクロック信号ＣＬＫｅから、基準パルスＥｒとイネーブルパルスＥｐとを含んだイネーブル信号ＥＮを生成するものであり、詳細な内部構成については図１０に示される通りである。
図１０において、ＡＮＤ回路２０４１は、開始パルスＤＸとＸクロック信号ＣＬＸとの論理積信号Ｓを出力する。また、ＡＮＤ回路２０４３は、ＮＯＴ回路２０４２により反転した開始パルスＤＸとＸクロック信号ＣＬＸとの論理積信号Ｒを出力する。フリップフロップ２０４４は、その出力信号Ｑを信号Ｓでセットするとともに、信号Ｒでリセットする。
ここで、図１１に示されるように、帰線期間に供給される開始パルスＤＸおよびＸクロック信号がともにＨレベルとなったタイミングＥ１において、信号ＳがＨレベルに遷移する一方、開始パルスＤＸがＬレベルに遷移した後にはじめてＸクロック信号ＣＬＸがＨレベルとなるタイミングＥ２において、信号ＲがＨレベルに遷移する。
したがって、信号Ｑは、タイミングＥ１においてＨレベルにセットされる一方、タイミングＥ２によってＬレベルにリセットされる。
【００７５】
フリップフロップ２０４５はトグル型であり、イネーブルクロック信号ＣＬＫｅを２分周して信号Ｕを生成する。選択回路２０４６は、信号Ｑの論理レベルにしたがって、信号Ｕまたはイネーブルクロック信号ＣＬＫｅのうち一方を選択してイネーブル信号ＥＮとして出力する。詳細には、選択回路２０４６は、信号ＱがＨレベルのとき、イネーブルクロック信号ＣＬＫｅの分周信号Ｕを選択する一方、信号ＱがＬレベルのとき、イネーブルクロック信号ＣＬＫｅ自体を選択して、イネーブル信号ＥＮとして出力する。
すなわち、信号ＱがＨレベルのときに、選択回路２０４６によって選択された分周信号Ｕ（のＨレベル部分）が基準パルスＥｒとして用いられる一方、信号ＱがＬレベルのときに選択されたイネーブルクロック信号ＣＬＫｅ（のＨレベル部分）がイネーブルパルスＥｐとして用いられることになる。
【００７６】
なお、上述したように、Ｘクロック信号ＣＬＸは、基準クロック信号ＣＬＫに対して半分の周波数であり、信号ＱがＬレベルのときに選択されるイネーブルクロック信号ＣＬＫｅは、信号Ｃ１〜Ｃ６のうち１つを選択信号ＣＴＬにしたがって選択した信号であるから、信号Ｃ１〜Ｃ６をそれぞれ選択した場合におけるイネーブルパルスＥｐは、図９（右半分）に示されるような関係となる。このため、信号Ｃ１〜Ｃ６を適宜選択することによって、画像信号ＶＩＤ１〜ＶＩＤ６に対し、イネーブルパルスＥｐの位相を調整することが可能となる。
【００７７】
説明を図８に戻し、選択信号ＣＴＬを生成するためのカウンタ２０５、比較回路２０６および選択信号生成回路２０７について説明する。
カウンタ２０５は、位相差信号Ｍ２がＨレベルのときに、モニタクロック信号ＣＬＫｍをカウントして、そのカウント結果を示すカウントデータＣＤを出力する。ここで、モニタクロック信号ＣＬＫｍの１周期は、上述した遅延時間ＴＤよりも十分に短くなるように設定してあるので、カウントデータＣＤを参照することによって、位相差信号Ｍ２がＨレベルとなっている期間を示すことができる。
【００７８】
比較回路２０６は、カウントデータＣＤと基準データＲＤとを比較して、比較信号ＰＤを生成する。比較信号ＰＤは、ＣＤ≧ＲＤのときにＨレベルとなる一方、ＣＤ＜ＲＤのときＬレベルとなる。
ここで、基準データＲＤは、モニタ信号Ｍ１がＨレベルである期間Ｗ１の半分期間がモニタクロック信号ＣＬＫｍの何周期分に相当するかを示す値である。このため、図５に示されるように、モニタ信号Ｍ１に対し基準パルスＥｒが、期間Ｗ１の半分期間だけ遅延した関係にあるとき、カウントデータＣＤの値と基準データＲＤの値は互いに等しくなる。
この条件の下では、画像信号ＶＩＤ１〜ＶＩＤ６のアクティブ期間の中央にイネーブルパルスＥｐが位置するように位相が調整されることになる。このような位相関係を基準とした場合に、ＣＤ≧ＲＤのときにはイネーブルパルスＥｐが遅れており、一方、ＣＤ＜ＲＤのときにイネーブルパルスＥｐが進んでいることになる。
【００７９】
選択信号生成回路２０７は、位相差信号Ｍ２および比較信号ＰＤに基づいて、選択信号ＣＴＬを生成する。具体的には、選択信号生成回路２０７は、第１に、位相差信号Ｍ２が立ち下がるタイミングにおいて、比較信号ＰＤが論理レベルを判別し、第２に、比較信号ＰＤがＨレベルであれば、１段位相を遅らせた信号の選択を指定する選択信号ＣＴＬを生成する一方、比較信号ＰＤがＬレベルであれば、１段位相を進めた信号の選択を指定する選択信号ＣＴＬを生成する。選択信号生成回路２０７は、例えば、選択信号ＣＴＬが信号Ｃ３の選択を指定する場合であった場合に、比較信号ＰＤがＨレベルになったとき、信号Ｃ３の位相を１段遅らせた信号Ｃ４の選択を指示する選択信号ＣＴＬを生成する。
【００８０】
次に、タイミング制御回路２００の具体的な動作について説明する。図１２は、タイミング制御回路２００の動作例を示すタイミングチャートあり、図１３は、図１２に示す例における画像信号ＶＩＤ１〜ＶＩＤ６とイネーブルパルスＥｐとの関係を示す図である。ただし、この例においては、基準データＲＤにセットする値は「５」であり、モニタ信号Ｍ１と基準パルスＥｒの位相が一致するとき、カウントデータＣＤの値は「１０」となり、さらに、初期状態において選択信号ＣＴＬは信号Ｃ２の選択を指示するものとする。くわえて、上述した遅延時間ＴＤは、カウントデータＣＤの値が「２」に相当する時間（つまり、クロックモニタＣＬＫｍの２周期分）とする。
【００８１】
まず、図１２において、期間Ｔ１では、モニタ信号Ｍ１と基準パルスＥｒとの位相がほぼ一致しているので、その直後の期間Ｔ２では、カウントデータＣＤの値は「１０」となる。この値では、ＣＤ≧ＲＤであるから、比較信号ＰＤはＨレベルとなり、選択信号ＣＴＬは、初期状態で選択されている信号Ｃ２の位相を１段遅らせた信号Ｃ３の選択を指示するものとなる。この結果、期間Ｔ２における基準パルスＥｒは、モニタ信号Ｍ１に対して遅れることになる。
【００８２】
信号Ｃ３は、信号Ｃ２に対して時間ＴＤだけ遅れたものであるから、期間Ｔ３におけるカウントデータＣＤの値は、期間Ｔ２におけるカウントデータＣＤの値に対して「２」だけ減少した「８」となる。この結果、期間Ｔ３における基準パルスＥｒは、モニタ信号Ｍ１に対してさらに遅れることになる。
【００８３】
このカウントデータＣＤの値は「１０」→「８」→「６」といったように変化し、信号Ｃ５が選択される。そして、期間Ｔ５において、カウントデータＣＤの値が「４」になると、ＣＤ＜ＲＤとなるから、比較信号ＰＤはＬレベルとなり、選択信号ＣＴＬは、信号Ｃ５の位相を１段進めた信号Ｃ４の選択を指示するものとなる。この結果、期間Ｔ５における基準パルスＥｒは、期間Ｔ４における基準パルスＥｒに対して位相が進むことになる。以後、カウントデータＣＤの値は、「４」→「５」→「４」→「５」→…というように、基準データＲＤの値としてセットした「５」と、それよりも「１」だけ小さい「４」とを交互に繰り返す。したがって、期間Ｔ４以降において、選択回路２０３は、信号Ｃ４、Ｃ５を交互に選択することになる。
【００８４】
ここで、図１３を参照して、画像信号ＶＩＤ１〜ＶＩＤ６とイネーブルパルスＥｐとの関係を説明する。この例では、時刻ｔｘにおいて画像信号ＶＩＤ１〜ＶＩＤ６にノイズＮが重畳しているものとする。図１２を参照して説明したように選択回路２０３は、期間Ｔ１からＴ７までは、信号Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ４、Ｃ５、Ｃ４といった順番で選択するので、イネーブルパルスＥｐの画像信号ＶＩＤ１〜ＶＩＤ６に対する位相は、図１３に示されるように順次変化する。換言すれば、タイミング制御回路２００は、位相差信号Ｍ２にしたがって、画像信号ＶＩＤ１〜ＶＩＤ６に対するイネーブルパルスＥｐの位相を、目標値を基準として定められた範囲内で変化させる。なお、ここでいう目標値とは、基準データＲＤとしてセットされる値に相当する。
【００８５】
画像信号ＶＩＤ１〜ＶＩＤ６に重畳したノイズＮは、例えば、タイミング制御回路２００の内部で生成される各種タイミング信号のレベル遷移に起因して発生する。本実施形態において、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍのパルス幅は、イネーブルパルスＥｐのパルス幅に制限されるが、イネーブルパルスＥｐの位相は、画像信号ＶＩＤ１〜ＶＩＤ６を基準として常に調整される。このため、ノイズＮがサンプリングされることもあれば、サンプリングされないこともある。図１３に示す例においては、期間Ｔ１、Ｔ２、Ｔ３、Ｔ５、Ｔ７ではノイズＮがサンプリングされるが、期間Ｔ４、Ｔ６ではノイズＮがサンプリングされない。ノイズＮは、連続してサンプリングされると画面上で目立つが、サンプリングされたりサンプリングされなったりすると、分散して目立たない。
【００８６】
ここで、ノイズＮの発生タイミングが既知であれば、イネーブルパルスＥｐの位相を固定してノイズＮをサンプリングしないようにすることも可能である。しかしながら、ノイズＮは、Ｘクロック信号ＣＬＸに同期して発生するとは言えるが、画像信号ＶＩＤ１〜ＶＩＤ６に対してどのようなタイミングにて発生するかについては、配線の引き回しや、各回路基板、液晶パネルの配置などの様々な要因によって定まるため、設計段階で予測することは困難である。
これに対し本実施形態では、画像信号ＶＩＤ１〜ＶＩＤ６に対しイネーブルパルスＥｐの位相を固定せずに、目標値を基準として予め定められた範囲内で変化させているので、発生タイミングが不明であるノイズＮがサンプリングされたり、されなかったりする場合がある。このため、本実施形態によれば、温度や経時変化などによってＴＦＴ特性が変動しても、画像信号ＶＩＤ１〜ＶＩＤ６を正確にサンプリングすることができるとともに、ノイズＮによる表示品位の低下を抑えることも可能となる。
【００８７】
＜応用例・変形例＞
上述した液晶表示装置は、上述したものに限定されることはなく、例えば、以下の応用・変形が可能である。
【００８８】
＜位相調整の実行期間＞
上述した液晶表示装置にあっては、１水平走査期間毎に、カウントデータＣＤと基準データＲＤとを比較し、この比較結果を示す位相比較信号ＰＤにしたがって選択回路２０３が選択をして、イネーブルパルスＥｐの位相を調整する構成としたが、本発明はこれに限定されるものではなく、位相を調整する期間を特定の期間に限定しても良い。
例えば、電源投入直後から一定の時間が経過するまでの期間では、液晶パネル１００の温度は徐々に高くなるので、ＴＦＴの応答速度も変化する結果、その期間では、イネーブルパルスＥｐの位相を調整する必要があるが、液晶パネル１００の温度が飽和すると、ＴＦＴの応答速度も安定するので、以降、イネーブルパルスＥｐの位相を調整する必要性が乏しくなる。
そこで、電源投入されてから一定の時間が経過するまでに限って、イネーブルパルスＥｐの位相を調整する構成としても良い。このためには、図１４に示されるようなタイミング制御回路２００ｂを用いる。この図に示されるタイミング制御回路２００ｂと図８に示したタイミング制御回路２００とが相違する点は、タイミング制御回路２００ｂが、さらに、タイマ２３２と、判別回路２３４と、ラッチ回路（Ｌ）２３６とを備える点である。
このうち、タイマ２３２は、電源投入してからの時間を計時するものであり、判別回路２３４は、タイマ２３２による計時結果が一定時間経過したこと意味するか否かを判別するものであり、ラッチ回路２３６は、判別回路２３４の判別結果が肯定的になったときに、選択信号ＣＴＬをラッチするものである。
この構成によれば、電源投入してから一定時間経過するまでは、選択信号生成回路２０７による選択信号ＣＴＬがそのまま選択回路２０３に供給されるので、イネーブルパルスＥｒの位相が調整される。しかし、電源投入してから一定時間経過したとき、選択信号生成回路２０７の動作にかかわらず、選択信号ＣＴＬがラッチされるので、選択回路２０３においては、ラッチ直前における選択状態に固定される。したがって、この構成では、一定時間経過すると、イネーブルパルスＥｒの位相は調整されないことになる。
【００８９】
また、液晶パネル１００の温度を直接検出するように構成しても良い。詳細には、図１５に示されるように、温度センサ２４２と、判別回路２４４と、ラッチ回路（Ｌ）２４６とを有するタイミング制御回路２００ｃを用いる。このうち、温度センサ２４２は、液晶パネル１００の温度を検出するものである。この温度センサ２４２としては、液晶パネル１００においてＴＦＴを別途形成し、この抵抗変化によって温度を検出するとしても良い。判別回路２４４は、温度センサ２４２によって検出された温度の変化率が一定値以内に収まったか否かによって、液晶パネル１００の温度飽和を判別するものである。ラッチ回路２４６は、判別回路２４４による判別結果が肯定的になったとき、選択信号ＣＴＬをラッチするものである。
この構成によれば、液晶パネル１００の温度変化率が一定値以内となって、温度が飽和したと判別されたとき、選択回路２０３においては、直前における選択状態に固定されるので、以降、イネーブルパルスＥｒの位相が調整されないことになる。
【００９０】
＜位相調整の実行間隔＞
また、位相調整の実行間隔を、１水平走査期間毎ではなく、予め定められた期間毎としても良い。具体的には以下の態様が考えられる。
【００９１】
第１に、モニタ信号Ｍ１を複数の水平走査期間毎（例えば４Ｈ毎）に生成する構成としても良い。具体的には、タイミング信号生成回路２０１の内部に、例えば２ビットのリングカウンタを設けるとともに、そのリングカウンタが開始パルスＤＸをカウントして、そのカウント値が「０」の場合にだけ、タイミング信号生成回路２０１がモニタ信号Ｍ１を生成する構成とすれば良い。
【００９２】
第２に、基準パルスＥｒを複数の水平走査期間毎（例えば４Ｈ毎）に生成する構成としても良い。具体的には、タイミング信号生成回路２０１の内部に、例えば２ビットのリングカウンタを設けるとともに、そのリングカウンタが開始パルスＤＸをカウントして、そのカウント値が「０」の場合にだけ、当該開始パルスＤＸをイネーブル信号生成回路２０４に供給する構成とすれば良い。
この構成によれば、開始パルスＤＸが供給されない場合、フリップフロック２０４４は、クロック信号ＣＬＸによってリセットされ続けるので、信号ＱがＬレベルに維持されて、帰線期間において基準パルスＥｒが生成されないこになる。
【００９３】
＜外乱を加えて位相調整＞
上述した液晶表示装置にあっては、基準パルスＥｒとモニタ信号Ｍ１との位相差を示す位相差信号Ｍ２にしたがって、イネーブルパルスＥｐの位相を調整するようにしたが、イネーブルクロック信号ＣＬＫｅの位相を変化させて、イネーブルパルスＥｐの位相を強制的に変化させてもよい。このために、図１６に示すタイミング制御回路２００ｄを用いれば良い。タイミング制御回路２００ｄと図８に示すタイミング制御回路２００との相違点は、タイミング制御回路２００ｄがカウンタ２０８と加算回路２０９とをさらに備える点である。
このうち、カウンタ２０８は２ビットのリングカウンタであって、開始パルスＤＸをカウントする。加算回路２０９は、カウンタ２０８によるカウント結果と選択信号ＣＴＬの値（本来的には、信号Ｃ１〜Ｃ６のうちのいずれかを示す３ビットの値）とを加算する。この構成において選択回路２０３は、加算回路２０９による加算結果にしたがって、実際に信号Ｃ１〜Ｃ６のいずれかを選択する。
この例によれば、カウンタ２０８によるカウント結果は、イネーブルクロック信号ＣＬＫｅの位相、すなわち、最終的にはイネーブルパルスＥｐの位相を画像信号ＶＩＤ１〜ＶＩＤ６に対して変化させる外乱として作用することになる。これにより、ノイズＮに対し、イネーブルパルスＥｐの位相は、ある程度の範囲をもって調整されることになるので、ノイズＮが画面上に分散して目立たなくさせることが可能となる。
なお、外乱としては、カウンタ２０８のほか、正負の数をランダムに発生させる生成回路を用いても良い。
【００９４】
＜遅延段数＞
上述した液晶表示装置において、イネーブルクロック信号ＣＬＫｅは、信号Ｃ１〜Ｃ６のうちから選択されたが、遅延段数を増やすとともに、１段における遅延時間を短くして、より細かく位相を調整しても良い。例えば、遅延回路群２０２を６４個の遅延回路を縦続接続して、６４個の信号Ｃ１〜Ｃ６４のうち１つを選択信号ＣＴＬにしたがって選択するようにしてもよい。なお、以降においても、信号Ｃ１〜Ｃ６４は、図示は省略されているが、基準クロック信号ＣＬＫを、その半周期遅延させた信号までの間にて、６４段階で遅延させた信号であることは、いままでの説明により明らかであろう。
【００９５】
＜ヒステリシス特性を有する選択＞
上述した液晶表示装置において、イネーブルクロック信号ＣＬＫｅは、信号Ｃ１〜Ｃ６の中から、選択信号ＣＴＬにしたがって１つ選択されたが、この選択特性にヒシテリシスを持たせてもよい。このようにヒステリシス特性を持たせるには、図８における選択信号生成回路２０７を、図１７に示される選択信号生成回路２０７ｅとした構成とする。
この図において、選択信号生成回路２０７は、第１メモリ２０７１、不一致検出回路２０７２、第２メモリ２０７３および加減算回路２０７４を備える。この例では、遅延回路群２０２を６４個の遅延回路を縦続接続して構成し、選択回路２０３は６ビットの選択信号ＣＴＬに基づいて、６４個の信号Ｃ１〜Ｃ６４の中から一つ選択するようにしている。
【００９６】
第１メモリ２０７１は、位相比較信号ＰＤを記憶し、１つ前（１水平走査期間前）の位相比較信号ＰＤを直前位相比較信号ＰＤ’として出力する。不一致検出回路（検出回路）２０７２は、位相比較信号ＰＤと直前位相比較信号ＰＤ’との論理レベルを比較して、不一致である場合にアクティブレベル（Ｈレベル）となる不一致信号ＳＲを出力する。これにより、位相比較信号ＰＤの論理レベルが１水平走査期間前から変化したことを検出する。位相比較信号ＰＤの論理レベルの遷移は、ＣＤ≧ＲＤの状態からＣＤ＜ＲＤの状態へ変化したとき、または、ＣＤ＜ＲＤの状態からＣＤ≧ＲＤの状態へ変化したときに起こる。また、フィードバック制御の目標値は基準データＲＤである。したがって、不一致信号ＳＲがアクティブレベルであるということは、計測値であるカウントデータＣＤが目標値に近いことを意味する。
【００９７】
第２メモリ２０７３は、選択信号ＣＴＬを記憶し、一つ前（１水平走査期間前）の選択信号ＣＴＬ’を加減算回路２０７４に供給する。なお、第２メモリ２０７３には、初期値として信号Ｃ３２（遅延段数のほぼ中間点）の選択を指示する選択信号ＣＴＬが記憶されており、液晶表示装置の電源がオン状態になった直後は、この選択信号ＣＴＬが読み出されるようになっている。
【００９８】
加減算回路２０７４は、位相比較信号ＰＤと不一致信号ＳＲに基づいて、第２メモリ２０７３から読み出した選択信号ＣＴＬ’に予め定められた値を加減して選択信号ＣＴＬを生成する。図１８は、加減算回路２０７４における加減算処理の真理値表である。まず、ＰＤ＝ＨかつＳＲ＝Ｌの場合には、選択信号ＣＴＬ’の値に「１」を加算して選択信号ＣＴＬを生成する一方、ＰＤ＝ＬかつＳＲ＝Ｌの場合には、選択信号ＣＴＬ’の値に「１」を減算して選択信号ＣＴＬを生成する。この点は図８における選択信号生成回路と同様である。
【００９９】
次に、ＰＤ＝ＨかつＳＲ＝Ｈの場合には、選択信号ＣＴＬ’の値に「１０」を加算して選択信号ＣＴＬを生成する一方、ＰＤ＝ＬかつＳＲ＝Ｈの場合には、選択信号ＣＴＬ’の値から「１０」を減算して選択信号ＣＴＬを生成する。すなわち、位相比較信号ＰＤの論理レベルが変化して、計測値が目標値に近づいたことが検知されると、わざと目標値から遠ざかるように操作する。これにより、イネーブル信号ＥＮの位相を、目標値を中心にしたある範囲内で常に変化させることができる。この結果、ノイズＮを画面上に分散させて目立たなくすることができ、かつ、温度や経時変化に応じて画像信号ＶＩＤ１〜ＶＩＤ６とサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍの位相を調整することが可能となる。
【０１００】
＜開始パルスＤＸ、Ｘクロック信号ＣＬＸの位相調整＞
上述した液晶表示装置では、画像信号ＶＩＤ１〜ＶＩＤ６に対するイネーブルパルスＥｐの位相のみを調整する構成であったが、さらに、開始パルスＤＸやクロック信号ＣＬＸ（および反転クロック信号ＣＬＸINV）についても、イネーブルパルスＥｐと同じ量だけ位相調整する構成としても良い。図１９は、開始パルスＤＸおよびクロック信号ＣＬＸについても、位相調整するタイミング制御回路２００ｆの主要構成を示すブロック図である。なお、この構成には、画像信号処理回路３００を制御するための構成は含まれていない。
【０１０１】
この図において、開始パルスｐＤＸは、タイミング信号生成回路２０１により生成された直後の信号であって、位相調整される前の信号であり、図８における開始パルスＤＸに相当する。同様に、Ｘクロック信号ＣＬＸは、タイミング信号生成回路２０１により生成された直後の信号であって、位相調整される前の信号であり、図８におけるＸクロック信号ＣＬＸに相当する。
図１９において、タイミング信号生成回路２０１により生成された開始パルスｐＤＸは、遅延回路群２２２に供給される。この遅延回路群２２２は、遅延回路群２０２と同様な遅延時間を有する遅延回路を、同じ段数だけ縦続接続したものである。そして、これらの各遅延回路から出力される信号は、選択回路２２３に供給される。選択回路２２３は、遅延回路群２２２の各遅延回路から出力された信号のうち１つを、選択信号生成回路２０７による選択信号ＣＴＬにしたがって選択して、該選択信号を実際に液晶パネル１００に開始パルスＤＸとして供給する。
【０１０２】
一方、タイミング信号生成回路２０１により生成されたＸクロック信号ｐＣＬＸは、遅延回路群２１２に供給される。この遅延回路群２１２も、遅延回路群２０２と同様な遅延時間を有する遅延回路を、同じ段数だけ縦続接続したものであり。そして、これらの各遅延回路から出力される信号は、選択回路２１３に供給される。選択回路２１３は、遅延回路群２１２の各遅延回路から出力された信号のうち１つを、選択信号生成回路２０７による選択信号ＣＴＬにしたがって選択して、該選択信号を実際に液晶パネル１００にＸクロック信号ＣＬＸとして供給する。なお、ここでは反転Ｘクロック信号ＣＬＸINVを位相調整するための構成については言及していないが、クロック信号ＣＬＸを位相調整するための構成と同一である。
【０１０３】
開始パルスｐＤＸおよびＸクロック信号ｐＣＬＸは、タイミング信号生成回路２０１によって基準クロック信号ＣＬＫに同期して生成され、この基準クロック信号ＣＬＫは、上述したように外部からの画像信号ＶＩＤに同期して生成されている。また、画像信号ＶＩＤ１〜ＶＩＤ６も上述したように画像信号ＶＩＤに同期してシリアル−パラレル変換されている。このため、図１９に示される構成では、開始パルスＤＸおよびＸクロック信号ＣＬＸ（反転Ｘクロック信号ＣＬＸINV）は、それぞれ画像信号ＶＩＤ１〜ＶＩＤ６に対して調整されたイネーブルパルスＥｒと同じ量だけ位相調整されて、実際に液晶パネル１００に供給されることになる。
【０１０４】
Ｘクロック信号ＣＬＸ（反転Ｘクロック信号ＣＬＸINV）は、データ線駆動回路１３０にあっては、イネーブル信号が供給される信号線１３２６と同様な信号線１３２２（１３２４）を介して供給されるために遅延が発生する。開始パルスＤＸも、シフトレジスタ１３５０内における転送経路が同様な配線であることから、遅延が発生する。
ここで、図１９に示される構成では、開始パルスＤＸおよびＸクロック信号ＣＬＸ（反転Ｘクロック信号ＣＬＸINV）は、それぞれイネーブルパルスＥｒと同じ量だけ位相調整されて、実際に液晶パネル１００に供給されるので、イネーブルパルスＥｒの位相調整とあいまって画像信号ＶＩＤ１〜ＶＩＤ６に対してより正確にサンプリングすることができるサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍを生成することが可能となる。
【０１０５】
＜開始パルスＤＸをモニタ信号の代用とする＞
ここで、開始パルスＤＸについても位相調整する場合、画像信号ＶＩＤ１〜ＶＩＤ６に対する位相差を検出するための基準信号として、モニタ信号Ｍ１ではなく、開始パルスＤＸそれ自体を用いる構成としても良い。詳細には、この構成では、液晶パネル１００に供給される開始パルスＤＸは、データ線駆動回路１３０においてシフトされるとともに、モニタ信号Ｍ１の替わりとして、信号線１６７を介して図２０に示されるようなダミー回路１２５に供給される。このダミー回路１２５は、ＡＮＤ回路１２６とＴＦＴ１２７とからなり、それぞれデータ線駆動回路１３０におけるＡＮＤ回路１３７９とサンプリング回路１４０におけるサンプリングスイッチ１４１と同一素子である。
【０１０６】
このうち、ＡＮＤ回路１２６は、その入力端の一方に供給される開始パルスＤＸと、その入力端の他方には供給されるＨレベルの信号との論理積信号を、ＴＦＴ１２７のゲートに供給する。ＴＦＴ１２７のドレインは電位ＧＮＤに接地される一方、そのソースは、抵抗Ｒを介してＨレベルの供給線に接続されてプルアップされている。そして、ＴＦＴ１２７のソースに現れる信号ＭＯＮが、タイミング制御回路２００にフィードされる。
ここで、ある１水平走査期間の帰線期間において、タイミング制御回路２００から出力される開始パルスＤＸが図２１に示されるように出力される場合を想定する。この開始パルスＤＸは、当該水平走査期間にサンプリングされる画像信号ＶＩＤ１〜ＶＩＤ６よりも前に供給されるが、その画像信号に対して予め定められた時間だけ先行して供給されるので、画像信号ＶＩＤ１〜ＶＩＤ６と同期して供給されるといえる。
【０１０７】
信号線１６７およびダミー回路１２５を介してフィードバックされる信号ＭＯＮは、タイミング制御回路２００からの出力された直後の開始パルスＤＸに対して遅延する。この遅延時間をΔＴ４であるとしたとき、タイミング制御回路２００は、次の水平走査期間の帰線期間において、先の水平走査期間の帰線期間における出力タイミングよりも、時間ΔＴ４だけ先行させたタイミングにて開始パルスＤＸを出力する。具体的には、開始パルスＤＸの出力タイミングを調整するためには、上述したように開始パルスｐＤＸを遅延回路群によって遅延させたものを１つ選択して開始パルスＤＸとして出力した後、その遅延時間だけ先行させたものを選択し直して、開始パルスＤＸとして出力すれば良い。イネーブルパルスＥｐおよびクロック信号ＣＬＸ（反転クロック信号ＣＬＸINV）についても同様に、時間ΔＴ４だけ先行するように選択し直す構成とすれば良い。
なお、開始パルスＤＸ、クロック信号ＣＬＸおよびイネーブルパルスＥｐの各位相を、上述した実施形態のように、目標値を基準として定められた範囲内で変化させるようにしても良い。また、ある水平走査期間の帰線期間に出力された開始パルスＤＸのモニタ結果を、次の水平走査期間ではなく、次々の水平走査期間の帰線期間に出力させる開始パルスＤＸの位相調整に反映させても良い。
【０１０８】
＜電気光学装置としての例＞
上述した液晶表示装置は、電気光学装置の一例である。電気光学装置としては、液晶表示装置のほかに、電気光学物質として、エレクトロルミネッセンス（ＥＬ）や、プラズマ、蛍光などを用いて、その電気光学効果により表示を行う装置が挙げられる。なお、電気光学物質としてＥＬを用いる場合、素子基板１０１において、画素電極１１８、発光（ＥＬ）層、共通電極が積層されるので、液晶表示装置では必要であった対向基板１０２は不要となる。
このように、本発明は、上述した液晶表示装置と類似の構成を有する電気光学装置のすべてに適用可能である。
【０１０９】
＜電子機器＞
次に、上述した液晶表示装置を、電子機器に適用した場合の例について、いくつか説明する。
【０１１０】
＜プロジェクタ＞
まず、この液晶表示装置の液晶パネルをライトバルブとして用いたプロジェクタについて説明する。図２２は、プロジェクタの構成例を示す平面図である。
この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。
【０１１１】
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇの構成は、上述した液晶パネル１００と同等であり、画像信号処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動される。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。なお、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【０１１２】
＜モバイル型コンピュータ＞
次に、この液晶表示装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図２３は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶パネル１００の背面にバックライトを付加することにより構成されている。
【０１１３】
＜携帯電話＞
さらに、この液晶表示装置を、携帯電話に適用した例について説明する。図２４は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３０２は、複数の操作ボタン１３０２とともに、反射型の液晶パネル１００を備えるものである。この反射型の液晶パネル１００にあっては、必要に応じてその前面にフロントライトが設けられる。
なお、図２２、図２３および図２４を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【０１１４】
【発明の効果】
以上説明したように本発明によれば、画像信号に対してイネーブルパルスの位相ズレや、ノイズが画像信号に重畳しても、適切にサンプリング信号を生成して、表示品位の低下を防止することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る液晶表示装置の全体構成を示すブロック図である。
【図２】 同液晶表示装置における液晶パネルの構造を示す斜視図である。
【図３】 同液晶パネルを一部破断した断面図である。
【図４】 同液晶表示装置におけるデータ線駆動回路の構成を示す回路図である。
【図５】 同データ線駆動回路の動作を説明するためタイミングチャートである。
【図６】 同液晶表示装置におけるダミー回路の構成を示すブロック図である。
【図７】 同ダミー回路の動作を説明するためタイミングチャートである。
【図８】 同液晶表示装置におけるタイミング制御回路の構成を示すブロック図である。
【図９】 同タイミング制御回路における遅延回路の遅延動作を説明するためのタイミングチャートである。
【図１０】 同タイミング制御回路におけるイネーブル信号生成回路の構成を示すブロック図である。
【図１１】 同イネーブル信号生成回路の各部の波形を示すタイミングチャートである。
【図１２】 同タイミング制御回路におけるイネーブルパルスの位相調整動作を説明するためのタイミングチャートある。
【図１３】 画像信号ＶＩＤ１〜ＶＩＤ６と位相調整されたイネーブルパルスとの関係を示す図である。
【図１４】 第１応用例に係るタイミング制御回路の構成を示すブロック図である。
【図１５】 第２応用例に係るタイミング制御回路の構成を示すブロック図である。
【図１６】 第３応用例に係るタイミング制御回路の構成を示すブロック図である。
【図１７】 第４応用例に係るタイミング制御回路における選択信号生成回路の構成を示すブロック図である。
【図１８】 同選択信号生成回路における加減算処理を示す真理値表である。
【図１９】 第５応用例に係るタイミング制御回路の構成を示すブロック図である。
【図２０】 第５応用例に係るダミー回路の構成を示すブロック図である。
【図２１】 第５応用例に係る開始パルスＤＸの位相調整動作を説明するためのタイミングチャートである。
【図２２】 同液晶表示装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。
【図２３】 同液晶表示装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図２４】 同液晶表示装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
１００……液晶パネル
１１２……走査線
１１４……データ線
１１６……ＴＦＴ（トランジスタ）
１２０……ダミー回路
１３０……データ線駆動回路
１４０……サンプリング回路
１５０……走査線駆動回路
２００……タイミング制御回路
２０２……遅延回路群
２０３……選択回路
２０４……イネーブル信号生成回路
２０５……カウンタ
２０６……比較回路
２０７……選択信号生成回路
【発明の属する技術分野】
本発明は、ノイズによる表示品位の低下等を防止した電気光学パネルの駆動回路、駆動方法、電気光学装置および電子機器に関する。
【０００２】
【従来の技術】
従来の電気光学装置、例えば、アクティブマトリクス方式の液晶表示装置は、液晶パネルと画像処理回路とを備える。このうち、液晶パネルは、主に、画素電極がマトリクス状に配列する素子基板と、対向電極やカラーフィルタなどが形成された対向基板と、これら両基板の間に充填された液晶とから構成される。
ここで、画素電極は、走査線とデータ線との交差部分に対応して設けられるとともに、トランジスタなどのようなスイッチング素子が接続されている。そして、走査線を介してスイッチング素子に選択信号を印加すると、当該スイッチング素子が導通状態となる。この導通状態の際に、データ線を介して、画素電極に画像信号を印加すると、当該画素電極および対向電極の間の液晶層に、画像信号の電圧に応じた電荷が蓄積される。電荷蓄積後、当該スイッチング素子をオフ状態としても、液晶層の抵抗が十分に高ければ、当該液晶層における電荷の蓄積が維持される。このため、各スイッチング素子を駆動して蓄積させる電荷の量を制御すると、画素毎に液晶の配向状態が変化して、必要な情報の表示が可能となる。
【０００３】
この際、各画素の液晶層に電荷を蓄積させるのは一部の期間で良いため、第１に、走査線駆動回路によって、走査線を１本ずつ順次選択するとともに、第２に、１本の走査線を選択したとき、データ線駆動回路によって、１本または複数本のデータ線を順次選択するためのサンプリング信号（パルス）を出力し、第３に、画像信号線を介して供給される画像信号を、サンプリング信号にしたがってサンプリングして、対応するデータ線に供給することにより、走査線およびデータ線を複数の画素について共通化した時分割マルチプレックス駆動が可能となる。
【０００４】
ところで、互いに排他的に出力されるべきサンプリング信号（パルス）が、何らかの理由によりオーバーラップして出力されると、あるデータ線に本来サンプリングされるべき画像信号が、これに隣接するデータ線にもサンプリングされてしまうので、表示品位が低下する。このような表示品位の低下を解決するために、近年では、データ線駆動回路の出力段にイネーブル回路なるものを設けて、サンプリング信号のパルス幅をイネーブルパルスのパルス幅に狭めることが行われている。このイネーブル回路によれば、時間的に相前後して出力されるサンプリング信号同士が互いにオーバーラップすることが防止される。
【０００５】
一方、画像信号処理回路は、入力画像信号にガンマ補正や増幅反転等の処理を施して画像信号を生成する。そして、画像信号処理回路と液晶パネルとはＦＰＣ（Flexible Printed Circuit）基板等によって接続され、当該ＦＰＣ基板を介して液晶パネルに画像信号が供給される。
【０００６】
【発明が解決しようとする課題】
しかしながら、表示画像の高精細化に伴って、液晶パネルにおける配線ピッチの狭小化や動作周波数が高くなると、画像信号に対するイネーブルパルスの遅延が問題となってきた。特に、液晶パネルでは、ガラス基板上に形成された信号線を介してイネーブルパルス等が供給されるため、ＦＰＣ等と比較すると、寄生容量や抵抗が高く、信号遅延が発生しやすい。
ここで、イネーブルパルスは、画像信号に同期して供給しなければならないが、液晶パネル内部では、イネーブルパルスの供給経路と画像信号の供給経路とが相違する。このため、たとえ画像信号に同期するイネーブルパルスを液晶パネルに供給しても、液晶パネル内部では、画像信号に対してイネーブルパルスの位相がズレてしまい、画像信号を適切にサンプリングするためのサンプリング信号を生成することができなくなる、という問題がある。
【０００７】
また、液晶パネルについては、デジタル処理により得られた各種のタイミング信号にしたがって制御するのが一般的である。このタイミング信号は、デジタル信号であるため高周波成分を含み、かつ、画像信号に同期している。このため、タイミング信号の立ち上がりや立ち下がりタイミングでは高周波成分を多く含むので、タイミング信号のレベル遷移に同期したノイズが、アナログの画像信号に重畳してしまうことがある。
画像信号にノイズが重畳されると、本来とは異なる電圧がサンプリングされて画素電極に印加されるので、例えば、重畳されたノイズが、表示画面において縦線として視認されて表示品質を低下させる、といった問題が発生してしまう。特に、装置の小型化に伴い、回路基板やＦＰＣ基板を高密度に実装する必要性からノイズ対策が急務となっている。
【０００８】
本発明は、上述した事情に鑑みてなされたものであり、その目的とするところは、画像信号に対してイネーブルパルスの位相ズレや、ノイズが画像信号に重畳しても、適切にサンプリング信号を生成して、表示品位の低下を防止することが可能な電気光学パネルの駆動回路、駆動方法、電気光学装置および電子機器を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係る電気光学パネルの駆動回路は、複数の走査線と複数のデータ線との各交差部に、トランジスタと画素電極とを有する電気光学パネルの駆動回路であって、前記走査線を選択して、選択した走査線に対応するトランジスタをオン状態にさせる信号を供給する走査線駆動回路と、前記走査線が選択された期間に、前記データ線を選択するためのシフトパルスを生成するとともに、前記シフトパルスのパルス幅を、それよりも狭いイネーブルパルスのパルス幅に制限してサンプリング信号として出力するデータ線駆動回路と、前記画像信号を前記サンプリング信号のパルス期間にてサンプリングして、１本以上のデータ線に供給するサンプリング回路と、前記画像信号に同期して供給されたモニタ信号と前記イネーブルパルスに同期して供給された基準パルスとの位相差を示す位相差信号を出力するダミー回路と、前記基準パルスの位相が前記モニタ信号の位相よりも遅れている旨を前記位相差信号が示す場合には、前記画像信号に対するイネーブルパルスの位相を進ませるように、一方、前記基準パルスの位相が前記モニタ信号の位相よりも進んでいる旨を示す場合には、前記画像信号に対するイネーブルパルスの位相を遅らせるように、前記イネーブルパルスの位相を調整するイネーブルパルス調整回路とを具備することを特徴とする。この構成によれば、モニタ信号に対し、イネーブルパルスに同期する基準パルスが遅延したとき、その遅延を打ち消すように、イネーブルパルスの位相が調整される。
【００１０】
ここで、上記駆動回路において、前記ダミー回路は、前記サンプリング回路の一部および前記データ線駆動回路の一部と同一の素子を含む構成が好ましい。このような構成により、イネーブルパルスの供給経路において発生する遅延をより正確に模擬することができる。
【００１１】
また、上記駆動回路において、前記イネーブルパルス調整回路は、目標値を基準として予め定められた範囲内で、イネーブルパルスの位相を遅らせること、又は、進めることを交互に繰り返す構成も好ましい。この構成によれば、イネーブル信号の位相が目標値を基準に揺れるから、サンプリング信号の位相も揺らぐことになる。サンプリング信号の位相が揺れると、ノイズをサンプリングすることもあれば、ノイズをサンプリングしないこともある。したがって、画面上におけるノイズが分散して目立たなくなって、され強調される場合である。したがって、本発明によれば、表示画像の品位が低下することが防止される。
【００１２】
上記駆動回路において、前記走査線駆動回路と、前記データ線駆動回路と、前記サンプリング回路と、前記ダミー回路とを、同一基板に形成した構成が好ましい。
【００１３】
また、上記駆動回路において、電源投入から一定時間経過したこと、または、電気光学パネルの温度変化が一定値以下となったことを判別する判別回路を備え、前記イネーブルパルス調整回路は、前記判別回路による判別結果が肯定的となるまで、前記イネーブルパルスの位相を調整する一方、前記判別回路による判別結果が肯定的になったとき、その肯定的な判別結果となる直前の位相に、前記イネーブルパルスの位相を固定する構成が好ましい。この構成では、一定条件下でのみイネーブルパルスの位相が調整される。
【００１４】
上記駆動回路において、前記イネーブルパルス調整回路は、前記画像信号に同期する基準クロック信号を遅延させて、遅延量が互いに異なる信号を複数出力する遅延回路群と、前記遅延回路群から出力される複数信号のうち１つを選択するように指示する選択信号を、前記位相差信号で示される位相差に応じて生成する選択信号生成回路と、前記遅延回路群から出力される複数信号のうち、前記選択信号で指示される信号の１つをイネーブルクロック信号として選択する選択回路と、前記イネーブルクロック信号の一部を、前記イネーブルパルスとして生成するイネーブル信号生成回路とを含む構成が好ましい。この構成によれば、基準クロック信号を遅延させた複数信号のうち、いずれかが選択されることによってイネーブルパルスの位相が調整される。
【００１５】
上記駆動回路において、前記選択信号生成回路は、前記位相差信号により示される位相差であって前記モニタ信号に対する前記基準パルスの位相遅れと予め設定された目標時間との比較結果にしたがって前記選択信号を生成する構成が好ましい。この構成によれば、画像信号に対するイネーブルパルスの位相遅れが目標時間となるように制御される。
【００１６】
上記駆動回路において、前記選択信号生成回路は、１または複数の水平走査期間毎に、前記選択信号を生成する構成が好ましい。この構成によれば、１または複数の水平走査期間毎に、イネーブルパルスの位相が調整される。
【００１７】
上記駆動回路において、前記位相差信号は、前記モニタ信号に対する前記基準パルスの遅延が大なるほどに、そのパルス幅が短くなるパルス信号であり、前記イネーブルパルス調整回路は、さらに、前記位相差信号のパルス幅が予め定められた目標時間以上長いか否かを比較する比較回路を備え、前記選択信号生成回路は、前記比較回路による比較結果にしたがって前記選択信号を生成する構成が好ましい。この構成によれば、イネーブルパルスの位相を精度良く調整される。
【００１８】
上記駆動回路において、前記位相差信号は、前記モニタ信号に対する前記基準パルスの遅延が大なるほどに、そのパルス幅が短くなるパルス信号であり、前記遅延回路群は、ある遅延量を有する遅延回路を複数個、縦続接続したものであり、前記イネーブルパルス調整回路は、さらに、前記位相差信号のパルス幅が予め定められた目標時間以上長いか否かを比較する比較回路を備え、前記選択信号生成回路は、前記比較回路による比較結果が肯定的である場合に、前記遅延回路群から出力される複数信号のうち、前記遅延量を１段大きくする信号の選択を指示する一方、前記比較結果が否定的である場合に、前記遅延回路群から出力される複数信号のうち、前記遅延量を１段小さくする信号の選択を指示する選択信号を生成する構成が好ましい。この構成によれば、モニタ信号に対するイネーブルパルスの遅延量が、目標時間に相当する分だけ次第に近づく。
【００１９】
上記駆動回路において、前記イネーブルパルス調整回路は、さらに、前記選択信号生成回路によって生成された選択信号に外乱を加える加算器を備え、前記選択回路は、前記遅延回路群から出力される複数信号のうち、前記加算器によって外乱が加えられた選択信号で指示される信号を選択する構成が好ましい。この構成によれば、外乱によって、イネーブルパルスの位相が揺れることになる。
【００２０】
上記駆動回路において、前記選択信号生成回路は、前記位相差信号により示される位相差であって前記モニタ信号に対する前記基準パルスの位相遅れが一定値以内になると、前記遅延回路群から出力される複数信号のうち、前記位相遅れが大きくなるような信号の選択を指示する選択信号を生成する構成が好ましい。この構成によれば、強制的にイネーブルパルスの位相が揺れることになる。
【００２１】
より具体的には、上記駆動回路において、前記位相差信号は、前記モニタ信号に対する前記基準パルスの遅延が大なるほどに、そのパルス幅が短くなるパルス信号であり、前記遅延回路群は、ある遅延量を有する遅延回路を複数個、縦続接続したものであり、前記イネーブルパルス調整回路は、さらに、前記位相差信号のパルス幅が予め定められた目標時間以上長いか否かを比較する比較回路を備え、前記選択信号生成回路は、前記比較回路による前回の比較結果と今回の比較結果が一致しているか不一致であるか検出する検出回路を備え、前記検出回路の検出結果が一致の場合に、今回の比較結果が肯定的であるとき、前記遅延回路群から出力される複数信号のうち、前記遅延量を１段大きくする信号の選択を指示し、今回の比較結果が否定的であるとき、前記遅延量を１段小さくする信号の選択を指示する選択信号を生成する一方、前記検出回路の検出結果が不一致の場合に、今回の比較結果が肯定的であるとき、前記遅延回路群から出力される複数信号のうち、前記遅延量を複数段大きくする信号の選択を指示し、今回の比較結果が否定的であるとき、前記遅延量を複数段小さくする信号の選択を指示する選択信号を生成する構成が好ましい。この構成によれば、位相遅れから位相進みに変化したこと、または、位相進みから位相遅れに変化した大小関係が逆転したことが検出され、さらに、位相関係に変化があったときにイネーブルパルスの位相を、大きくするように調整される。
【００２２】
上記駆動回路において、前記データ線駆動回路は、水平走査期間の帰線期間に供給される開始パルスを、シフト動作を規定するクロック信号にしたがってシフトすることによって、前記シフトパルスを生成するものであり、さらに、前記開始パルスの位相を、前記イネーブルパルス調整回路によってイネーブルパルスの位相が調整された方向に略同一量、調整する開始パルス調整回路と、前記クロック信号の位相を、前記方向に略同一量、調整するクロック信号調整回路とを備える構成が好ましい。この構成によれば、イネーブルパルスの位相だけでなく、開始パルスおよびクロック信号の位相についても同じように調整される。
【００２３】
このように開始パルスおよびクロック信号の位相も調整する構成において、前記開始パルスを前記基準パルスとして用いる構成が好ましい。この構成によれば、基準パルスを別途新たに生成する必要がなくなる。ここで、ある水平走査帰線期間に供給された開始パルスと前記モニタ信号との位相差を示す位相差信号が前記ダミー回路によって出力された場合に、前記開始パルス調整回路は、当該位相差信号に基づく前記開始パルスの位相調整を、当該水平走査期間より後の水平走査期間にて実行する構成が好ましい。
【００２４】
本発明に係る電気光学装置は、電気光学パネルとタイミング制御回路とを備えた電気光学装置であって、前記電気光学パネルは、複数の走査線と複数のデータ線との各交差部に設けられたトランジスタと、前記トランジスタに対応して設けられた画素電極と、前記走査線を選択して、選択した走査線に対応するトランジスタをオン状態にさせる信号を供給する走査線駆動回路と、前記データ線を選択するためのシフトパルスを生成するとともに、前記シフトパルスのパルス幅を、それよりも狭いイネーブルパルスのパルス幅に制限してサンプリング信号として出力するデータ線駆動回路と、前記走査線が選択された期間において、前記画像信号を前記サンプリング信号のパルス期間にてサンプリングして、一のデータ線に供給するサンプリング回路と、前記画像信号に同期して供給されたモニタ信号と前記イネーブルパルスに同期して供給された基準パルスとの位相差を示す位相差信号を出力するダミー回路とを含み、前記タイミング制御回路は、前記基準パルスの位相が前記モニタ信号の位相よりも遅れている旨を前記位相差信号が示す場合には、前記画像信号に対するイネーブルパルスの位相を進ませるように、一方、前記基準パルスの位相が前記モニタ信号の位相よりも進んでいる旨を示す場合には、前記画像信号に対するイネーブルパルスの位相を遅らせるように、前記イネーブルパルスの位相を調整するイネーブルパルス調整回路を含むことを特徴とする。この構成によれば、上記駆動回路と同様に、モニタ信号に対し、イネーブルパルスに同期する基準パルスが遅延したとき、その遅延を打ち消すように、イネーブルパルスの位相が調整される。
【００２５】
上記電気光学装置のうち、前記電気光学パネルにおいて、前記データ線は、ｎ（ｎは２以上の整数）本数毎にまとめられてブロック化され、前記画像信号は、ｎ系統に分配されてそれぞれｎ本の画像信号線に並列に供給され、前記サンプリング回路は、１つのサンプリング信号によってｎ本の画像信号線に並列に供給された画像信号の各系統をサンプリングし、ｎ本のデータ線の各々に１対１に供給する構成が好ましい。この構成では、１つのサンプリング信号によって１本の画像信号線に画像信号をサンプリングして供給する構成と比較して、サンプリング回路におけるサンプル＆ホールド時間および充放電時間を十分に確保することができる。
【００２６】
次に、本発明の電子機器は、上述した電気光学装置を備え、画像を表示することを特徴とするものであって、例えば、ビデオプロジェクタ、携帯型パーソナルコンピュータ、ページャ、携帯電話機、テレビ、ビューファインダ型またはモニタ直視型のビデオカメラ、カーナビゲーション装置、ＰＤＡ等が該当する。
【００２７】
本発明に係る電気光学パネルの駆動方法は、複数の走査線と複数のデータ線との各交差部に、トランジスタと画素電極とを有する電気光学パネルの駆動方法であって、前記走査線を選択して、選択した走査線に対応するトランジスタをオン状態にさせる信号を供給し、前記走査線が選択された期間に、前記データ線を選択するためのシフトパルスを生成するとともに、前記シフトパルスのパルス幅を、それよりも狭いイネーブルパルスのパルス幅に制限してサンプリング信号として出力し、前記画像信号を前記サンプリング信号のパルス期間にてサンプリングして、１本以上のデータ線に供給し、前記画像信号に同期して供給されたモニタ信号と前記イネーブルパルスに同期して供給された基準パルスとの位相差を示す位相差信号を出力し、前記基準パルスの位相が前記モニタ信号の位相よりも遅れている旨を前記位相差信号が示す場合には、前記画像信号に対するイネーブルパルスの位相を進ませるように、一方、前記基準パルスの位相が前記モニタ信号の位相よりも進んでいる旨を示す場合には、前記画像信号に対するイネーブルパルスの位相を遅らせるように、前記イネーブルパルスの位相を調整することを特徴とする。この構成によれば、上記駆動回路および電気光学装置と同様に、モニタ信号に対し、イネーブルパルスに同期する基準パルスが遅延したとき、その遅延を打ち消すように、イネーブルパルスの位相が調整される。
【００２８】
上記駆動方法において、前記画像信号に同期する基準クロック信号を遅延させて、遅延量の異なる信号を複数出力する一方、これらの複数信号のうち１つを選択するように指示する選択信号を、前記位相差信号で示される位相差に応じて生成し、出力される複数信号のうち、前記選択信号で指示される信号をイネーブルクロック信号として選択し、前記イネーブルクロック信号の一部を、前記イネーブルパルスとして生成することによって、前記イネーブルパルスを調整する方法が好ましい。この方法によれば、基準クロック信号を遅延させた複数信号のうち、いずれかが選択されることによってイネーブルパルスの位相が調整される。
【００２９】
上記駆動方法において、前記位相差信号は、前記モニタ信号に対する前記基準パルスの遅延が大なるほどに、そのパルス幅が短くなるパルス信号であり、前記位相差信号のパルス幅が予め定められた目標時間以上長いか否かを比較し、前記比較回路による比較結果が肯定的である場合に、前記遅延回路群から出力される複数信号のうち、前記遅延量を１段大きくする信号の選択を指示する一方、前記比較結果が否定的である場合に、前記遅延回路群から出力される複数信号のうち、前記遅延量を１段小さくする信号の選択を指示する選択信号を生成する方法が好ましい。この方法によれば、モニタ信号に対するイネーブルパルスの遅延量が、目標時間に相当する分だけ次第に近づく。
【００３０】
上記駆動方法において、生成された選択信号に外乱を加え、前記遅延回路群から出力される複数信号のうち、前記外乱が加えられた選択信号で指示される信号を選択することによって、前記イネーブルパルスを調整する方法が好ましい。この方法によれば、外乱によって、イネーブルパルスの位相が揺れることになる。
【００３１】
上記駆動方法において、前記位相差信号により示される位相差であって前記モニタ信号に対する前記基準パルスの位相遅れが一定値以内になると、前記遅延回路群から出力される複数信号のうち、前記位相遅れが大きくなるような信号の選択を指示する選択信号を生成する方法が好ましい。この方法によれば、強制的にイネーブルパルスの位相が揺れることになる。
【００３２】
より具体的には、上記駆動方法において、前記位相差信号は、前記モニタ信号に対する前記基準パルスの遅延が大なるほどに、そのパルス幅が短くなるパルス信号であり、前記位相差信号のパルス幅が予め定められた目標時間以上長いか否かを比較し、前回の比較結果と今回の比較結果が一致しているか不一致であるか検出し、この検出結果が一致の場合に、今回の比較結果が肯定的であるとき、出力される複数信号のうち、前記遅延量を１段大きくする信号の選択を指示し、今回の比較結果が否定的であるとき、前記遅延量を１段小さくする信号の選択を指示する選択信号を生成する一方、前記検出結果が不一致の場合に、今回の比較結果が肯定的であるとき、出力される複数信号のうち、前記遅延量を複数段大きくする信号の選択を指示し、今回の比較結果が否定的であるとき、前記遅延量を複数段小さくする信号の選択を指示する選択信号を生成する方法が好ましい。この方法によれば、位相遅れから位相進みに変化したこと、または、位相進みから位相遅れに変化した大小関係が逆転したことが検出され、さらに、位相関係に変化があったときにイネーブルパルスの位相を、大きくするように調整される。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００３４】
＜電気光学装置＞
まず、実施形態に係る電気光学装置について、液晶表示装置を例にとって説明する。図１は、この液晶表示装置の電気的な構成を示すブロック図である。
この図に示されるように、液晶表示装置は、液晶パネル１００と、タイミング制御回路２００と、画像信号処理回路３００とを備える。このうち、タイミング制御回路２００は、外部から供給される画像信号ＶＩＤに同期するように各種タイミング信号（必要に応じて後述する）を生成して、各部に供給するものである。
また、画像信号処理回路３００を構成するＳ／Ｐ変換回路３０２は、１系統の画像信号ＶＩＤを、６系統に分配するとともに、時間軸に対して６倍に伸張する変換（シリアル−パラレル変換）するものである。
ここで、画像信号を６系統にシリアル−パラレル変換する理由は、後述するサンプリング回路においてサンプリングスイッチングとして機能するＴＦＴのソースに対し、画像信号が印加される時間を長くして、サンプル＆ホールド時間および充放電時間を十分に確保するためである。
【００３５】
一方、増幅・反転回路３０４は、シリアル−パラレル変換された画像信号のうち、反転が必要となるものを反転させ、この後、適切に増幅し、画像信号ＶＩＤ１〜ＶＩＤ６として、液晶パネル１００に対し６本の画像信号線１６１を介して並列的に供給するものである。
なお、反転するか否かについては、一般には、画素電極に印加する電圧を、▲１▼走査線単位で極性反転するか、▲２▼データ線単位で極性反転するか、▲３▼画素単位で極性反転するか、に応じて定められ、その反転周期は、１水平走査期間、ドットクロックの１周期）、または、１垂直走査期間に設定される。なお、本実施形態における極性反転とは、画像信号の振幅中心電位を基準として正極性と負極性に交互に電圧レベルを反転させることをいう。
【００３６】
さらに、増幅・反転回路３０４は、タイミング制御回路２００で生成されたモニタ信号Ｍ１を液晶パネル１００のモニタ信号線１６７に転送する。モニタ信号Ｍ１は、後述するように、各水平走査期間の帰線期間においてそれぞれアクティブレベル（Ｈレベル）となるパルスであり、画像信号ＶＩＤ１〜ＶＩＤ６と、後述するサンプリング信号の位相を比較するために用いられる。
【００３７】
＜液晶パネルの電気的な構成＞
次に、液晶パネル１００の電気的な構成について説明する。液晶パネル１００は、素子基板と対向基板とを互いに電極形成面を対向して貼付した構成となっている。このうち、素子基板にあっては、図１においてＸ方向に沿って平行に複数本の走査線１１２が配列して形成され、また、これと直交するＹ方向に沿って平行に複数本のデータ線１１４が形成されている。これらの走査線１１２とデータ線１１４との各交差部（電気的には絶縁されている）においては、ＴＦＴ１１６のゲートが走査線１１２に接続される一方、ＴＦＴ１１６のソースがデータ線１１４に接続されるとともに、ＴＦＴ１１６のドレインが画素電極１１８に接続されている。そして、各画素は、画素電極１１８と、後述する対向基板に形成された共通電極と、これら両電極間に挟持された液晶とによって構成される結果、走査線１１２とデータ線１１４との各交差部に対応して、マトリクス状に配列することとなる。なお、このほかに、画素毎に、蓄積容量（図示省略）を、電気的にみて画素電極１１８と共通電極とに挟持された液晶に対して並列に形成しても良い。
【００３８】
さて、周辺回路１１０は、ダミー回路１２０、データ線駆動回路１３０、サンプリング回路１４０および走査線駆動回路１５０を含む。これらの周辺回路１１０は、後述するように素子基板の対向面であって、表示領域の周辺部に形成される。周辺回路１１０の能動素子は、いずれもｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴが組み合わせられて用いられ、これらのＴＦＴは、表示領域に含まれるＴＦＴ１１６と共通の製造プロセスで形成される。これにより、集積化や、製造コスト、素子の均一性などの点において有利となる。なお、周辺回路１１０に後述するタイミング制御回路２００を加えたものが、液晶表示装置の駆動回路となる。
【００３９】
周辺回路１１０のうち、ダミー回路１２０は、データ線駆動回路１３０とサンプリング回路１４０とに隣接して設けられ、両回路の一部を模擬したものである。なお、ダミー回路１２０の詳細な構成については後述する。
【００４０】
データ線駆動回路１３０は、詳細については後述するように、シフトレジスタを有し、タイミング制御回路２００からの開始パルスＤＸを、Ｘクロック信号ＣＬＸや、その反転Ｘクロック信号ＣＬＸINVにしがってシフトするとともに、それらのパルス幅を狭めて、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍとして出力するものである。
なお、本件において、１本の走査線を選択するのに要する１水平走査期間のうち、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍが出力される期間を水平有効期間といい、その残余の部分を帰線期間という場合がある。
【００４１】
本実施形態においては、データ線１１４の総数は、６ｍ本（ｍは、２以上の整数）であり、データ線１１４の６本によって１つのブロックが構成されている。したがって、ブロックの総数はｍ個である。サンプリング回路１４０は、データ線１１４毎に設けられたｎチャネル型ＴＦＴのサンプリングスイッチ１４１によって構成される。
詳細には、図１において左から数えてｊ（ｊは、１、２、…、ｍ）番目のブロックに属するデータ線１１４の６本のうち、左から数えて１列目に位置するデータ線１１４の一端は、サンプリングスイッチ１４１のドレインに接続される一方、そのサンプリングスイッチ１４１のソースは、画像信号ＶＩＤ１が供給される画像信号線１６１に接続され、さらに、そのサンプリングスイッチ１４１のゲートは、サンプリング信号Ｓｊが供給される。同じｊ番目のブロックに属するデータ線１１４の６本のうち、２列目、３列目、…、６列目の位置するデータ線１１４の一端は、それぞれ対応するサンプリングスイッチ１４１のドレインに接続される一方、各サンプリングスイッチ１４１のソースは、画像信号ＶＩＤ２、ＶＩＤ３、…、ＶＩＤ６が供給される画像信号線１６１にそれぞれ接続され、さらに、各サンプリングスイッチ１４１のゲートは、サンプリング信号Ｓｊが共通に供給される。
したがって、サンプリング信号Ｓｊがアクティブレベル（Ｈレベル）となる期間では、ｊ番目のブロックに属する６個のサンプリングスイッチ１４１が同時にオンして、それぞれ対応する画像信号がサンプリングされて、対応するデータ線１１４の各々に供給されることになる。
【００４２】
ところで、ＴＦＴの応答速度は、温度や累積使用時間等によって変化する。したがって、画像信号ＶＩＤ１〜ＶＩＤ６を基準としてサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍの位相は、進んだり遅れたりする。位相ズレが著しいと、画像信号ＶＩＤ１〜ＶＩＤ６のレベルが変化するタイミングに跨ってサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍがアクティブレベルになることがある。すると、本来あるブロック（のデータ線１１４）に供給すべき画像信号ＶＩＤ１〜ＶＩＤ６が、隣接するブロックにも供給されて、画質劣化を引き起こす。
本実施形態は、このような不都合を防止すべく、上述したダミー回路１２０が、画像信号ＶＩＤ１〜ＶＩＤ６とサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍとの位相関係を、該画像信号ＶＩＤ１〜ＶＩＤ６に同期するモニタ信号Ｍ１と、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍを規定するイネーブルパルスに同期した基準パルスとの位相関係を用いて検出するとともに、該検出結果にしたがってイネーブルパルスの位相を調整することによって、画像信号ＶＩＤ１〜ＶＩＤ６に対するサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍの位相を調整するものである。
【００４３】
走査線駆動回路１５０は、データ線駆動回路１３０と同様に、シフトレジスタを有し、タイミング制御回路２００からの開始パルスＤＹを、Ｙクロック信号ＣＬＹや、その反転Ｙクロック信号ＣＬＹINVにしがってシフトして、走査線１１２を１水平走査期間毎に１本ずつ選択するための走査信号を、各走査線１１２に供給するものである。なお、開始パルスＤＹは、１垂直走査期間の最初に、一定時間（例えばＹクロック信号ＣＬＹの１周期）だけアクティブレベルとなるパルスである。
【００４４】
液晶パネル１００には、モニタ信号線１６７が形成されている。このモニタ信号線１６７は、画像信号ＶＩＤ１〜ＶＩＤ６が供給される６本の画像信号線１６１と平行かつ等間隔にて配設されており、その線幅は画像信号線１６１と等しい。
６本の画像信号線１６１および１本のモニタ信号線１６７は、いずれも分布抵抗と容量成分とを有するので、等価的に梯子型のローパスフィルタを形成する。このため、画像信号ＶＩＤ１〜ＶＩＤ６が液晶パネル１００の左端にある入力端子に供給されてから右端に至るまでには、遅延時間（遅延量）が発生し、同様に、モニタ信号Ｍ１が液晶パネル１００の左端にある入力端子に供給されてからダミー回路１２０に至るまでには遅延時間が発生する。ここで、画像信号線１６１およびモニタ信号線１６７は、互いに同様な構成であるので、その遅延時間も互いに略同一となる。
したがって、画像信号線１６１における画像信号ＶＩＤ１〜ＶＩＤ６の遅延量は、モニタ信号線１６７におけるモニタ信号Ｍ１の遅延量と同視することができる。
【００４５】
＜液晶パネルの構造＞
次に、上述した液晶パネル１００の構造について説明する。ここで、図２は、液晶パネル１００の構成を示す斜視図であり、図３は、図２におけるＺ−Ｚ’線断面図である。
【００４６】
これらの図に示されるように、液晶パネル１００は、画素電極１１８等が形成されたガラスや半導体等の素子基板１０１と、共通電極１０８等が形成されたガラス等の透明な対向基板１０２とを、スペーサ１０３が混入されたシール材１０４によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせるとともに、この間隙に電気光学物質としての液晶１０５を封入した構造となっている。なお、シール材１０４は、対向基板１０２の基板周辺に沿って形成されるが、液晶１０５を封入するために一部が開口している。このため、液晶１０５の封入後に、その開口部分が封止材１０６によって封止されている。
【００４７】
ここで、素子基板１０１の対向面であって、シール材１０４の外側一辺においては、上述したデータ線駆動回路１３０およびサンプリング回路１４０が形成されて、Ｙ方向に延在するデータ線１１４を駆動する構成となっている。この一辺には複数の電極１０７が形成されて、タイミング制御回路２００および画像信号処理回路３００からの各種の信号を入力する構成となっている。また、この一辺に隣接する２辺には、２個の走査線駆動回路１５０が形成されて、Ｘ方向に延在する走査線１１２をそれぞれ両側から駆動する構成となっている。なお、走査線１１２に供給される走査信号の遅延が問題にならないのであれば、図１に示されるように、走査線駆動回路１５０が片側１個だけの構成でも良い。
ほかに、素子基板１０１には、データ線１１４への画像信号の書込負荷を低減するために、画像信号に先行するタイミングにおいてデータ線１１４の各々に予め定められた電位にプリチャージするプリチャージ回路を形成しても良い。
【００４８】
一方、対向基板１０２の共通電極１０８は、素子基板１０１との貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材によって、素子基板１０１に形成された電極１０７の１つと電気的に接続されている。したがって、該電極１０７に一定の電圧を印加することによって、対向基板１０１に形成された共通電極１０８の電位を、一定に維持することができる。
対向基板１０２には、また、液晶パネル１００の用途に応じて、例えば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどのブラックマトリクスが設けられ、第３に、液晶パネル１００に光を照射するバックライトが設けられる。なお、後述するプロジェクタなどのように、色光変調に用いる場合には、対向基板１０２には、カラーフィルタが形成されない替わりに、画素に対する光透過効率を向上させるために、画素毎にマイクロレンズが設けられる場合がある。
【００４９】
くわえて、素子基板１０１および対向基板１０２の対向面には、それぞれ所定の方向にラビング処理された配向膜などが設けられる一方、その各背面側には配向方向に応じた偏光板（図示省略）がそれぞれ設けられる。ただし、液晶１０５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜、偏光板等が不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【００５０】
なお、周辺回路１１０の一部または全部を、素子基板１０１の周辺部に形成する替わりに、例えば、ＴＡＢ（Tape Automated Bonding）技術を用いてフィルムに実装されたＩＣチップを、素子基板１０１に形成された電極と異方性導電フィルムを介して電気的および機械的に接続する構成としても良いし、ＩＣチップ自体を、ＣＯＧ（Chip On Grass）技術を用いて、素子基板１０１に形成された電極と異方性導電フィルムを介して電気的および機械的に接続する構成としても良い。
【００５１】
＜データ線駆動回路＞
次に、液晶パネル１００に形成された周辺回路１１０の各部について説明する。図４は、周辺回路１１０のうち、データ線駆動回路１３０の構成を示す回路図である。
図において、シフトレジスタ１３５０は、単位回路Ｒ１、Ｒ２、Ｒ３、…、Ｒｍ、Ｒｍ＋１、Ｒｍ＋２を、（ｍ＋２）段、すなわちブロック数ｍよりも２つ多い段数だけ縦続接続したものであり、水平走査期間の最初に供給される開始パルスＤＸを、信号線１３２２を介して供給されるＸクロック信号ＣＬＸ（および、信号線１３２４を介して供給される反転Ｘクロック信号ＣＬＸINV）にしたがって、前段（左側）の単位回路から後段（右側）の単位回路へ順次シフトして出力する。ここで、開始パルスＤＸは、１水平走査期間の最初に、一定時間（例えばＸクロック信号ＣＬＸの１周期）だけアクティブレベルとなるパルスである。
【００５２】
ここで、説明の便宜上、ｍを奇数とする。単位回路のうち、奇数段目の単位回路Ｒ１、Ｒ３、……、Ｒｍ＋２は、Ｘクロック信号ＣＬＸがＨレベルの場合（反転Ｘクロック信号ＣＬＸINVがＬレベルの場合）に入力信号を反転するクロックドインバータ１３５２と、クロックドインバータ１３５２による反転信号を再反転するインバータ１３５４と、Ｘクロック信号ＣＬＸがＬレベルの場合（反転Ｙクロック信号ＣＬＹINVがＨレベルの場合）に入力信号を反転するクロックドインバータ１３５６とを備える。
【００５３】
一方、単位回路のうち、偶数段目の単位回路Ｒ２、Ｒ４、……、Ｒｍ＋１は、基本的に、奇数段目の単位回路Ｒ１、Ｒ３、……、Ｒｍ＋２と同様な構成であるが、クロックドインバータ１３５２は、Ｘクロック信号ＣＬＸがＬレベルの場合に入力信号を反転し、クロックドインバータ１３５６は、Ｘクロック信号ＣＬＸがＨレベルの場合に入力信号を反転する点において異なっている。
【００５４】
次に、図４において、ＮＡＮＤ回路１３７６、インバータ１３７８、ＡＮＤ回路１３７９は、それぞれシフトレジスタ１３５０の第３段目から第（ｍ＋２）段目までの単位回路の各々に対応して設けられるものであり、いずれもｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴを組み合わせて相補型で構成されている。
【００５５】
このうち、シフトレジスタ１３５０において、ある段の単位回路に対応して設けられるＮＡＮＤ回路１３７６は、その段の単位回路の出力信号と、その１段前の単位回路の出力信号との否定論理積信号を出力するものである。例えば、４段目の単位回路Ｒ４に対応して設けられるＮＡＮＤ回路１３７６は、その４段目の単位回路Ｒ４の出力信号Ａ４と、その１段前の単位回路Ｒ３の出力信号Ａ３との否定論理積信号を出力するものである。
また、各段のインバータ１３７８は、対応するＮＡＮＤ回路１３７６による否定論理積信号を反転するものである。さらに、ＡＮＤ回路１３７９は、対応するインバータ１３７８の出力信号と、信号線１３２６を介して供給されるイネーブル信号ＥＮとの論理積信号をサンプリング信号として出力する。したがって、第３段目から第（ｍ＋２）段目までのＡＮＤ回路１３７９による各論理積信号が、それぞれサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍとして出力される構成となっている。
【００５６】
図５は、データ線駆動回路１３０の動作を示すタイミングチャートである。まず、１水平走査期間の帰線期間に開始パルスＤＸが入力されるとともに、タイミングｔ１１において、Ｘクロック信号ＣＬＸが立ち上がる（反転Ｘクロック信号ＣＬＸINVが立ち下がる）。すると、シフトレジスタ１３５０にあって、第１段目の単位回路Ｒ１におけるクロックドインバータ１３５２は、開始パルスＤＸのＨレベルを反転し、同じく第１段目の単位回路Ｒ１におけるインバータ１３５４が、同クロックドインバータ１３５２の反転結果を再反転するので、第１段目の単位回路Ｒ１による出力信号ＡはＨレベルとなる。
【００５７】
次に、タイミングｔ１２において、開始パルスＤＸが入力されている期間に、Ｘクロック信号ＣＬＸが立ち下がると（反転Ｘクロック信号ＣＬＸINVが立ち上がると）、第１段目の単位回路Ｒ１におけるクロックドインバータ１３５６は、Ｈレベルの出力信号Ａをインバータ１３５４に反転帰還するので、出力信号ＡはＨレベルを維持することとなる。また、第２段目の単位回路Ｒ２におけるクロックドインバータ１３５２は、第１段目の単位回路Ｒ１による出力信号Ａ１のＨレベルを反転し、同じく第２段目の単位回路Ｒ２におけるインバータ１３５４が、同クロックドインバータ１３５２の反転結果を再反転するので、第２段目の単位回路Ｒ２の出力信号Ａ２はＨレベルとなる。
【００５８】
そして、開始パルスＤＸの入力が終了して、タイミングｔ１３において、再びＸクロック信号ＣＬＸが立ち上がると（反転Ｘクロック信号ＣＬＸINVが立ち下がると）、第１段目の単位回路Ｒ１におけるクロックドインバータ１３５２は、開始パルスＤＸのＬレベルを取り込むので、その単位回路Ｒ１の出力信号Ａ１はＬレベルとなる。一方、第２段目の単位回路Ｒ２におけるクロックドインバータ１３５６は、Ｈレベルの出力信号Ｂをインバータ１３５４に反転帰還するので、出力信号Ａ２はＨレベルを維持することとなる。また、第３段目の単位回路Ｒ３におけるクロックドインバータ１３５２は、第２段目の単位回路Ｒ２による出力信号Ａ２のＨレベルを反転し、同じく第２段目の単位回路Ｒ２のインバータ１３５４が、同クロックドインバータ１３５２の反転結果を再反転するので、第３段目の単位回路Ｒ３による出力信号Ａ３はＨレベルとなる。
【００５９】
以下、同様な動作が繰り返される結果、最初に入力された開始パルスＤＸがＸクロック信号ＣＬＸ（反転Ｘクロック信号ＣＬＸINV）の半周期だけ順次シフトされて、単位回路Ｒ１、Ｒ２、Ｒ３、…、Ｒｍ＋２による出力信号Ａ１、Ａ２、Ａ３、…、Ａｍ＋２として出力される。そして、出力信号Ａ３、Ａ４、…、Ａｍ＋２と、それぞれ１段前の出力信号と否定論理積信号が、各段のＮＡＮＤ回路１３７６によってそれぞれ出力され、さらに、各インバータ１３７８によってそれぞれ反転される。この結果、各インバータ１３７８からは、信号Ｂ１、Ｂ２、Ｂ３、…、Ｂｍがそれぞれ出力される。
【００６０】
さて、イネーブル信号ＥＮは、図に示すように基準パルスＥｒとイネーブルパルスＥｐとを有する。このうち、基準パルスＥｒは、１水平走査期間における帰線期間の一部においてクロック信号ＣＬＸの１／２周期だけアクティブレベルとなるパルスである。一方、各イネーブルパルスＥｐは、上記信号Ｂ１、Ｂ２、Ｂ３、…、Ｂｍの各々がアクティブレベルとなる期間の一部において、アクティブレベル（Ｈレベル）となるパルスである。
【００６１】
したがって、各ＡＮＤ回路１３７９によって出力される論理積信号、すなわち、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍは、それぞれ信号Ｂ１、Ｂ２、Ｂ３、…、Ｂｍのパルス幅を、イネーブルパルスＥｐのパルス幅Ｗに制限したものとなる。
なお、イネーブル信号ＥＮに含まれる基準パルスＥｒとイネーブルパルスＥｐとは、いずれも後述するイネーブルクロック信号ＣＬＫｅを基礎として生成されるので、両者は互いに同期したパルスである。
【００６２】
また、Ｘクロック信号ＣＬＸと、画像信号ＶＩＤ１〜ＶＩＤ６とは互いに同期している。これは、タイミング制御回路２００（図１参照）がＳ／Ｐ変換回路３０２に対して、画像信号ＶＩＤを、Ｘクロック信号ＣＬＸの立ち上がりタイミングおよび立ち下がりタイミングに同期してシリアル−パラレル変換させるようなタイミング信号を供給するためである。このため、画像信号ＶＩＤ１〜ＶＩＤ６の電圧レベルは、Ｘクロック信号ＣＬＸのレベルが遷移するタイミングで変化する。
そして、この画像信号ＶＩＤ１〜ＶＩＤ６は、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍがアクティブレベル（Ｈレベル）となるタイミングにてサンプリングされることになる。
【００６３】
ただし、実際の回路においては、画像信号線１６１は、等価的に梯子型のローパスフィルタを形成するので、画像信号ＶＩＤ１〜ＶＩＤ６が遅延する一方、信号線１３２６も、データ線駆動回路１３０内において等価的に梯子型のローパスフィルタを形成するので、イネーブル信号ＥＮも遅延する。
【００６４】
＜ダミー回路＞
次に、ダミー回路１２０について詳細に説明する。図６は、ダミー回路１２０の構成を示す回路図である。ダミー回路１２０は、ＡＮＤ回路１２１とｎチャンネル型のＴＦＴ１２２とを備えている。まず、ＡＮＤ回路１２１は、図４に示すデータ線駆動回路１３０のＡＮＤ回路１３７９と同一構成である。また、ＴＦＴ１２２は、図１に示すサンプリング回路１４０のサンプリングスイッチ１４１と同一構成である。ＡＮＤ回路１２１の一方の入力端にはデータ線駆動回路１３０を介してイネーブル信号ＥＮが供給される一方、他方の入力端には常にＨレベルの信号が供給されるようになっている。このため、ＡＮＤ回路１２１の出力信号は、イネーブル信号ＥＮを遅延したものとなる。
ここで、ＡＮＤ回路１２１の一方の入力端に供給されるイネーブル信号ＥＮは、信号線１３２６による遅延し、また、このＡＮＤ回路１２１は、ＡＮＤ回路１３７９と同一構成であるので、ＡＮＤ回路１２１の出力信号は、データ線駆動回路１３０によるサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍと略同一量だけ遅延することになる。
【００６５】
次に、ＴＦＴ１２２のゲートにはＡＮＤ回路１２１の出力信号が供給され、そのソースにはモニタ信号Ｍ１が供給される一方、ＴＦＴ１２２のドレインからは位相差信号Ｍ２が出力される。ＴＦＴ１２２は、ｎチャンネル型であるから、モニタ信号Ｍ１とイネーブル信号ＥＮがともにＨレベルの場合に、位相差信号Ｍ２がＨレベルとなる。
ここで、ＴＦＴ１２２のソースに供給されるモニタ信号Ｍ１は、信号線１６７により遅延し、この遅延量は、上述したように画像信号線１６１を介して供給される画像信号の遅延量とほぼ同じであり、また、上述したように、ＡＮＤ回路１２１の出力信号は、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍと略同一量だけ遅延している。
したがって、位相差信号Ｍ２は、液晶パネル１００内部に供給された画像信号ＶＩＤ１〜ＶＩＤ６に対するサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍの位相差を示す情報を含むことになる。
【００６６】
さて、図５に示すように、帰線期間中にＸクロック信号ＣＬＸがＨレベルとなる期間、モニタ信号Ｍ１はＨレベルとなる。一方、イネーブル信号ＥＮは、上述したように基準パルスＥｒとイネーブルパルスＥｐとを含むが、帰線期間には基準パルスＥｒのみが存在する。したがって、位相差信号Ｍ２は、基準パルスＥｒとモニタ信号Ｍ１との位相関係を示すものとなる。
【００６７】
図７は、ダミー回路１２０およびその周辺各部の信号波形を示すタイミングチャートである。なお、同図において、Ｍ１ａは、増幅・反転回路３０４から出力されたモニタ信号Ｍ１の波形を示す一方、Ｍ１ｂは、ダミー回路１２０に入力されるモニタ信号Ｍ１の波形を示す。同様に、ＥＮａは、タイミング制御回路２００から出力されたイネーブル信号ＥＮの波形を示す一方、ＥＮｂは、ダミー回路１２０に入力されるイネーブル信号ＥＮの波形を示す。また、Ｍ２ｂは、ダミー回路１２０から出力された位相差信号Ｍ２の波形を示す一方、Ｍ２ａは、タイミング制御回路２００に入力される位相差信号Ｍ２の波形を示す。
【００６８】
図７に示すように、ダミー回路１２０に入力されるイネーブル信号ＥＮｂは、タイミング制御回路２００からの出力時におけるイネーブル信号ＥＮａを時間Δｔ１だけ遅延したものとなっている。また、ダミー回路１２０に入力されるモニタ信号Ｍ１ｂは、増幅・反転回路３０４からの出力時におけるモニタ信号Ｍ１ａを時間Δｔ２だけ遅延したものとなっている。
このように、遅延時間Δｔ１、Δｔ２が互いに相違するのは、ダミー回路１２０に至るまでの経路である信号線１３２６、１６７が異なるからである。
【００６９】
実際の回路における画像信号ＶＩＤ１〜ＶＩＤ６とサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍの位相関係を検出するには、本実施形態のようにダミー回路１２０によって、位相差信号Ｍ２ｂを生成する必要がある。
位相差信号Ｍ２ｂのパルス幅Ｗ２は、イネーブル信号ＥＮｂを構成する基準パルスＥｒの立ち上がりタイミングからモニタ信号Ｍ１ｂの立ち上がりタイミングまでの時間である。ここで、基準パルスＥｒとモニタ信号Ｍ１ｂとのパルス幅は互いに等しい期間Ｗ１であって固定的であるから、該期間Ｗ１から位相差信号Ｍ２ｂのパルス幅Ｗ２を減じた期間は、イネーブル信号ＥＮｂとモニタ信号Ｍ１ｂとの位相差を示すことになる。このため、該位相差が大きいほど、パルス幅Ｗ２が短くなる一方、該位相差が小さいほど、パルス幅Ｗ２が広くなるので、位相差信号Ｍ２ｂによって両者の位相差を知ることができる。
なお、この例では、位相差信号Ｍ２ｂがダミー回路１２０から出力されてから、タイミング制御回路２００に位相差信号Ｍ２ａとして入力されるまでは、遅延時間Δｔ３が発生する。ただし、Ｍ２ｂとＭ２ａのパルス幅は等しいので、タイミング制御回路２００では、画像信号ＶＩＤ１〜ＶＩＤ６とサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍとの位相関係を位相差信号Ｍ２ａによって正確に知ることができる。
【００７０】
＜タイミング制御回路＞
次に、タイミング制御回路２００について説明する。図８は、タイミング制御回路２００の構成を示すブロック図である。まず、図に示されるように、タイミング制御回路２００は、タイミング信号生成回路２０１、遅延回路群２０２、選択回路２０３、イネーブル信号生成回路２０４、カウンタ２０５、比較回路２０６および選択信号生成回路２０７を備える。
なお、この構成には、画像信号処理回路３００を制御するための構成は含まれていない。また、図８に示される構成のうち、タイミング信号生成回路２０１を除いたものが、イネーブルパルス調整回路を構成する。
【００７１】
図８において、タイミング信号生成回路２０１は、外部からの画像信号ＶＩＤに同期して生成した基準クロック信号ＣＬＫ、または、外部からの画像信号ＶＩＤに同期して供給された基準クロック信号ＣＬＫにしたがって、開始パルスＤＹ、Ｙクロック信号ＣＬＹ、開始パルスＤＸ、Ｘクロック信号ＣＬＸおよびモニタ信号Ｍ１等を生成する。なお、Ｘクロック信号ＣＬＸは、基準クロック信号ＣＬＫに対して半分の周波数を有する。
【００７２】
次に、遅延回路群２０２は、６個の遅延回路２０２ａ〜２０２ｆを縦続接続した構成となっており、基準クロック信号ＣＬＫを段階的に遅延させた信号Ｃ１〜Ｃ６を出力する。なお、遅延回路２０２ａ〜２０２ｆの各々は、例えば、偶数個のインバータを多段接続することによって構成することができる。
ここで、説明の便宜上、次のように条件を設定する。すなわち、図９に示されるように、基準クロック信号ＣＬＫの１周期に相当する時間をＴＸとし、イネーブルパルスＥｐのパルス幅をＸクロック信号ＣＬＸの１／２とし、遅延回路２０２ａ〜２０２ｆの各々による遅延時間をＴＤとして互いに同一とするとともに、ＴＸ＝１４ＴＤなる関係とする。このように条件設定すると、信号Ｃ１、Ｃ２、Ｃ３、…、Ｃ６は、図９に示されるように、基準クロックＣＬＫを時間ＴＤの１倍、２倍、３倍、…、６倍だけ遅延させたものとなる。
【００７３】
選択回路２０３は、後述するように、位相差信号Ｍ２の立ち下がる水平走査期間において、信号Ｃ１〜Ｃ６のうち、３ビットの選択信号ＣＴＬで指定されたものを選択して、該選択信号をイネーブルクロック信号ＣＬＫｅとして出力する。
【００７４】
イネーブル信号生成回路２０４は、イネーブルクロック信号ＣＬＫｅから、基準パルスＥｒとイネーブルパルスＥｐとを含んだイネーブル信号ＥＮを生成するものであり、詳細な内部構成については図１０に示される通りである。
図１０において、ＡＮＤ回路２０４１は、開始パルスＤＸとＸクロック信号ＣＬＸとの論理積信号Ｓを出力する。また、ＡＮＤ回路２０４３は、ＮＯＴ回路２０４２により反転した開始パルスＤＸとＸクロック信号ＣＬＸとの論理積信号Ｒを出力する。フリップフロップ２０４４は、その出力信号Ｑを信号Ｓでセットするとともに、信号Ｒでリセットする。
ここで、図１１に示されるように、帰線期間に供給される開始パルスＤＸおよびＸクロック信号がともにＨレベルとなったタイミングＥ１において、信号ＳがＨレベルに遷移する一方、開始パルスＤＸがＬレベルに遷移した後にはじめてＸクロック信号ＣＬＸがＨレベルとなるタイミングＥ２において、信号ＲがＨレベルに遷移する。
したがって、信号Ｑは、タイミングＥ１においてＨレベルにセットされる一方、タイミングＥ２によってＬレベルにリセットされる。
【００７５】
フリップフロップ２０４５はトグル型であり、イネーブルクロック信号ＣＬＫｅを２分周して信号Ｕを生成する。選択回路２０４６は、信号Ｑの論理レベルにしたがって、信号Ｕまたはイネーブルクロック信号ＣＬＫｅのうち一方を選択してイネーブル信号ＥＮとして出力する。詳細には、選択回路２０４６は、信号ＱがＨレベルのとき、イネーブルクロック信号ＣＬＫｅの分周信号Ｕを選択する一方、信号ＱがＬレベルのとき、イネーブルクロック信号ＣＬＫｅ自体を選択して、イネーブル信号ＥＮとして出力する。
すなわち、信号ＱがＨレベルのときに、選択回路２０４６によって選択された分周信号Ｕ（のＨレベル部分）が基準パルスＥｒとして用いられる一方、信号ＱがＬレベルのときに選択されたイネーブルクロック信号ＣＬＫｅ（のＨレベル部分）がイネーブルパルスＥｐとして用いられることになる。
【００７６】
なお、上述したように、Ｘクロック信号ＣＬＸは、基準クロック信号ＣＬＫに対して半分の周波数であり、信号ＱがＬレベルのときに選択されるイネーブルクロック信号ＣＬＫｅは、信号Ｃ１〜Ｃ６のうち１つを選択信号ＣＴＬにしたがって選択した信号であるから、信号Ｃ１〜Ｃ６をそれぞれ選択した場合におけるイネーブルパルスＥｐは、図９（右半分）に示されるような関係となる。このため、信号Ｃ１〜Ｃ６を適宜選択することによって、画像信号ＶＩＤ１〜ＶＩＤ６に対し、イネーブルパルスＥｐの位相を調整することが可能となる。
【００７７】
説明を図８に戻し、選択信号ＣＴＬを生成するためのカウンタ２０５、比較回路２０６および選択信号生成回路２０７について説明する。
カウンタ２０５は、位相差信号Ｍ２がＨレベルのときに、モニタクロック信号ＣＬＫｍをカウントして、そのカウント結果を示すカウントデータＣＤを出力する。ここで、モニタクロック信号ＣＬＫｍの１周期は、上述した遅延時間ＴＤよりも十分に短くなるように設定してあるので、カウントデータＣＤを参照することによって、位相差信号Ｍ２がＨレベルとなっている期間を示すことができる。
【００７８】
比較回路２０６は、カウントデータＣＤと基準データＲＤとを比較して、比較信号ＰＤを生成する。比較信号ＰＤは、ＣＤ≧ＲＤのときにＨレベルとなる一方、ＣＤ＜ＲＤのときＬレベルとなる。
ここで、基準データＲＤは、モニタ信号Ｍ１がＨレベルである期間Ｗ１の半分期間がモニタクロック信号ＣＬＫｍの何周期分に相当するかを示す値である。このため、図５に示されるように、モニタ信号Ｍ１に対し基準パルスＥｒが、期間Ｗ１の半分期間だけ遅延した関係にあるとき、カウントデータＣＤの値と基準データＲＤの値は互いに等しくなる。
この条件の下では、画像信号ＶＩＤ１〜ＶＩＤ６のアクティブ期間の中央にイネーブルパルスＥｐが位置するように位相が調整されることになる。このような位相関係を基準とした場合に、ＣＤ≧ＲＤのときにはイネーブルパルスＥｐが遅れており、一方、ＣＤ＜ＲＤのときにイネーブルパルスＥｐが進んでいることになる。
【００７９】
選択信号生成回路２０７は、位相差信号Ｍ２および比較信号ＰＤに基づいて、選択信号ＣＴＬを生成する。具体的には、選択信号生成回路２０７は、第１に、位相差信号Ｍ２が立ち下がるタイミングにおいて、比較信号ＰＤが論理レベルを判別し、第２に、比較信号ＰＤがＨレベルであれば、１段位相を遅らせた信号の選択を指定する選択信号ＣＴＬを生成する一方、比較信号ＰＤがＬレベルであれば、１段位相を進めた信号の選択を指定する選択信号ＣＴＬを生成する。選択信号生成回路２０７は、例えば、選択信号ＣＴＬが信号Ｃ３の選択を指定する場合であった場合に、比較信号ＰＤがＨレベルになったとき、信号Ｃ３の位相を１段遅らせた信号Ｃ４の選択を指示する選択信号ＣＴＬを生成する。
【００８０】
次に、タイミング制御回路２００の具体的な動作について説明する。図１２は、タイミング制御回路２００の動作例を示すタイミングチャートあり、図１３は、図１２に示す例における画像信号ＶＩＤ１〜ＶＩＤ６とイネーブルパルスＥｐとの関係を示す図である。ただし、この例においては、基準データＲＤにセットする値は「５」であり、モニタ信号Ｍ１と基準パルスＥｒの位相が一致するとき、カウントデータＣＤの値は「１０」となり、さらに、初期状態において選択信号ＣＴＬは信号Ｃ２の選択を指示するものとする。くわえて、上述した遅延時間ＴＤは、カウントデータＣＤの値が「２」に相当する時間（つまり、クロックモニタＣＬＫｍの２周期分）とする。
【００８１】
まず、図１２において、期間Ｔ１では、モニタ信号Ｍ１と基準パルスＥｒとの位相がほぼ一致しているので、その直後の期間Ｔ２では、カウントデータＣＤの値は「１０」となる。この値では、ＣＤ≧ＲＤであるから、比較信号ＰＤはＨレベルとなり、選択信号ＣＴＬは、初期状態で選択されている信号Ｃ２の位相を１段遅らせた信号Ｃ３の選択を指示するものとなる。この結果、期間Ｔ２における基準パルスＥｒは、モニタ信号Ｍ１に対して遅れることになる。
【００８２】
信号Ｃ３は、信号Ｃ２に対して時間ＴＤだけ遅れたものであるから、期間Ｔ３におけるカウントデータＣＤの値は、期間Ｔ２におけるカウントデータＣＤの値に対して「２」だけ減少した「８」となる。この結果、期間Ｔ３における基準パルスＥｒは、モニタ信号Ｍ１に対してさらに遅れることになる。
【００８３】
このカウントデータＣＤの値は「１０」→「８」→「６」といったように変化し、信号Ｃ５が選択される。そして、期間Ｔ５において、カウントデータＣＤの値が「４」になると、ＣＤ＜ＲＤとなるから、比較信号ＰＤはＬレベルとなり、選択信号ＣＴＬは、信号Ｃ５の位相を１段進めた信号Ｃ４の選択を指示するものとなる。この結果、期間Ｔ５における基準パルスＥｒは、期間Ｔ４における基準パルスＥｒに対して位相が進むことになる。以後、カウントデータＣＤの値は、「４」→「５」→「４」→「５」→…というように、基準データＲＤの値としてセットした「５」と、それよりも「１」だけ小さい「４」とを交互に繰り返す。したがって、期間Ｔ４以降において、選択回路２０３は、信号Ｃ４、Ｃ５を交互に選択することになる。
【００８４】
ここで、図１３を参照して、画像信号ＶＩＤ１〜ＶＩＤ６とイネーブルパルスＥｐとの関係を説明する。この例では、時刻ｔｘにおいて画像信号ＶＩＤ１〜ＶＩＤ６にノイズＮが重畳しているものとする。図１２を参照して説明したように選択回路２０３は、期間Ｔ１からＴ７までは、信号Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ４、Ｃ５、Ｃ４といった順番で選択するので、イネーブルパルスＥｐの画像信号ＶＩＤ１〜ＶＩＤ６に対する位相は、図１３に示されるように順次変化する。換言すれば、タイミング制御回路２００は、位相差信号Ｍ２にしたがって、画像信号ＶＩＤ１〜ＶＩＤ６に対するイネーブルパルスＥｐの位相を、目標値を基準として定められた範囲内で変化させる。なお、ここでいう目標値とは、基準データＲＤとしてセットされる値に相当する。
【００８５】
画像信号ＶＩＤ１〜ＶＩＤ６に重畳したノイズＮは、例えば、タイミング制御回路２００の内部で生成される各種タイミング信号のレベル遷移に起因して発生する。本実施形態において、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍのパルス幅は、イネーブルパルスＥｐのパルス幅に制限されるが、イネーブルパルスＥｐの位相は、画像信号ＶＩＤ１〜ＶＩＤ６を基準として常に調整される。このため、ノイズＮがサンプリングされることもあれば、サンプリングされないこともある。図１３に示す例においては、期間Ｔ１、Ｔ２、Ｔ３、Ｔ５、Ｔ７ではノイズＮがサンプリングされるが、期間Ｔ４、Ｔ６ではノイズＮがサンプリングされない。ノイズＮは、連続してサンプリングされると画面上で目立つが、サンプリングされたりサンプリングされなったりすると、分散して目立たない。
【００８６】
ここで、ノイズＮの発生タイミングが既知であれば、イネーブルパルスＥｐの位相を固定してノイズＮをサンプリングしないようにすることも可能である。しかしながら、ノイズＮは、Ｘクロック信号ＣＬＸに同期して発生するとは言えるが、画像信号ＶＩＤ１〜ＶＩＤ６に対してどのようなタイミングにて発生するかについては、配線の引き回しや、各回路基板、液晶パネルの配置などの様々な要因によって定まるため、設計段階で予測することは困難である。
これに対し本実施形態では、画像信号ＶＩＤ１〜ＶＩＤ６に対しイネーブルパルスＥｐの位相を固定せずに、目標値を基準として予め定められた範囲内で変化させているので、発生タイミングが不明であるノイズＮがサンプリングされたり、されなかったりする場合がある。このため、本実施形態によれば、温度や経時変化などによってＴＦＴ特性が変動しても、画像信号ＶＩＤ１〜ＶＩＤ６を正確にサンプリングすることができるとともに、ノイズＮによる表示品位の低下を抑えることも可能となる。
【００８７】
＜応用例・変形例＞
上述した液晶表示装置は、上述したものに限定されることはなく、例えば、以下の応用・変形が可能である。
【００８８】
＜位相調整の実行期間＞
上述した液晶表示装置にあっては、１水平走査期間毎に、カウントデータＣＤと基準データＲＤとを比較し、この比較結果を示す位相比較信号ＰＤにしたがって選択回路２０３が選択をして、イネーブルパルスＥｐの位相を調整する構成としたが、本発明はこれに限定されるものではなく、位相を調整する期間を特定の期間に限定しても良い。
例えば、電源投入直後から一定の時間が経過するまでの期間では、液晶パネル１００の温度は徐々に高くなるので、ＴＦＴの応答速度も変化する結果、その期間では、イネーブルパルスＥｐの位相を調整する必要があるが、液晶パネル１００の温度が飽和すると、ＴＦＴの応答速度も安定するので、以降、イネーブルパルスＥｐの位相を調整する必要性が乏しくなる。
そこで、電源投入されてから一定の時間が経過するまでに限って、イネーブルパルスＥｐの位相を調整する構成としても良い。このためには、図１４に示されるようなタイミング制御回路２００ｂを用いる。この図に示されるタイミング制御回路２００ｂと図８に示したタイミング制御回路２００とが相違する点は、タイミング制御回路２００ｂが、さらに、タイマ２３２と、判別回路２３４と、ラッチ回路（Ｌ）２３６とを備える点である。
このうち、タイマ２３２は、電源投入してからの時間を計時するものであり、判別回路２３４は、タイマ２３２による計時結果が一定時間経過したこと意味するか否かを判別するものであり、ラッチ回路２３６は、判別回路２３４の判別結果が肯定的になったときに、選択信号ＣＴＬをラッチするものである。
この構成によれば、電源投入してから一定時間経過するまでは、選択信号生成回路２０７による選択信号ＣＴＬがそのまま選択回路２０３に供給されるので、イネーブルパルスＥｒの位相が調整される。しかし、電源投入してから一定時間経過したとき、選択信号生成回路２０７の動作にかかわらず、選択信号ＣＴＬがラッチされるので、選択回路２０３においては、ラッチ直前における選択状態に固定される。したがって、この構成では、一定時間経過すると、イネーブルパルスＥｒの位相は調整されないことになる。
【００８９】
また、液晶パネル１００の温度を直接検出するように構成しても良い。詳細には、図１５に示されるように、温度センサ２４２と、判別回路２４４と、ラッチ回路（Ｌ）２４６とを有するタイミング制御回路２００ｃを用いる。このうち、温度センサ２４２は、液晶パネル１００の温度を検出するものである。この温度センサ２４２としては、液晶パネル１００においてＴＦＴを別途形成し、この抵抗変化によって温度を検出するとしても良い。判別回路２４４は、温度センサ２４２によって検出された温度の変化率が一定値以内に収まったか否かによって、液晶パネル１００の温度飽和を判別するものである。ラッチ回路２４６は、判別回路２４４による判別結果が肯定的になったとき、選択信号ＣＴＬをラッチするものである。
この構成によれば、液晶パネル１００の温度変化率が一定値以内となって、温度が飽和したと判別されたとき、選択回路２０３においては、直前における選択状態に固定されるので、以降、イネーブルパルスＥｒの位相が調整されないことになる。
【００９０】
＜位相調整の実行間隔＞
また、位相調整の実行間隔を、１水平走査期間毎ではなく、予め定められた期間毎としても良い。具体的には以下の態様が考えられる。
【００９１】
第１に、モニタ信号Ｍ１を複数の水平走査期間毎（例えば４Ｈ毎）に生成する構成としても良い。具体的には、タイミング信号生成回路２０１の内部に、例えば２ビットのリングカウンタを設けるとともに、そのリングカウンタが開始パルスＤＸをカウントして、そのカウント値が「０」の場合にだけ、タイミング信号生成回路２０１がモニタ信号Ｍ１を生成する構成とすれば良い。
【００９２】
第２に、基準パルスＥｒを複数の水平走査期間毎（例えば４Ｈ毎）に生成する構成としても良い。具体的には、タイミング信号生成回路２０１の内部に、例えば２ビットのリングカウンタを設けるとともに、そのリングカウンタが開始パルスＤＸをカウントして、そのカウント値が「０」の場合にだけ、当該開始パルスＤＸをイネーブル信号生成回路２０４に供給する構成とすれば良い。
この構成によれば、開始パルスＤＸが供給されない場合、フリップフロック２０４４は、クロック信号ＣＬＸによってリセットされ続けるので、信号ＱがＬレベルに維持されて、帰線期間において基準パルスＥｒが生成されないこになる。
【００９３】
＜外乱を加えて位相調整＞
上述した液晶表示装置にあっては、基準パルスＥｒとモニタ信号Ｍ１との位相差を示す位相差信号Ｍ２にしたがって、イネーブルパルスＥｐの位相を調整するようにしたが、イネーブルクロック信号ＣＬＫｅの位相を変化させて、イネーブルパルスＥｐの位相を強制的に変化させてもよい。このために、図１６に示すタイミング制御回路２００ｄを用いれば良い。タイミング制御回路２００ｄと図８に示すタイミング制御回路２００との相違点は、タイミング制御回路２００ｄがカウンタ２０８と加算回路２０９とをさらに備える点である。
このうち、カウンタ２０８は２ビットのリングカウンタであって、開始パルスＤＸをカウントする。加算回路２０９は、カウンタ２０８によるカウント結果と選択信号ＣＴＬの値（本来的には、信号Ｃ１〜Ｃ６のうちのいずれかを示す３ビットの値）とを加算する。この構成において選択回路２０３は、加算回路２０９による加算結果にしたがって、実際に信号Ｃ１〜Ｃ６のいずれかを選択する。
この例によれば、カウンタ２０８によるカウント結果は、イネーブルクロック信号ＣＬＫｅの位相、すなわち、最終的にはイネーブルパルスＥｐの位相を画像信号ＶＩＤ１〜ＶＩＤ６に対して変化させる外乱として作用することになる。これにより、ノイズＮに対し、イネーブルパルスＥｐの位相は、ある程度の範囲をもって調整されることになるので、ノイズＮが画面上に分散して目立たなくさせることが可能となる。
なお、外乱としては、カウンタ２０８のほか、正負の数をランダムに発生させる生成回路を用いても良い。
【００９４】
＜遅延段数＞
上述した液晶表示装置において、イネーブルクロック信号ＣＬＫｅは、信号Ｃ１〜Ｃ６のうちから選択されたが、遅延段数を増やすとともに、１段における遅延時間を短くして、より細かく位相を調整しても良い。例えば、遅延回路群２０２を６４個の遅延回路を縦続接続して、６４個の信号Ｃ１〜Ｃ６４のうち１つを選択信号ＣＴＬにしたがって選択するようにしてもよい。なお、以降においても、信号Ｃ１〜Ｃ６４は、図示は省略されているが、基準クロック信号ＣＬＫを、その半周期遅延させた信号までの間にて、６４段階で遅延させた信号であることは、いままでの説明により明らかであろう。
【００９５】
＜ヒステリシス特性を有する選択＞
上述した液晶表示装置において、イネーブルクロック信号ＣＬＫｅは、信号Ｃ１〜Ｃ６の中から、選択信号ＣＴＬにしたがって１つ選択されたが、この選択特性にヒシテリシスを持たせてもよい。このようにヒステリシス特性を持たせるには、図８における選択信号生成回路２０７を、図１７に示される選択信号生成回路２０７ｅとした構成とする。
この図において、選択信号生成回路２０７は、第１メモリ２０７１、不一致検出回路２０７２、第２メモリ２０７３および加減算回路２０７４を備える。この例では、遅延回路群２０２を６４個の遅延回路を縦続接続して構成し、選択回路２０３は６ビットの選択信号ＣＴＬに基づいて、６４個の信号Ｃ１〜Ｃ６４の中から一つ選択するようにしている。
【００９６】
第１メモリ２０７１は、位相比較信号ＰＤを記憶し、１つ前（１水平走査期間前）の位相比較信号ＰＤを直前位相比較信号ＰＤ’として出力する。不一致検出回路（検出回路）２０７２は、位相比較信号ＰＤと直前位相比較信号ＰＤ’との論理レベルを比較して、不一致である場合にアクティブレベル（Ｈレベル）となる不一致信号ＳＲを出力する。これにより、位相比較信号ＰＤの論理レベルが１水平走査期間前から変化したことを検出する。位相比較信号ＰＤの論理レベルの遷移は、ＣＤ≧ＲＤの状態からＣＤ＜ＲＤの状態へ変化したとき、または、ＣＤ＜ＲＤの状態からＣＤ≧ＲＤの状態へ変化したときに起こる。また、フィードバック制御の目標値は基準データＲＤである。したがって、不一致信号ＳＲがアクティブレベルであるということは、計測値であるカウントデータＣＤが目標値に近いことを意味する。
【００９７】
第２メモリ２０７３は、選択信号ＣＴＬを記憶し、一つ前（１水平走査期間前）の選択信号ＣＴＬ’を加減算回路２０７４に供給する。なお、第２メモリ２０７３には、初期値として信号Ｃ３２（遅延段数のほぼ中間点）の選択を指示する選択信号ＣＴＬが記憶されており、液晶表示装置の電源がオン状態になった直後は、この選択信号ＣＴＬが読み出されるようになっている。
【００９８】
加減算回路２０７４は、位相比較信号ＰＤと不一致信号ＳＲに基づいて、第２メモリ２０７３から読み出した選択信号ＣＴＬ’に予め定められた値を加減して選択信号ＣＴＬを生成する。図１８は、加減算回路２０７４における加減算処理の真理値表である。まず、ＰＤ＝ＨかつＳＲ＝Ｌの場合には、選択信号ＣＴＬ’の値に「１」を加算して選択信号ＣＴＬを生成する一方、ＰＤ＝ＬかつＳＲ＝Ｌの場合には、選択信号ＣＴＬ’の値に「１」を減算して選択信号ＣＴＬを生成する。この点は図８における選択信号生成回路と同様である。
【００９９】
次に、ＰＤ＝ＨかつＳＲ＝Ｈの場合には、選択信号ＣＴＬ’の値に「１０」を加算して選択信号ＣＴＬを生成する一方、ＰＤ＝ＬかつＳＲ＝Ｈの場合には、選択信号ＣＴＬ’の値から「１０」を減算して選択信号ＣＴＬを生成する。すなわち、位相比較信号ＰＤの論理レベルが変化して、計測値が目標値に近づいたことが検知されると、わざと目標値から遠ざかるように操作する。これにより、イネーブル信号ＥＮの位相を、目標値を中心にしたある範囲内で常に変化させることができる。この結果、ノイズＮを画面上に分散させて目立たなくすることができ、かつ、温度や経時変化に応じて画像信号ＶＩＤ１〜ＶＩＤ６とサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍの位相を調整することが可能となる。
【０１００】
＜開始パルスＤＸ、Ｘクロック信号ＣＬＸの位相調整＞
上述した液晶表示装置では、画像信号ＶＩＤ１〜ＶＩＤ６に対するイネーブルパルスＥｐの位相のみを調整する構成であったが、さらに、開始パルスＤＸやクロック信号ＣＬＸ（および反転クロック信号ＣＬＸINV）についても、イネーブルパルスＥｐと同じ量だけ位相調整する構成としても良い。図１９は、開始パルスＤＸおよびクロック信号ＣＬＸについても、位相調整するタイミング制御回路２００ｆの主要構成を示すブロック図である。なお、この構成には、画像信号処理回路３００を制御するための構成は含まれていない。
【０１０１】
この図において、開始パルスｐＤＸは、タイミング信号生成回路２０１により生成された直後の信号であって、位相調整される前の信号であり、図８における開始パルスＤＸに相当する。同様に、Ｘクロック信号ＣＬＸは、タイミング信号生成回路２０１により生成された直後の信号であって、位相調整される前の信号であり、図８におけるＸクロック信号ＣＬＸに相当する。
図１９において、タイミング信号生成回路２０１により生成された開始パルスｐＤＸは、遅延回路群２２２に供給される。この遅延回路群２２２は、遅延回路群２０２と同様な遅延時間を有する遅延回路を、同じ段数だけ縦続接続したものである。そして、これらの各遅延回路から出力される信号は、選択回路２２３に供給される。選択回路２２３は、遅延回路群２２２の各遅延回路から出力された信号のうち１つを、選択信号生成回路２０７による選択信号ＣＴＬにしたがって選択して、該選択信号を実際に液晶パネル１００に開始パルスＤＸとして供給する。
【０１０２】
一方、タイミング信号生成回路２０１により生成されたＸクロック信号ｐＣＬＸは、遅延回路群２１２に供給される。この遅延回路群２１２も、遅延回路群２０２と同様な遅延時間を有する遅延回路を、同じ段数だけ縦続接続したものであり。そして、これらの各遅延回路から出力される信号は、選択回路２１３に供給される。選択回路２１３は、遅延回路群２１２の各遅延回路から出力された信号のうち１つを、選択信号生成回路２０７による選択信号ＣＴＬにしたがって選択して、該選択信号を実際に液晶パネル１００にＸクロック信号ＣＬＸとして供給する。なお、ここでは反転Ｘクロック信号ＣＬＸINVを位相調整するための構成については言及していないが、クロック信号ＣＬＸを位相調整するための構成と同一である。
【０１０３】
開始パルスｐＤＸおよびＸクロック信号ｐＣＬＸは、タイミング信号生成回路２０１によって基準クロック信号ＣＬＫに同期して生成され、この基準クロック信号ＣＬＫは、上述したように外部からの画像信号ＶＩＤに同期して生成されている。また、画像信号ＶＩＤ１〜ＶＩＤ６も上述したように画像信号ＶＩＤに同期してシリアル−パラレル変換されている。このため、図１９に示される構成では、開始パルスＤＸおよびＸクロック信号ＣＬＸ（反転Ｘクロック信号ＣＬＸINV）は、それぞれ画像信号ＶＩＤ１〜ＶＩＤ６に対して調整されたイネーブルパルスＥｒと同じ量だけ位相調整されて、実際に液晶パネル１００に供給されることになる。
【０１０４】
Ｘクロック信号ＣＬＸ（反転Ｘクロック信号ＣＬＸINV）は、データ線駆動回路１３０にあっては、イネーブル信号が供給される信号線１３２６と同様な信号線１３２２（１３２４）を介して供給されるために遅延が発生する。開始パルスＤＸも、シフトレジスタ１３５０内における転送経路が同様な配線であることから、遅延が発生する。
ここで、図１９に示される構成では、開始パルスＤＸおよびＸクロック信号ＣＬＸ（反転Ｘクロック信号ＣＬＸINV）は、それぞれイネーブルパルスＥｒと同じ量だけ位相調整されて、実際に液晶パネル１００に供給されるので、イネーブルパルスＥｒの位相調整とあいまって画像信号ＶＩＤ１〜ＶＩＤ６に対してより正確にサンプリングすることができるサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｍを生成することが可能となる。
【０１０５】
＜開始パルスＤＸをモニタ信号の代用とする＞
ここで、開始パルスＤＸについても位相調整する場合、画像信号ＶＩＤ１〜ＶＩＤ６に対する位相差を検出するための基準信号として、モニタ信号Ｍ１ではなく、開始パルスＤＸそれ自体を用いる構成としても良い。詳細には、この構成では、液晶パネル１００に供給される開始パルスＤＸは、データ線駆動回路１３０においてシフトされるとともに、モニタ信号Ｍ１の替わりとして、信号線１６７を介して図２０に示されるようなダミー回路１２５に供給される。このダミー回路１２５は、ＡＮＤ回路１２６とＴＦＴ１２７とからなり、それぞれデータ線駆動回路１３０におけるＡＮＤ回路１３７９とサンプリング回路１４０におけるサンプリングスイッチ１４１と同一素子である。
【０１０６】
このうち、ＡＮＤ回路１２６は、その入力端の一方に供給される開始パルスＤＸと、その入力端の他方には供給されるＨレベルの信号との論理積信号を、ＴＦＴ１２７のゲートに供給する。ＴＦＴ１２７のドレインは電位ＧＮＤに接地される一方、そのソースは、抵抗Ｒを介してＨレベルの供給線に接続されてプルアップされている。そして、ＴＦＴ１２７のソースに現れる信号ＭＯＮが、タイミング制御回路２００にフィードされる。
ここで、ある１水平走査期間の帰線期間において、タイミング制御回路２００から出力される開始パルスＤＸが図２１に示されるように出力される場合を想定する。この開始パルスＤＸは、当該水平走査期間にサンプリングされる画像信号ＶＩＤ１〜ＶＩＤ６よりも前に供給されるが、その画像信号に対して予め定められた時間だけ先行して供給されるので、画像信号ＶＩＤ１〜ＶＩＤ６と同期して供給されるといえる。
【０１０７】
信号線１６７およびダミー回路１２５を介してフィードバックされる信号ＭＯＮは、タイミング制御回路２００からの出力された直後の開始パルスＤＸに対して遅延する。この遅延時間をΔＴ４であるとしたとき、タイミング制御回路２００は、次の水平走査期間の帰線期間において、先の水平走査期間の帰線期間における出力タイミングよりも、時間ΔＴ４だけ先行させたタイミングにて開始パルスＤＸを出力する。具体的には、開始パルスＤＸの出力タイミングを調整するためには、上述したように開始パルスｐＤＸを遅延回路群によって遅延させたものを１つ選択して開始パルスＤＸとして出力した後、その遅延時間だけ先行させたものを選択し直して、開始パルスＤＸとして出力すれば良い。イネーブルパルスＥｐおよびクロック信号ＣＬＸ（反転クロック信号ＣＬＸINV）についても同様に、時間ΔＴ４だけ先行するように選択し直す構成とすれば良い。
なお、開始パルスＤＸ、クロック信号ＣＬＸおよびイネーブルパルスＥｐの各位相を、上述した実施形態のように、目標値を基準として定められた範囲内で変化させるようにしても良い。また、ある水平走査期間の帰線期間に出力された開始パルスＤＸのモニタ結果を、次の水平走査期間ではなく、次々の水平走査期間の帰線期間に出力させる開始パルスＤＸの位相調整に反映させても良い。
【０１０８】
＜電気光学装置としての例＞
上述した液晶表示装置は、電気光学装置の一例である。電気光学装置としては、液晶表示装置のほかに、電気光学物質として、エレクトロルミネッセンス（ＥＬ）や、プラズマ、蛍光などを用いて、その電気光学効果により表示を行う装置が挙げられる。なお、電気光学物質としてＥＬを用いる場合、素子基板１０１において、画素電極１１８、発光（ＥＬ）層、共通電極が積層されるので、液晶表示装置では必要であった対向基板１０２は不要となる。
このように、本発明は、上述した液晶表示装置と類似の構成を有する電気光学装置のすべてに適用可能である。
【０１０９】
＜電子機器＞
次に、上述した液晶表示装置を、電子機器に適用した場合の例について、いくつか説明する。
【０１１０】
＜プロジェクタ＞
まず、この液晶表示装置の液晶パネルをライトバルブとして用いたプロジェクタについて説明する。図２２は、プロジェクタの構成例を示す平面図である。
この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。
【０１１１】
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇの構成は、上述した液晶パネル１００と同等であり、画像信号処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動される。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。なお、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【０１１２】
＜モバイル型コンピュータ＞
次に、この液晶表示装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図２３は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶パネル１００の背面にバックライトを付加することにより構成されている。
【０１１３】
＜携帯電話＞
さらに、この液晶表示装置を、携帯電話に適用した例について説明する。図２４は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３０２は、複数の操作ボタン１３０２とともに、反射型の液晶パネル１００を備えるものである。この反射型の液晶パネル１００にあっては、必要に応じてその前面にフロントライトが設けられる。
なお、図２２、図２３および図２４を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【０１１４】
【発明の効果】
以上説明したように本発明によれば、画像信号に対してイネーブルパルスの位相ズレや、ノイズが画像信号に重畳しても、適切にサンプリング信号を生成して、表示品位の低下を防止することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る液晶表示装置の全体構成を示すブロック図である。
【図２】 同液晶表示装置における液晶パネルの構造を示す斜視図である。
【図３】 同液晶パネルを一部破断した断面図である。
【図４】 同液晶表示装置におけるデータ線駆動回路の構成を示す回路図である。
【図５】 同データ線駆動回路の動作を説明するためタイミングチャートである。
【図６】 同液晶表示装置におけるダミー回路の構成を示すブロック図である。
【図７】 同ダミー回路の動作を説明するためタイミングチャートである。
【図８】 同液晶表示装置におけるタイミング制御回路の構成を示すブロック図である。
【図９】 同タイミング制御回路における遅延回路の遅延動作を説明するためのタイミングチャートである。
【図１０】 同タイミング制御回路におけるイネーブル信号生成回路の構成を示すブロック図である。
【図１１】 同イネーブル信号生成回路の各部の波形を示すタイミングチャートである。
【図１２】 同タイミング制御回路におけるイネーブルパルスの位相調整動作を説明するためのタイミングチャートある。
【図１３】 画像信号ＶＩＤ１〜ＶＩＤ６と位相調整されたイネーブルパルスとの関係を示す図である。
【図１４】 第１応用例に係るタイミング制御回路の構成を示すブロック図である。
【図１５】 第２応用例に係るタイミング制御回路の構成を示すブロック図である。
【図１６】 第３応用例に係るタイミング制御回路の構成を示すブロック図である。
【図１７】 第４応用例に係るタイミング制御回路における選択信号生成回路の構成を示すブロック図である。
【図１８】 同選択信号生成回路における加減算処理を示す真理値表である。
【図１９】 第５応用例に係るタイミング制御回路の構成を示すブロック図である。
【図２０】 第５応用例に係るダミー回路の構成を示すブロック図である。
【図２１】 第５応用例に係る開始パルスＤＸの位相調整動作を説明するためのタイミングチャートである。
【図２２】 同液晶表示装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。
【図２３】 同液晶表示装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図２４】 同液晶表示装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
１００……液晶パネル
１１２……走査線
１１４……データ線
１１６……ＴＦＴ（トランジスタ）
１２０……ダミー回路
１３０……データ線駆動回路
１４０……サンプリング回路
１５０……走査線駆動回路
２００……タイミング制御回路
２０２……遅延回路群
２０３……選択回路
２０４……イネーブル信号生成回路
２０５……カウンタ
２０６……比較回路
２０７……選択信号生成回路
Claims (27)
- 複数の走査線と複数のデータ線との各交差部に、トランジスタと画素電極とを有する電気光学パネルの駆動回路であって、
前記走査線を選択して、選択した走査線に対応するトランジスタをオン状態にさせる信号を供給する走査線駆動回路と、
前記走査線が選択された期間に、前記データ線を選択するためのシフトパルスを生成するとともに、前記シフトパルスのパルス幅を、それよりも狭いイネーブルパルスのパルス幅に制限してサンプリング信号として出力するデータ線駆動回路と、
前記画像信号を前記サンプリング信号のパルス期間にてサンプリングして、１本以上のデータ線に供給するサンプリング回路と、
前記画像信号に同期して供給されたモニタ信号と前記イネーブルパルスに同期して供給された基準パルスとの位相差を示す位相差信号を出力するダミー回路と、
前記基準パルスの位相が前記モニタ信号の位相よりも遅れている旨を前記位相差信号が示す場合には、前記画像信号に対するイネーブルパルスの位相を進ませるように、一方、前記基準パルスの位相が前記モニタ信号の位相よりも進んでいる旨を示す場合には、前記画像信号に対するイネーブルパルスの位相を遅らせるように、前記イネーブルパルスの位相を調整するイネーブルパルス調整回路と
を具備することを特徴とする電気光学パネルの駆動回路。 - 前記ダミー回路は、前記サンプリング回路および前記データ線駆動回路に隣接して設けられている
ことを特徴とする請求項１に記載の電気光学パネルの駆動回路。 - 前記ダミー回路は、
前記サンプリング回路の一部および前記データ線駆動回路の一部と同一の素子を含む
ことを特徴とする請求項１に記載の電気光学パネルの駆動回路。 - 前記イネーブルパルス調整回路は、
目標値を基準として予め定められた範囲内で、イネーブルパルスの位相を遅らせること、又は、進めることを交互に繰り返す
ことを特徴とする請求項１に記載の電気光学パネルの駆動回路。 - 前記走査線駆動回路と、前記データ線駆動回路と、前記サンプリング回路と、前記ダミー回路とを、同一基板に形成した
ことを特徴とする請求項１に記載の電気光学パネルの駆動回路。 - 電源投入から一定時間経過したこと、または、電気光学パネルの温度変化が一定値以下となったことを判別する判別回路を備え、
前記イネーブルパルス調整回路は、
前記判別回路による判別結果が肯定的となるまで、前記イネーブルパルスの位相を調整する一方、前記判別回路による判別結果が肯定的になったとき、その肯定的な判別結果となる直前の位相に、前記イネーブルパルスの位相を固定する
ことを特徴とする請求項１に記載の電気光学パネルの駆動回路。 - 前記イネーブルパルス調整回路は、
前記画像信号に同期する基準クロック信号を遅延させて、遅延量が互いに異なる信号を複数出力する遅延回路群と、
前記遅延回路群から出力される複数信号のうち１つを選択するように指示する選択信号を、前記位相差信号で示される位相差に応じて生成する選択信号生成回路と、
前記遅延回路群から出力される複数信号のうち、前記選択信号で指示される信号の１つをイネーブルクロック信号として選択する選択回路と、
前記イネーブルクロック信号の一部を、前記イネーブルパルスとして生成するイネーブル信号生成回路と
を含むことを特徴とする請求項１に記載の電気光学パネルの駆動回路。 - 前記選択信号生成回路は、
前記位相差信号により示される位相差であって前記モニタ信号に対する前記基準パルスの位相遅れと予め設定された目標時間との比較結果にしたがって前記選択信号を生成する
ことを特徴とする請求項７に記載の電気光学パネルの駆動回路。 - 前記選択信号生成回路は、１または複数の水平走査期間毎に、前記選択信号を生成する
ことを特徴とする請求項７に記載の電気光学パネルの駆動回路。 - 前記位相差信号は、
前記モニタ信号に対する前記基準パルスの遅延が大なるほどに、そのパルス幅が短くなるパルス信号であり、
前記イネーブルパルス調整回路は、さらに、
前記位相差信号のパルス幅が予め定められた目標時間以上長いか否かを比較する比較回路を備え、
前記選択信号生成回路は、前記比較回路による比較結果にしたがって前記選択信号を生成する
ことを特徴とする請求項７に記載の電気光学パネルの駆動回路。 - 前記位相差信号は、
前記モニタ信号に対する前記基準パルスの遅延が大なるほどに、そのパルス幅が短くなるパルス信号であり、
前記遅延回路群は、ある遅延量を有する遅延回路を複数個、縦続接続したものであり、
前記イネーブルパルス調整回路は、さらに、
前記位相差信号のパルス幅が予め定められた目標時間以上長いか否かを比較する比較回路を備え、
前記選択信号生成回路は、
前記比較回路による比較結果が肯定的である場合に、前記遅延回路群から出力される複数信号のうち、前記遅延量を１段大きくする信号の選択を指示する一方、
前記比較結果が否定的である場合に、前記遅延回路群から出力される複数信号のうち、前記遅延量を１段小さくする信号の選択を指示する選択信号を生成する
ことを特徴とする請求項７に記載の電気光学パネルの駆動回路。 - 前記イネーブルパルス調整回路は、さらに、前記選択信号生成回路によって生成された選択信号に外乱を加える加算器を備え、
前記選択回路は、前記遅延回路群から出力される複数信号のうち、前記加算器によって外乱が加えられた選択信号で指示される信号を選択する
ことを特徴とする請求項７に記載の電気光学パネルの駆動回路。 - 前記選択信号生成回路は、
前記位相差信号により示される位相差であって前記モニタ信号に対する前記基準パルスの位相遅れが一定値以内になると、前記遅延回路群から出力される複数信号のうち、前記位相遅れが大きくなるような信号の選択を指示する選択信号を生成する
ことを特徴とする請求項７に記載の電気光学パネルの駆動回路。 - 前記位相差信号は、
前記モニタ信号に対する前記基準パルスの遅延が大なるほどに、そのパルス幅が短くなるパルス信号であり、
前記遅延回路群は、ある遅延量を有する遅延回路を複数個、縦続接続したものであり、
前記イネーブルパルス調整回路は、さらに、
前記位相差信号のパルス幅が予め定められた目標時間以上長いか否かを比較する比較回路を備え、
前記選択信号生成回路は、
前記比較回路による前回の比較結果と今回の比較結果が一致しているか不一致であるか検出する検出回路を備え、
前記検出回路の検出結果が一致の場合に、
今回の比較結果が肯定的であるとき、前記遅延回路群から出力される複数信号のうち、前記遅延量を１段大きくする信号の選択を指示し、今回の比較結果が否定的であるとき、前記遅延量を１段小さくする信号の選択を指示する選択信号を生成する一方、
前記検出回路の検出結果が不一致の場合に、
今回の比較結果が肯定的であるとき、前記遅延回路群から出力される複数信号のうち、前記遅延量を複数段大きくする信号の選択を指示し、今回の比較結果が否定的であるとき、前記遅延量を複数段小さくする信号の選択を指示する選択信号を生成する
ことを特徴とする請求項７に記載の電気光学パネルの駆動回路。 - 前記データ線駆動回路は、水平走査期間の帰線期間に供給される開始パルスを、シフト動作を規定するクロック信号にしたがってシフトすることによって、前記シフトパルスを生成するものであり、さらに、
前記開始パルスの位相を、前記イネーブルパルス調整回路によってイネーブルパルスの位相が調整された方向に略同一量、調整する開始パルス調整回路と、
前記クロック信号の位相を、前記方向に略同一量、調整するクロック信号調整回路と
を備えることを特徴とする請求項１に記載の電気光学パネルの駆動回路。 - 前記開始パルスを前記基準パルスとして用いることを特徴とする請求項１５に記載の電気光学パネルの駆動回路。
- ある水平走査帰線期間に供給された開始パルスと前記モニタ信号との位相差を示す位相差信号が前記ダミー回路によって出力された場合に、
前記開始パルス調整回路は、当該位相差信号に基づく前記開始パルスの位相調整を、当該水平走査期間より後の水平走査期間にて実行する
ことを特徴とする請求項１６に記載の電気光学パネルの駆動回路。 - 電気光学パネルとタイミング制御回路とを備えた電気光学装置であって、
前記電気光学パネルは、
複数の走査線と複数のデータ線との各交差部に設けられたトランジスタと、
前記トランジスタに対応して設けられた画素電極と、
前記走査線を選択して、選択した走査線に対応するトランジスタをオン状態にさせる信号を供給する走査線駆動回路と、
前記データ線を選択するためのシフトパルスを生成するとともに、前記シフトパルスのパルス幅を、それよりも狭いイネーブルパルスのパルス幅に制限してサンプリング信号として出力するデータ線駆動回路と、
前記走査線が選択された期間において、前記画像信号を前記サンプリング信号のパルス期間にてサンプリングして、一のデータ線に供給するサンプリング回路と、
前記画像信号に同期して供給されたモニタ信号と前記イネーブルパルスに同期して供給された基準パルスとの位相差を示す位相差信号を出力するダミー回路とを含み、
前記タイミング制御回路は、
前記基準パルスの位相が前記モニタ信号の位相よりも遅れている旨を前記位相差信号が示す場合には、前記画像信号に対するイネーブルパルスの位相を進ませるように、一方、前記基準パルスの位相が前記モニタ信号の位相よりも進んでいる旨を示す場合には、前記画像信号に対するイネーブルパルスの位相を遅らせるように、前記イネーブルパルスの位相を調整するイネーブルパルス調整回路を含む
ことを特徴とする電気光学装置。 - 前記ダミー回路は、前記サンプリング回路および前記データ線駆動回路に隣接して設けられている
ことを特徴とする請求項１８に記載の電気光学装置。 - 前記電気光学パネルにおいて、
前記データ線は、ｎ（ｎは２以上の整数）本数毎にまとめられてブロック化され、
前記画像信号は、ｎ系統に分配されてそれぞれｎ本の画像信号線に並列に供給され、
前記サンプリング回路は、１つのサンプリング信号によってｎ本の画像信号線に並列に供給された画像信号の各系統をサンプリングし、ｎ本のデータ線の各々に１対１に供給する
ことを特徴とする請求項１８に記載の電気光学装置。 - 請求項１８に記載の電気光学装置を備えて、画像を表示することを特徴とする電子機器。
- 複数の走査線と複数のデータ線との各交差部に、トランジスタと画素電極とを有する電気光学パネルの駆動方法であって、
前記走査線を選択して、選択した走査線に対応するトランジスタをオン状態にさせる信号を供給し、
前記走査線が選択された期間に、前記データ線を選択するためのシフトパルスを生成するとともに、前記シフトパルスのパルス幅を、それよりも狭いイネーブルパルスのパルス幅に制限してサンプリング信号として出力し、
前記画像信号を前記サンプリング信号のパルス期間にてサンプリングして、１本以上のデータ線に供給し、
前記画像信号に同期して供給されたモニタ信号と前記イネーブルパルスに同期して供給された基準パルスとの位相差を示す位相差信号を出力し、
前記基準パルスの位相が前記モニタ信号の位相よりも遅れている旨を前記位相差信号が示す場合には、前記画像信号に対するイネーブルパルスの位相を進ませるように、一方、前記基準パルスの位相が前記モニタ信号の位相よりも進んでいる旨を示す場合には、前記画像信号に対するイネーブルパルスの位相を遅らせるように、前記イネーブルパルスの位相を調整する
ことを特徴とする電気光学パネルの駆動方法。 - 前記画像信号に同期する基準クロック信号を遅延させて、遅延量の異なる信号を複数出力する一方、
これらの複数信号のうち１つを選択するように指示する選択信号を、前記位相差信号で示される位相差に応じて生成し、
出力される複数信号のうち、前記選択信号で指示される信号をイネーブルクロック信号として選択し、
前記イネーブルクロック信号の一部を、前記イネーブルパルスとして生成することによって、
前記イネーブルパルスを調整する
ことを特徴とする請求項２２に記載の電気光学パネルの駆動方法。 - 前記位相差信号は、
前記モニタ信号に対する前記基準パルスの遅延が大なるほどに、そのパルス幅が短くなるパルス信号であり、
前記位相差信号のパルス幅が予め定められた目標時間以上長いか否かを比較し、
前記比較回路による比較結果が肯定的である場合に、前記遅延回路群から出力される複数信号のうち、前記遅延量を１段大きくする信号の選択を指示する一方、
前記比較結果が否定的である場合に、前記遅延回路群から出力される複数信号のうち、
前記遅延量を１段小さくする信号の選択を指示する選択信号を生成する
ことを特徴とする請求項２３に記載の電気光学パネルの駆動方法。 - 生成された選択信号に外乱を加え、
前記遅延回路群から出力される複数信号のうち、前記外乱が加えられた選択信号で指示される信号を選択する
ことによって、
前記イネーブルパルスを調整する
ことを特徴とする請求項２３に記載の電気光学パネルの駆動方法。 - 前記位相差信号により示される位相差であって前記モニタ信号に対する前記基準パルスの位相遅れが一定値以内になると、前記遅延回路群から出力される複数信号のうち、前記位相遅れが大きくなるような信号の選択を指示する選択信号を生成する
ことを特徴とする請求項２３に記載の電気光学パネルの駆動方法。 - 前記位相差信号は、
前記モニタ信号に対する前記基準パルスの遅延が大なるほどに、そのパルス幅が短くなるパルス信号であり、
前記位相差信号のパルス幅が予め定められた目標時間以上長いか否かを比較し、
前回の比較結果と今回の比較結果が一致しているか不一致であるか検出し、
この検出結果が一致の場合に、
今回の比較結果が肯定的であるとき、出力される複数信号のうち、前記遅延量を１段大きくする信号の選択を指示し、今回の比較結果が否定的であるとき、前記遅延量を１段小さくする信号の選択を指示する選択信号を生成する一方、
前記検出結果が不一致の場合に、
今回の比較結果が肯定的であるとき、出力される複数信号のうち、前記遅延量を複数段大きくする信号の選択を指示し、今回の比較結果が否定的であるとき、前記遅延量を複数段小さくする信号の選択を指示する選択信号を生成する
ことを特徴とする請求項２３に記載の電気光学パネルの駆動方法。
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