JP3455110B2

JP3455110B2 - 画像表示装置

Info

Publication number: JP3455110B2
Application number: JP19635598A
Authority: JP
Inventors: 裕米田; 信弘 ▲くわ▼原; 靖久保田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-07-10
Filing date: 1998-07-10
Publication date: 2003-10-14
Anticipated expiration: 2018-07-10
Also published as: JP2000029420A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像信号をサンプ
リングするサンプリング部と、サンプリング部へサンプ
リングタイミングを指示するサンプリング信号生成部と
を有する画像表示装置に関し、特に、サンプリング信号
生成部の能動素子の特性が各サンプリング信号生成部毎
に異なっていても、タイミングのズレに起因する映像品
位の低下が発生せず、高品位の画像表示が可能な画像表
示装置に関するものである。

【０００２】

【従来の技術】例えば、アクティブマトリクス型の液晶
表示装置など、画素をマトリクス状に配した画像表示装
置は、従来から広く使用されている。図１３に示すよう
に、当該画像表示装置１０１の画素アレイ１０２には、
ｎ本のデータ信号線ＳＬ₁〜ＳＬ_nと、それらに互いに
交差するｍ本の走査信号線ＧＬ₁〜ＧＬ_mとが設けられ
ており、走査信号線駆動回路１０４が走査信号線ＧＬを
順次選択しながら、データ信号線駆動回路１０３が、各
データ信号線ＳＬへそれぞれの映像データＤを出力す
る。これにより、走査信号線ＧＬとデータ信号線ＳＬと
の組み合わせに対応する画素ＰＩＸへ、映像データＤが
書き込まれ、各画素ＰＩＸの表示状態が設定される。な
お、１番目の走査信号線ＧＬ₁など、位置を特定する必
要がある場合には、位置を示す添字を付して参照し、総
称する場合や位置の特定が不要な場合は、走査信号線Ｇ
Ｌのように、添字を省略して参照する。

【０００３】ここで、上記画像表示装置１０１には、各
画素ＰＩＸへの映像データＤが映像信号ＤＡＴとして時
分割で与えられており、データ信号線駆動回路１０３
は、例えば、スタート信号ＳＰＳやクロック信号ＣＫＳ
などのタイミング信号に同期して、映像信号ＤＡＴをサ
ンプリングし、必要であれば増幅して、各データ信号線
ＳＬに出力する。

【０００４】具体的には、例えば、図１４あるいは図１
５に示すように、データ信号線駆動回路１０３のサンプ
リング信号生成部１３２へスタート信号ＳＰＳが入力さ
れると、シフトレジスタ部１３３がクロック信号ＣＫＳ
に同期してスタート信号ＳＰＳをシフトする。さらに、
バッファ部１３４は、シフトレジスタ部１３３の各段出
力Ｎ₁〜Ｎ_nに基づいて、各データ信号線ＳＬ₁〜ＳＬ
_nに対応するサンプリングタイミングを示すサンプリン
グ信号Ｓ₁〜Ｓ_nを生成する。

【０００５】上記データ信号線駆動回路１０３のサンプ
リング部１３１において、各データ信号線ＳＬ毎に設け
られたサンプリング回路ＡＳは、対応するサンプリング
信号Ｓ（／Ｓ）に基づいて、映像信号ＤＡＴをデータ信
号線ＳＬへ出力するか否かを決定する。これにより、各
データ信号線ＳＬには、それぞれに応じた映像データＤ
が出力される。

【０００６】ここで、上記データ信号線駆動回路１０３
内には、有限の信号遅延が発生するので、図１６に示す
ように、各サンプリング信号Ｓは、クロック信号ＣＫＳ
から遅延時間ｔｄだけ遅れて変化する。当該遅延時間ｔ
ｄは、データ信号線駆動回路１０３を構成するトランジ
スタの特性（移動度やしきい値電圧など）やサイズなど
によって決定される。したがって、クロック信号ＣＫＳ
は、この遅延時間ｔｄを見込んで、映像信号ＤＡＴとの
位相差がｔａとなるタイミングで印加され、サンプリン
グ時点ｔ１０１（サンプリング信号Ｓの立ち下がり時
点）が映像データＤの切り替わり時点ｔ１０２の直前近
傍になるように設定されている（ｔｄ≦ｔａ）。

【０００７】なお、以下では、説明の便宜上、映像信号
ＤＡＴとクロック信号ＣＫＳとの位相差ｔａを、映像デ
ータＤの切り替わり時点ｔ１０２と、当該映像データＤ
に対応するサンプリング信号Ｓの生成に使用されるクロ
ック信号ＣＫＳの立ち下がり時点との差として定義して
いる。また、データ信号線ＳＬ₁のサンプリング信号Ｓ
₁と、それに対応する映像データＤ₁との関係を例にし
て説明する。

【０００８】この場合、サンプリング回路ＡＳ₁は、正
しいタイミングで映像信号ＤＡＴをサンプリングでき、
データ信号線ＳＬ₁には、正しい値の映像データＤ₁が
出力される。また、画素ＰＩＸへ映像データＤ₁を書き
込む際には、所定の時間、映像データＤ₁を保持する必
要があるが、映像データＤ₁が安定してからサンプリン
グ時点ｔ１０１までの時間が十分長いので、画素ＰＩＸ
は、十分なホールド時間を確保できる。この結果、画像
表示装置１０１は、ゴーストや滲みのない高品質な画像
を表示できる。

【０００９】

【発明が解決しようとする課題】しかしながら、上記構
成では、遅延時間ｔｄにバラツキが発生した場合、デー
タ信号線駆動回路１０３が正しい映像データＤをサンプ
リングできなくなり、ゴーストや映像の滲みなどの画質
低下が発生するという問題を生ずる。

【００１０】具体的には、遅延時間ｔｄにバラツキが発
生し、想定した遅延時間ｔｄよりも、実際の遅延時間ｔ
ｄｘが大きくなった場合、図１７に示すように、サンプ
リング信号Ｓ₁が指示するサンプリング時点ｔ１０１ｘ
が映像データＤの切り替わり時点ｔ１０２よりも後にな
る虞れがある（ｔｄｘ＞ｔａｘ）。この場合、データ信
号線ＳＬ₁には、映像データＤ₁からＤ₂へ切り替えら
れている間の不正確な信号が出力されたり、次の映像デ
ータＤ₂が混入したりして、映像の滲みやゴーストが発
生する。

【００１１】一方、図１８に示すように、想定した遅延
時間ｔｄよりも、実際の遅延時間ｔｄｙが短い場合、映
像データＤ₁が安定する時点ｔ１００から、サンプリン
グ信号Ｓ₁が指示するサンプリング時点ｔ１０１ｙまで
の時間が短くなり、上記ホールド時間を確保できなくな
る虞れがある（ｔｄｙ＜＜ｔａｙ）。この場合、画素Ｐ
ＩＸへ正しい値の映像データＤ₁を書き込むことができ
ず、映像の滲みが発生する。

【００１２】なお、上記では、点順次駆動方式のよう
に、サンプリングされた各映像データＤが、直接、画素
ＰＩＸに書き込まれる場合を例にして説明したが、線順
次駆動方式の場合にも同様の問題が発生する。すなわ
ち、線順次駆動方式の場合は、各映像データＤがサンプ
リング・ホールド回路によって一度保持された後で、各
画素ＰＩＸへ印加されるが、サンプリング・ホールド回
路にもホールド時間が必要である。したがって、いずれ
の場合であっても、サンプリング信号Ｓと映像信号ＤＡ
Ｔとのタイミングにズレが発生すると、映像の滲みやゴ
ーストが発生する。

【００１３】ここで、特に、近年では、画像表示装置の
小型化や高解像度化や実装コストの低減などが求められ
ており、これらの要求に応えるために、データ信号線駆
動回路などの駆動回路と画素アレイとを同一基板上に一
体形成する技術が注目を集めている。このような駆動回
路一体型の画像表示装置では、表示面積を拡大するた
め、能動素子として、石英基板やガラス基板などの上に
構成される多結晶シリコン薄膜トランジスタが使用され
ることが多い。特に、現在広く使用されている透過型液
晶表示装置の場合には、基板が光を透過する必要がある
ため、上記素材で基板が作成される。

【００１４】ところが、多結晶シリコン薄膜トランジス
タでは、その製造条件によって、結晶粒の大きさや界面
状態が異なり、その結果、トランジスタ特性（キャリア
移動度、閾値電圧、リーク電流等）が大きく変動するこ
とがある。例えば、閾値電圧は、同一の基板内では数十
ｍＶのバラツキに収まっているのに対し、異なる基板間
では数Ｖのバラツキが発生することも珍しくはない。し
たがって、遅延時間ｔｄのバラツキは、単結晶シリコン
を基板として用いる場合よりも大きくなる。

【００１５】一方、画像表示装置は、高解像度化が進ん
でいるため、映像信号ＤＡＴの印加周期が益々短くなる
傾向にある。したがって、両信号ＤＡＴ・Ｓに許される
タイミングのズレも減少しつつあり、映像信号ＤＡＴと
クロック信号ＣＫＳとの位相差ｔａを予め適切に設定す
ることが困難になっている。この結果、映像の滲みやゴ
ーストが発生しやすく、これらの発生を根本的に抑制可
能な画像表示装置が強く求められている。

【００１６】ここで、例えば、特開平５−４６１１８号
公報には、表示位置ズレを防止するために、映像データ
に対応するサンプリング信号が存在するか否かを検出
し、検出結果に基づいて、両者のタイミング差を調整す
る画像表示装置が開示されている。ところが、当該構成
では、映像データに対応するサンプリング信号を特定す
る回路が必要になり、比較的複雑な回路を必要とする。
さらに、当該画像表示装置では、映像データに対応する
サンプリング信号が無くなるまで異常を検出できないの
で、映像の滲みを防止することができない。

【００１７】本発明は、上記の問題点に鑑みてなされた
ものであり、その目的は、上記タイミングのズレに起因
する映像品位の低下を防止でき、簡単な回路構成の画像
表示装置を提供することにある。

【００１８】

【課題を解決するための手段】請求項１の発明に係る画
像表示装置は、上記課題を解決するために、映像信号を
サンプリング信号に基づいてサンプリングするサンプリ
ング回路と、映像信号の供給タイミングを示すタイミン
グ信号に基づいて、上記サンプリング信号を生成するサ
ンプリング信号生成部とを有する画像表示装置におい
て、以下の手段を講じたことを特徴としている。

【００１９】すなわち、上記サンプリング信号生成部を
構成する素子と同一プロセスで生成された素子から構成
された遅延回路と、上記遅延回路の遅延時間を測定する
検出手段と、上記検出手段の検出結果に基づいて、映像
信号とサンプリング信号との位相差を調整する位相差調
整手段とを備えている。

【００２０】なお、上記遅延回路は、サンプリング信号
生成部を構成する素子と同一プロセスで生成されていれ
ば、サンプリング信号生成部自体の一部であってもよい
し、サンプリング信号生成部とは別の回路であってもよ
い。また、位相差調整手段は、映像信号の位相とサンプ
リング信号の位相とのうち、少なくとも一方を制御すれ
ば、映像信号とサンプリング信号との位相差を調整でき
る。また、位相差調整手段が各信号の位相を制御する
際、映像信号自体、あるいは、サンプリング信号自体を
制御してもよいし、各信号の位相を制御する代わりに、
例えば、タイミング信号など、映像信号あるいはサンプ
リング信号を生成する際に使用される信号の位相を制御
してもよい。

【００２１】上記構成において、サンプリング信号生成
部と遅延回路とは、同一プロセスにて生成された素子か
ら構成されている。この結果、例えば、製造プロセスの
バラツキなどによって、素子の特性（移動度やしきい値
電圧など）が変化する場合、サンプリング信号生成部の
遅延時間と遅延回路の遅延時間とは、略同じ傾向で変化
する。

【００２２】ここで、位相差調整手段は、遅延時間の遅
延時間に基づいて、映像信号とサンプリング信号との位
相差を調整するので、両信号は、サンプリング信号生成
部の遅延時間に応じた位相差に設定される。これによ
り、各サンプリング信号生成部間で、素子の特性に差異
があったとしても、サンプリング回路は、常に適切なタ
イミングで映像信号をサンプリングできる。

【００２３】それゆえ、映像信号とサンプリング信号と
の間のタイミングのズレに起因するゴースト、帯状の表
示ムラ、および、画像のエッジ部分のボケなどの発生を
確実に防止できる。この結果、画像表示装置は、高品質
な画像を表示できる。

【００２４】また、上記構成では、遅延回路の遅延時間
に基づいて、位相差を調整しているので、映像信号に対
応するサンプリング信号あるいはタイミング信号を特定
せずに、映像信号とサンプリング信号との位相差を調整
できる。この結果、画像表示装置単独で位相差を調整で
きるにも拘わらず、上記対応を特定する回路が不要にな
り、画像表示装置の構成を簡略化できる。

【００２５】ところで、上記検出手段は、当然ながら、
アナログ回路で構成してもよいし、デジタル回路で構成
してもよい。ただし、アナログ回路で構成した場合、位
相差調整手段が位相差を調整する際の精度と、検出手段
が遅延時間を検出する際の精度とを同程度に設定するこ
とが難しく、検出手段が不必要に高精度で複雑な回路構
成になったり、検出手段が位相差調整手段の要求する検
出精度を満たすことができなかったりする虞れがある。

【００２６】これに対して、請求項２の発明に係る画像
表示装置は、請求項１記載の発明の構成において、上記
検出手段は、基準となる基準信号によって示されるタイ
ミング（例えば、立ち上がりや立ち下がりなど）から、
上記遅延回路が上記基準信号を遅延させて生成した遅延
信号によって示されるタイミングまでの間、所定の周期
で印加されるパルス信号の数を数えて、上記遅延回路の
遅延時間を検出することを特徴としている。

【００２７】上記構成によれば、アナログ回路で構成す
る場合に比べて、高精度な検出手段を簡単な回路で実現
できる。

【００２８】さらに、請求項３の発明に係る画像表示装
置は、請求項２記載の発明の構成において、上記パルス
信号の周波数は、上記タイミング信号の周波数の整数倍
に設定されていることを特徴としている。

【００２９】上記構成によれば、パルス信号とタイミン
グ信号との間の干渉を防止できるので、画像表示装置の
表示品質をさらに向上できる。加えて、パルス信号を分
周してタイミング信号を生成したり、共通のクロック信
号を互いに異なる分周比で分周してパルス信号およびタ
イミング信号を生成したりすれば、新たなクロック信号
を用意せずに、タイミング信号を生成できる。この結
果、新たなクロック信号を用意する場合に比べて、画像
表示装置の構成を簡略化できる。

【００３０】ところで、上記遅延回路にて遅延された遅
延信号は、遅延する前の信号が急峻に変化していたとし
ても、比較的緩やかに変化する。特に、サンプリング信
号生成部や遅延回路が、画素を形成した基板と同一の基
板に形成されている場合は、回路素子の駆動能力が低く
なりがちであり、信号の鈍りが大きくなる傾向にある。
したがって、遅延信号の変化が終了した時点に基づい
て、検出手段が遅延時間を検出した場合、検出精度が低
下する虞れがある。一方、検出精度を向上させるため
に、上記遅延信号を急峻に変化させようとすると、消費
電力が増大したり、回路が複雑になる。

【００３１】これに対して、請求項４の発明に係る画像
表示装置は、請求項１、２または３記載の発明の構成に
おいて、上記サンプリング信号生成部と遅延回路とは、
画素を形成した基板と同一基板に形成されていると共
に、上記遅延回路から上記基板の外部へ出力される遅延
信号が上記検出手段へ入力されるまでの間には、上記遅
延信号が変化する時間よりも短い時間で変化が終了する
変換信号へ、上記遅延信号を変換する変換手段が設けら
れていることを特徴としている。なお、変換手段は、変
化する時間（遷移時間）が短い信号に変換できれば、ど
のような回路構成でもよいが、例えば、微分回路やクリ
ップ回路などで構成できる。

【００３２】上記構成によれば、基板から出力される遅
延信号がある程度鈍っていても、検出手段は、変化の急
峻な変換信号に基づいて遅延時間を検出できるので、検
出手段の検出精度をさらに向上できる。この結果、さら
に、表示品質の高い画像表示装置を実現できる。

【００３３】また、検出手段は、遅延信号を基板から出
力する回路の出力特性（駆動能力）が低くても、高精度
に遅延時間を検出できるので、基板上に作成される出力
回路の負担を抑えることができ、消費電力の増加を抑制
できる。さらに、駆動能力が低く構成が簡単な回路で出
力回路を構成できるので、より信頼性の高い画像表示装
置を実現できる。加えて、当該出力回路から検出手段ま
での経路において、負荷条件の裕度を向上できる。

【００３４】また、請求項５の発明に係る画像表示装置
は、請求項４記載の発明の構成において、上記変換手段
は、微分回路を含んでいることを特徴としている。当該
構成では、定常時には、微分回路の入出力間に電流が流
れないため、変換手段の消費電力の増大を防止でき、極
めて低いレベルに抑えることができる。また、上記出力
回路の負担をさらに抑制できるので、より消費電力が低
く信頼性が高い画像表示装置を実現できる。加えて、当
該出力回路から検出手段までの経路において、負荷条件
の裕度を向上できる。

【００３５】さらに、請求項６の発明に係る画像表示装
置は、請求項４または５記載の発明の構成において、上
記変換手段は、上記検出手段の電源電位と略同等のレベ
ルに入力信号をクリップするクリップ回路を含んでいる
ことを特徴としている。これにより、変換手段は、上記
遅延信号の波高値が検出手段の定格入力条件を越えてい
る場合であっても、比較的簡単な回路で、当該定格入力
条件を満たす変換信号を生成できる。さらに、変換信号
が定格入力条件を満足するので、検出手段の破壊や特性
劣化を防止できる。

【００３６】加えて、例えば、ＴＦＴ型の画像表示装置
のように、基板内部に構成される能動素子のしきい値が
高く、基板から出力される遅延信号の波高値が高くなり
がちな場合であっても、定格入力条件を満足できる。し
たがって、上記定格入力条件を満たすために、遅延信号
の出力回路にレベルシフタを設ける場合と比較すると、
レベルシフタのシフト量を縮小してレベルシフタの負担
を軽減したり、レベルシフタ自体を省略したりできる。
この結果、信頼性が高く、回路構成が簡単な画像表示装
置を実現できる。

【００３７】一方、請求項７の発明に係る画像表示装置
は、請求項１、２または３記載の発明の構成において、
上記サンプリング信号生成部と遅延回路とは、画素を形
成した基板と同一基板に形成されていると共に、当該検
出手段は、上記遅延回路から上記基板の外に出力される
遅延信号が、所定のしきい値を越えた時点に基づいて、
上記遅延回路の遅延時間を検出し、上記検出手段のしき
い値は、上記遅延信号の波高値の５０％以内に設定され
ていることを特徴としている。なお、検出手段は、遅延
信号の立ち上がりを検出する場合、遅延信号が上記しき
い値を越え、より大きな値になった時点を検出し、遅延
信号の立ち下がりを検出する場合には、しきい値を越
え、より小さな値になった時点を検出する。

【００３８】上記構成によれば、検出手段は、遅延信号
のうち、変化を開始した直後の急峻な部分を用いて、遅
延信号の変化を検出できる。この結果、基板の外に出力
される遅延信号がある程度鈍っている場合であっても、
より早い時点で検出できると共に、より高精度に遅延回
路の遅延時間を検出できる。

【００３９】加えて、検出手段は、遅延信号を基板から
出力する回路の出力特性（駆動能力）が低くても、高精
度に遅延時間を検出できるので、請求項４と同様に、基
板上に作成される出力回路の負担を抑えることができ、
当該出力回路から検出手段までの経路において負荷条件
の裕度を向上できると共に、消費電力が低く、信頼性の
高い画像表示装置を実現できる。

【００４０】また、請求項４記載の発明の構成とは異な
り、変換手段を設けずに、検出手段の検出精度を向上さ
せている。この結果、当該構成に比べて、回路構成が簡
単で、部品点数の少ない画像表示装置を実現できる。

【００４１】ところで、請求項８の発明に係る画像表示
装置は、請求項１、２、３、４、５、６または７記載の
発明の構成において、上記位相差調整手段は、全ての画
素が表示を開始する前に、映像信号とサンプリング信号
との位相差を調整することを特徴としている。

【００４２】当該構成によれば、位相差調整手段が位相
差を調整する時点では、画像表示装置は、画像を表示し
ていない。したがって、調整の前後で、各サンプリング
回路が映像信号をサンプリングするタイミングが変化し
て、サンプリング回路の出力が大きく変化しても、表示
画像の乱れが発生しない。この結果、使用者に違和感を
与えることなく、位相差を調整できる。また、位相差を
調整する期間が画像を表示していない期間に限られるの
で、画像表示中も位相差を調整する場合に比べて、画像
表示装置の消費電力を低減できる。

【００４３】さらに、請求項９の発明に係る画像表示装
置は、請求項８記載の発明の構成において、上記位相差
調整手段は、画素から出射される光の光源が点灯する前
に、映像信号とサンプリング信号との位相差を調整する
ことを特徴としている。

【００４４】当該構成では、位相差調整手段が位相差を
調整している間、光源が消灯されているので、画像表示
装置には、画像が表示されない。また、光源の点灯ある
いは消灯は極めて簡単な回路で判定あるいは制御できる
ので、使用者に違和感を与えずに位相差を調整可能な画
像表示装置を簡単な回路で実現できる。

【００４５】一方、請求項１０の発明に係る画像表示装
置は、請求項８記載の発明の構成において、上記サンプ
リング回路の出力に応じて各画素の表示状態を制御可能
な反射型の画素アレイと、少なくとも、上記位相差調整
手段が位相差を調整している間、上記画素アレイに一定
レベルの映像を表示させる位相差調整時表示手段とを備
えていることを特徴としている。なお、位相差調整時表
示手段は、例えば、映像信号を一定のレベルに保つなど
して、サンプリング回路の出力を一定に保ってもよい
し、サンプリング回路とは別に、画素アレイの各画素へ
一定レベルの信号を供給する回路を設けて、一定レベル
の映像を表示させてもよい。

【００４６】上記構成によれば、反射型の画像表示装置
において、使用者に違和感を与えずに位相差を調整でき
ると共に、位相差を常時調整する場合に比べて、消費電
力を低減できる。

【００４７】また、請求項１１の発明に係る画像表示装
置は、請求項１、２、３、４、５、６または７記載の発
明の構成において、上記位相差調整手段は、最後のサン
プリング回路が映像信号のサンプリングを終了してか
ら、最初のサンプリング回路が映像信号のサンプリング
を開始するまでの期間に、位相差を調整することを特徴
としている。

【００４８】上記構成によれば、画像の切り替え時点で
位相差が調整されるので、画像表示中に位相差を調整し
ても、調整に起因するサンプリング回路の出力変動は発
生せず、表示画像に乱れが発生しない。この結果、画像
表示装置は、使用者に違和感を与えることなく、表示中
に位相差を調整できる。

【００４９】さらに、表示中に位相差を度々調整しても
使用者に違和感を与えないので、画像表示装置が動作
中、回路の経時変化や温度変化によって、サンプリング
信号生成部の遅延時間が変動しても、当該変動に追従し
て、映像信号とサンプリング信号との位相差を適切な値
に保つことができる。

【００５０】ところで、上記位相差調整手段が、遅延時
間の検出結果の１回分に基づいて位相差を調整する場
合、例えば、ノイズなどによって、検出結果に誤差が含
まれていると、映像信号とサンプリング信号との位相差
を不所望な値に設定する虞れがある。

【００５１】これに対して、請求項１２の発明に係る画
像表示装置は、請求項１、２、３、４、５、６、７、
８、９、１０または１１記載の発明の構成において、上
記位相差調整手段は、上記検出手段が上記遅延時間を複
数回検出した結果に基づいて、位相差を調整することを
特徴としている。

【００５２】上記構成によれば、位相差調整手段が複数
回の検出結果に基づいて位相差を調整しているので、１
回の検出結果に大きな誤差が含まれていても、位相差調
整手段は、映像信号とサンプリング信号との位相差を適
切な値に調整できる。この結果、判定エラーの発生を抑
制でき、画像表示装置の表示品位をさらに向上できる。

【００５３】なお、上記請求項１１記載の発明の構成の
ように、表示中も位相差を調整する場合、検出手段の誤
判断が表示の乱れを招く虞れがある。したがって、請求
項１１記載の発明の構成に、請求項１２記載の構成を適
用して、検出手段の誤判断を防止すれば、特に効果的で
ある。

【００５４】

【発明の実施の形態】本発明の一実施形態について図１
ないし図１２に基づいて説明すると以下の通りである。
なお、後述するように、本発明は、映像信号をサンプリ
ングして、各画素に映像データを書き込む画像表示装置
に広く適用できるが、以下では、一例として、アクティ
ブマトリクス型の液晶表示装置について説明する。

【００５５】すなわち、図１に示すように、本実施形態
に係る画像表示装置１は、マトリクス状に配された画素
を有する画素アレイ２と、各画素を駆動するデータ信号
線駆動回路３および走査信号線駆動回路４とを備えてお
り、ビデオ信号処理回路５がＲＧＢ信号などから映像信
号ＤＡＴを生成すると、当該映像信号ＤＡＴに基づいて
画像を表示できる。

【００５６】上記画素アレイ２は、図２に示すように、
ｎ本のデータ信号線ＳＬ₁〜ＳＬ_nと、各データ信号線
ＳＬ₁〜ＳＬ_nにそれぞれ交差するｍ本の走査信号線Ｇ
Ｌ₁〜ＧＬ_mとを備えている。ｎ以下の任意の正整数を
ｉ、ｍ以下の任意の正整数をｊとすると、データ信号線
ＳＬ_iと走査信号線ＧＬ_jとの組み合わせ毎に、画素Ｐ
ＩＸ_(i,j)が設けられており、各画素ＰＩＸ_(i,j)は、
隣接する２本のデータ信号線ＳＬ_i・ＳＬ_i+1、およ
び、隣接する２本の走査信号線ＧＬ_j・ＧＬ_j+1で包囲
された部分に配される。なお、本実施形態では、説明の
便宜上、例えば、ｉ番目のデータ信号線ＳＬ_iのよう
に、位置を特定する必要がある場合にのみ、位置を示す
添字を付して参照し、位置を特定する必要がない場合や
総称する場合には、添字を省略して参照する。

【００５７】上記画素ＰＩＸ_(i,j)は、例えば、図３に
示すように、ゲートが走査信号線ＧＬ_jへ、ドレインが
データ信号線ＳＬ_iに接続された電界効果トランジスタ
ＳＷと、当該電界効果トランジスタＳＷのソースに、一
方電極が接続された画素容量Ｃ_Pとを備えている。ま
た、画素容量Ｃ_Pの他端は、全画素ＰＩＸに共通の共通
電極線に接続されている。上記画素容量Ｃ_Pは、液晶容
量Ｃ_Lと、必要に応じて付加される補助容量Ｃ_Sとから
構成されている。

【００５８】上記画素ＰＩＸ_(i,j)において、走査信号
線ＧＬ_jが選択されると、電界効果トランジスタＳＷが
導通し、データ信号線ＳＬ_iに印加された電圧が画素容
量Ｃ_Pへ印加される。一方、当該走査信号線ＧＬ_jの選
択期間が終了して、電界効果トランジスタＳＷが遮断さ
れている間、画素容量Ｃ_Pは、遮断時の電圧を保持し続
ける。ここで、液晶の透過率あるいは反射率は、液晶容
量Ｃ_Lに印加される電圧によって変化する。したがっ
て、走査信号線ＧＬ_jを選択し、データ信号線ＳＬ_iへ
映像データＤに応じた電圧を印加すれば、当該画素ＰＩ
Ｘ_(i,j)の表示状態を、映像データＤを合わせて変化さ
せることができる。

【００５９】図１に示す画像表示装置１では、走査信号
線駆動回路４が走査信号線ＧＬを選択し、選択中の走査
信号線ＧＬとデータ信号線ＳＬとの組み合わせに対応す
る画素ＰＩＸへの映像データＤが、データ信号線駆動回
路３によって、それぞれのデータ信号線ＳＬへ出力され
る。これにより、当該走査信号線ＧＬに接続された画素
ＰＩＸ…へ、それぞれの映像データＤが書き込まれる。
さらに、走査信号線駆動回路４が走査信号線ＧＬを順次
選択し、データ信号線駆動回路３が各データ信号線ＳＬ
へ映像データＤを出力する。この結果、画素アレイ２の
全画素ＰＩＸに、それぞれの映像データＤが書き込まれ
る。

【００６０】ここで、図６に示すように、上記ビデオ信
号処理回路５からデータ信号線駆動回路３までの間、各
画素ＰＩＸへの映像データＤは、映像信号ＤＡＴとし
て、時分割で伝送されており、データ信号線駆動回路３
は、タイミング信号となる所定の周期のクロック信号Ｃ
ＫＳとスタート信号ＳＰＳとに基づいたタイミングで、
映像信号ＤＡＴから、各映像データＤを抽出している。

【００６１】具体的には、上記データ信号線駆動回路３
は、例えば、図４に示すように、映像信号ＤＡＴを伝送
する信号線と各データ信号線ＳＬ₁〜ＳＬ_nとの間に設
けられたサンプリング回路ＡＳ₁〜ＡＳ_nを含むサンプ
リング部３１と、各サンプリング回路ＡＳ₁〜ＡＳ
_nへ、それぞれのサンプリング信号Ｓ₁〜Ｓ_nを出力す
るサンプリング信号生成部３２とを備えている。さら
に、上記サンプリング信号生成部３２には、縦続接続さ
れたラッチ回路ＬＡＴ₁〜ＬＡＴ_nを含み、クロック信
号ＣＫＳに同期して、スタート信号ＳＰＳを順次シフト
させるシフトレジスタ部３３と、各ラッチ回路ＬＡＴ₁
〜ＬＡＴ_nの出力Ｎ₁〜Ｎ_nに基づいて、各サンプリン
グ信号Ｓ₁〜Ｓ_nを生成するバッファ部３４とが設けら
れている。

【００６２】図４は、一例として、１つのラッチ回路Ｌ
ＡＴに１本のデータ信号線ＳＬが対応する構成を示して
おり、バッファ部３４は、１つの出力Ｎをバッファリン
グして、１つのサンプリング信号Ｓを生成する。

【００６３】より詳細には、データ信号線駆動回路３で
１本のデータ信号線ＳＬに対応する部分をブロックＳＤ
とすると、各ブロックＳＤにおいて、サンプリング回路
ＡＳは、対応するデータ信号線ＳＬを双方向に駆動する
ため、２つの互いに異なる極性のアナログスイッチＡＳ
ａ・ＡＳｂを並列に接続して構成されている。当該両ア
ナログスイッチＡＳａ・ＡＳｂは、サンプリング信号Ｓ
とその反転信号／Ｓとによって略同時に開閉される。な
お、本実施形態では、両アナログスイッチＡＳａ・ＡＳ
ｂの極性は、サンプリング信号Ｓの立ち下がり時点（反
転信号／Ｓの立ち上がり時点）で遮断するように設定さ
れている。一方、バッファ部３４において、ラッチ回路
ＬＡＴの出力Ｎは、インバータＧ１で反転された後、イ
ンバータＧ２を介し、サンプリング信号Ｓとして、上記
アナログスイッチＡＳａへ与えられる。また、インバー
タＧ１の出力は、インバータＧ３・Ｇ４を介し、サンプ
リング信号Ｓの反転信号／Ｓとして、アナログスイッチ
ＡＳｂへ与えられる。

【００６４】上記構成では、シフトレジスタ部３３へ入
力されたスタート信号ＳＰＳが、クロック信号ＣＫＳの
パルス印加毎（この場合は、エッジ毎）に１段ずつシフ
トされ、各サンプリング回路ＡＳ_iには、１つ前のサン
プリング回路ＡＳ_i-1よりも、クロック信号ＣＫＳのパ
ルス印加周期だけ遅れたタイミングのサンプリング信号
Ｓ_iが与えられる。ここで、クロック信号ＣＫＳと映像
信号ＤＡＴとの位相差ｔａは、後述する変換部１１およ
びタイミング制御回路１２によって、サンプリング回路
ＡＳ_iが正しいタイミングで映像データＤ_iを取得でき
るように調整されている。

【００６５】これにより、データ信号線駆動回路３は、
各データ信号線ＳＬに対応する映像データＤを映像信号
ＤＡＴから抽出して、それぞれのデータ信号線ＳＬに出
力できる。この結果、各画素ＰＩＸには、正確な値の映
像データＤが供給され、画素アレイ２は、映像の滲みや
ゴーストの無い画像を表示できる。

【００６６】なお、図４では、１つのサンプリング信号
Ｓが、１つのラッチ回路ＬＡＴの出力Ｎから生成される
場合を例にしたが、図５に示すように、複数のラッチ回
路ＬＡＴの出力Ｎに基づいて、１つのサンプリング信号
を生成してもよい。この構成例では、各ブロックＳＤ_i
では、インバータＧ１に代えて、ＮＡＮＤ回路Ｇ５が設
けられており、ラッチ回路ＬＡＴ_iの出力Ｎ_iと次段の
ラッチ回路ＬＡＴ_i+1の出力Ｎ_i+1との論理積の否定を
出力している。

【００６７】以下では、データ信号線駆動回路３へタイ
ミングを指示するクロック信号ＣＫＳと映像信号ＤＡＴ
との間の位相差調整について詳細に説明する。すなわ
ち、図１に示すように、本実施形態に係るデータ信号線
駆動回路３は、内部遅延を検出するための検出信号ＭＯ
Ｎ１・ＭＯＮ２を出力可能に形成されており、さらに、
タイミング制御回路１２には、後述の変換部１１を介し
て与えられる両検出信号ＭＯＮ１・ＭＯＮ２の位相差ｔ
ｐを検出する位相検出部（検出手段）１３と、当該位相
差ｔｐからデータ信号線駆動回路３の内部遅延を算出
し、映像信号ＤＡＴおよびクロック信号ＣＫＳの位相差
ｔａを調整する位相調整部（位相差調整手段）１４とを
備えている。

【００６８】本実施形態では、検出信号ＭＯＮ１・ＭＯ
Ｎ２の生成方法の一例として、図４（図５）に示すよう
に、最後段のブロックＳＤ_nの後段に、同一構成のブロ
ックＳＤ_yが冗長に設けられており、インバータＧ２の
入出力が検出信号ＭＯＮ１およびＭＯＮ２として出力さ
れている。これにより、インバータＧ２で検出信号（基
準信号）ＭＯＮ１を遅延した信号が、検出信号（遅延信
号）ＭＯＮ２として出力される。この場合、上記インバ
ータＧ２が特許請求の範囲に記載の遅延回路に対応す
る。

【００６９】ここで、検出信号ＭＯＮ１・ＭＯＮ２の位
相差ｔｐ（インバータＧ２の遅延量）は、クロック信号
ＣＫＳとサンプリング信号Ｓとの位相差ｔｄ（サンプリ
ング信号生成部３２の遅延量）とは異なる値であるが、
インバータＧ２およびサンプリング信号生成部３２の双
方は、データ信号線駆動回路３内に形成されており、互
いに同一プロセスで製造されているので、両位相差ｔ
ｐ、ｔｄには、強い相関がある。

【００７０】具体的には、インバータＧ２の入出力とし
て両ＭＯＮ１・ＭＯＮ２が生成されている場合、検出さ
れた遅延量ｔｐは、サンプリング信号生成部３２の遅延
量ｔｄに比べて、ラッチ回路ＬＡＴおよびインバータＧ
１（Ｇ５）での遅延時間（信号伝達時間）分だけ短い値
になっている。ここで、上記ラッチ回路ＬＡＴやインバ
ータＧ１（Ｇ５）の遅延時間も、回路を構成するトラン
ジスタの特性バラツキや経時変化によって変動するが、
同一のデータ信号線駆動回路３内であれば、トランジス
タの特性バラツキや経時変化に大きな差異が発生しない
ので、検出された遅延時間ｔｐから推定できる。例え
ば、インバータＧ２の遅延時間が３０％増大した場合、
他のインバータ｛Ｇ１（Ｇ５）、Ｇ３…｝やラッチ回路
ＬＡＴなどでの遅延時間も、約３０％増大する。

【００７１】一方、データ信号線駆動回路３以外の回路
に起因する遅延時間としては、タイミング制御回路１２
の遅延時間、具体的には、上記位相調整部１４が位相検
出部１３の指示に基づいて、クロック信号ＣＫＳを生成
する際の遅延時間や、位相調整部１４が映像信号ＤＡＴ
の時間差を調整する際の遅延時間などが挙げられる。と
ころが、タイミング制御回路１２は、通常、外部ＩＣに
含まれており、データ信号線駆動回路３とは異なるトラ
ンジスタで構成されている。したがって、タイミング制
御回路１２の遅延時間のバラツキは、データ信号線駆動
回路３の遅延時間のバラツキに比べて極めて小さく、略
一定の値と見なすことができる。

【００７２】上記では、検出信号ＭＯＮ１・ＭＯＮ２が
インバータＧ２の入出力として検出される場合を例にし
て説明したが、検出信号ＭＯＮ１・ＭＯＮ２の位相差ｔ
ｐと、サンプリング信号生成部３２の遅延量ｔｄとの関
係は、検出信号ＭＯＮ２が、サンプリング信号生成部３
２と同一プロセスで形成された回路で検出信号ＭＯＮ１
を遅延して生成されれば成立する。

【００７３】したがって、サンプリング信号生成部３２
の遅延量ｔｄは、両検出信号ＭＯＮ１・ＭＯＮ２の出力
位置に拘わらず、以下の式（１）に示すように、ｔｄ ≒ Ａ・ｔｐ＋Ｂ＝ｔｃ …（１）と、両検出信号ＭＯＮ１・ＭＯＮ２の位相差ｔｐの一次
関数として近似できる。上式（１）中のｔｃは、遅延量
ｔｄの近似値であり、係数ＡおよびＢは、サンプリング
信号生成部３２の回路構成や、検出信号ＭＯＮ１・ＭＯ
Ｎ２の検出位置などに応じ、例えば、タイミングの実測
やシミュレーションなどによって、予め設定される。な
お、両係数Ａ・Ｂは、素子の形状や回路構成などによっ
て決まるので、製造プロセスのバラツキなどにより、素
子の特性が異なる基板間で相違する場合であっても、略
同じ値に保たれる。

【００７４】一方、上記位相調整部１４は、上記の式
（１）に基づいて、位相検出部１３が検出した位相差ｔ
ｐから、遅延量ｔｄの近似値ｔｃを算出し、映像信号Ｄ
ＡＴおよびクロック信号ＣＫＳの少なくとも一方を制御
して、両信号ＤＡＴ・ＣＫＳの位相差ｔａを調整する。
これにより、サンプリング信号Ｓ₁が示すサンプリング
時点ｔ１は、対応する映像データＤ₁の切り替え時点ｔ
２の直前に設定される。

【００７５】例えば、図６では、位相調整部１４がクロ
ック信号ＣＫＳを制御して位相差ｔａを調整する場合を
示している。説明の便宜上、遅延が存在しない場合に所
望のサンプリング時点ｔ１でサンプリングするためのク
ロック信号を、クロック信号ＣＫＳｒとして表示する
と、位相調整部１４は、このクロック信号ＣＫＳｒより
も、上記近似値ｔｃだけ早いタイミング（周期−近似値
ｔｃだけ遅いタイミング）で、クロック信号ＣＫＳを生
成する。

【００７６】一般に、タイミング制御回路１２など、画
像表示装置１を構成する回路は、ある原クロック信号Ｃ
ＬＫ（そのシステムでの最高の周波数のタイミング信
号）、あるいは、当該クロック信号ＣＬＫを分周したク
ロック信号ＣＫＳで駆動されている。したがって、タイ
ミング制御回路１２がクロック信号ＣＫＳを生成する際
に分周を開始する時点を変更すれば、位相調整部１４
は、原クロック信号ＣＬＫのパルス印加周期単位でクロ
ック信号ＣＫＳの位相を制御できる。

【００７７】なお、クロック信号ＣＫＳは周期信号なの
で、位相調整部１４がクロック信号ＣＫＳの位相を制御
する場合、位相の制御幅は、クロック信号ＣＫＳのパル
ス印加周期に制限される。したがって、パルス印加周期
よりも長い範囲に渡って、クロック信号ＣＫＳの位相を
制御する場合には、スタート信号ＳＰＳの位相も併せて
制御すればよい。

【００７８】また、図６では、クロック信号ＣＫＳを制
御する場合を示したが、サンプリング時点ｔ１が切り替
え時点ｔ２の直前に設定できれば、映像信号ＤＡＴの供
給タイミングを制御してもよいし、両映像信号ＤＡＴ・
クロック信号ＣＫＳの双方を制御して、両信号ＤＡＴ・
ＣＫＳの位相差ｔａを調整してもよい。

【００７９】ビデオ信号処理回路５は、映像データＤを
供給するタイミングを調整可能な時間軸調整部５１と、
時間軸調整部５１の出力を反転する反転処理部５２と、
反転処理部５２の出力をバッファリングするバッファ部
５３とを備えており、当該ビデオ信号処理回路５も上記
原クロック信号ＣＬＫに同期して動作している。したが
って、位相調整部１４が時間軸調整部５１へ指示して、
分周を開始する時点を変更すれば、原クロック信号ＣＬ
Ｋのパルス印加周期単位で、映像信号ＤＡＴの位相を制
御できる。

【００８０】なお、位相の調整単位が、原クロック信号
ＣＬＫのパルス印加周期単位でも十分ではない場合に
は、原クロック信号ＣＬＫよりも周波数が高いクロック
信号を別に設けて、クロック信号ＣＫＳあるいは映像信
号ＤＡＴの位相を制御してもよい。ただし、通常、原ク
ロック信号ＣＬＫのパルス印加周期は、クロック信号Ｃ
ＫＳのパルス印加周期の数倍以上に設定されているの
で、原クロック信号ＣＬＫを用いた場合であっても、位
相調整部１４は、クロック信号ＣＫＳや映像信号ＤＡＴ
の位相を十分な精度で制御できる。

【００８１】上記構成では、クロック信号ＣＫＳと映像
信号ＤＡＴとの位相差ｔａは、検出信号ＭＯＮ１・ＭＯ
Ｎ２に基づいて、データ信号線駆動回路３毎に調整さ
れ、各サンプリング回路ＡＳが正しいタイミング（対応
する映像データＤの切り替え時点の直前）で、映像信号
ＤＡＴをサンプリングできるように設定される。したが
って、データ信号線駆動回路３の製造プロセスのバラツ
キによって、データ信号線駆動回路３の能動素子の特性
にバラツキが発生し、サンプリング信号生成部３２の遅
延量ｔｄがデータ信号線駆動回路３毎に異なる場合であ
っても、サンプリング部３１は、常に、正しいタイミン
グで映像信号ＤＡＴをサンプリングできる。この結果、
映像の滲みやゴーストが発生しない高品質な画像表示装
置１を実現できる。

【００８２】さらに、サンプリング信号生成部３２の遅
延量ｔｄは、両検出信号ＭＯＮ１・ＭＯＮ２から推定さ
れている。したがって、サンプリング信号Ｓに対応する
映像データＤを特定せずに、位相調整部１４の調整量を
決定できる。これにより、特定用の回路を設ける場合よ
りも、画像表示装置１の回路構成を簡略化できる。

【００８３】なお、例えば、出荷時などに、サンプリン
グ信号Ｓと映像データＤとのタイミングのズレを測定
し、クロック信号ＣＫＳと映像信号ＤＡＴとの位相差ｔ
ａを各画像表示装置１毎に設定すれば、特定用の回路を
省略できる。ただし、この場合は、画像表示装置１毎
に、タイミングのズレを測定し、遅延量を設定する手間
がかかる。また、位相差ｔａを調整する機会が制限され
るので、例えば、経時変化や周囲の環境の変化などによ
って、トランジスタの特性が変化し、遅延量が変化する
と、上記両信号ＣＫＳ・ＤＡＴの位相差ｔａを正しい値
に保てなくなり、映像の滲みやゴーストなどが発生する
虞れがある。なお、特に、液晶表示装置をプロジェクタ
用の光シャッタとして使う場合には、環境温度が６０℃
以上になることもあるので、その温度が大きな変動要因
となりうる。

【００８４】これに対して、本実施形態に係る画像表示
装置１では、上記両信号ＣＫＳ・ＤＡＴの位相差ｔａを
簡単な回路で自ら調整できる。したがって、製造時の手
間を大幅に削減できると共に、経時変化や周囲の環境の
変化などによって、トランジスタの特性が変化しても、
上記両信号ＣＫＳ・ＤＡＴの位相差ｔａを常に正しい値
に保つことができる。

【００８５】ここで、上記位相検出部１３は、検出信号
ＭＯＮ１・ＭＯＮ２の位相差ｔａを検出できればよいた
め、アナログ／デジタルを問わず、種々の構成を取るこ
とができるが、パルスカウンタで構成すると回路構成を
簡略化できる。この場合、位相検出部１３は、図７に示
すように、検出信号ＭＯＮ１が立ち上がってから、検出
信号ＭＯＮ２が立ち上がるまでの間に、原クロック信号
（パルス信号）ＣＬＫの立ち上がりが何回あるかをカウ
ントして、両検出信号ＭＯＮ１・ＭＯＮ２の位相差ｔｐ
を検出する。

【００８６】ここで、計時用のパルスとしては、独立し
て生成したパルス信号を使用してもよいが、例えば、デ
ータ信号線駆動回路３（より狭義には、サンプリング信
号生成部３２）へ入力されるタイミング信号を生成する
際に使用される原クロック信号ＣＬＫそのもの、あるい
は、当該原クロック信号ＣＬＫを分周して生成したパル
スを使用する方がよい。これにより、パルス信号の生成
用に特別な回路を付加することなく、計時用パルスが生
成できる。この場合、検出信号ＭＯＮ１・ＭＯＮ２の位
相差ｔｐの検出精度は、原クロック信号ＣＬＫのパルス
印加周期に制限されるが、上述したように、映像信号Ｄ
ＡＴおよびクロック信号ＣＫＳの位相差ｔａが原クロッ
ク信号ＣＬＫのパルス印加周期単位で調整されるため、
必要十分な検出精度が得られる。これらの結果、位相検
出部１３の回路構成を簡略化できる。加えて、原クロッ
ク信号ＣＬＫに同期しない他のクロック信号を計時用の
パルスとして使用する場合とは異なり、上記両クロック
信号の干渉が発生せず、誤動作しにくい画像表示装置１
を実現できる。

【００８７】なお、上記では、パルスのカウント方法と
して、立ち上がりをカウントする場合を例にして説明し
たが、当然ながら、これに限るものではなく、例えば、
パルスの立ち下がりやエッジなど、他のカウント方法を
使用した場合でも同様の効果が得られる。また、本実施
形態では、説明の便宜上、検出信号ＭＯＮ１・ＭＯＮ２
の立ち上がり時点が検出される場合を例にして説明する
が、当然ながら、立ち下がり時点に基づいて、両検出信
号ＭＯＮ１・ＭＯＮ２の位相差ｔｐを検出してもよい。

【００８８】ところで、上記検出信号ＭＯＮ１・ＭＯＮ
２が、多結晶シリコン薄膜トランジスタを用いて、画素
アレイ２と同一基板上に形成されたデータ信号線駆動回
路３から出力される場合、両検出信号ＭＯＮ１・ＭＯＮ
２の遷移特性が悪いため、位相差ｔｐの検出精度が低下
する虞れがある。

【００８９】これに対して、本実施形態に係る画像表示
装置１では、位相差ｔｐの検出精度を向上するために、
データ信号線駆動回路３と位相検出部１３との間に、両
検出信号ＭＯＮ１・ＭＯＮ２の立ち上がり時間を短縮す
る変換部（変換手段）１１が設けられている。以下で
は、変換部１１について、図８〜図１１に基づいて説明
する。

【００９０】すなわち、本実施形態に係る変換部１１
は、両検出信号ＭＯＮ１・ＭＯＮ２の立ち上がり時間ｔ
ｓをより短く変換する回路であり、例えば、微分回路を
用いて、入力信号の波形を急峻に変換したり、例えば、
ダイオードやチェナーダイオードなどからなるクリップ
回路を用いて、入力信号の変化が急峻な部分のみを取り
出したりするなどして実現できる。

【００９１】これにより、例えば、図８に示すように、
上記時間ｔｓよりも短い時間ｔｓａで立ち上がる検出信
号（変換信号）ＭＯＮ１ａ・ＭＯＮ２ａが、変換部１１
から出力される。この結果、位相検出部１３は、検出信
号ＭＯＮ１・ＭＯＮ２がある程度鈍っていても、変化の
急峻な検出信号ＭＯＮ１ａ・ＭＯＮ２ａを用いて判定で
き、位相差ｔｐの検出精度を向上できる。

【００９２】また、検出信号ＭＯＮ１・ＭＯＮ２を出力
する回路の駆動能力が低くても、位相差ｔｐを高精度に
検出できるので、当該出力回路の負担を抑えることでき
る。さらに、駆動能力を向上させる必要がないため、駆
動能力の向上に付随する消費電力の増加を削減できる。
加えて、検出信号ＭＯＮ１・ＭＯＮ２の出力から位相検
出部１３へいたる負荷条件の裕度を向上できる。

【００９３】さらに、例えば、データ信号線駆動回路３
が多結晶シリコン薄膜トランジスタを用いたモノリシッ
クドライバの場合、その動作電圧は、例えば、１０Ｖ〜
１６Ｖ程度と、一般の単結晶シリコン基板上に形成した
デバイスに比べて高くなる。一方、位相検出部１３が当
該単結晶シリコンベースのデバイスにより構成された場
合、駆動電圧は、５Ｖ、あるいは、３Ｖなど、比較的低
い電圧で動作する。

【００９４】したがって、変換部１１が、例えば、ダイ
オードやチェナーダイオードなどを用いて、検出信号Ｍ
ＯＮ１・ＭＯＮ２を動作電位範囲近傍でクリップして、
検出信号ＭＯＮ１ａ・ＭＯＮ２ａの変化量を抑えれば、
位相検出部１３の定格入力条件を確実に満足させること
ができる。これにより、位相検出部１３の破壊や特性劣
化を防止できる。また、この場合、位相検出部１３の定
格入力条件を満足させるために、データ信号線駆動回路
３から出力される検出信号ＭＯＮ１・ＭＯＮ２の波高値
を低下させる必要がない。したがって、両検出信号ＭＯ
Ｎ１・ＭＯＮ２の出力回路にレベルシフタを設ける必要
がなく、仮に設ける場合であってもシフト量を低減でき
る。この結果、上記出力回路の負担を抑えることができ
る。

【００９５】加えて、変換部１１を微分回路で構成し
て、データ信号線駆動回路３と変換部１１とを容量結合
すれば、定常的に電流が流れない。したがって、検出信
号ＭＯＮ１・ＭＯＮ２の出力回路となるデータ信号線駆
動回路３の消費電力を低減できる。また、上記データ信
号線駆動回路３が定常的に電流を出力する必要がないた
め、データ信号線駆動回路３の負担が少なくなり、信頼
性の高いデータ信号線駆動回路３を実現できる。

【００９６】例えば、図９に示す構成例では、上記変換
部１１の入力端子ＩＮと出力端子ＯＵＴとの間には、キ
ャパシタＣ１が設けられており、キャパシタＣ１の出力
側は、抵抗Ｒ１を介して接地されると共に、ダイオード
Ｄ１を介して電源電圧ＶＤＤに接続されている。また、
キャパシタＣ１の出力側は、ダイオードＤ２を介して出
力端子ＯＵＴに接続されており、ダイオードＤ２と出力
端子ＯＵＴとの接続点は、抵抗Ｒ２を介して接地されて
いる。

【００９７】当該構成によれば、入力端子ＩＮから入力
された検出信号ＭＯＮ１（ＭＯＮ２）は、キャパシタＣ
１および抵抗Ｒ１・Ｒ２からなる微分回路により微分さ
れ、検出信号ＭＯＮ１ａ（ＭＯＮ２ａ）として、出力端
子ＯＵＴから出力される。したがって、図８に示すｔ１
１からｔ１２までの期間のように、検出信号ＭＯＮ１ａ
（ＭＯＮ２ａ）は、検出信号ＭＯＮ１（ＭＯＮ２）の立
ち上がりに伴って上昇する。さらに、ｔ１２の時点にお
いて、検出信号ＭＯＮ１（ＭＯＮ２）が上昇して、電源
電圧ＶＤＤを越えると、クリップ回路となるダイオード
Ｄ１が導通する。これより、検出信号ＭＯＮ１（ＭＯＮ
２）がクリップされ、検出信号ＭＯＮ１ａ（ＭＯＮ２
ａ）は、所定の電源電圧ＶＤＤのまま、維持される（ｔ
１２以降の期間）。

【００９８】なお、ダイオードＤ１が導通している間、
ダイオードＤ１のアノード側の電圧Ｖ１は、ダイオード
Ｄ１の順方向電圧分だけ、電源電圧ＶＤＤよりも上昇す
る。ところが、ダイオードＤ１のアノード側と、出力端
子ＯＵＴとの間には、当該電圧上昇を補償するために、
ダイオードＤ２が設けられており、上記電圧Ｖ１は、ダ
イオードＤ２の順方向電圧分だけ下げられた後で出力さ
れる。これにより、ダイオードＤ１の導通中、検出信号
ＭＯＮ１ａ（ＭＯＮ２ａ）は、上記電源電圧ＶＤＤに保
たれる。

【００９９】この結果、検出信号ＭＯＮ１ａ（ＭＯＮ２
ａ）の立ち上がり時間ｔｓａは、検出信号ＭＯＮ１（Ｍ
ＯＮ２）の立ち上がり時間ｔｓよりも短くなる。実際の
動作波形を例示すると、図１０に示すように、変換部１
１へ入力される検出信号ＭＯＮ１（ＭＯＮ２）が、約２
４０ｎｓ程度で立ち上がっているのに対して、図１１に
示すように、変換部１１から出力される検出信号ＭＯＮ
１ａ（ＭＯＮ２ａ）は、約７０ｎｓ程度で立ち上がって
いる。

【０１００】なお、図９は、一構成例であり、変換部１
１が鈍った入力波形（検出信号ＭＯＮ１、ＭＯＮ２）を
急峻な出力波形（検出信号ＭＯＮ１ａ、ＭＯＮ２ａ）に
変換できれば、同様の効果が得られる。例えば、変換部
１１は、いわゆるトランジスタまたは抵抗内蔵型のトラ
ンジスタなどを用いたものでもよい。

【０１０１】また、変換部１１が検出信号ＭＯＮ１・Ｍ
ＯＮ２を検出信号ＭＯＮ１ａ・２ａに変更する代わり
に、位相検出部１３が検出信号ＭＯＮ１・ＭＯＮ２の立
ち上がりを検出する際のしきい値を下げても同様の効果
が得られる。この場合は、図１２に示すように、変換部
１１が省略され、両検出信号ＭＯＮ１・ＭＯＮ２が位相
検出部１３へ直接印加されている。さらに、上記しきい
値は、位相検出部１３の電源電圧の１／２よりも小さく
設定される。

【０１０２】当該構成によれば、位相検出部１３は、図
８に示すｔ１１からｔ１２までの期間のように、検出信
号ＭＯＮ１・ＭＯＮ２が立ち上がった直後の比較的急峻
に変化する部分で、両検出信号ＭＯＮ１・ＭＯＮ２の印
加タイミングを検出でき、位相差ｔｐの検出精度を向上
できる。

【０１０３】なお、両検出信号ＭＯＮ１・ＭＯＮ２の波
形鈍りに起因する位相検出部１３の検出誤差が表示品質
の低下を招かない程度に小さい場合には、上述のように
しきい値を設定しなくてもよい。

【０１０４】ところで、図１あるいは図１２に示すタイ
ミング制御回路１２がクロック信号ＣＫＳと、映像信号
ＤＡＴとの位相差ｔａを調整するタイミングには、種々
のタイミングが考えられる。以下では、これらのタイミ
ングについて説明する。すなわち、タイミング制御回路
１２は、随時位相差ｔａを調整することもできる。ただ
し、この場合には、位相差ｔａの調整前と調整後とで、
サンプリング部３１が映像信号ＤＡＴをサンプリングす
るタイミングが変化するので、各画素ＰＩＸへ供給され
る映像データＤの値が変化して、画素アレイ２に表示さ
れた画像が乱れる虞れがある。

【０１０５】したがって、タイミング制御回路１２は、
画像の乱れが発生しないタイミングで位相差ｔａを調整
することが望まれる。当該タイミングの一例として、画
像表示装置１が画像表示を開始する前など、映像信号Ｄ
ＡＴに基づく画像が画素アレイ２へ表示されていない期
間が挙げられる。例えば、画像表示装置１が透過型の場
合、タイミング制御回路１２は、バックライトを点灯す
る前に位相差ｔａを調整する。また、画像表示装置１が
反射型の場合、タイミング制御回路１２は、電源投入後
の所定の期間、例えば、映像信号ＤＡＴを一定レベルに
保つようにビデオ信号処理回路（位相差調整時表示手
段）５へ指示するなどして、各画素ＰＩＸの表示レベル
を一定に保たせる。また、各データ信号線ＳＬへ一定レ
ベルの信号を印加可能な回路をデータ信号線駆動回路
（位相差調整時表示手段）３に設けておき、各画素ＰＩ
Ｘの表示レベルを一定に保たせてもよい。これらのタイ
ミングでは、画像が表示されていないため、いかなる画
像の乱れも発生しない。したがって、タイミング制御回
路１２が、これらのタイミングで位相差ｔａを調整すれ
ば、使用者に違和感を与えることなく、クロック信号Ｃ
ＫＳと映像信号ＤＡＴとの位相差ｔａを調整できる。

【０１０６】また、別の好適なタイミングとしては、画
素アレイ２が画像を切り替える時点が挙げられる。すな
わち、一般に、スタート信号ＳＰＳのパルスが印加され
てから、次のパルスが印加されるまでの期間（水平同期
期間）に、ある走査信号線ＧＬに接続された画素ＰＩＸ
への映像データＤ₁〜Ｄ_nは、クロック信号ＣＫＳに同
期して順次与えられる。ただし、最後の映像データＤ_n
が出力された後、次の走査信号線ＧＬで最初の映像デー
タＤ₁が与えられるまでには、ある程度の期間が設けら
れている。同様に、最後の走査信号線ＧＬ_mの選択を終
了してから、次の垂直同期信号が与えられるまでにも、
ある程度の期間が設けられている。これらの期間には、
サンプリング回路ＡＳ₁〜ＡＳ_nは、映像信号ＤＡＴを
サンプリングしていないため、タイミング制御回路１２
が当該期間中に位相差ｔａを調整すれば、画像表示装置
１が画像を表示している最中であっても、画像の乱れを
発生させずに位相差ｔａを調整できる。なお、これらの
期間は、スタート信号ＳＰＳや垂直同期信号などから容
易に識別できる。

【０１０７】このように、画素アレイ２が画像を切り替
える時点で位相差ｔａを調整すれば、タイミング制御回
路１２は、使用者へ違和感を与えずに、画像の表示中も
位相差ｔａを調整できる。したがって、データ信号線駆
動回路３の遅延時間ｔｄが、動作中の温度変化によって
変動したり、経時変化したりしても、当該遅延時間ｔｄ
の変化に追従して上記位相差ｔａを調整できる。

【０１０８】ところで、タイミング制御回路１２が位相
差ｔａを調整する際、位相検出部１３が両検出信号ＭＯ
Ｎ１・ＭＯＮ２の位相差ｔｐを検出する回数を１回に設
定した場合、位相検出部１３がノイズなどによって位相
差ｔｐを誤検出すると、クロック信号ＣＫＳと映像信号
ＤＡＴとの位相差ｔａを正しく調整できなくなる。

【０１０９】したがって、タイミング制御回路１２が位
相差ｔａを調整する際、位相検出部１３による位相差ｔ
ｐの検出回数を複数に設定し、位相調整部１４が複数回
検出された位相差ｔｐに基づいて、クロック信号ＣＫＳ
と映像信号ＤＡＴとの位相差ｔａを調整すれば、ノイズ
などによるエラーの発生を防止できる。この結果、クロ
ック信号ＣＫＳと映像信号ＤＡＴとの位相差ｔａをさら
に確実に調整できる。ここで、複数回の検出結果を評価
する方法は、誤検出した位相差ｔｐの影響を排除できれ
ば、任意の評価方法を採用できる。

【０１１０】なお、本実施形態では、クロック信号ＣＫ
Ｓや映像信号ＤＡＴの位相を制御する場合を例にして説
明したが、これに限るものではない。例えば、データ信
号線駆動回路３内に各サンプリング信号Ｓの位相を個別
に制御する回路を設けて調整してもよい。映像信号ＤＡ
Ｔと各サンプリング信号Ｓとの位相差を調整できれば、
同一の効果が得られる。ただし、クロック信号ＣＫＳや
映像信号ＤＡＴの位相を制御する方が、サンプリング信
号の位相を個別に制御する場合に比べて、回路構成を簡
略化できる。

【０１１１】また、図４および図５では、ブロックＳＤ
₁〜ＳＤ_nと同様のダミー回路（ブロックＳＤ_y）を設
けて、検出信号ＭＯＮ１・ＭＯＮ２を生成する場合を例
にして説明したが、これに限るものではない。基準とな
る検出信号ＭＯＮ１が、サンプリング信号生成部３２と
同一プロセスで製造された遅延回路を介した後、検出信
号ＭＯＮ２として出力されれば、同様の効果が得られ
る。この場合、遅延回路とサンプリング信号生成部３２
とが同一プロセスで製造された後、別の基板に分離され
ていてもよい。ただし、サンプリング信号生成部３２と
遅延回路とが近い位置に配されている方が、両者の温度
が近くなるため、サンプリング信号生成部３２の遅延量
ｔｄを、より的確に推定できる。また、ダミー回路のよ
うに、遅延回路の回路構成が、サンプリング信号生成部
３２の回路の一部と同一である方が、両検出信号ＭＯＮ
１・ＭＯＮ２の位相差ｔｐから上記遅延量ｔｄを推定す
る際の誤差が少なくなる。

【０１１２】なお、上記実施形態では、画像表示装置１
として、点順次駆動されるアクティブマトリクス型の液
晶表示装置を例にして説明したが、これに限るものでは
ない。当該映像信号をサンプリングして各画素への映像
データを抽出するデータ信号線駆動回路が設けられてい
る画像表示装置であれば、本発明を広く適用できる。

【０１１３】

【発明の効果】請求項１の発明に係る画像表示装置は、
以上のように、サンプリング信号生成部を構成する素子
と同一プロセスで生成された素子から構成された遅延回
路と、上記遅延回路の遅延時間を測定する検出手段と、
上記検出手段の検出結果に基づいて、映像信号とサンプ
リング信号との位相差を調整する位相差調整手段とを備
えている構成である。

【０１１４】上記構成によれば、サンプリング信号生成
部の遅延時間と遅延回路の遅延時間とは、略同じ傾向で
変化するので、各サンプリング信号生成部間で、素子の
特性に差異があったとしても、映像信号に対応するサン
プリング信号あるいはタイミング信号を特定せずに、映
像信号とサンプリング信号との位相差を調整できる。こ
の結果、高品質に画像表示可能な画像表示装置を簡単な
回路で実現できるという効果を奏する。

【０１１５】請求項２の発明に係る画像表示装置は、以
上のように、請求項１記載の発明の構成において、上記
検出手段は、基準となる基準信号によって示されるタイ
ミングから、上記遅延回路が上記基準信号を遅延させて
生成した遅延信号によって示されるタイミングまでの
間、所定の周期で印加されるパルス信号の数を数えて、
上記遅延回路の遅延時間を検出する構成である。

【０１１６】それゆえ、アナログ回路で構成する場合に
比べて、高精度な検出手段を簡単な回路で実現できると
いう効果を奏する。

【０１１７】請求項３の発明に係る画像表示装置は、以
上のように、請求項２記載の発明の構成において、上記
パルス信号の周波数は、上記タイミング信号の周波数の
整数倍に設定されている構成である。

【０１１８】上記構成によれば、パルス信号とタイミン
グ信号との間の干渉を防止できるので、画像表示装置の
表示品質をさらに向上できるという効果を奏する。ま
た、新たなクロック信号を用意せずにタイミング信号を
生成できるので、画像表示装置の構成を簡略化できると
いう効果を奏する。

【０１１９】請求項４の発明に係る画像表示装置は、以
上のように、請求項１、２または３記載の発明の構成に
おいて、上記遅延信号が変化する時間よりも短い時間で
変化が終了する変換信号へ、上記遅延信号を変換する変
換手段が、検出手段の前段に設けられている構成であ
る。

【０１２０】上記構成によれば、基板から出力される遅
延信号がある程度鈍っていても、遅延時間は、変化の急
峻な変換信号に基づき、高精度に検出される。この結
果、表示品質をさらに向上できるという効果を奏する。
加えて、遅延信号を出力する回路の駆動能力をより低く
設定できるので、信頼性が高く、消費電力の低い画像表
示装置を実現できるという効果を併せて奏する。

【０１２１】請求項５の発明に係る画像表示装置は、以
上のように、請求項４記載の発明の構成において、上記
変換手段は、微分回路を含んでいる構成である。当該構
成では、定常時には、微分回路の入出力間に電流が流れ
ない。したがって、より消費電力が低く、信頼性が高い
画像表示装置を実現できるという効果を奏する。

【０１２２】請求項６の発明に係る画像表示装置は、以
上のように、請求項４または５記載の発明の構成におい
て、上記変換手段は、上記検出手段の電源電位と略同等
のレベルに入力信号をクリップするクリップ回路を含ん
でいる構成である。

【０１２３】上記構成によれば、変換手段は、上記遅延
信号の波高値が検出手段の定格入力条件を越えている場
合であっても、比較的簡単な回路で、当該定格入力条件
を満たす変換信号を生成できる。この結果、消費電力を
増加させることなく、検出手段の破壊や特性劣化を防止
できるという効果を奏する。

【０１２４】請求項７の発明に係る画像表示装置は、以
上のように、請求項１、２または３記載の発明の構成に
おいて、上記検出手段のしきい値は、上記遅延信号の波
高値の５０％以内に設定されている構成である。

【０１２５】上記構成によれば、検出手段は、遅延信号
のうち、変化を開始した直後の急峻な部分を用いて、遅
延信号の変化を検出できる。したがって、請求項４より
も簡単な回路構成であるにも拘わらず、請求項４と同
様、消費電力を増加させることなく、検出手段の検出精
度を向上できるという効果を奏する。

【０１２６】請求項８の発明に係る画像表示装置は、以
上のように、請求項１、２、３、４、５、６または７記
載の発明の構成において、上記位相差調整手段は、全て
の画素が表示を開始する前に、映像信号とサンプリング
信号との位相差を調整する構成である。

【０１２７】それゆえ、表示画像の乱れを発生せずに位
相差を調整できるという効果を奏する。また、位相差を
調整する期間が画像を表示していない期間に限られるの
で、画像表示中も位相差を調整する場合よりも、画像表
示装置の消費電力を低減できるという効果を奏する。

【０１２８】請求項９の発明に係る画像表示装置は、以
上のように、請求項８記載の発明の構成において、上記
位相差調整手段は、光源の点灯前に、映像信号とサンプ
リング信号との位相差を調整する構成である。

【０１２９】それゆえ、使用者に違和感を与えずに位相
差調整可能な画像表示装置を、簡単な回路で実現できる
という効果を奏する。

【０１３０】請求項１０の発明に係る画像表示装置は、
以上のように、請求項８記載の発明の構成において、少
なくとも、上記位相差調整手段が位相差を調整している
間、上記画素アレイに一定レベルの映像を表示させる位
相差調整時表示手段とを備えている構成である。

【０１３１】それゆえ、反射型の画像表示装置におい
て、使用者に違和感を与えずに位相差を調整できると共
に、位相差を常時調整する場合に比べて、消費電力を低
減できるという効果を奏する。

【０１３２】請求項１１の発明に係る画像表示装置は、
以上のように、請求項１、２、３、４、５、６または７
記載の発明の構成において、上記位相差調整手段は、最
後のサンプリング回路が映像信号のサンプリングを終了
してから、最初のサンプリング回路が映像信号のサンプ
リングを開始するまでの期間に、位相差を調整する構成
である。

【０１３３】上記構成によれば、画像の切り替え時点で
位相差が調整されるので、表示画像に乱れが発生しな
い。この結果、画像表示装置は、使用者に違和感を与え
ることなく、表示中に位相差を調整できるという効果を
奏する。

【０１３４】さらに、表示中も位相差を調整しているの
で、表示中に遅延時間が変動しても、変動に追従して、
位相差を調整できる。この結果、画像表示装置の表示品
質をさらに向上できるという効果を併せて奏する。

【０１３５】請求項１２の発明に係る画像表示装置は、
以上のように、請求項１、２、３、４、５、６、７、
８、９、１０または１１記載の発明の構成において、上
記位相差調整手段は、上記検出手段が上記遅延時間を複
数回検出した結果に基づいて、位相差を調整する構成で
ある。

【０１３６】上記構成によれば、位相差調整手段が複数
回の検出結果に基づいて位相差を調整しているので、判
定エラーの発生を抑制でき、画像表示装置の表示品質を
さらに向上できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すものであり、画像表
示装置の要部構成を示すブロック図である。

【図２】上記画像表示装置において、画素アレイ近傍を
示すブロック図である。

【図３】上記画像表示装置において、画素の構成例を示
す回路図である。

【図４】上記画像表示装置において、データ信号線駆動
回路の構成例を示す回路図である。

【図５】上記データ信号線駆動回路の他の構成例を示す
回路図である。

【図６】上記画像表示装置全体の動作を示すタイミング
チャートである。

【図７】上記画像表示装置において、位相検出部の動作
を示すタイミングチャートである。

【図８】上記画像表示装置において、変換部の動作を示
す波形図である。

【図９】上記変換部の構成例を示す回路図である。

【図１０】上記変換部の実際の入力波形を示す波形図で
ある。

【図１１】上記変換部の実際の出力波形を示す波形図で
ある。

【図１２】上記画像表示装置の変形例を示すものであ
り、画像表示装置の要部構成を示すブロック図である。

【図１３】従来例を示すものであり、画像表示装置の要
部構成を示すブロック図である。

【図１４】上記画像表示装置において、データ信号線駆
動回路の構成例を示す回路図である。

【図１５】上記画像表示装置において、データ信号線駆
動回路の他の構成例を示す回路図である。

【図１６】上記画像表示装置の動作を示すものであり、
データ信号線駆動回路が正しいタイミングで映像データ
の取得を指示する場合のタイミングチャートである。

【図１７】上記画像表示装置の動作を示すものであり、
映像データの取得指示が遅い場合を示すタイミングチャ
ートである。

【図１８】上記画像表示装置の動作を示すものであり、
映像データの取得指示が早過ぎる場合を示すタイミング
チャートである。

【符号の説明】

１画像表示装置２画素アレイ３データ信号線駆動回路（位相調整時表示手
段）５ビデオ信号処理回路（位相差調整時表示手
段）１１変換部（変換手段）１３位相検出部（検出手段）１４位相調整部（位相差調整手段）３１サンプリング部３２サンプリング信号生成部ＡＳ₁〜ＡＳ_n サンプリング回路Ｃ１キャパシタ（微分回路）Ｄ１ダイオード（クリップ回路）Ｇ２インバータ（遅延回路）ＰＩＸ画素Ｒ１・Ｒ２抵抗（微分回路）ＣＫＳクロック信号（タイミング信号）ＣＬＫ原クロック信号（パルス信号）ＤＡＴ映像信号ＭＯＮ１検出信号（基準信号）ＭＯＮ２検出信号（遅延信号）ＭＯＮ１ａ・ＭＯＮ２ａ検出信号（変換信号）

フロントページの続き (56)参考文献特開平８−146919（ＪＰ，Ａ) 特開平６−67616（ＪＰ，Ａ) 特開平10−161593（ＪＰ，Ａ) 特開平８−179273（ＪＰ，Ａ) 特開平２−309773（ＪＰ，Ａ) 特開平８−227283（ＪＰ，Ａ) 特開昭57−41078（ＪＰ，Ａ) 特開平９−258703（ＪＰ，Ａ) 特開平９−15559（ＪＰ，Ａ) 特開平２−272490（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/20 623 G09G 3/36

Claims

(57)【特許請求の範囲】

【請求項１】映像信号をサンプリング信号に基づいてサ
ンプリングするサンプリング回路と、映像信号の供給タ
イミングを示すタイミング信号に基づいて、上記サンプ
リング信号を生成するサンプリング信号生成部とを有す
る画像表示装置において、上記サンプリング信号生成部を構成する素子と同一プロ
セスで生成された素子から構成された遅延回路と、上記遅延回路の遅延時間を測定する検出手段と、上記検出手段の検出結果に基づいて、映像信号とサンプ
リング信号との位相差を調整する位相差調整手段とを備
えていることを特徴とする画像表示装置。
【請求項２】上記検出手段は、基準となる基準信号によ
って示されるタイミングから、上記遅延回路が上記基準
信号を遅延させて生成した遅延信号によって示されるタ
イミングまでの間、所定の周期で印加されるパルス信号
の数を数えて、上記遅延回路の遅延時間を検出すること
を特徴とする請求項１記載の画像表示装置。
【請求項３】上記パルス信号の周波数は、上記タイミン
グ信号の周波数の整数倍に設定されていることを特徴と
する請求項２記載の画像表示装置。
【請求項４】上記サンプリング信号生成部と遅延回路と
は、画素を形成した基板と同一基板に形成されていると
共に、上記遅延回路から上記基板の外部へ出力される遅延信号
が上記検出手段へ入力されるまでの間には、上記遅延信
号が変化する時間よりも短い時間で変化が終了する変換
信号へ、上記遅延信号を変換する変換手段が設けられて
いることを特徴とする請求項１、２または３記載の画像
表示装置。
【請求項５】上記変換手段は、微分回路を含んでいるこ
とを特徴とする請求項４記載の画像表示装置。
【請求項６】上記変換手段は、上記検出手段の電源電位
と略同等のレベルに入力信号をクリップするクリップ回
路を含んでいることを特徴とする請求項４または５記載
の画像表示装置。
【請求項７】上記サンプリング信号生成部と遅延回路と
は、画素を形成した基板と同一基板に形成されていると
共に、当該検出手段は、上記遅延回路から上記基板の外に出力
される遅延信号が、所定のしきい値を越えた時点に基づ
いて、上記遅延回路の遅延時間を検出し、上記検出手段のしきい値は、上記遅延信号の波高値の５
０％以内に設定されていることを特徴とする請求項１、
２または３記載の画像表示装置。
【請求項８】上記位相差調整手段は、全ての画素が表示
を開始する前に、映像信号とサンプリング信号との位相
差を調整することを特徴とする請求項１、２、３、４、
５、６または７記載の画像表示装置。
【請求項９】上記位相差調整手段は、画素から出射され
る光の光源が点灯する前に、映像信号とサンプリング信
号との位相差を調整することを特徴とする請求項８記載
の画像表示装置。
【請求項１０】上記サンプリング回路の出力に応じて各
画素の表示状態を制御可能な反射型の画素アレイと、少なくとも、上記位相差調整手段が位相差を調整してい
る間、上記画素アレイに一定レベルの映像を表示させる
位相差調整時表示手段とを備えていることを特徴とする
請求項８記載の画像表示装置。
【請求項１１】上記位相差調整手段は、最後のサンプリ
ング回路が映像信号のサンプリングを終了してから、最
初のサンプリング回路が映像信号のサンプリングを開始
するまでの期間に、位相差を調整することを特徴とする
請求項１、２、３、４、５、６または７記載の画像表示
装置。
【請求項１２】上記位相差調整手段は、上記検出手段が
上記遅延時間を複数回検出した結果に基づいて、位相差
を調整することを特徴とする請求項１、２、３、４、
５、６、７、８、９、１０または１１記載の画像表示装
置。