JP4561043B2 - 画像表示装置および画像表示タイミングの調整回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、サンプリングスイッチをサンプリングパルスで開閉させることによって映像信号の画素部への出力を行う画像表示装置と、当該画像表示装置に好適に用いることができる画像表示タイミングの調整回路とに関する。
【0002】
【従来の技術】
図1および図2は、点順次クロックドライブ方式を採用した画像表示パネルの構成例を示すブロック図である。
画像表示パネル1Aおよび1Bは、図1および図2に示すように、画素がマトリクス状に配置されている画素部2と、画素部2に接続された各種回路として、垂直駆動回路(V.DRV)3、水平駆動回路(H.DRV)4およびプリチャージ回路(P.CHG)5と、を有する。
【0003】
画素部2は、例えば液晶セルを、画像の表示エレメント(画素)に用いている。各液晶セルに、液晶素子と、その表示時にオンし映像信号Videoを液晶素子の一方の電極(画素電極)に供給するTFT(Thin Film Transistor)と、が設けられている。特に図示しないが、TFTのゲートが行(1表示ライン)ごとにゲート線に接続され、各列のTFTのソースまたはドレインの一方がデータ線に接続されている。垂直駆動回路(V.DRV)3は画像表示の際にゲート線を走査(所定時間おきに順次駆動)し、水平駆動回路(H.DRV)4はゲート線の駆動時間(水平走査期間)内に、データ線に1表示ライン分の表示データを点順次で供給する(水平走査)。この水平走査と垂直走査とを組み合わせることにより画素部2に1画面を表示させる。
【0004】
点順次クロックドライブ方式では、水平駆動が水平クロックにより制御される。
図1に示す構成例では、パネル内部のクロック生成部6により、外部から入力された互いに逆相の水平クロックHCK,HCKXを基に、よりデューティ比が小さいパルス幅を有し互いに逆相の水平クロック(以下、ドライブクロックという)DCK1,DCK2、および、それらの反転ドライブクロックDCK1X,DCK2Xを生成する。水平駆動回路(H.DRV)4は、パネル外部またはパネル内のクロック生成部6から水平スタートパルス(HST:不図示)が与えられると、入力された互いに逆相の水平クロックHCK,HCKXにより駆動される内蔵のシフトレジスタで水平スタートパルス(HST)をシフトさせ、そのシフト後のパルスを基にドライブクロックDCK1,DCK2を抜き取って、データサンプリングスイッチ(HSW)を駆動するドレインパルスを生成する。データサンプリングスイッチ(HSW)は、特に図示しないが、水平駆動回路(H.DRV)4の出力段または画素部2の映像信号入力部に設けられ、ドレインパルスによって、入力した映像信号を点順次でサンプリングする。なお、図1において、必要に応じてクロックバッファ回路7を設けることがある。この場合、クロックバッファ回路7は、水平クロックHCKXを用いて水平クロックHCKを調整し、ドライブクロックDCK1Xを用いてドライブクロックDCK1を調整し、ドライブクロックDCK2Xを用いてドライブクロックDCK2を調整し、調整後のドライブクロックDCK1およびDCK2を出力する。また、クロックバッファ回路7は、各種クロックの電圧レベルをパネル駆動に適した電圧に変換する。
【0005】
一方、図2に示す構成例では、水平駆動回路(H.DRV)4を駆動する水平クロックHCK、および、その反転クロックHCKX、並びに、ドライブクロックDCK1,DCK2、および、それらの反転ドライブクロックDCK1X,DCK2Xが全てパネル外部から与えられる。
なお、垂直駆動回路(V.DRV)3を駆動するスタートパルスおよびクロックは図示を省略している。この場合においても、図1と同様な機能のクロックバッファ回路7を必要に応じて設けることがある。
【0006】
これらのパネルに内蔵された各種回路のアクティブ素子は、画素部2と同一基板に形成された多くのTFTから構成されている。これらTFTはバルク形トランジスタと比較すると特性のバラツキが大きく、またエージングなどの熱処理で特性が変動しやすい。TFTの特性が変化すると、特にデータサンプリングスイッチ(HSW)によるサンプリングタイミングのずれが生じる。このサンプリングタイミングのずれは、いわゆるゴーストと称され、本来の画像において表示画面上で所定のドット数がずれて生じる望ましくない画像が、本来の画像と重なって見える現象を引き起こすことが知られている。
【0007】
ゴーストを防止するために、トランジスタの特性変動によるサンプリングパルスのずれを検出するためにモニタパルスを生成して、このモニタパルスを水平クロックのタイミング生成にフィードバックするサンプリング動作のタイミング調整技術が知られている。
【0008】
図3に、水平駆動回路4内に設けられたモニタ回路とフィードバック系回路の構成例を示す。
本例のモニタ回路100は、実際に画素に映像信号を送出するデータサンプリングスイッチHSWが高速なCMOSトランスファゲートから構成されていることに対応している。つまり、モニタ回路100は、水平駆動回路4内で画素に映像信号Videoを送出するデータサンプリングスイッチHSWに隣接する位置に設けられたCMOSトランスファゲートからなるモニタパルス生成スイッチ101を有している。このモニタパルス生成スイッチ101を構成するトランスファゲートは、データサンプリングスイッチHSWを構成するCMOSトランスファゲートと同じサイズを有し一括形成されるTFTにより構成されている。
【0009】
モニタパルス生成スイッチ101は、ソース同士、ドレイン同士が相互に接続されたPMOSトランジスタ101PとNMOSトランジスタ101Nとからなる。相互接続された一方の端子は、データサンプリングスイッチHSWにおいて映像信号Videoの供給線に接続されるのに対し、ここでは接地されている。
入力されるドライブクロックDCK1,DCK1X,XDCK2,DCK2を基に、互いに逆相のドレインパルスDP,DPxの対を生成するための回路102が、2つのトランジスタ101Pおよび101Nのゲートに接続されている。
【0010】
2つのトランジスタの相互接続された他方の端子は配線を介してパネル外部に取り出され、バッファ112を介して、いわゆるフィードバックIC110の入力に接続されている。配線途中のノードがプルアップ抵抗111を介して電源電圧Vddの供給線に接続されている。
【0011】
図示を省略しているが、互いに逆相のドレインパルスDP,DPxの対を生成する回路120と同様な回路が、データサンプリングスイッチHSW側にも設けられ、ドレインパルスDP,DPxの対がデータサンプリングスイッチHSWを構成するCMOSトランスファゲートにも印加される。これにより、供給された映像信号Videoがサンプルホールドされて、データ線に排出される。このとき同時に、このデータのサンプリングタイミングをモニタする信号(モニタパルス)MPがモニタパルス生成スイッチ101により生成され、フィードバックIC110に送られる。
【0012】
図4(A)〜図4(C)に、映像信号Video、ドレインパルスDPおよびモニタパルスMPの波形図を示す。
図4(B)に示すドレインパルスDPが印加されたときにモニタパルス生成スイッチ101がオンすると、その出力の電位が電源電圧Vddにプルアップされていた状態から接地電位GNDに変化する。パルス印加が終了すると、モニタパルス生成スイッチ101がオフするため、配線の抵抗RLおよび容量CL等で決まる時定数に応じて、配線の電位が上昇する。これにより図4(C)に示すモニタパルスMPが生成されるが、この電位上昇の期間H2は、配線の負荷等による高いインピーダンスのためにある程度時間がかかり、この期間を待って次のドレインパルスDPの印加が行われる。
このため、フィードバックIC110は、その前の電位が低下する期間H1で、モニタパルスMPの電位がハイレベルからローレベルに変化する途中の電位を検出し、検出した電位からドレインパルスの位相のずれを検出する。より詳細には、位相ずれがないときは、この検出電位が一定の範囲に収まっているが、位相ずれがあると、検出電位がその範囲を外れる。フィードバックIC110は、この電位変化量から位相のずれ量を見積もり、位相のずれが生じないように、水平クロックHCK,HCKXのパルスの発生タイミングを調整し、再び画像表示パネルに戻す制御を行う。
【0013】
【発明が解決しようとする課題】
このように、従来の映像信号を画素部に排出する画像表示タイミングのモニタ方法では、ドレインパルスDPの立ち上がりを基準としたモニタパルスMPの電位変化を検出している。
ところが、ドレインパルスDPの立ち上がりを基準とした従来のタイミング検出では、たとえばドレインパルス幅が変動すると、正確な画像表示タイミングを検出したことにならない場合があり、その結果、高精度なサンプリング動作のタイミング調整が行えないという課題があった。このタイミング調整の精度低下は、画像表示パネルの水平画素数が増大し、サンプリングパルスの周期が短くなるに従って顕著となる。
【0014】
本発明の目的は、映像信号のホールドタイミングを正確にモニタすることにより、画像表示タイミング調整の精度を向上させた画像表示装置と、当該画像表示装置に好適に用いることができる画像表示タイミングの調整回路とを提供することにある。
【0015】
【課題を解決するための手段】
本発明に係る画像表示装置は、画素がマトリックス状に配置されている画素部と、当該画素部の列ごとのデータ線および映像信号の入力線に接続され、画像表示の際に、入力されるサンプリングパルスで開閉することによって映像信号をサンプルホールドし、データ線に出力するサンプリングスイッチと、前記サンプリングパルスが前記サンプリングスイッチに印加されるタイミングでスイッチングして、出力配線を基準電圧に接続し当該接続を解除することによって、当該出力配線にモニタパルスを生成するモニタパルス生成スイッチと、前記モニタパルスに基づいて、前記サンプリングスイッチの動作タイミングを調整するタイミング調整回路と、前記モニタパルスが入力される前記タイミング調整回路の入力側配線部を電源電圧にプルアップするプルアップ抵抗と、を有し、前記タイミング調整回路は、前記サンプリングパルスが終了するときに前記モニタパルスに現出するローレベルからハイレベルへのプルアップ電位変動を検出し、当該検出したプルアップ電位変動のタイミングに応じて前記サンプリングスイッチの動作タイミングを調整する。
【0016】
この画像表示装置は、画像表示の際に、表示画像のデータが映像信号として入力され、入力線を介して画素部の列ごとに設けられたサンプリングスイッチに送られてくる。一方、当該画像表示装置は、サンプリングパルスを当該サンプリングスイッチに供給する。サンプリングスイッチは、サンプリングパルスが印加されるタイミングで開き、サンプリングパルスの終了で閉じる。このサンプリングパルスの開閉に同期してスイッチングするモニタパルス生成スイッチは、そのスイッチングによってモニタパルスを生成する。本発明では、サンプリングパルスが終了するタイミングで、このモニタパルスに電位変動が現出することを利用し、タイミング調整回路が、その電位変動を検出する。サンプリングパルスが終了する時点で、映像信号がサンプルホールドされ、そのホールド時のデータがデータ線を通して画素に供給され、データに応じた輝度で画素が発光する。このため、タイミング調整回路が検出したモニタパルスの電位変動は、正確なデータサンプリングタイミングを表している。タイミング調整回路は、このモニタパルスの電位変動に応じて画像表示のタイミングを調整する。
【0017】
本発明に係る画像表示タイミングの調整回路は、画素がマトリックス状に配置されている画素部を有する画像表示パネルが映像信号をサンプリングパルスによってサンプルホールドし、画素部の列ごとのデータ線に出力するときのサンプリングタイミングで電源電圧から基準電位に変動するモニタパルスをパネル外部に出力する配線を電源電圧にプルアップするプルアップ抵抗と、前記プルアップ抵抗によって電源電圧にプルアップされた配線部分の電位を入力し、前記サンプリングパルスが終了するときに前記モニタパルスに現出するローレベルからハイレベルへのプルアップ電位変動を検出し、当該検出したタイミングに応じて、当該画像表示パネルの内部または外部に設けられている駆動クロック信号の生成部に対して与える基準クロック信号を制御することで画像表示タイミングを調整するタイミング検出調整部と、を有する。
【0018】
この画像表示タイミングの調整回路は、画像表示パネルと、駆動クロック信号の生成部とに接続されて用いられる。この調整回路は、画像表示パネルから出力されるサンプリング動作のモニタパルスを画像表示パネルから入力し、このサンプリングパルスが終了するときにモニタパルスに現出する電位変動を検出する。この調整回路は、検出した電位変動のタイミングに応じて基準クロック信号を制御し、駆動クロック信号の生成部に出力する。基準クロック信号を入力した駆動クロック信号の生成部からは、調整された駆動クロック信号が生成され、画像表示パネルに出力される。画像表示パネルは、調整された駆動クロック信号により駆動されるため、所望の映像データがサンプリングパルスによってサンプルホールドされ、画素部の列ごとのデータ線に出力され画像表示に供せられる。
【0019】
【発明の実施の形態】
以下、本発明の実施の形態を、液晶表示装置(LCD)を例に図面を参照して説明する。液晶表示パネル全体としては、図1または図2に示す構成と共通する。
【0020】
図5は、点順次クロックドライブ方式を採用した液晶パネルの構成例を示す回路図である。図6は、各信号波形のタイミングチャートである。なお、図5は、図1に対応し内部でクロックを生成する場合を示す。
画素部2は、例えばXGA仕様では1024×768個の画素21をマトリクス状に配置した構成を有する。各画素21は、スイッチング用のTFT22、保持容量Csおよび液晶素子(不図示)を有する。保持容量Csは、TFT22のソースまたはドレインの一方に接続された画素電極と共通電位VCOMの供給線との間に形成されている。TFT22のソースまたはドレインの他方は、対応するデータ線DLに接続されている。画素21は、TFT22を介して供給され画素電極に保持される電荷の量に応じて光の透過率が変わる光変調素子として機能する。
【0021】
画素21が水平方向に偶数M、例えば6または12の数で繰り返され、これにより一度に画像が表示される単位(以下、単に“段”という)が、構成される。図5には奇数、即ち(2N−1)の段(N:自然数)と、偶数、即ち2Nの段を示す。
【0022】
水平駆動回路4は、段ごとに設けられたスキャナと称されるユニットにより構成されている。奇数(2N−1)段のスキャナは、パネル外部から供給される水平クロックHCK,HCKXにより駆動されるシフトレジスタユニット(S/R)40o、パルス抜き取りスイッチ41o、位相調整回路(PAC)42o、および、データサンプリングスイッチHSWを有する。同様に、偶数(2N)段のスキャナは、シフトレジスタユニット(S/R)40e、パルス抜き取りスイッチ41e、位相調整回路(PAC)42e、および、データサンプリングスイッチHSWを有する。
【0023】
図示した奇数(2N−1)段を初段とした場合、初段のスキャナ内のシフトレジスタユニット40oに、水平スタートパルスHSTが入力されるようになっている。また、スキャナのシフトレジスタユニット40oと40eが段間で順次接続され、これにより全体で1つのシフトレジスタが構成されている。
各シフトレジスタユニット40o(または40e)は、図6(B)〜図6(H)に示すように、水平クロックHCK,HCKXが立ち上がるタイミングで、スタートパルスHSTと同じパルス幅の転送中のパルスを、パルス抜き取りスイッチ41o(または41e)の制御端子に出力する。このシフトレジスタからの出力パルスを、以下、クロック・サンプリングパルスと称する。図6(F)〜図6(H)に示すように、クロック・サンプリングパルスCP1,CP2,CP3,…は、水平クロックHCKの1パルス幅ずつ順次遅れたパルス群となる。
【0024】
奇数(2N−1)段において、パルス抜き取りスイッチ41oはドライブクロックDCK2の供給線と位相調整回路42oとの間に接続されている。このため、奇数段のパルス抜き取りスイッチ41oは、そのオン期間にドライブクロックDCK2の供給線に現出するパルスDPodd(DP1,DP3,…)をオン期間ごとに1つだけ抜き取り、位相調整回路42oに送る。
同様に、偶数(2N)段において、パルス抜き取りスイッチ41eがドライブクロックDCK1の供給線と位相調整回路42eとの間に接続されている。このため、偶数段のパルス抜き取りスイッチ41eは、そのオン期間にドライブクロック線DCK1に現出するパルスDPeven(DP2,DP4,…)をオン期間ごとに1つだけ抜き取り、位相調整回路42eに送る。
このようにして抜き取られたドライブクロックのパルスはドレインパルスと称される。図6(I)〜図6(K)に、ドレインパルスDP1,DP2,DP3を示す。
【0025】
ところで、ドライブクロックDCK1,DCK2は、クロック生成部(CK.GEN)6により、周期が水平クロックHCK,HCKXと等しいが、デューティ比が、より小さいクロックとして生成されている。したがって、ドライブクロックDCK1,DCK2を抜き取ることにより生成されたドレインパルスDP1,DP2,DP3,…は、隣り合うパルス間で上記デューティ比の違いに応じた間隔が開いた点順次のサンプリングパルスとなる。
このサンプリングパルスは、位相調整回路42oまたは42eにおいて互いに逆位相で位相差が半周期で揃った対のドレインパルスDP,DPxに調整され、データサンプリングスイッチHSWに順次印加される。その結果、ゲート線GLが選択された1表示ライン内において、M個の画素ごとに映像信号Videoがデータ線に供給され、画像表示の高速な水平駆動が実行される。
この水平駆動を、選択するゲート線GLを変えて順次繰り返すことにより、1画面(1フィールド)が表示される。なお、ドレインパルスが本発明の「サンプリングパルス」の具体例となる。
【0026】
本実施の形態では、図5に示すように、スキャナの隣接箇所に、いわゆるダミースキャナと称されるサンプリングタイミング検出用のスキャナ50が形成されている。本例では、図5に示す奇数(2N−1)段を初段とすると、その初段のスキャナの、例えば走査開始側(図5の左側)にサンプリングタイミング検出用のスキャナ50が設けられている。
サンプリングタイミング検出用スキャナ50は、データ線ごとのスキャナと共通した構成として、シフトレジスタユニット40d、パルス抜き取りスイッチ41d、位相調整回路42d、および、CMOSトランスファゲート51を有し、それらの接続関係は初段のスキャナとほぼ同じである。これは、サンプリングタイミング検出用スキャナ50を、初段のスキャナと同じように動作させるためである。ただし、CMOSトランスファゲート51を構成するPMOSトランジスタ51PとNMOSトランジスタ51Nの共通ソースは接地電位に接続され、共通ドレインからモニタパルスMPの出力線が取り出されている。モニタパルスMPの出力線は、パネル外部に引き出され、バッファ112を介してフィードバックIC60に入力されている。このフィードバックIC60は、本発明の「画像表示タイミングの調整回路」の実施の形態を構成する。モニタパルスMPの出力線は、従来と同様、プルアップ抵抗111を介して電源電圧Vddの供給線に接続されている。また、フィードバックIC60からは、調整後の水平クロックHCK,HCKXが出力され、パネル内部に戻されてクロック生成部6に入力される。この水平クロックHCK,HCKXが本発明の「基準クロック信号」の具体例に該当する。
【0027】
サンプリングタイミング検出用スキャナ50のシフトレジスタユニット40dと初段のシフトレジスタユニット40oとの段間は、シフトレジスタ動作に影響を与えないように切り離されている。このため、シフトレジスタユニット40dは、水平スタートパルスHSTをラッチして出力する回路として機能する。また、ドレインパルスDP1,DPoddおよびDPevenの生成は、図5の構成ではドライブクロックDCK2を抜き取ることにより行っているが、他のドライブクロックDCK1、水平クロックHCKまたはHCKXを抜き取る構成、さらには、互いに逆相のクロック対、即ちDCK1とDCK2、或いは、HCKとHCKXを同時に抜き取るダブルスイッチ構成でも良い。
【0028】
サンプリングタイミング検出用スキャナ50内のCMOSトランスファゲート51は、本発明の「モニタパルス生成スイッチ」の実施の形態を構成する。本実施の形態では、このモニタパルス生成スイッチ51で生成されたモニタパルスMPに対するサンプリング点の検出の仕方が従来と異なる。
【0029】
図7(A)〜図7(C)は、本実施の形態のサンプリング点の検出方法を示す、映像信号Video、ドレインパルスDPおよびモニタパルスMPの波形図である。
図7(C)に示すように、モニタパルスMPには、その電位が下がる期間H1から電位上昇期間H2に転じる部分に、モニタパルス生成スイッチ51のゲートとドレイン間の内部容量および結合容量、並びに、モニタパルスMPを伝送する配線の容量等で決まる大きさの電位変動70が生じている。この電位変動70は、通常リンギングと称され不必要な電位変動と認識されていた。
本実施の形態では、この電位変動パルス70を検出することによって、サンプリングタイミングを規定する。具体的には、フィードバックIC60のサンプリングタイミングを検出する閾値レベルを、従来、モニタパルスの電位低下期間H1の途中でポイントP0を検出していた閾値レベルVth0から下げて、電位変動パルス70が交差する閾値レベルVthに設定する。この電位変動パルス70は、図7(B)に示すドレインパルスDPの立下りに対応して現出するため、そのポイントPのタイミングを検出することとなる。ドレインパルスDPの立下りタイミングは、図7(A)に示す映像信号のホールド時Tholdに対応しているため、電位変動パルス70のポイントPは、結局、映像信号Videoのホールド時、即ち実質的なデータサンプリング時とタイミング的にほぼ一致したものとなる。
【0030】
従来のようにポイントP0の検出を行った場合、例えば、パネル内の信号遅延の変動等でドレインパルスDPの立ち上がり点や幅がシフトした場合、それに応じて、検出されるサンプリングタイミングも変動してしまう。
これに対し、本実施の形態の方法では、ドレインパルスDPの立下りによって生じる電位変動パルス70を検出することによって、画素データと対応した実際のサンプリングタイミングを検出することが可能となる。したがって、ドレインパルスDPが多少変動しても、検出されたサンプリングタイミングは、実画像のサンプリングタイミングと一致する。結果として、フィードバックIC60による画像表示タイミングの調整の精度が向上し、ゴーストのない高品位な画像を得ることが可能となる。
【0031】
【発明の効果】
本発明に係る画像表示装置によれば、サンプリングパルスが終了するときにモニタパルスに現出する電位変動をタイミング調整回路が検出し、サンプリングパルスが終了時点の映像データがサンプルホールドされ、これがデータ線に排出されて画素に供給されるデータとなるため、タイミング調整回路による映像信号のサンプリングタイミング調整の精度が向上する。これによって、サンプリングパルスの位相ずれが生じても、すぐに正確な補正が施される。その結果、特にサンプリングパルスの幅や間隔が狭い、高解像度の画像表示においてもゴーストマージンが向上し、高品質で高精細な画像表示が可能となる。また、ゴーストマージンが向上するため、長時間使用しても鮮明な画像を楽しむことができる。
【0032】
本発明に係る画像表示タイミングの調整回路によれば、画像表示パネルから送られてくるモニタパルスに対し、サンプリングパルスが終了するときに現出する電位変動を検出することから、画像表示パネルを駆動する駆動クロックの生成部に対し高い精度の基準クロック信号を出力できる。そのため、この画像表示タイミングの調整回路からは、良く調整された駆動クロック信号が生成され、これによって動作する画像表示パネルのゴーストマージンの向上、高品質で高精細な画像表示に大きく寄与することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係る点順次クロックドライブ方式を採用した画像表示パネルの第1の構成例を示すブロック図である。
【図2】本発明の実施の形態に係る点順次クロックドライブ方式を採用した画像表示パネルの第2の構成例を示すブロック図である。
【図3】従来の画像表示装置において、水平駆動回路内に設けられたモニタ回路の構成例を示す回路図である。
【図4】(A)〜(C)は、従来技術の課題の説明に用いた、映像信号、ドレインパルスおよびモニタパルスの波形図である。
【図5】液晶パネルの詳細な構成を示す回路図である。
【図6】(A)〜(K)は、液晶パネルの水平駆動時の各信号波形のタイミングチャートである。
【図7】(A)〜(C)は、本実施の形態のサンプリング点の検出方法を示す、映像信号Video、ドレインパルスDPおよびモニタパルスMPの波形図である。
【符号の説明】
1,1A,1B…画像表示パネル、2…画素部、3…垂直駆動回路、4…水平駆動回路、5…プリチャージ回路、6…クロック生成部、7…クロックバッファ回路、21…画素、22…画素のスイッチング用TFT、40o等…シフトレジスタユニット、41o等…パルス抜き取りスイッチ、42o等…位相調整回路、50…サンプリングタイミング検出用スキャナ、51…モニタパルス生成スイッチ、51P…PMOSトランジスタ、51N…NMOSトランジスタ、60…画像表示タイミングの調整回路としてのフィードバックIC、70…電位変動パルス、DL…データ線、GL…ゲート線、Cs…保持容量、HSW…サンプリングスイッチ、HCK等…水平クロック、DCK1等…ドライブクロック、DP等…ドレインパルス、MP…モニタパルス
Claims (4)
- 画素がマトリックス状に配置されている画素部と、
当該画素部の列ごとのデータ線および映像信号の入力線に接続され、画像表示の際に、入力されるサンプリングパルスで開閉することによって映像信号をサンプルホールドし、データ線に出力するサンプリングスイッチと、
前記サンプリングパルスが前記サンプリングスイッチに印加されるタイミングでスイッチングして、出力配線を基準電圧に接続し当該接続を解除することによって、当該出力配線にモニタパルスを生成するモニタパルス生成スイッチと、
前記モニタパルスに基づいて、前記サンプリングスイッチの動作タイミングを調整するタイミング調整回路と、
前記モニタパルスが入力される前記タイミング調整回路の入力側配線部を電源電圧にプルアップするプルアップ抵抗と、
を有し、
前記タイミング調整回路は、前記サンプリングパルスが終了するときに前記モニタパルスに現出するローレベルからハイレベルへのプルアップ電位変動を検出し、当該検出したプルアップ電位変動のタイミングに応じて前記サンプリングスイッチの動作タイミングを調整する
画像表示装置。 - 前記モニタパルス生成スイッチが、前記サンプリングパルスの立ち上がりでオンし、立下りでオフするトランジスタを有し、
前記タイミング調整回路は、前記トランジスタがオンして配線電荷を放電するときにモニタパルス電位が閾値レベルと交差する第1交差点と、前記トランジスタがオフして前記プルアップ抵抗を介して配線を充電するときに前記モニタパルス電位が一旦電位低下してから上昇に転じる箇所で他の閾値レベルと交差する第2交差点とのうち、前記第2交差点で前記映像信号のホールドタイミングを検出する
請求項1に記載の画像表示装置。 - 画素がマトリックス状に配置されている画素部を有する画像表示パネルが映像信号をサンプリングパルスによってサンプルホールドし、画素部の列ごとのデータ線に出力するときのサンプリングタイミングで電源電圧から基準電位に変動するモニタパルスをパネル外部に出力する配線を電源電圧にプルアップするプルアップ抵抗と、
前記プルアップ抵抗によって電源電圧にプルアップされた配線部分の電位を入力し、前記サンプリングパルスが終了するときに前記モニタパルスに現出するローレベルからハイレベルへのプルアップ電位変動を検出し、当該検出したタイミングに応じて、当該画像表示パネルの内部または外部に設けられている駆動クロック信号の生成部に対して与える基準クロック信号を制御することで画像表示タイミングを調整するタイミング検出調整部と、
を有する画像表示タイミングの調整回路。 - 前記タイミング検出調整部は、前記サンプリングパルスの立ち上がりでオンし、立下りでオフして前記モニタパルスを出力する前記画像表示パネル内のトランジスタがオンして配線電荷を放電するときにモニタパルス電位が閾値レベルと交差する第1交差点と、前記トランジスタがオフして前記プルアップ抵抗を介して配線を充電するときに前記モニタパルス電位が一旦電位低下してから上昇に転じる箇所で他の閾値レベルと交差する第2交差点とのうち、前記第2交差点で前記映像信号のホールドタイミングを検出する
請求項3に記載の画像表示タイミングの調整回路。
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