JP2000029419A

JP2000029419A - 画像表示装置

Info

Publication number: JP2000029419A
Application number: JP10196348A
Authority: JP
Inventors: Yasushi Kubota; 靖久保田; Ichiro Shiraki; 一郎白木; Tamotsu Sakai; 保酒井
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-07-10
Filing date: 1998-07-10
Publication date: 2000-01-28
Anticipated expiration: 2018-07-10
Also published as: JP3499442B2

Abstract

(57)【要約】【課題】映像信号とサンプリング信号とのタイミング
の最適化を図り、高品位の画像表示を実現することが可
能な画像表示装置を提供する【解決手段】画像表示装置１のデータ信号線駆動回路
３を各映像信号出力ブロックＳＤ_i（ｉ＝ｘ，１，２，
…，ｎ，ｙ）で構成し、対応するデータ信号線が無いダ
ミー回路としての映像信号出力ブロックＳＤ_yから２つ
の検出信号ＭＯＮ１・ＭＯＮ２を出力する。タイミング
回路５内の遅延量検出回路５ａは上記検出信号ＭＯＮ１
・ＭＯＮ２間の遅延量をモニターする。タイミング回路
５内の位相調整回路５ｂは、この遅延量を基にクロック
信号ＣＫＳの供給タイミングを算出してずらし、クロッ
ク信号ＣＫＳと映像信号ＤＡＴとのタイミング（位相
差）、すなわち、映像信号ＤＡＴのサンプリング信号と
映像信号ＤＡＴとのタイミング（位相差）を最適化す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に代
表される画像表示装置に関するものであり、特に映像信
号をデータ信号線に出力するデータ信号線駆動回路の内
部遅延を検出して、映像信号とタイミング信号との位相
差の最適化を図ることにより、良好な画像表示を実現す
る構成に関するものである。

【０００２】

【従来の技術】従来の画像表示装置の１つとしてアクテ
ィブ・マトリクス駆動方式の液晶表示装置が知られてい
る。図１５に液晶表示装置５１のブロック図を示す。液
晶表示装置５１は、画素アレイ（ＡＲＹ）５２、データ
信号線駆動回路（ＳＤ）５３、および走査信号線駆動回
路（ＧＤ）５４から構成される。また、多数のデータ信
号線ＳＬ_i（ｉ＝１，２，…，ｎ）と多数の走査信号線
ＧＬ_j（ｊ＝１，２，…，ｍ）とが互いに交差した状態
で画素アレイ５２に接続されており、隣接する２つのデ
ータ信号線ＳＬ_i・ＳＬ_i+1と隣接する２つの走査信号
線ＧＬ_j・ＧＬ_j+1とで包囲された部分に画素（ＰＩ
Ｘ）５２ａが設けられ、これら画素５２ａ…が全体とし
てマトリクス状に配置されている。

【０００３】データ信号線駆動回路５３には、外部から
クロック信号ＣＫＳ、スタート信号ＳＰＳ、および映像
信号ＤＡＴが入力される。データ信号線駆動回路５３
は、このクロック信号ＣＫＳなどのタイミング信号に同
期して、入力された映像信号ＤＡＴをサンプリングし、
必要に応じて増幅して各データ信号線ＳＬ_iに書き込む
働きをする。走査信号線駆動回路５４には、外部からク
ロック信号ＣＫＧ、スタート信号ＳＰＧ、および同期信
号ＧＰＳが入力される。走査信号線駆動回路５４は、こ
のクロック信号ＣＫＧなどのタイミング信号に同期し
て、走査信号線ＧＬ_jを順次選択し、画素５２ａ…内に
あるスイッチング素子の開閉を制御することにより、各
データ信号線ＳＬ_iに書き込まれた映像信号（データ）
ＤＡＴを各画素５２ａに書き込むとともに各画素５２ａ
に保持させる働きをする。

【０００４】各画素５２ａは、図１６示すように、スイ
ッチング素子である電界効果トランジスタＳＷと、画素
容量とから構成される。画素容量は、液晶容量ＣＬおよ
び必要に応じて付加される補助容量ＣＳからなる。同図
では、電界効果トランジスタＳＷのドレインおよびソー
スを介してデータ信号線ＳＬ_iと画素容量の一方の電極
とが接続されている。また、電界効果トランジスタＳＷ
のゲートは走査信号線ＧＬ_jに接続され、画素容量の他
方の電極が全画素５２ａ…に共通の共通電極線に接続さ
れている。このような構成において、各液晶容量ＣＬに
電圧が印加されることにより液晶の透過率または反射率
が変調されて画像表示が行われる。

【０００５】次に、映像信号ＤＡＴをデータ信号線ＳＬ
_iに書き込む方式について述べる。データ信号線ＳＬ_i
の駆動方式としては、点順次駆動方式と線順次駆動方式
とがある。ここでは点順次駆動方式についてのみ述べ
る。

【０００６】図１７にデータ信号線駆動回路５３、図１
８にその変形例であるデータ信号線駆動回路５３’の構
成例を示す。点順次駆動方式では、両図に示すように、
ラッチＬＡＴ_i（ｉ＝ｘ，１，２，…，ｎ，ｙ）の各段
からゲートブロックＢ_iまたはゲートブロックＢ_i’
（ｉ＝ｘ，１，２，…，ｎ，ｙ）を経て出力されるパル
スに同期させてアナログスイッチＡＳ_i（ｉ＝ｘ，１，
２，…，ｎ，ｙ）を開閉することにより、映像信号線に
入力された映像信号ＤＡＴをｉ＝１，２，…，ｎのそれ
ぞれに対応するデータ信号線ＳＬ_iに書き込む。ラッチ
ＬＡＴ_iはシフトレジスタ回路、ゲートブロックＢ_iま
たはゲートブロックＢ_i’はバッファ回路、アナログス
イッチＡＳ_iはサンプリング回路の機能を有している。

【０００７】ここで、図１７の構成では、ラッチＬＡＴ
_iから出力された信号Ｎ_i（ｉ＝ｘ，１，２，…，ｎ，
ｙ）から直接サンプリング信号Ｓ_i・／Ｓ_i（／は位相
反転したことを表す）を生成しているのに対し、図１８
の構成では、隣接する２つのラッチＬＡＴ_i・ＬＡＴ
_i+1の出力信号Ｎ_i・Ｎ_i+1の重なりパルスからサンプ
リング信号Ｓ_i・／Ｓ_iを生成している。ただし、ｘ＋
１＝１、ｎ＋１＝ｙ、ｙ＋１＝ｚとする（以下同様）。
いずれの構成においても、サンプリング信号Ｓ_i・／Ｓ
_iの立ち下がり（終端）のタイミングにおける映像信号
ＤＡＴがデータ信号線ＳＬ_iに書き込まれる。

【０００８】この映像信号ＤＡＴのデータ信号線ＳＬ_i
への書き込みを図１９のタイミングチャートを用いて以
下に説明する。まずデータ信号線駆動回路５３・５３’
にスタート信号ＳＰＳが供給されると、各ラッチＬＡＴ
_iへクロック信号ＣＫＳが順次供給され始める。各ラッ
チＬＡＴ_iは、同図に示すように、供給されたクロック
信号ＣＫＳに対応する信号Ｎ_iを出力する。各信号Ｎ_i
は、ゲートブロックＢ_iまたはゲートブロックＢ_i’を
通して、対応するサンプリング信号Ｓ_i・／Ｓ_iとして
アナログスイッチＡＳ_iに供給される（／Ｓ_iは図示し
ていない）。

【０００９】ここで、データＤ_i（ｉ＝１，２，…，
ｎ）からなる映像信号ＤＡＴをアナログスイッチＡＳ_i
に供給する。このとき、サンプリング信号Ｓ_i・／Ｓ_i
の立ち下がりのタイミングでデータＤ_iがサンプリング
されるので、例えば、同図でサンプリング信号Ｓ₁が供
給されるアナログスイッチＡＳ₁において、データＤ₁
が供給されている間にサンプリング信号Ｓ₁が立ち下が
るようなタイミングで映像信号ＤＡＴの供給を行う。こ
のようにしてサンプリングされたデータＤ_iはデータ信
号線ＳＬ_iに書き込まれることになる。

【００１０】ところで近年、液晶表示装置の小型化や高
解像度化、実装コストの低減などのために、表示を司る
画素アレイとその駆動回路とを同一基板上に一体形成す
る技術が注目を集めている。このような駆動回路一体型
の液晶表示装置では、現在広く用いられている透過型液
晶表示装置を構成する場合、その基板に透明基板を使う
必要があるので、石英基板上やガラス基板上に構成する
ことができる多結晶シリコン薄膜トランジスタを能動素
子として用いることが多い。

【００１１】

【発明が解決しようとする課題】前述したように、液晶
表示装置５１で代表される従来の画像表示装置、特に駆
動回路を一体形成した画像表示装置においては、そのデ
ータ信号線駆動回路は図１７または図１８に示すような
構成をとっているが、これらのデータ信号線駆動回路５
３・５３’内では有限の信号遅延が発生する。すなわ
ち、図１９に示すように、データ信号線駆動回路５３・
５３’に入力されるクロック信号ＣＫＳと、映像信号Ｄ
ＡＴをデータ信号線ＳＬ_iに書き込むタイミングとなる
サンプリング信号Ｓ_i・／Ｓ_iとの時間差ｔ３は無視で
きない値となる。この時間差ｔ３は、データ信号線駆動
回路５３・５３’を構成するトランジスタの特性（移動
度やしきい値電圧など）やサイズなどによって決まる。

【００１２】ここで、外部から与えられるクロック信号
ＣＫＳや映像信号ＤＡＴは、予めこの時間差ｔ３を見込
んだタイミングで供給される。例えば、図１９に示すよ
うに、映像信号ＤＡＴのデータＤ₁がデータＤ₂に切り
替わる直前にサンプリング信号Ｓ₁が立ち下がるように
設定されている。（ｔ３≦ｔ４）。ところが、製造プロ
セスのばらつきなどのために、トランジスタの特性に差
が生ずると、遅延時間にもばらつきが発生する。

【００１３】このとき、図２０に示すように、映像信号
ＤＡＴがデータＤ₁からデータＤ₂に切り替わった後に
サンプリング信号Ｓ₁が立ち下がる（ｔ３＞ｔ５）と、
データ信号線ＳＬ₁にデータＤ₂が混入するので、本来
のデータＤ₁とは異なるデータＤ₂が画素５２ａに供給
されることになり、ゴーストや映像の滲みの原因とな
る。また、図２１に示すように、サンプリング信号Ｓ₁
が立ち下がってからずっと後に映像信号ＤＡＴがデータ
Ｄ₁からデータＤ₂に切り替わる（ｔ３≪ｔ６）と、デ
ータＤ₁をデータ信号線ＳＬ₁に書き込むための時間が
不足するため、本来のデータＤ₁を完全に書き込むこと
ができず、映像の滲みなどを引き起こすことになる。す
なわち、高品位の画像表示を行うためには、サンプリン
グ信号Ｓ_i・/S_iの立ち下がりのタイミングがデータＤ_i
の供給時間中の適切な範囲内に収まっている必要があ
る。

【００１４】特開平５−４６１１８号公報には、このよ
うな表示画像の位置ずれを防ぐために、サンプリング信
号と表示データとの両者を検出して同期信号（クロック
信号）と表示データ（映像信号）とのタイミングを設定
することが開示されている。しかし、これは表示データ
に対応するサンプリング信号があるか否かを検出して、
サンプリング信号の周期単位で両信号のタイミングを調
整するものであるため、精度の高い調整を行うには限界
があるという問題を含む。

【００１５】本発明は、上記従来の問題点に鑑みなされ
たものであって、その目的は、映像信号とサンプリング
信号とのタイミングの最適化を図り、高品位の画像表示
を実現することが可能な画像表示装置を提供することに
ある。

【００１６】

【課題を解決するための手段】請求項１に係る発明の画
像表示装置は、上記課題を解決するために、書き込まれ
た映像信号を画像として表示する複数の画素をマトリク
ス状に配置してなる画素アレイと、上記映像信号を上記
画素アレイに伝搬する複数のデータ信号線と、上記デー
タ信号線の少なくとも１つに接続されるとともに上記映
像信号をサンプリングして上記データ信号線に供給する
複数の映像信号出力ブロックからなるデータ信号線駆動
回路と、上記映像信号を上記データ信号線に供給するタ
イミングの制御を行うタイミング信号を上記データ信号
線駆動回路に供給するタイミング回路とを有する画像表
示装置において、上記データ信号線駆動回路内に供給さ
れた上記タイミング信号に基づいた信号を２箇所からそ
れぞれ検出信号として出力する検出信号出力回路と、上
記検出信号に基づいて上記検出信号出力回路内の遅延量
を検出する遅延量検出回路と、上記遅延量に基づいて上
記タイミング信号と上記映像信号との位相差を調整する
位相調整回路とをさらに有することを特徴としている。

【００１７】上記の発明によれば、検出信号出力回路内
の所定の２箇所から出力される検出信号の位相差は、デ
ータ信号線駆動回路に供給されたクロック信号などの映
像信号用タイミング信号のデータ信号線駆動回路内にお
いて伝搬する際の遅延時間に起因している。従って、こ
れらの検出信号間の遅延量を遅延量検出回路によって検
出すれば、サンプリング信号と映像信号との位相差、す
なわちタイミング信号と映像信号との位相差を求めるこ
とができる。そして、位相調整回路はこの位相差を好ま
しい値に調整する。

【００１８】このように、２つの検出信号間の遅延量を
常時モニターし、これを基にタイミング信号と映像信号
とをデータ信号線駆動回路に供給するタイミングを調整
するので、供給初期の遅延量のばらつきだけでなく、動
作中の遅延量の変動にもリアルタイムに追従する。この
ため、例えば、データ信号線駆動回路を構成するトラン
ジスタの初期特性のばらつきだけでなく、その経時変化
に対しても対応することができる。ところで、この遅延
量のモニターおよびタイミングの調整は常時行ってもよ
いが、経時変化が特に大きくない場合には、一定時間ご
とまたは電源投入時のみに行うようにしてもよい。

【００１９】また、２つの検出信号間の遅延量、すなわ
ち時間差を用いているので、検出信号出力回路から位相
調整回路までの配線遅延の影響は相殺される。従って、
検出信号出力回路と位相調整回路とを接続する配線の負
荷（抵抗および容量）が配線によって変わる場合や、そ
の正確な値が不明である場合にも問題なく対応すること
ができる。

【００２０】この結果、映像信号をサンプリング信号で
データ信号線に正確に書き込むことが可能となり、高品
位な画像表示を実現することができる。

【００２１】請求項２に係る発明の画像表示装置は、上
記課題を解決するために、請求項１に記載の画像表示装
置において、上記検出信号出力回路は、上記映像信号出
力ブロックと回路構成が同等で上記データ信号線に接続
されないダミー回路であることを特徴としている。

【００２２】検出信号出力回路が検出信号を外部へ出力
する場合、データ信号線駆動回路内の信号検出部分に容
量負荷が新たに付加されるため、サンプリング信号など
が微妙に変化することがある。その場合、データ信号線
への映像信号の書き込みタイミングがずれ、画像表示に
不具合を発生させる虞がある。

【００２３】上記の発明によれば、映像信号出力ブロッ
クと回路構成が同等でデータ信号線に接続されない、す
なわち、映像信号出力ブロックと同じ信号形態をとりな
がら画像表示と無関係なダミー回路から検出信号を取り
出すので、検出に際して画像表示に影響を与えることが
ない。

【００２４】請求項３に係る発明の画像表示装置は、上
記課題を解決するために、請求項１または２に記載の画
像表示装置において、上記映像信号出力ブロックは、上
記タイミング信号に基づいた信号を出力するシフトレジ
スタ回路と、上記シフトレジスタ回路の出力信号を増幅
するバッファ回路と、上記バッファ回路の出力信号によ
って上記映像信号をサンプリングして上記データ信号線
に供給するサンプリング回路とを有し、上記検出信号は
一方が上記シフトレジスタ回路の出力信号であり、他方
が上記バッファ回路の出力信号であることを特徴として
いる。

【００２５】本来、位相調整回路は、タイミング信号と
映像信号とのタイミングを最適化するものであるから、
データ信号線駆動回路内のある位置でのタイミング信号
と、それに対応する映像信号を取り込むためのサンプリ
ング信号（バッファ回路の出力信号）との時間差を用い
ることが理想的である。しかし、クロック信号などのタ
イミング信号は周期パルスとして供給されるため、どの
パルスのエッジが所定の映像信号に対応するかを判断す
るには複雑な回路が必要になる。

【００２６】上記の発明によれば、検出信号としてシフ
トレジスタ回路の出力信号とバッファ回路の出力信号
（サンプリング信号）とを用いる。これらの信号は、そ
れぞれ１水平期間当たり１回だけ出力されるパルスで必
ず対応するものであるから、極めて単純な回路構成の遅
延量検出回路で遅延量を検出することができる。ここ
で、シフトレジスタ回路の出力信号は、タイミング信号
より幾分遅れて出力されるが、その差はシフトレジスタ
回路内での遅延時間分のみで、他の回路（バッファ回路
など）内での遅延量に比べて小さいため、検出した遅延
量をタイミング信号とサンプリング信号との間の位相差
に換算するのは容易である。

【００２７】請求項４に係る発明の画像表示装置は、上
記課題を解決するために、請求項１または２に記載の画
像表示装置において、上記映像信号出力ブロックは、上
記タイミング信号に基づいた信号を出力するシフトレジ
スタ回路と、上記シフトレジスタ回路の出力信号を増幅
し複数段のゲート回路からなるバッファ回路と、上記バ
ッファ回路の出力信号によって上記映像信号をサンプリ
ングして上記データ信号線に供給するサンプリング回路
とを有し、上記検出信号は一方が上記バッファ回路の初
段のゲート回路の出力信号であり、他方が上記バッファ
回路の出力信号であることを特徴としている。

【００２８】一般に、シフトレジスタ回路を構成するト
ランジスタはサイズが小さく、その駆動能力も小さいた
め、信号検出に伴う容量負荷増大の影響を受けやすい。
従って、検出信号間の遅延量に対する検出精度を損なう
可能性がある。このため、駆動能力がある程度大きいゲ
ート回路を通過した後の信号を検出するのが望ましい。

【００２９】上記の発明によれば、検出信号の一方をシ
フトレジスタ回路からゲート回路１段通過した後の信号
とするので、遅延量の検出精度の問題を回避することが
できる。また、この場合にも請求項３の場合と同様に、
極めて単純な回路構成の遅延量検出回路で遅延量を検出
することができる。ただし、この構成では一方の検出信
号がシフトレジスタ回路および初段のゲート回路内にお
ける遅延時間分だけ遅れているので、その分を補正する
ことになる。しかし、この補正についても、請求項３の
場合と同様に、検出した遅延量をタイミング信号とサン
プリング信号との間の位相差に換算するのは容易であ
る。

【００３０】請求項５に係る発明の画像表示装置は、上
記課題を解決するために、請求項１ないし４のいずれか
に記載の画像表示装置において、上記検出信号出力回路
と上記遅延量検出回路との間に上記検出信号を増幅する
バッファ回路をさらに有することを特徴としている。

【００３１】検出信号をそのまま遅延量検出回路に入力
させようとすると、検出信号出力回路から遅延量検出回
路までの配線負荷などの影響で検出信号に波形なまりが
生じ、正確な遅延量を検出することができなくなる虞が
ある。

【００３２】上記の発明によれば、検出信号をバッファ
回路を介して遅延量検出回路に入力させるので、例えば
バッファ回路の初段のゲート回路の入力容量を小さくす
ることにより、信号検出箇所の負荷の増大を影響のない
レベルにまで低減させることができるとともに、バッフ
ァ回路の最終段の駆動能力を大きくすることにより、遅
延量検出回路までの配線負荷などの影響が現れないよう
にすることができる。

【００３３】請求項６に係る発明の画像表示装置は、上
記課題を解決するために、請求項１ないし５のいずれか
に記載の画像表示装置において、上記位相調整回路が調
整する上記位相差に相当する時間は、検出した上記遅延
量の１次関数として求めた値に設定されることを特徴と
している。

【００３４】前述したように、２つの検出信号の一方を
シフトレジスタ回路の出力信号、あるいはシフトレジス
タ回路からゲート回路１段だけ通過した後の信号とし、
他方をサンプリング信号（バッファ回路の出力信号）と
した場合、この２つの検出信号間の遅延量（位相差）
は、タイミング信号（クロック信号）に対するサンプリ
ング信号の遅延量とは異なる値となる。具体的には、前
述のように、シフトレジスタ回路内やゲート回路内での
信号の遅延量（信号伝搬時間）だけ短い値となってい
る。

【００３５】上記の発明によれば、位相調整回路は、タ
イミング信号に対するサンプリング信号の遅延量を、２
つの検出信号間の遅延量の１次関数として求めた値に設
定する。シフトレジスタ回路内や初段のゲート回路内で
の信号の遅延量（信号伝搬時間）も、構成するトランジ
スタの特性のばらつきや経時変化によって変動するが、
同一のデータ信号線駆動回路内では、このような特性の
ばらつきや経時変化に大きな差はないので、２つの検出
信号間の遅延量（バッファ回路などの内部での遅延量）
から推定することができる。例えば、バッファ回路内で
の遅延量が３０％増大した場合、シフトレジスタ回路な
どの内部での遅延量も約３０％増大すると考えても問題
ない。

【００３６】一方、位相調整回路（多くの場合、タイミ
ング回路に内蔵されている）から出力される信号と、こ
れを基に生成されるクロック信号などのタイミング信号
や映像信号との間にもそれぞれの信号生成に関係する遅
延量が存在する。これらの信号生成を司る回路は、一般
に外部ＩＣで構成されており、データ信号線駆動回路と
は異なるトランジスタで構成されているので、その遅延
量はほぼ一定の値をとる。

【００３７】この結果、タイミング信号に対するサンプ
リング信号の遅延量の最適値は、２つの検出信号間の遅
延量に比例する部分と、比例しない一定部分とからなる
と近似することができる。すなわち、タイミング信号と
映像信号との位相差を最適値にするための調整時間を、
２つの検出信号間の遅延量を変数とする１次関数として
近似することができる。これにより、調整する位相差を
極めて単純な回路で算出することができるとともに、こ
のような回路構成を含む位相調整回路を容易に実現する
ことができる。

【００３８】請求項７に係る発明の画像表示装置は、上
記課題を解決するために、請求項１ないし５のいずれか
に記載の画像表示装置において、上記位相調整回路が調
整する上記位相差に相当する時間は、一定時間間隔を置
いた離散値であり、検出した上記遅延量の１次関数とし
て求めた値以上の大きさに設定されることを特徴として
いる。

【００３９】タイミング信号を生成する回路を初め全て
の回路は、そのシステムでの最高の周波数のタイミング
信号である原クロック信号を基に、これを分周したクロ
ック信号で駆動されている。従って、位相調整回路が調
整する時間も、この原クロック信号の１周期（またはパ
ルス幅）を単位とすることが望ましい。これよりも短い
時間間隔で調整しようとする場合には、新たにより高周
波の信号を容易しなければならない。

【００４０】上記の発明によれば、位相調整回路が調整
する位相差に相当する時間は、例えばこのような原クロ
ック信号を用いて、その１周期（またはパルス幅）単位
で変化させることにより一定時間間隔を置いた離散値に
設定される。この原クロック信号の周波数は、データ信
号線駆動回路のクロック周波数よりも数倍大きいので、
原クロック信号の時間（周期）間隔での位相調整でも問
題はない。さらに、サンプリング信号の立ち下がりが映
像信号の切り替わりよりも後になることを避けるため
に、上記離散値は２つの検出信号間の遅延量の１次関数
として求めた値以上に設定される。

【００４１】この結果、新たに高周波のクロック信号を
追加することなく充分な精度でタイミング信号と映像信
号との位相調整を行うことができ、高品位の画像表示を
実現することができる。

【００４２】請求項８に係る発明の画像表示装置は、上
記課題を解決するために、請求項１ないし７のいずれか
に記載の画像表示装置において、上記データ信号線駆動
回路が上記画素と同一基板上に形成されていることを特
徴としている。

【００４３】上記の発明によれば、画像表示を行うため
の画素と、画素を駆動するためのデータ信号線駆動回路
とを同一基板上に同一工程で製造することができるの
で、製造コストや実装コストの低減と、実装良品率の向
上を図ることができる。

【００４４】請求項９に係る発明の画像表示装置は、上
記課題を解決するために、請求項８に記載の画像表示装
置において、上記検出信号出力回路が上記データ信号線
駆動回路と同一基板上に形成されており、上記検出信号
出力回路の出力端子には電気的衝撃から保護する保護回
路が備えられていることを特徴としている。

【００４５】画像表示装置の製造工程中や搬送時におけ
る静電気の発生や、使用時における過大電圧の入力など
の電気的衝撃に対処するために、回路の入力端子には保
護回路を付加する場合が多い。

【００４６】上記の発明によれば、検出信号出力回路の
出力端子に保護回路が備えられている。一般に画像表示
装置には出力端子が存在しないのに対して、本発明の画
像表示装置においては、遅延量検出の対象となる検出信
号を外部に出力するための出力端子が必要である。この
出力端子についても保護回路を付加することが、製造工
程中や搬送時における静電気の発生や、使用時における
過大電圧の入力などへの有効な対策となる。この保護回
路については、必ずしも入力端子の保護回路と同一のも
のである必要はなく、保護性能や出力インピーダンスな
どを考慮し、出力端子用として最適な構成のものを用い
ればよい。

【００４７】この結果、出力端子からの静電気破壊や過
大入力による破壊を抑制することができ、画像表示装置
の良品率の大幅な向上を図ることができる。

【００４８】請求項１０に係る発明の画像表示装置は、
請求項８または９に記載の画像表示装置において、少な
くとも上記データ信号線駆動回路を構成する能動素子が
多結晶シリコン薄膜トランジスタであることを特徴とし
ている。

【００４９】上記の発明によれば、多結晶シリコン薄膜
トランジスタを用いて能動素子を形成することにより、
例えば従来のアクティブマトリクス液晶表示装置に用い
られていた非晶質シリコン薄膜トランジスタと比較して
極めて駆動力の高い特性が得られるので、画素およびデ
ータ信号線駆動回路を容易に同一基板上に形成すること
ができる。

【００５０】請求項１１に係る発明の画像表示装置は、
請求項１０に記載の画像表示装置において、上記多結晶
シリコン薄膜トランジスタが、ガラス基板上に６００℃
以下のプロセスで形成されていることを特徴としてい
る。

【００５１】上記の発明によれば、６００℃以下のプロ
セス温度で多結晶シリコン薄膜トランジスタを形成する
ので、歪み点温度が低いものの、安価で大型化が容易な
ガラスを基板として用いることができ、大型の画像表示
装置を低コストで製造することができる。

【００５２】

【発明の実施の形態】〔実施の形態１〕本発明の画像表
示装置の実施の一形態について図１ないし図１０に基づ
いて説明すれば、以下の通りである。

【００５３】図２に、本実施の形態の画像表示装置１の
概念的なブロック図を示す。画像表示装置１は、画素ア
レイ（ＡＲＹ）２、データ信号線駆動回路（ＳＤ）３、
走査信号線駆動回路（ＧＤ）４、タイミング回路（ＣＴ
ＲＬ）５、および映像信号処理回路（ＶＩＤ）６から構
成される。

【００５４】画素アレイ２には、互いに交差した多数の
データ信号線ＳＬ_i（ｉ＝１，２，…，ｎ）と多数の走
査信号線ＧＬ_j（ｊ＝１，２，…，ｍ）とが接続されて
おり、隣接する２つのデータ信号線ＳＬ_i・ＳＬ_i+1と
隣接する２つの走査信号線ＧＬ_j・ＧＬ_j+1とで包囲さ
れた部分に画素（ＰＩＸ）２ａが設けられ、これら画素
２ａ…は全体としてマトリクス状に配置されている。

【００５５】データ信号線駆動回路３は、後述するクロ
ック信号ＣＫＳなどのタイミング信号に同期して、入力
された映像信号ＤＡＴをサンプリングし、必要に応じて
増幅して各データ信号線ＳＬ_iに書き込む働きをする。
走査信号線駆動回路４は、クロック信号ＣＫＧなどのタ
イミング信号に同期して、走査信号線ＧＬ_jを順次選択
し、画素内にあるスイッチング素子の開閉を制御するこ
とにより、各データ信号線ＳＬ_iに書き込まれた映像信
号ＤＡＴとしてのデータＤ_iを各画素２ａに書き込むと
ともに各画素２ａに保持させる働きをする。

【００５６】また、データ信号線駆動回路３から、その
内部遅延量を検出する２つの検出信号ＭＯＮ１・ＭＯＮ
２が、タイミング回路５に入力されている。タイミング
回路５内では、遅延量検出回路（ＤＭＣ）５ａがこれら
検出信号ＭＯＮ１・ＭＯＮ２間の遅延量を検出し、これ
を基に、位相調整回路（ＰＣＣ）５ｂがクロック信号Ｃ
ＫＳと映像信号ＤＡＴとの最適な出力タイミング（位相
差）を算出して調整する。

【００５７】タイミング回路５は、このように調整した
クロック信号ＣＫＳおよびスタート信号ＳＰＳをタイミ
ング信号としてデータ信号線駆動回路３に、また、クロ
ック信号ＣＫＧ、スタート信号ＳＰＧ、および同期信号
ＧＰＳをタイミング信号として走査信号線駆動回路４に
供給する一方、映像信号制御信号ＴＩＭをタイミング信
号として映像信号処理回路６に供給している。映像信号
処理回路６は、映像信号制御信号ＴＩＭに基づいて映像
信号ＤＡＴをデータ信号線駆動回路３に供給している。

【００５８】図１は、図２の画像表示装置１のデータ信
号線駆動回路３の部分をより詳細に示したブロック図で
ある。ただし画素アレイ２内の画素２ａ…は省略してあ
る。図１においては、図２のデータ信号線駆動回路３を
映像信号出力ブロックＳＤ_i（ｉ＝ｘ，１，２，…，
ｎ，ｙ）ごとに分割して描いてある。各映像信号出力ブ
ロックＳＤ_iは等価な回路で構成されており、このうち
映像信号出力ブロックＳＤ_i（ｉ＝１，２，…，ｎ）は
それぞれ１本のデータ信号線ＳＬ_iに接続されている。
なお、場合によって複数のデータ信号線に接続されてい
てもよい。

【００５９】また、映像信号出力ブロックＳＤ_i（ｉ＝
ｘ，ｙ）は、対応するデータ信号線が無いダミー回路で
ある。そして、このダミー回路の一方（同図では映像信
号出力ブロックＳＤ_y）は、検出信号出力回路として検
出信号ＭＯＮ１・ＭＯＮ２をタイミング回路５に向けて
出力する。このような構成とすることにより、後述する
ように、検出信号ＭＯＮ１・ＭＯＮ２の出力に起因し
た、データ信号線駆動回路３内における信号伝搬特性の
擾乱を防止することができる。

【００６０】図３、図４および図６は、図１に示すデー
タ信号線駆動回路３の映像信号出力ブロックＳＤ_iをよ
り詳細に示した回路図である。また、図５のデータ信号
線駆動回路３’はデータ信号線駆動回路３の変形例であ
る。図３、図４、および図６において、映像信号出力ブ
ロックＳＤ_iは、ラッチＬＡＴ_i（ｉ＝ｘ，１，２，
…，ｎ，ｙ）、ゲートブロックＢ_i（ｉ＝ｘ，１，２，
…，ｎ，ｙ）、およびアナログスイッチＡＳ_i（ｉ＝
ｘ，１，２，…，ｎ，ｙ）から構成される。この場合、
ラッチＬＡＴ_iはシフトレジスタ回路、ゲートブロック
Ｂ_iはバッファ回路、アナログスイッチＡＳ_iはサンプ
リング回路の機能を有している。

【００６１】ラッチＬＡＴ_iは、ゲートブロックＢ_iを
介してアナログスイッチＡＳ_iに接続されており、クロ
ック信号ＣＫＳとスタート信号ＳＰＳとが入力されると
それに基づいた信号Ｎ_i（ｉ＝ｘ，１，２，…，ｎ，
ｙ）をゲートブロックＢ_iに出力する。ゲートブロック
Ｂ_iは、ラッチＬＡＴ_iからの信号Ｎ_iを取り込んで保
持・増幅するとともに、必要に応じて反転信号を生成
し、サンプリング信号Ｓ_i・／Ｓ_i（ｉ＝ｘ，１，２，
…，ｎ，ｙ）としてアナログスイッチＡＳ_iに出力する
ものであり、ゲート回路としての数段のインバータＧ１
〜Ｇ４で構成される。サンプリング信号Ｓ_iは信号Ｎ_i
をインバータＧ１・Ｇ２で２回位相反転した信号であ
り、サンプリング信号／Ｓ_iは信号Ｎ_iインバータＧ１
・Ｇ３・Ｇ４で３回位相反転した信号であるから、結
局、サンプリング信号／Ｓ_iはサンプリング信号Ｓ_iを
１回位相反転した信号となる。

【００６２】アナログスイッチＡＳ_iは、ゲートにＨｉ
ｇｈレベルの信号が入力されたときにソース・ドレイン
間がＯＮ状態となる電界効果トランジスタＡＳａと、ゲ
ートにＬｏｗレベルの信号が入力されたときにソース・
ドレイン間がＯＮ状態となる電界効果トランジスタＡＳ
ｂとが並列に接続された構成となっている。すなわち、
電界効果トランジスタＡＳａ・ＡＳｂはともに、サンプ
リング信号Ｓ_iが立ち上がったとき（すなわちサンプリ
ング信号／Ｓ_iが立ち下がったとき）にチャンネルが導
通し、サンプリング信号Ｓ_iが立ち下がったとき（すな
わちサンプリング信号／Ｓ_iが立ち上がったとき）にチ
ャンネルが遮断されるような極性となっている。

【００６３】このような構成のアナログスイッチＡＳ_i
は、ラッチＬＡＴ_iからの信号Ｎ_iがゲートブロックＢ
_iを経て生成されるサンプリング信号Ｓ_i・／Ｓ_iによ
って映像信号ＤＡＴとしてのデータＤ_iを、データ信号
線ＳＬ_iに書き込む役割を果たしている。ここで、ラッ
チＬＡＴ_i１段につきデータ信号線ＳＬ_i１本が対応し
ているが、これに限ることはなく、複数のデータ信号線
が対応する構成としてもよい。その場合、映像信号ＤＡ
Ｔが送られる映像信号線を必要に応じて増加させるとよ
い。

【００６４】また、図５のデータ信号線駆動回路３’
は、シフトレジスタ回路のラッチＬＡＴ_yに隣接させて
ラッチＬＡＴ_zを配し、前述のゲートブロックＢ_iの代
わりにゲートブロックＢ_i’を配した構成としている。
ゲートブロックＢ_i’は、初段のゲート回路にＮＡＮＤ
回路Ｇ５を設け、ラッチＬＡＴ_iからの信号Ｎ_iと、ラ
ッチＬＡＴ_i+1からの信号Ｎ_i+1との論理積否定をとっ
て後段のインバータＧ２およびインバータＧ３・Ｇ４へ
向けて出力する。アナログスイッチＡＳ_iの構成および
機能は前述と同様である。

【００６５】図３、図４、図６のデータ信号線駆動回路
３、および図５のデータ信号線駆動回路３’のいずれに
おいても、２つの検出信号ＭＯＮ１・ＭＯＮ２は、対応
するデータ信号線の無い映像信号出力ブロックＳＤ_xま
たは映像信号出力ブロックＳＤ_yから取り出している。
このように映像信号出力ブロックＳＤ_x・ＳＤ_yから検
出信号ＭＯＮ１・ＭＯＮ２を外部に出力すると、信号検
出部分に容量負荷が新たに付加されることによってサン
プリング信号Ｓ_x・Ｓ_yが影響を受けるが、画像表示に
は無関係であるため都合がよい。なお、図３ないし図５
では２つの検出信号ＭＯＮ１・ＭＯＮ２を最終段に位置
する映像信号出力ブロックＳＤ_yから取り出しているの
に対し、図６では初段に位置する映像信号出力ブロック
ＳＤ_xから取り出している。検出信号ＭＯＮ１・ＭＯＮ
２は、いずれから取り出しても構わないが、遅延量検出
回路５ａへの接続が容易な位置から取り出すのが好まし
い。

【００６６】ここで、図３では、検出信号ＭＯＮ１はラ
ッチＬＡＴ_yからの信号Ｎ_yであり、検出信号ＭＯＮ２
はサンプリング信号Ｓ_yである。図６では、検出信号Ｍ
ＯＮ１はラッチＬＡＴ_xからの信号Ｎ_xであり、検出信
号ＭＯＮ２はサンプリング信号Ｓ_xである。また、図４
および図５では、検出信号ＭＯＮ１はラッチＬＡＴ_yか
らゲート回路１段（図４ではインバータＧ１、図５では
ＮＡＮＤ回路Ｇ５）を経た信号であり、検出信号ＭＯＮ
２はサンプリング信号Ｓ_yである。

【００６７】本来、位相調整回路５ｂは、クロック信号
ＣＫＳと映像信号ＤＡＴとのタイミングを最適化するも
のであるから、データ信号線駆動回路３・３’内のある
位置でのクロック信号ＣＫＳと、それに対応する映像信
号ＤＡＴを取り込むためのサンプリング信号Ｓ_x・Ｓ_y
との時間差を用いることが理想的である。しかし、クロ
ック信号ＣＫＳは非常に短い周期のパルスとして供給さ
れるため、どのパルスのエッジが所定の映像信号ＤＡＴ
に対応するかを判断するには複雑な回路が必要になる。

【００６８】そこで、前述のように、検出信号ＭＯＮ１
として、ラッチＬＡＴ_xからの信号Ｎ_x、あるいはラッ
チＬＡＴ_yからの信号Ｎ_yを用い、検出信号ＭＯＮ２と
して、サンプリング信号Ｓ_x・Ｓ_yを用いる。これらの
信号は、それぞれ１水平期間当たり１回だけ出力される
パルスであって、互いに必ず対応するものであるから、
極めて単純な回路構成の遅延量検出回路５ａで遅延量を
検出することができる。ここで、例えば、ラッチＬＡＴ
_x・ＬＡＴ_yからの信号Ｎ_x・Ｎ_yは、クロック信号Ｃ
ＫＳより幾分遅れて出力されるが、その差はラッチＬＡ
Ｔ_x・ＬＡＴ_y内での遅延時間分のみで、他の回路（ゲ
ートブロックＢ_x・Ｂ_yなど）を通したときの遅延量に
比べて小さいため、検出した遅延量をクロック信号ＣＫ
Ｓとサンプリング信号Ｓ_x・Ｓ_yとの間の位相差に換算
するのは容易である。

【００６９】また、一般に、シフトレジスタ回路を構成
するトランジスタはサイズが小さく、その駆動能力も小
さいため、信号検出に伴う容量負荷増大の影響を受けや
すい。従って、検出信号ＭＯＮ１・ＭＯＮ２間の遅延量
に対する検出精度を損なう可能性がある。このため、駆
動能力がある程度大きいゲート回路を通過した後の信号
を検出するのが望ましい。

【００７０】そこで、前述のように、検出信号ＭＯＮ１
をラッチＬＡＴ_yからゲート回路１段を経た信号とし、
検出信号ＭＯＮ２をサンプリング信号Ｓ_yとすると、遅
延量の検出精度の問題を回避することができる。また、
この場合にも極めて単純な回路構成の遅延量検出回路５
a で遅延量を検出することができる。ただし、この構成
では検出信号ＭＯＮ１がラッチＬＡＴ_yおよび初段のゲ
ート回路であるインバータＧ１あるいはＮＡＮＤ回路Ｇ
５内における遅延時間分だけ遅れているので、その分を
補正することになる。しかし、この補正についても前述
の場合と同様であるので、検出した遅延量をクロック信
号ＣＫＳとサンプリング信号Ｓ_yとの間の位相差に換算
するのは容易である。

【００７１】次に、図３に示す構成のデータ信号線駆動
回路３の映像信号出力ブロックＳＤ_yと遅延量検出回路
５ａとの間に、２つの検出信号ＭＯＮ１・ＭＯＮ２をそ
れぞれ増幅して出力するためのバッファ回路７・７を追
加した例を図７に示す。検出信号ＭＯＮ１・ＭＯＮ２を
そのまま遅延量検出回路５ａに入力させようとすると、
映像信号出力ブロックＳＤ_yから遅延量検出回路５ａま
での配線負荷などの影響で検出信号に波形なまりが生
じ、正確な遅延量を検出することができなくなる虞があ
る。

【００７２】上述の構成によれば、検出信号ＭＯＮ１・
ＭＯＮ２をそれぞれバッファ回路７を介して遅延量検出
回路５ａに入力させるので、例えばバッファ回路７の初
段のゲート回路７ａをサイズの小さなトランジスタで構
成して入力容量を小さくすることにより、信号検出箇所
の負荷の増大による信号伝搬特性の擾乱を最小限に抑え
ることができる。また、バッファ回路７の最終段のゲー
ト回路７ｂをサイズの大きなトランジスタで構成して駆
動能力を大きくする（出力インピーダンスを小さくす
る）ことにより、遅延量検出回路５ａまでの信号の歪み
を抑え、検出信号ＭＯＮ１・ＭＯＮ２の時間的検出精度
を向上させることができる。このような構成における各
信号波形の例を図８に示す。

【００７３】図８において、ラッチＬＡＴ_yから出力さ
れる信号Ｎ_yとサンプリング信号Ｓ_yとの遅延量ｔ１
は、その間のゲートブロックＢ_y内での遅延量に相当す
るが、データ信号線駆動回路３内でこれを構成するトラ
ンジスタの特性がほぼ均一であると仮定した場合、各映
像信号出力ブロックＳＤ_iでこの遅延量ｔ１はほぼ同一
である。また、検出信号ＭＯＮ１は信号Ｎ_yに対して、
検出信号ＭＯＮ２はサンプリング信号Ｓ_yに対して、そ
れぞれバッファ回路７内での遅延量ｔ０だけ遅れて遅延
量検出回路５ａに出力される。従って、検出信号ＭＯＮ
１・ＭＯＮ２間の遅延量は信号Ｎ_yとサンプリング信号
Ｓ_yとの遅延量ｔ１に等しい。

【００７４】これに対し、遅延量検出回路５ａは検出信
号ＭＯＮ１・ＭＯＮ２間の遅延量ｔ１を検出し、これに
基づいて位相調整回路５ｂがサンプリング信号Ｓ_iと映
像信号ＤＡＴの各データＤ_iとのタイミングを調整して
最適化する。検出した遅延量ｔ１に基づけば、映像信号
ＤＡＴの各データＤ_iは、それぞれに対応するクロック
信号ＣＫＳに対して遅延量ｔ２だけ遅れるようにすれば
よいことが分かる。従って、同図の場合、サンプリング
信号Ｓ_iが映像信号ＤＡＴの各データＤ_iの供給時間内
の所定の位置にて立ち下がるようにするために、クロッ
ク信号ＣＫＳを破線で示した状態から実線で示した状態
へシフトさせることにより位相差としての遅延量ｔ２を
設定してタイミングの最適化を行っている。

【００７５】次に、遅延量ｔ１から遅延量ｔ２を求める
方法について説明する。ラッチＬＡＴ_i内や初段のゲー
ト回路であるインバータＧ１内での信号の遅延量は、こ
れらの回路を構成するトランジスタの特性のばらつきや
経時変化によって変動するが、同一のデータ信号線駆動
回路３内では、このような特性のばらつきや経時変化に
大きな差はないので、２つの検出信号ＭＯＮ１・ＭＯＮ
２間の遅延量ｔ１から推定することができる。例えば、
ゲートブロックＢ_i内での遅延量が３０％増大した場
合、ラッチＬＡＴ_iなどの内部での遅延量も約３０％増
大すると考えても問題ない。

【００７６】一方、位相調整回路５ｂから出力される信
号と、これを基に生成されるクロック信号ＣＫＳと映像
信号ＤＡＴの各データＤ_iとの間にもそれぞれの信号生
成に関係する遅延量が存在する。これらの信号生成を司
る回路は、一般に外部ＩＣで構成されており、データ信
号線駆動回路３とは異なるトランジスタで構成されてい
るので、その遅延量はほぼ一定の値をとる。

【００７７】この結果、クロック信号ＣＫＳに対するサ
ンプリング信号Ｓ_iの遅延量の最適値は、２つの検出信
号ＭＯＮ１・ＭＯＮ２間の遅延量ｔ１に比例する部分
と、比例しない一定部分とからなると近似することがで
きる。すなわち、クロック信号ＣＫＳと映像信号ＤＡＴ
の各データＤ_iとの位相差を最適値にするための調整時
間を、図９に示すように、２つの検出信号ＭＯＮ１・Ｍ
ＯＮ２間の遅延量ｔ１を変数とする１次関数（ｔ２＝Ａ
・ｔ１＋Ｂ）として近似することができる。ここで、Ａ
およびＢは定数であり、実験から経験的に求めるか、シ
ミュレーションにより算出することができる。これによ
り、調整する位相差を極めて単純な回路で算出すること
ができるとともに、このような回路構成を含む位相調整
回路５ｂを容易に実現することができる。

【００７８】ところで、クロック信号ＣＫＳと映像信号
ＤＡＴの各データＤ_iとの間の遅延量ｔ２は、位相調整
回路５ｂを備えるタイミング回路５で制御するため、ど
のような値でも自由にとることができる訳ではなく、タ
イミング回路５の動作周波数によって制限される。つま
り、タイミング信号を生成する回路を初め全ての回路
は、そのシステムでの最高の周波数の原クロック信号を
基に、これを分周したクロック信号で駆動されているの
で、位相調整回路５ｂが調整する時間もこの原クロック
信号の１周期（またはパルス幅）を単位とするのが限界
である。これよりも短い時間間隔で調整しようとする場
合には、より高周波の信号を新たに容易しなければなら
ない。

【００７９】このため、位相調整回路５ｂが調整する遅
延量ｔ２は、このような原クロック信号を用いて、その
１周期（またはパルス幅）単位で変化させることによ
り、図１０に示すような一定時間間隔Ｔを置いた離散値
に設定される。この原クロック信号の周波数は、データ
信号線駆動回路３のクロック周波数よりも数倍大きいの
で、原クロック信号の時間（周期）間隔での位相調整で
も問題はない。さらに、サンプリング信号Ｓ_iの立ち下
がりが映像信号ＤＡＴの各データＤ_iの切り替わりより
も後になることを避けるために、上記離散値は２つの検
出信号ＭＯＮ１・ＭＯＮ２間の遅延量ｔ１の１次関数と
して求めた値（Ａ・ｔ１＋Ｂ）以上の値に設定される。

【００８０】これにより、新たに高周波のクロック信号
を追加することなく充分な精度でクロック信号ＣＫＳと
映像信号ＤＡＴの各データＤ_iとの位相調整を行うこと
ができ、高品位の画像表示を実現することができる。

【００８１】以上述べたように、本発明の画像表示装置
によれば、２つの検出信号間の遅延量を常時モニター
し、これを基に映像用タイミング信号と映像信号とをデ
ータ信号線駆動回路に供給するタイミングを調整するの
で、供給初期の遅延量のばらつきだけでなく、動作中の
遅延量の変動にもリアルタイムに追従する。このため、
例えば、データ信号線駆動回路を構成するトランジスタ
の初期特性のばらつきだけでなく、その経時変化に対し
ても対応することができる。ところで、この遅延量のモ
ニターおよびタイミングの調整は常時行ってもよいが、
経時変化が特に大きくない場合には、一定時間ごとまた
は電源投入時のみに行うようにしてもよい。

【００８２】また、２つの検出信号間の遅延量、すなわ
ち時間差を用いているので、検出信号出力回路から位相
調整回路までの配線遅延の影響は相殺される。従って、
検出信号出力回路と位相調整回路とを接続する配線の負
荷（抵抗および容量）が配線によって変わる場合や、そ
の正確な値が不明である場合にも問題なく対応すること
ができる。この結果、映像信号をサンプリング信号でデ
ータ信号線に正確に書き込むことが可能となり、高品位
な画像表示を実現することができる。

【００８３】〔実施の形態２〕本発明の画像表示装置の
他の実施の形態について図１１ないし図１４を用いて説
明すれば、以下の通りである。なお、説明の便宜上、前
記の実施の形態１の図面に示した構成要素と同一の機能
を有する構成要素については、同一の符号を付し、その
説明を省略する。

【００８４】図１１に本実施の形態の画像表示装置１１
のブロック図を示す。画像表示装置１１は、多数の画素
（ＰＩＸ）２ａ…からなる画素アレイ（ＡＲＹ）２、デ
ータ信号線駆動回路（ＳＤ）３、走査信号線駆動回路
（ＧＤ）４、タイミング回路（ＣＴＲＬ）５、および外
部電源回路（ＶＧＥＮ）１２から構成される。このう
ち、画素アレイ２、データ信号線駆動回路３、および走
査信号線駆動回路４は、ドライバモノリシック構造とす
るために同一基板ＳＵＢ上に構成されており、実施の形
態１で述べたタイミング回路５からの各信号と、外部電
源回路１２からの駆動電源とによって駆動されている。

【００８５】外部電源回路１２は、高電位側の電源電圧
ＶＳＨと低電位側の電源電圧ＶＳＬとをデータ信号線駆
動回路３に出力するとともに、高電位側の電源電圧ＶＧ
Ｈと低電位側の電源電圧ＶＧＬとを走査信号線駆動回路
４に出力するようになっている。また、基板ＳＵＢの共
通電極に共通電位ＣＯＭを出力するようになっている。
そして、検出信号ＭＯＮ１・ＭＯＮ２がデータ信号線駆
動回路３からタイミング回路５に入力されている。な
お、図示しないが、タイミング回路５内には実施の形態
１と同様に遅延量検出回路および位相調整回路が設けら
れている。

【００８６】このような構成の画像表示装置１１におい
て、検出信号ＭＯＮ１・ＭＯＮ２は、基板ＳＵＢ上のデ
ータ信号線駆動回路３内の図示しない検出信号出力回路
から外部配線を介して基板ＳＵＢ外部のタイミング回路
５に出力されるので、信号波形の歪みなどが顕著になる
可能性がある。従って、実施の形態１と同様に、検出信
号ＭＯＮ１・ＭＯＮ２をバッファ回路により増幅してタ
イミング回路５に出力することが望ましい。

【００８７】また、データ信号線駆動回路３を、場合に
よっては走査線信号駆動回路４とともに画素アレイ２
（すなわち画素２ａ…）と同一基板ＳＵＢ上にモノリシ
ックに形成することにより、これらを別々に構成して実
装するよりも駆動回路の製造コストや実装コストの低減
および信頼性の向上を図ることができる。

【００８８】ここで、基板ＳＵＢ上にデータ信号線駆動
回路３が配置され、基板ＳＵＢ外部にタイミング回路５
が配置されているので、データ信号線駆動回路３の内部
遅延をモニターするための検出信号ＭＯＮ１・ＭＯＮ２
は、出力端子を介して出力されることになる。一般に、
画像表示装置の製造工程中や搬送時における静電気の発
生や、使用時における過大電圧の入力などの電気的衝撃
に対処するために、回路の入力端子には保護回路を付加
する場合が多い。

【００８９】通常の画像表示装置には出力端子が存在し
ないのに対して、本実施の形態の画像表示装置１１にお
いては、上述のように、検出信号ＭＯＮ１・ＭＯＮ２を
外部に出力するための出力端子が必要である。そこで、
図１２に示すように、タイミング回路５から出力される
各信号の入力端子とともに、検出信号ＭＯＮ１・ＭＯＮ
２の出力端子にも保護回路（ＰＲＴ）１３を設けること
とする。このように、出力端子についても保護回路１３
を付加することが、製造工程中や搬送時における静電気
の発生や、使用時における過大電圧の入力などへの有効
な対策となる。

【００９０】この保護回路１３については、必ずしも入
力端子の保護回路１３と同一のものである必要はなく、
保護性能や出力インピーダンスなどを考慮し、出力端子
用として最適な構成のものを用いればよい。この結果、
出力端子からの静電気破壊や過大入力による破壊を抑制
することができ、画像表示装置１１の良品率の大幅な向
上を図ることができる。

【００９１】次に、図１３および図１４（ａ）〜（ｋ）
を用いて、画像表示装置１１を構成する能動素子として
の多結晶シリコン薄膜トランジスタ２１について述べ
る。多結晶シリコン薄膜トランジスタ２１は、例えば従
来のアクティブマトリクス液晶表示装置に用いられてい
た非晶質シリコン薄膜トランジスタと比較して極めて駆
動力の高い特性が得られる。図１３に、多結晶シリコン
薄膜トランジスタ２１の構造断面図を示す。

【００９２】多結晶シリコン薄膜トランジスタ２１は、
絶縁性基板２２上にシリコン酸化膜２３を介して多結晶
シリコン薄膜からなる活性層２４、ソース領域２５、お
よびドレイン領域２６が形成され、さらにその上にシリ
コン酸化膜からなるゲート絶縁膜２７、ゲート電極２
８、シリコン酸化膜からなる層間絶縁膜２９、ソース電
極およびドレイン電極としての金属配線３０が形成され
たものである。すなわち、上記多結晶シリコン薄膜トラ
ンジスタ２１は、絶縁性基板２２上の多結晶シリコン薄
膜を活性層２４とする順スタガー（トップゲート）構造
のものであるが、これに限るものではなく、逆スタガー
構造などの他の構造であってもよい。

【００９３】このような多結晶シリコン薄膜トランジス
タ２１を用いることによって、実用的な駆動能力を有す
るデータ信号線駆動回路３および走査信号線駆動回路４
を画素アレイ２と同一基板ＳＵＢ上にほぼ同一の工程で
製造することができる。

【００９４】また、一般に、多結晶シリコン薄膜トラン
ジスタは、単結晶シリコントランジスタ（ＭＯＳトラン
ジスタ）と比較して、特性のばらつきが大きく、特性の
経時変化量も大きい。従って、クロック信号ＣＫＳと映
像信号ＤＡＴとのタイミングを固定したとすると、製造
した全ての画像表示装置に対して良好な画像表示を保証
するのは困難な場合がある。画像表示装置の数年以上に
わたる使用期間中においてはなおさらである。このた
め、実施の形態１で述べたように、トランジスタの特性
のばらつきや経時変化に対して自動的にリアルタイムで
位相調整を行うことが極めて効果的である。

【００９５】次に、図１４（ａ）〜（ｋ）を用い、画像
表示装置１１を構成する多結晶シリコン薄膜トランジス
タ２１を６００℃以下で形成するときの製造プロセスに
ついて説明する。ただし、便宜上、ｐチャンネル型とｎ
チャンネル型との両方を同時に製造するプロセスとし、
シリコン酸化膜２３の形成については省略することとす
る。同図において、各分図は各工程における素子の断面
図を示す。

【００９６】まず同図（ａ）に示すようなガラス基板な
どの絶縁性基板２２上に、同図（ｂ）に示すように非晶
質シリコン薄膜３１を堆積する。次いで、この非晶質シ
リコン薄膜３１に同図（ｃ）に示すようにエキシマレー
ザを照射し、多結晶シリコン薄膜３２を形成する。そし
て、同図（ｄ）に示すように、この多結晶シリコン薄膜
３２を所望の形状にパターニングして、後に活性層２４
となる部分を含んだ多結晶シリコン薄膜アイランド３３
を形成し、その上に同図（ｅ）に示すようにシリコン酸
化膜からなるゲート絶縁膜２７を形成する。さらに、同
図（ｆ）に示すように、活性層２４の上方にあたるゲー
ト絶縁膜２７上にアルミニウムなどからなるゲート電極
２８を形成する。

【００９７】次に、同図（ｇ）に示すように、ゲート絶
縁膜２７を介して多結晶シリコン薄膜アイランド３３内
の所定の位置に燐イオン（Ｐ⁺）を注入してｎ型のソー
ス領域２５およびドレイン領域２６を形成する。また、
同図（ｈ）に示すように、同様に、ゲート絶縁膜２７を
介して多結晶シリコン薄膜アイランド３３内の所定の位
置に硼素イオン（Ｂ⁺）を注入してｐ型のソース領域２
５’およびドレイン領域２６’を形成する。これらイオ
ン注入工程において、注入しない領域には予めフォトレ
ジストなどからなるマスク３４を形成しておく。

【００９８】その後、同図（ｉ）に示すように、シリコ
ン酸化膜または窒化シリコンなどからなる層間絶縁膜２
９を堆積し、同図（ｊ）に示すように、ソース領域２５
およびドレイン領域２６の上方にあたる層間絶縁膜２９
にコンタクトホール３５…を開口した後、同図（ｋ）に
示すようにコンタクトホール３５…を覆って金属配線３
０を形成すると多結晶シリコン薄膜トランジスタ２１が
完成する。上述の一連の製造工程において、プロセスの
最高温度はゲート絶縁膜２７形成時の６００℃であるの
で、絶縁性基板２２には例えば米国コーニング社製の１
７３７ガラスなどの高耐熱性ガラスを使用することがで
きる。

【００９９】なお、液晶表示装置においては、この後
に、さらに別の層間絶縁膜を介して透明電極（透過型液
晶表示装置の場合）や反射電極（反射型液晶表示装置の
場合）を形成することになる。

【０１００】上述したように、図１４（ａ）〜（ｋ）に
示すような製造工程で多結晶シリコン薄膜トランジスタ
２１を６００℃以下で形成することにより、安価で大面
積のガラス基板を用いることができるようになるので、
画像表示装置１１の低価格化と大面積化とを図ることが
できる。

【０１０１】以上、本発明の実施の形態について幾つか
を示したが、本発明は個々の実施の形態に限定されるこ
となく、上記実施の形態を組み合わせたものについても
同様に当てはまるものである。

【０１０２】

【発明の効果】請求項１に係る発明の画像表示装置は、
以上のように、書き込まれた映像信号を画像として表示
する複数の画素をマトリクス状に配置してなる画素アレ
イと、上記映像信号を上記画素アレイに伝搬する複数の
データ信号線と、上記データ信号線の少なくとも１つに
接続されるとともに上記映像信号をサンプリングして上
記データ信号線に供給する複数の映像信号出力ブロック
からなるデータ信号線駆動回路と、上記映像信号を上記
データ信号線に供給するタイミングの制御を行うタイミ
ング信号を上記データ信号線駆動回路に供給するタイミ
ング回路とを有する画像表示装置において、上記データ
信号線駆動回路内に供給された上記タイミング信号に基
づいた信号を２箇所からそれぞれ検出信号として出力す
る検出信号出力回路と、上記検出信号に基づいて上記検
出信号出力回路内の遅延量を検出する遅延量検出回路
と、上記遅延量に基づいて上記タイミング信号と上記映
像信号との位相差を調整する位相調整回路とをさらに有
する構成である。

【０１０３】それゆえ、２つの検出信号間の遅延量を常
時モニターし、これを基にタイミング信号と映像信号と
をデータ信号線駆動回路に供給するタイミングを調整す
るので、供給初期の遅延量のばらつきだけでなく、動作
中の遅延量の変動にもリアルタイムに追従する。このた
め、例えば、データ信号線駆動回路を構成するトランジ
スタの初期特性のばらつきだけでなく、その経時変化に
対しても対応することができる。ところで、この遅延量
のモニターおよびタイミングの調整は常時行ってもよい
が、経時変化が特に大きくない場合には、一定時間ごと
または電源投入時のみに行うようにしてもよい。

【０１０４】また、２つの検出信号間の遅延量、すなわ
ち時間差を用いているので、検出信号出力回路から位相
調整回路までの配線遅延の影響は相殺される。従って、
検出信号出力回路と位相調整回路とを接続する配線の負
荷（抵抗および容量）が配線によって変わる場合や、そ
の正確な値が不明である場合にも問題なく対応すること
ができる。

【０１０５】この結果、映像信号をサンプリング信号で
データ信号線に正確に書き込むことが可能となり、高品
位な画像表示を実現することができるという効果を奏す
る。

【０１０６】請求項２に係る発明の画像表示装置は、以
上のように、請求項１に記載の画像表示装置において、
上記検出信号出力回路は、上記映像信号出力ブロックと
回路構成が同等で上記データ信号線に接続されないダミ
ー回路である構成である。

【０１０７】それゆえ、映像信号出力ブロックと回路構
成が同等でデータ信号線に接続されない、すなわち、映
像信号出力ブロックと同じ信号形態をとりながら画像表
示と無関係なダミー回路から検出信号を取り出すので、
検出に際して画像表示に影響を与えることがないという
効果を奏する。

【０１０８】請求項３に係る発明の画像表示装置は、以
上のように、請求項１または２に記載の画像表示装置に
おいて、上記映像信号出力ブロックは、上記タイミング
信号に基づいた信号を出力するシフトレジスタ回路と、
上記シフトレジスタ回路の出力信号を増幅するバッファ
回路と、上記バッファ回路の出力信号によって上記映像
信号をサンプリングして上記データ信号線に供給するサ
ンプリング回路とを有し、上記検出信号は一方が上記シ
フトレジスタ回路の出力信号であり、他方が上記バッフ
ァ回路の出力信号である構成である。

【０１０９】それゆえ、検出信号としてシフトレジスタ
回路の出力信号とバッファ回路の出力信号（サンプリン
グ信号）とを用いるので、これらの信号は、それぞれ１
水平期間当たり１回だけ出力されるパルスで必ず対応
し、極めて単純な回路構成の遅延量検出回路で遅延量を
検出することができる。ここで、シフトレジスタ回路の
出力信号は、タイミング信号より幾分遅れて出力される
が、その差はシフトレジスタ回路内での遅延時間分のみ
で、他の回路（バッファ回路など）内での遅延量に比べ
て小さいため、検出した遅延量をタイミング信号とサン
プリング信号との間の位相差に換算するのは容易であ
る。

【０１１０】この結果、映像信号をサンプリング信号で
データ信号線に正確に書き込むことが可能となり、高品
位な画像表示を実現することができるという効果を奏す
る。

【０１１１】請求項４に係る発明の画像表示装置は、以
上のように、請求項１または２に記載の画像表示装置に
おいて、上記映像信号出力ブロックは、上記タイミング
信号に基づいた信号を出力するシフトレジスタ回路と、
上記シフトレジスタ回路の出力信号を増幅し複数段のゲ
ート回路からなるバッファ回路と、上記バッファ回路の
出力信号によって上記映像信号をサンプリングして上記
データ信号線に供給するサンプリング回路とを有し、上
記検出信号は一方が上記バッファ回路の初段のゲート回
路の出力信号であり、他方が上記バッファ回路の出力信
号である構成である。

【０１１２】それゆえ、検出信号の一方をシフトレジス
タ回路からゲート回路１段通過した後の信号とするの
で、遅延量の検出精度の問題を回避することができる。
また、この場合にも請求項３の場合と同様に、極めて単
純な回路構成の遅延量検出回路で遅延量を検出すること
ができる。ただし、この構成では一方の検出信号がシフ
トレジスタ回路および初段のゲート回路内における遅延
時間分だけ遅れているので、その分を補正することにな
る。しかし、この補正についても、請求項３の場合と同
様に、検出した遅延量をタイミング信号とサンプリング
信号との間の位相差に換算するのは容易である。

【０１１３】この結果、映像信号をサンプリング信号で
データ信号線に正確に書き込むことが可能となり、高品
位な画像表示を実現することができるという効果を奏す
る。

【０１１４】請求項５に係る発明の画像表示装置は、以
上のように、請求項１ないし４のいずれかに記載の画像
表示装置において、上記検出信号出力回路と上記遅延量
検出回路との間に上記検出信号を増幅するバッファ回路
をさらに有する構成である。

【０１１５】それゆえ、検出信号をバッファ回路を介し
て遅延量検出回路に入力させるので、例えばバッファ回
路の初段のゲート回路の入力容量を小さくすることによ
り、信号検出箇所の負荷の増大を影響のないレベルにま
で低減させることができるとともに、バッファ回路の最
終段の駆動能力を大きくすることにより、遅延量検出回
路までの配線負荷などの影響が現れないようにすること
ができる。

【０１１６】この結果、映像信号をサンプリング信号で
データ信号線に正確に書き込むことが可能となり、高品
位な画像表示を実現することができるという効果を奏す
る。

【０１１７】請求項６に係る発明の画像表示装置は、以
上のように、請求項１ないし５のいずれかに記載の画像
表示装置において、上記位相調整回路が調整する上記位
相差に相当する時間は、検出した上記遅延量の１次関数
として求めた値に設定される構成である。

【０１１８】それゆえ、タイミング信号に対するサンプ
リング信号の遅延量の最適値は、２つの検出信号間の遅
延量に比例する部分と、比例しない一定部分とからなる
と近似することができる。すなわち、タイミング信号と
映像信号との位相差を最適値にするための調整時間を、
２つの検出信号間の遅延量を変数とする１次関数として
近似することができる。これにより、調整する位相差を
極めて単純な回路で算出することができるとともに、こ
のような回路構成を含む位相調整回路を容易に実現する
ことができるという効果を奏する。

【０１１９】請求項７に係る発明の画像表示装置は、以
上のように、請求項１ないし５のいずれかに記載の画像
表示装置において、上記位相調整回路が調整する上記位
相差に相当する時間は、一定時間間隔を置いた離散値で
あり、検出した上記遅延量の１次関数として求めた値以
上の大きさに設定される構成である。

【０１２０】それゆえ、位相調整回路が調整する位相差
に相当する時間は、原クロック信号を用いて、その１周
期（またはパルス幅）単位で変化させることにより一定
時間間隔を置いた離散値に設定される。この原クロック
信号の周波数は、データ信号線駆動回路のクロック周波
数よりも数倍大きいので、原クロック信号の時間（周
期）間隔での位相調整でも問題はない。さらに、サンプ
リング信号の立ち下がりが映像信号の切り替わりよりも
後になることを避けるために、上記離散値は２つの検出
信号間の遅延量の１次関数として求めた値以上に設定さ
れる。

【０１２１】この結果、新たに高周波のクロック信号を
追加することなく充分な精度でタイミング信号と映像信
号との位相調整を行うことができ、高品位の画像表示を
実現することができるという効果を奏する。

【０１２２】請求項８に係る発明の画像表示装置は、以
上のように、請求項１ないし７のいずれかに記載の画像
表示装置において、上記データ信号線駆動回路が上記画
素と同一基板上に形成されている構成である。

【０１２３】それゆえ、画像表示を行うための画素と、
画素を駆動するためのデータ信号線駆動回路とを同一基
板上に同一工程で製造することができるので、製造コス
トや実装コストの低減と、実装良品率の向上を図ること
ができるという効果を奏する。

【０１２４】請求項９に係る発明の画像表示装置は、以
上のように、請求項８に記載の画像表示装置において、
上記検出信号出力回路が上記データ信号線駆動回路と同
一基板上に形成されており、上記検出信号出力回路の出
力端子には電気的衝撃から保護する保護回路が備えられ
ている構成である。

【０１２５】それゆえ、画像表示装置の製造工程中や搬
送時における静電気の発生や、使用時における過大電圧
の入力などへの有効な対策となる。

【０１２６】この結果、出力端子からの静電気破壊や過
大入力による破壊を抑制することができ、画像表示装置
の良品率の大幅な向上を図ることができるという効果を
奏する。

【０１２７】請求項１０に係る発明の画像表示装置は、
以上のように、請求項８または９に記載の画像表示装置
において、少なくとも上記データ信号線駆動回路を構成
する能動素子が多結晶シリコン薄膜トランジスタである
構成である。

【０１２８】それゆえ、多結晶シリコン薄膜トランジス
タを用いて能動素子を形成することにより、例えば従来
のアクティブマトリクス液晶表示装置に用いられていた
非晶質シリコン薄膜トランジスタと比較して極めて駆動
力の高い特性が得られるので、画素およびデータ信号線
駆動回路を容易に同一基板上に形成することができると
いう効果を奏する。

【０１２９】請求項１１に係る発明の画像表示装置は、
以上のように、請求項１０に記載の画像表示装置におい
て、上記多結晶シリコン薄膜トランジスタが、ガラス基
板上に６００℃以下のプロセスで形成されている構成で
ある。

【０１３０】それゆえ、６００℃以下のプロセス温度で
多結晶シリコン薄膜トランジスタを形成するので、歪み
点温度が低いものの、安価で大型化が容易なガラスを基
板として用いることができ、大型の画像表示装置を低コ
ストで製造することができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の一形態における画像表示装置の
構成を示すブロック図である。

【図２】図１の画像表示装置の映像信号出力ブロックを
１つにまとめて画像表示装置の構成を示すブロック図で
ある。

【図３】図１の画像表示装置の映像信号出力ブロックを
より詳細に示す回路図の一例である。

【図４】図１の画像表示装置の映像信号出力ブロックを
より詳細に示す回路図の他の例である。

【図５】図１の画像表示装置の映像信号出力ブロックを
より詳細に示す回路図のさらに他の例である。

【図６】図１の画像表示装置の映像信号出力ブロックを
より詳細に示す回路図のさらに他の例である。

【図７】図３の映像信号出力ブロックの検出信号出力側
にバッファ回路を設けた回路図である。

【図８】図７の回路を有した画像表示装置における各信
号のタイミングを示すタイミングチャートである。

【図９】図８のタイミングチャートにおけるｔ１とｔ２
との関係を示すグラフである。

【図１０】図８のタイミングチャートにおけるｔ１とｔ
２との関係を示す他のグラフである。

【図１１】本発明の他の実施の形態における画像表示装
置の構成を示すブロック図である。

【図１２】図１１の画像表示装置に保護回路を設けた画
像表示装置の構成を示すブロック図である。

【図１３】図１１または図１２の画像表示装置に用いら
れる多結晶シリコン薄膜トランジスタの構造を示す断面
図である。

【図１４】（ａ）ないし（ｋ）は、図１３の多結晶シリ
コン薄膜トランジスタを製造する過程を示す説明図であ
る。

【図１５】従来の画像表示装置の構成を示すブロック図
である。

【図１６】図１５の画像表示装置における画素の構成を
示す回路図である。

【図１７】図１５の画像表示装置におけるデータ信号線
駆動回路の構成を示す回路図である。

【図１８】図１７のデータ信号線駆動回路の変形例の構
成を示す回路図である。

【図１９】図１７または図１８の回路を有した画像表示
装置における各信号のタイミングを示すタイミングチャ
ートの一例である。

【図２０】図１７または図１８の回路を有した画像表示
装置における各信号のタイミングを示すタイミングチャ
ートの他の例である。

【図２１】図１７または図１８の回路を有した画像表示
装置における各信号のタイミングを示すタイミングチャ
ートのさらに他の例である。

【符号の説明】

１画像表示装置２画素アレイ２ａ画素３データ信号線駆動回路４走査信号線駆動回路５タイミング回路５ａ遅延量検出回路５ｂ位相調整回路６映像信号処理回路７バッファ回路７ａゲート回路７ｂゲート回路１１画像表示装置１２外部電源回路１３保護回路２１多結晶シリコン薄膜トランジスタ（能動素
子）２２絶縁性基板２３シリコン酸化膜２４活性層２５ソース領域２５’ ソース領域２６ドレイン領域２６’ ドレイン領域２７ゲート絶縁膜２８ゲート電極２９層間絶縁膜３０金属配線３１非晶質シリコン薄膜３２多結晶シリコン薄膜ＡＳａ電界効果トランジスタＡＳｂ電界効果トランジスタＡＳ_i（ｉ＝ｘ，１，２，…，ｎ，ｙ）アナログスイッチ（サンプリング回路）Ｂ_i（ｉ＝ｘ，１，２，…，ｎ，ｙ）ゲートブロック（バッファ回路）Ｂ_i’（ｉ＝ｘ，１，２，…，ｎ，ｙ）ゲートブロック（バッファ回路）ＣＫＧクロック信号（タイミング信号）ＣＫＳクロック信号（タイミング信号）ＤＡＴ映像信号Ｄ_i（ｉ＝ｘ，１，２，…，ｎ，ｙ）データＧ１インバータ（ゲート回路）Ｇ２インバータ（ゲート回路）Ｇ３インバータ（ゲート回路）Ｇ４インバータ（ゲート回路）Ｇ５ＮＡＮＤ回路（ゲート回路）ＧＬ_j（ｊ＝１，２，…，ｍ）走査信号線ＧＰＳ同期信号ＬＡＴ_i（ｉ＝ｘ，１，２，…，ｎ，ｙ，ｚ）ラッチ（シフトレジスタ回路）ＭＯＮ１検出信号ＭＯＮ２検出信号Ｎ_i 信号Ｓ_i（ｉ＝ｘ，１，２，…，ｎ，ｙ）サンプリング信号／Ｓ_i（ｉ＝ｘ，１，２，…，ｎ，ｙ）サンプリング信号ＳＤ_i（ｉ＝ｘ，１，２，…，ｎ，ｙ）映像信号出力ブロックＳＬ_i（ｉ＝１，２，…，ｎ）データ信号線ＳＰＧスタート信号（タイミング信号）ＳＰＳスタート信号（タイミング信号）ＳＵＢ基板ｔ１遅延量ｔ２遅延量（位相差）ＴＩＭ映像信号制御信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者酒井保大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内Ｆターム(参考） 5C006 AA02 AA03 AC21 AF52 AF53 AF54 AF72 AF81 BB16 BC12 BF03 BF04 BF26 BF27 FA16 FA23 5C080 AA10 BB05 DD06 DD07 EE01 EE17 EE29 FF11 GG02 GG10 JJ02 JJ03 JJ04 JJ05 JJ06

Claims

【特許請求の範囲】

【請求項１】書き込まれた映像信号を画像として表示す
る複数の画素をマトリクス状に配置してなる画素アレイ
と、上記映像信号を上記画素アレイに伝搬する複数のデ
ータ信号線と、上記データ信号線の少なくとも１つに接
続されるとともに上記映像信号をサンプリングして上記
データ信号線に供給する複数の映像信号出力ブロックか
らなるデータ信号線駆動回路と、上記映像信号を上記デ
ータ信号線に供給するタイミングの制御を行うタイミン
グ信号を上記データ信号線駆動回路に供給するタイミン
グ回路とを有する画像表示装置において、上記データ信号線駆動回路内に供給された上記タイミン
グ信号に基づいた信号を２箇所からそれぞれ検出信号と
して出力する検出信号出力回路と、上記検出信号に基づ
いて上記検出信号出力回路内の遅延量を検出する遅延量
検出回路と、上記遅延量に基づいて上記タイミング信号
と上記映像信号との位相差を調整する位相調整回路とを
さらに有することを特徴とする画像表示装置。
【請求項２】上記検出信号出力回路は、上記映像信号出
力ブロックと回路構成が同等で上記データ信号線に接続
されないダミー回路であることを特徴とする請求項１に
記載の画像表示装置。
【請求項３】上記映像信号出力ブロックは、上記タイミ
ング信号に基づいた信号を出力するシフトレジスタ回路
と、上記シフトレジスタ回路の出力信号を増幅するバッ
ファ回路と、上記バッファ回路の出力信号によって上記
映像信号をサンプリングして上記データ信号線に供給す
るサンプリング回路とを有し、上記検出信号は一方が上
記シフトレジスタ回路の出力信号であり、他方が上記バ
ッファ回路の出力信号であることを特徴とする請求項１
または２に記載の画像表示装置。
【請求項４】上記映像信号出力ブロックは、上記タイミ
ング信号に基づいた信号を出力するシフトレジスタ回路
と、上記シフトレジスタ回路の出力信号を増幅し複数段
のゲート回路からなるバッファ回路と、上記バッファ回
路の出力信号によって上記映像信号をサンプリングして
上記データ信号線に供給するサンプリング回路とを有
し、上記検出信号は一方が上記バッファ回路の初段のゲ
ート回路の出力信号であり、他方が上記バッファ回路の
出力信号であることを特徴とする請求項１または２に記
載の画像表示装置。
【請求項５】上記検出信号出力回路と上記遅延量検出回
路との間に上記検出信号を増幅するバッファ回路をさら
に有することを特徴とする請求項１ないし４のいずれか
に記載の画像表示装置。
【請求項６】上記位相調整回路が調整する上記位相差に
相当する時間は、検出した上記遅延量の１次関数として
求めた値に設定されることを特徴とする請求項１ないし
５のいずれかに記載の画像表示装置。
【請求項７】上記位相調整回路が調整する上記位相差に
相当する時間は、一定時間間隔を置いた離散値であり、
検出した上記遅延量の１次関数として求めた値以上の大
きさに設定されることを特徴とする請求項１ないし５の
いずれかに記載の画像表示装置。
【請求項８】上記データ信号線駆動回路が上記画素と同
一基板上に形成されていることを特徴とする請求項１な
いし７のいずれかに記載の画像表示装置。
【請求項９】上記検出信号出力回路が上記データ信号線
駆動回路と同一基板上に形成されており、上記検出信号
出力回路の出力端子には電気的衝撃から保護する保護回
路が備えられていることを特徴とする請求項８に記載の
画像表示装置。
【請求項１０】少なくとも上記データ信号線駆動回路を
構成する能動素子が多結晶シリコン薄膜トランジスタで
あることを特徴とする請求項８または９に記載の画像表
示装置。
【請求項１１】上記多結晶シリコン薄膜トランジスタ
が、ガラス基板上に６００℃以下のプロセスで形成され
ていることを特徴とする請求項１０に記載の画像表示装
置。