JP2004309824A

JP2004309824A - 表示装置

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Publication number: JP2004309824A
Application number: JP2003103766A
Authority: JP
Inventors: Hiroshi Kobayashi; 寛小林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-04-08
Filing date: 2003-04-08
Publication date: 2004-11-04
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Abstract

【課題】左右反転機能付の表示装置に内蔵するフィードバック回路の構成を合理化して、素子数の削減及び消費電力の低減化を図る。
【解決手段】水平駆動回路１７はクロック信号に基づいてスタートパルスを転送し、サンプリングパルスを順次発生してサンプリングスイッチ群２３を順に駆動し、画素１１に映像信号を書き込む。フィードバック回路５０は、経時的に変化するサンプリングパルスの遅延量を検出してフィードバックパルスＦＢを生成する。フィードバックパルスに基づき、サンプリングパルスの遅延量を補償する様に、パネルに入力するクロック信号の位相を外部で調整可能とする。水平駆動回路１７は、切替信号ＲＧＴに応じてスタートパルスの順転送と逆転送を切り替える。フィードバック回路５０は、順転送時と逆転送時とで重複する部分を排除し共通化された回路構成を有する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は点順次駆動方式のアクティブマトリクス型表示装置に関する。より詳しくは、表示装置に内蔵される水平駆動回路から出力されるサンプリングパルスの経時的な遅延を補償する為、パネル内に作り込まれるフィードバック回路の構成に関する。
【０００２】
図１８は、従来の表示装置の典型的な構成を示すブロック図である。図示する様に、従来の表示装置は画素アレイ部１５、垂直駆動回路１６及び水平駆動回路１７などを集積的に形成したパネル３３で構成されている。画素アレイ部１５は、行状のゲートライン１３、列状の信号ライン１２及び両者が交差する部分に行列状に配された画素１１とで構成されている。垂直駆動回路１６は左右に分かれて配されており、ゲートライン１３の両端に接続して、順次画素１１の行を選択する。水平駆動回路１７は信号ライン１２に接続するとともに所定の周期のクロック信号に基づいて動作し、選択された行の画素１１に順次映像信号を書き込む。従来の表示装置は更に外部のクロック生成回路１８を備えており、水平駆動回路１７の動作基準となるクロック信号ＨＣＫ，ＨＣＫＸと、これらのクロック信号ＨＣＫ，ＨＣＫＸに対して周期が同じで且つデューティ比が小さいクロック信号ＤＣＫ１，ＤＣＫ２を生成する。尚、ＨＣＫＸはＨＣＫの反転信号である。又、本明細書では特に明示しないが、必要に応じクロック信号ＤＣＫ１，ＤＣＫ２の反転信号ＤＣＫ１Ｘ，ＤＣＫ２Ｘも供給される。外部クロック生成回路１８は、これらのクロック信号に加え、水平スタートパルスＨＳＴもパネル３３側に供給する。尚、各信号ライン１２にはプリチャージ回路２０が接続しており、映像信号の書き込みに先立ってプリチャージを行い、画質を改善する。
【０００３】
図１８に示した従来の表示装置は、多結晶シリコン薄膜トランジスタなどを用いた駆動回路内蔵型のアクティブマトリクス表示装置である。この方式の表示装置は液晶表示装置や有機ＥＬ表示装置などが代表的である。液晶表示装置の場合、例えばカメラ一体型ＶＴＲや情報携帯端末などで使われているディスプレイに関しては、モニタ部を自在に回転して画像を表示するアプリケーションに対応する為、水平駆動回路に左右反転機能を備えた、いわゆる双方向水平駆動回路内蔵の表示装置が使われている。図１８の従来例では、外部から供給される切替信号ＲＧＴによって、水平駆動回路の信号転送方向を順方向と逆方向とで切り替えている。
【０００４】
【従来の技術】
【特許文献１】特開平１１−１１９７４６号公報
【特許文献２】特開２０００−２９８４５９公報
【特許文献３】特開２００２−７２９８７公報
【特許文献４】特開２００２−１６２９２８公報
【０００５】
図１９は、図１８に示した表示装置の構成例を示す回路図である。図示する様に、表示装置は、行状のゲートライン１３、列状の信号ライン１２、両ラインが交差する部分に行列状に配された画素１１及び映像信号を供給する映像ライン２５を有するパネルで構成されている。表示装置は、上述したパネルに加え垂直駆動回路１６、水平駆動回路１７及びクロック生成回路１８を含んでいる。典型的には、垂直駆動回路１６及び水平駆動回路１７はパネルに内蔵されている。又、パネルにはサンプリングスイッチ群２３も形成されている。サンプリングスイッチ群２３の各スイッチ（ＨＳＷ）は各信号ライン１２に対応して配されており、映像ライン２５を各信号ライン１２に接続する役割を果たす。
【０００６】
垂直駆動回路１６は各ゲートライン１３に接続し、順次行単位で画素１１を選択する。水平駆動回路１７は所定の周期のクロック信号に基づいて動作し、サンプリングパルスＡ’，Ｂ’，Ｃ’，Ｄ’・・・を順次発生して各スイッチＨＳＷを順に駆動し、以って選択された行の画素１１に順次映像信号を書き込む。
【０００７】
クロック生成回路１８は、水平駆動回路１７の動作基準となるクロック信号ＨＣＫを生成するとともに、このクロック信号ＨＣＫに対してパルス幅が短いクロック信号ＤＣＫ１，ＤＣＫ２を生成する。一方、水平駆動回路１７は、シフトレジスタ２１と抜取スイッチ群２２とで構成されている。尚、シフトレジスタ２１の各段をＳ／Ｒで表わしてある。シフトレジスタ２１は、クロック信号ＨＣＫに同期して水平スタートパルスＨＳＴのシフト動作を行い、各シフト段Ｓ／ＲからシフトパルスＡ，Ｂ，Ｃ，Ｄ・・・を順次出力する。抜取スイッチ群２２の各スイッチは、シフトレジスタ２１から順次出力されるシフトパルスＡ，Ｂ，Ｃ，Ｄ・・・に応答してクロック信号ＤＣＫ１，ＤＣＫ２を抜き取り、前述したサンプリングパルスＡ’，Ｂ’，Ｃ’，Ｄ’・・・を順次生成する。
【０００８】
図２０を参照して、図１９に示した表示装置の動作を簡潔に説明する。水平駆動回路１７はクロック信号ＨＣＫ（以下、ＨＣＫパルスと呼ぶ場合がある）及びその反転信号ＨＣＫＸに応じて動作し、スタートパルスＨＳＴを順次転送することで、シフトパルスＡ，Ｂ，Ｃを生成している。クロック生成回路１８はＨＣＫパルスの他、クロック信号ＤＣＫ１，ＤＣＫ２（以下、ＤＣＫパルスと呼ぶ場合がある）を水平駆動回路１７に供給している。図２０のタイミングチャートから明らかな様に、ＤＣＫパルスはＨＣＫパルスと同一の周期を有するが、パルス幅が小さくなっている。又、ＤＣＫ１とＤＣＫ２は互いに位相が１８０度ずれている。
【０００９】
水平駆動回路１７は各シフトパルスＡ，Ｂ，Ｃで抜取スイッチ群２２を開閉駆動し、ＤＣＫパルスを抜き取っている。これにより、サンプリングパルスＡ’，Ｂ’，Ｃ’を生成している。具体的には、ＤＣＫ１のパルスをシフトパルスＡで抜き取ることにより、サンプリングパルスＡ’を生成している。同様に、ＤＣＫ２のパルスをシフトパルスＢで抜き取ることにより、サンプリングパルスＢ’を得ている。この様なクロックドライブ方式を導入することで、隣り合うサンプリングパルス同士が互いにノンオーバーラップとなる様にしている。すなわち、サンプリングパルスＡ’とＢ’は時間的に隔てられており、互いに重なることはない。同様に、サンプリングパルスＢ’とＣ’も互いに時間的に隔てられており、重なることがない。
【００１０】
【発明が解決しようとする課題】
従来の点順次駆動方式のアクティブマトリクス表示装置は、水平駆動回路から順次サンプリングパルスを供給して、各信号ラインに映像信号をサンプルホールドしている。水平駆動回路は一般に薄膜トランジスタで構成されている。薄膜トランジスタはパネルを駆動することによりホットキャリアストレスが生じ、Ｖｔｈ（閾電圧）が増加する。この為、水平駆動回路から出力されるサンプリングパルスの位相が経時的に遅延していく。映像信号をサンプルホールドする為のサンプリングパルスが遅延すると、隣の信号ラインにサンプルホールドすべき映像信号の電位を誤って自段に取り込んでしまう場合が生じる。これにより、本来表示されるべきでない映像が、いわゆるゴーストとして画面上に現われる。
【００１１】
ゴーストを防止する為、従来からパネル内にフィードバック回路を設けており、例えば特許文献１〜特許文献３に記載がある。フィードバック回路は、経時的に変化するサンプリングパルスの遅延量を検出する為、この遅延量を反映したフィードバックパルスを生成して、パネル内部から外部にフィードバックする。フィードバックパルスに基づき、サンプリングパルスの遅延量を補償する様に、パネルに入力するクロック信号の位相を外部で調整可能としている。
【００１２】
図１８に示した左右反転機能を有する水平駆動回路の場合、順転送及び逆転送のそれぞれでフィードバックパルスを作成する必要がある。この為、従来の表示装置は、順転送時のサンプリングパルスの遅延を検出する系統と、逆転送時のサンプリングパルスの遅延を検出する系統を別々に設け、出力段階で両系統を一本にまとめている。従って、フィードバック回路のレイアウト面積が二系統分必要となり素子数の増加を招いていた。又、素子数の増加に伴い消費電力の増加も招いていた。
【００１３】
【課題を解決するための手段】
上述した従来の技術の課題に鑑み、本発明は左右反転機能付の表示装置に内蔵すべきフィードバック回路の構成を合理化して、素子数の削減及び消費電力の低減化を図ることを目的とする。係る目的を達成するために以下の手段を講じた。即ち、行状のゲートライン、列状の信号ライン、両ラインが交差する部分に行列状に配された画素、及び映像信号を供給する映像ラインを有するパネルと、パネル内に配され、行状の該ゲートラインに接続して順次画素の行を選択する垂直駆動回路と、列状の該信号ラインを該映像ラインに接続するためパネル内に配された複数のサンプリングスイッチと、外部から入力されるクロック信号に基づいて動作し、サンプリングパルスを順次発生して複数のサンプリングスイッチを順に駆動し、もって選択された行の画素に順次映像信号を書き込むパネル内の水平駆動回路と、経時的に変化する該サンプリングパルスの遅延量を検出し、該遅延量を反映したフィードバックパルスを生成して、パネル内部から外部にフィードバックするフィードバック回路とからなり、該フィードバックパルスに基づき、該サンプリングパルスの遅延量を補償する様に、該パネルに入力するクロック信号の位相を外部で調整可能とした表示装置であって、前記水平駆動回路は、外部からスタートパルスとクロック信号を受け入れ、該スタートパルスのシフト動作を行い各シフト段からシフトパルスを順次出力するシフトレジスタと、前記シフトレジスタから順次出力される該シフトパルスに応答してクロック信号を抜き取ってサンプリングパルスを順次生成する抜取スイッチ群とを有し、前記シフトレジスタは、外部から供給される切替信号に応じてスタートパルスを順方向に転送する順転送と逆方向に転送する逆転送を切り替え可能であり、前記フィードバック回路は、順転送時と逆転送時とで重複する部分を排除し共通化された回路構成を有することを特徴とする。
【００１４】
具体的には、前記フィードバック回路は、該シフトレジスタのシフト段を模した単一の処理回路と、該処理回路を通過したスタートパルスでクロック信号を抜き取りフィードバックパルスを生成するための単一の抜取スイッチと、該切替信号に応じて該抜取スイッチに供給するクロック信号の位相を選択するセレクタとを含む。
【００１５】
本発明によれば、フィードバック回路の構成を合理化して、順転送時と逆転送時とで重複する部分を排除し可能な限り共通化している。具体的には、フィードバック回路は、順転送時と逆転送時で共用化が可能な単一の処理回路と単一の抜取スイッチとを用いている。単一の処理回路は、シフトレジスタのシフト段を模したものである。単一の抜取スイッチは、処理回路を通過したスタートパルスでクロック信号を抜き取り、フィードバックパルスを生成する。単一の抜取スイッチを制御する為セレクタが用いられる。このセレクタは、外部から供給される切替信号に応じて抜取スイッチに供給するクロック信号の位相を選択し、以って順転送時と逆転送時の何れにおいても、等しいタイミングでフィードバックパルスを出力できる様にしている。
【００１６】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明に係る表示装置の実施形態を示す模式的な回路図である。図示する様に、本表示装置は、一枚のパネルで構成されており、画素アレイ部１５、垂直駆動回路１６、水平駆動回路１７、水平サンプリングスイッチ２３、フィードバック回路５０などを内蔵している。画素アレイ部１５は、行状のゲートライン１３、列状の信号ライン１２、両ラインが交差する部分に行列状に配された画素１１などで構成されている。本実施形態の場合、画素１１は液晶セルＬＣと薄膜トランジスタＴＦＴとで構成されている。液晶セルＬＣは対向電極１４と画素電極との間に液晶を挟持した構成となっている。薄膜トランジスタＴＦＴのドレイン電極は画素電極に接続し、ソース電極は信号ライン１２に接続し、ゲート電極はゲートライン１３に接続している。垂直駆動回路１６は、行状のゲートライン１３に接続して順次画素１１の行を選択する。具体的には、順次選択パルスを出力して薄膜トランジスタＴＦＴを導通させ、以って液晶セルＬＣと信号ライン１２を電気的に接続することで、画素１１の選択を行っている。複数のサンプリングスイッチ（ＨＳＷ）２３は、列状の信号ライン１２を映像ライン２５に接続する為、パネル内に配されている。尚映像ライン２５は、映像信号ｖｉｄｅｏを外部からパネル内部に供給する配線である。水平駆動回路１７は、外部から入力されるクロック信号ＨＣＫ，ＨＣＫＸに基づいて動作し、サンプリングパルスを順次発生して複数のサンプリングスイッチＨＳＷを順に駆動し、以って選択された行の画素１１に順次映像信号ｖｉｄｅｏを書き込む。フィードバック回路５０は、経時的に変化するサンプリングパルスの遅延量を検出する為、該遅延量を反映したフィードバックパルスＦＢを生成して、端子（ＰＡＤ）６０を介しパネル内部から外部のゴースト補正ＩＣ７０にフィードバックする。外部のゴースト補正ＩＣ７０は、フィードバックパルスＦＢに基づき、サンプリングパルスの遅延量を補償する様に、パネルに入力するクロック信号ＤＣＫ１，ＤＣＫ２の位相を外部で調整する。
【００１７】
水平駆動回路１７は、シフト段（Ｓ／Ｒ）を多段接続したシフトレジスタ２１と、抜取スイッチ群２２とで構成されている。シフトレジスタ２１は、外部からスタートパルスＨＳＴとクロック信号ＨＣＫ，ＨＣＫＸを受け入れ、スタートパルスＨＳＴのシフト動作を行い、各シフト段（Ｓ／Ｒ）からシフトパルス▲１▼〜▲３▼を順次出力する。抜取スイッチ群２２は、シフトレジスタ２１から順次出力されるシフトパルス（転送パルス）に応答してクロック信号ＤＣＫ１又はＤＣＫ２を抜き取ってサンプリングパルス▲１▼〜▲３▼を順次生成する。尚、このサンプリングパルスは位相調整回路（ＰＡＣ）２９を介して各サンプリングスイッチＨＳＷに印加される。ＰＡＣは、各抜取スイッチ群２２で抜き取られたクロック信号ＤＣＫ１，ＤＣＫ２の位相調整を行うものである。ＤＣＫ１とＤＣＫ２は基本的に位相が互いに１８０度シフトしたクロック信号となっている。ＰＡＣはＤＣＫ１とＤＣＫ２の間に生じる可能性のある誤差を吸収している。
【００１８】
シフトレジスタ２１は左右反転機能付であり、外部から供給される切替信号ＲＧＴに応じてスタートパルスＨＳＴを順方向に転送する順転送と逆方向に転送する逆転送を切替可能である。これに対して、フィードバック回路５０は順転送時と逆転送時とで重複する部分を排除し共通化された回路構成を有している。具体的に見ると、フィードバック回路５０は単一の処理回路５１と単一の抜取スイッチ５２とセレクタ回路５８とで構成されている。処理回路５１はシフトレジスタ１７のシフト段Ｓ／Ｒを模したものである。抜取スイッチ（ＣＬＫ抜き）５２は、処理回路５１を通過したスタートパルスＨＳＴでクロック信号ＨＣＫ又はＨＣＫＸを抜き取り、フィードバックパルスＦＢを生成する。セレクタ回路５８は、切替信号ＲＧＴに応じて抜取スイッチ５２に供給するクロック信号の位相を選択する。換言すると、切替信号ＲＧＴに応じてＨＣＫ又はＨＣＫＸの何れか一方を選択する。尚抜取スイッチ５２は水平駆動回路１７に組み込まれた抜取スイッチ群２２と実質的に同一である。抜取スイッチ５２で抜き取られたパルスはＰＡＣ５９を介してスイッチ５３に印加される。ＰＡＣ５９はＰＡＣ２９と同一の回路構成である。又スイッチ５３もサンプリングスイッチ２３と同一の構成である。ＰＡＣ５９を通過したパルスがスイッチ５３を導通させることで、配線２７に供給されている接地電位ＨＶＳＳをサンプリングし、最終的なフィードバックパルスＦＢとしてＰＡＤ６０に送る。
【００１９】
以上の構成から明らかな様に、フィードバック回路５０は順転送と逆転送とで処理回路５１を共用している。又抜取スイッチ５２も共用している。両者を切り替える為にセレクタ回路５８が設けられている。これにより従来のフィードバック回路に比べると、素子数をほぼ半減できる。従ってレイアウト面積の縮小化が達成できるとともに消費電力の低減化も実現できる。
【００２０】
本発明によればサンプリングパルスの遅延量検出用として、フィードバック回路５０を水平駆動回路１７の片端に設けている。尚、場合によっては両端に設けてもよい。フィードバック回路５０はＨＳＴ入力に対しパネル内部遅延モニタ用パルス（ＦＢパルス）としてＨＣＫ，ＨＣＫＸを抜き取っている。尚、ＩＣのシステム構成により、ＨＳＷサンプリングパルスそのものであるＤＣＫ１，ＤＣＫ２を検出する様にしてもよい。これは、ＩＣのシステム構成が初期値として不変のものを用いる必要があるか、可変のものを用いる必要があるかにより変わるものである。この抜き取ったパルスはＨＳＷサンプリングパルスと同様にＰＡＣ回路５９を通り、スイッチ５３のゲートを叩く。画素用ＨＳＷは映像信号ｖｉｄｅｏを映像ライン２５からサンプリングするが、フィードバック用のスイッチ５３は配線２７から供給される接地電位ＨＶＳＳをサンプリングする。すなわち、フィードバック用のスイッチはクローズの時パッド６０を介してパネル外部で所定のプルアップ電位に保持されており、スイッチ５３が開いた時にＨＶＳＳ電位に引っ張られる。この接地電位に落ちる時の立ち下がり波形を最終的なパネル内部遅延検出パルス（ＦＢパルス）として用いる。スイッチクローズ時はパネル外部のプルアップ抵抗（抵抗大）を参照し、スイッチオープン時はパネル内部ＨＶＳＳ抵抗（アルミ配線の引回しの為抵抗小）を見る為、スイッチオープン時の波形の方がトランジェントが速く、検出パルス（ＦＢパルス）として用いることができる。内部ＨＳＷサンプリングパルス遅延モニタ用のフィードバックパルスは、ＲＧＴ＝ＨＩＧＨ（順転送）及びＲＧＴ＝ＬＯＷ（逆転送）でパルスの位置が変動しない必要がある。その為、切替信号ＲＧＴによりＨＣＫを抜くか、ＨＣＫＸを抜くか選択する必要がある。本発明は切替信号ＲＧＴに応じてセレクタ回路５８がＨＣＫ又はＨＣＫＸを選択する方式とし、これにより処理回路５１及び抜取スイッチ５２の共用化が可能になった。従来方式に比べ素子数を半分程度にできる。これによりレイアウト面積の縮小化及び低消費電力化を実現できる。又、ＨＣＫ又はＨＣＫＸを抜き取るスイッチは駆動時どちらか必ずオープンの状態である為、スイッチオン時の抵抗及び容量を見積もり、ＨＣＫ，ＨＣＫＸのバッファサイズを設計することで、シフトレジスタと等価な回路構成とできる為、遅延モニタ検出回路性能を満たすことができる。
【００２１】
図２は、順転送時における表示装置の動作説明に供するタイミングチャートである。順転送時切替信号ＲＧＴはそのレベルがＨＩＧＨに設定されている。これによりＨＳＴとＨＣＫの位相関係があらかじめ決められる。尚、ＨＣＫとＨＣＫＸは位相が１８０度シフトしている。ＨＣＫの周期はＨＳＴのパルス幅と一致している。一方ＤＣＫ１はＨＣＫと同一周期であるがパルス幅は狭くなっている。ＤＣＫ２はＤＣＫ１に対して位相が１８０度ずれている。水平駆動回路のシフトレジスタは、ＨＣＫ及びＨＣＫＸに応じて動作しＨＳＴを順次転送してシフトパルス（転送パルス）▲１▼，▲２▼，▲３▼を順次出力する。水平駆動回路側で一番目の抜取スイッチは転送パルス▲１▼に応答してＤＣＫ２を抜き取りサンプリングパルス▲１▼を生成する。同様に二番目の抜取スイッチは転送パルス▲２▼に応じてＤＣＫ１を抜き取りサンプリングパルス▲２▼を生成する。更に三番目の抜取スイッチは転送パルス▲３▼に応じてＤＣＫ２を抜き取りサンプリングパルス▲３▼を生成する。この様にして順次サンプリングパルス▲１▼▲２▼▲３▼を出力する。
【００２２】
一方フィードバック回路側ではＲＧＴ＝ＨＩＧＨの時セレクタ回路５８はＨＣＫを選択する。フィードバック回路５０側の抜取スイッチ５２は、処理回路５１を通過したＨＳＴに応じて、選択されたＨＣＫを抜き取り、ＦＢパルスを出力する。尚図２に示したＦＢパルスはパッド６０から出力される最終波形ではなく、スイッチ５３のゲートに印加される中間波形を表わしている。
【００２３】
図３は、逆転送時の動作説明に供するタイミングチャートである。図２と対応する部分には対応する参照符号を付して理解を容易にしている。逆転送時切替信号ＲＧＴはＬＯＷに設定される。これに応じＨＳＴとＨＣＫの位相関係があらかじめ設定される。図２と図３を比較すれば明らかな様に、ＨＳＴに対するＨＣＫの位相関係が逆転している。これに応じ、フィードバック回路のセレクタはＲＧＴ＝ＬＯＷの場合ＨＣＫではなくＨＣＫＸを選択している。図２と図３を比較すれば明らかな様に、順転送時のＨＣＫの位相と、逆転送時のＨＣＫＸの位相が一致している。逆転送時、セレクタ回路５８はＨＣＫＸを選択する。抜取スイッチ５２は処理回路５１を通過したＨＳＴに応じ、選択されたＨＣＫＸを抜き取ってＦＢパルスとしている。図２と図３を比較すれば明らかな様に、順転送時と逆転送時の何れもＦＢパルスの出力タイミングが一致している。係る構成を取ることにより、フィードバック回路５０内で処理回路５１や抜取スイッチ５２を共用化することが可能になる。
【００２４】
図４は、フィードバック回路と水平駆動回路とで信号の流れを比較した模式図である。右側のフィードバック回路は左側の水平駆動回路の動作をモニタして、経時的なサンプリングタイミングの遅延を検出するものである。この為、基本的にフィードバック回路のモニタ部分は、水平駆動回路と同一の回路構成とする必要がある。水平駆動回路側は、シフトレジスタ２１でＨＳＴを転送し、抜取スイッチ２２でＤＣＫ１，ＤＣＫ２を抜き取りサンプリングパルスとしている。サンプリングパルスはＰＡＣ２９を介してＨＳＷ２３を開閉駆動し、映像信号を信号ラインにサンプリングする。これと対応する様に、フィードバック回路側では処理回路５１を通過したＨＳＴに応じ、抜取スイッチ５２がＨＣＫ，ＨＣＫＸを抜き取る。抜き取られたパルスはＰＡＣ５９を介し抜取スイッチ５３のゲートを叩くことで、ＦＢパルスを出力している。ここで、シフトレジスタ２１及びＤＣＫ１，ＤＣＫ２抜き回路２２と処理回路５１及びＨＣＫ，ＨＣＫＸ抜き回路５２は同一の回路構成とする必要がある。又ＰＡＣ２９とＰＡＣ５９も同じ回路構成とする必要がある。ＨＳＷ２３とＨＳＷ５３もそれぞれの仕様に合ったトランジスタサイズとする必要がある。
【００２５】
図５は、垂直駆動回路側の一段分に相当する具体的な回路構成を示す回路図である。前段から転送されてきたスタートパルスは当該段に入力され、ＨＣＫ，ＨＣＫＸにより次段に転送される。当該段のシフトレジスタ段（Ｓ／Ｒ）２１は、図示する様にＨＣＫ，ＨＣＫＸによってクロックドライブされるフリップフロップ構成となっている。又シフト段（Ｓ／Ｒ）２１に接続された抜取スイッチ２２はトランスミッションゲートで構成されている。この例では、スタートパルスがインバータ１、インバータ２、インバータ３及びインバータ４を通過し、トランスミッションゲート５のゲートを叩いている。これにより導通したトランスミッションゲート２２がＤＣＫを抜き取る。抜き取られたＤＣＫはＰＡＣに送られる。
【００２６】
フィードバック回路の構成は、図５に示した水平駆動回路側の構成を模擬し且つ各回路要素のトランジスタサイズを水平駆動回路側と同じにすることが、特性を合わせる上で重要となる。図６は、この様に対応付けされたフィードバック回路の実施例を示す回路図である。対応関係を明確にする為、図５と図６で同一構成の回路要素には同一の参照符号を付してある。処理回路５１はインバータ１，２，３及び４からなり、水平駆動回路側のシフト段（Ｓ／Ｒ）と等価である。更にＣＬＫ抜き回路（抜取スイッチ）５２はトランスミッションゲート５で構成され、水平駆動回路側の抜取スイッチ２２と同一である。ＣＬＫ抜き回路５２で抜き取られたＨＣＫ又はＨＣＫＸはＰＡＣ５９を通過する。尚、ＣＬＫ抜き回路５２の出力端子には出力電位の不確定性を防止する為に不確定防止回路５６が接続されている。ＣＬＫ抜き回路５２の入力側にはセレクタ回路５８が接続しており、ＲＧＴ又はＲＧＴＸに応じ、ＨＣＫ又はＨＣＫＸを選択している。
【００２７】
図７は表示装置の参考例を示す模式的な回路図である。理解を容易にする為、図１に示した本発明の表示装置と対応する部分には対応する参照番号を付してある。水平駆動回路の構成は基本的に同じであるが、フィードバック回路５０の構成が異なっている。参考例では順転送と逆転送とで、それぞれ別系統のフィードバック回路構成となっている。すなわち、順転送に対応してＳ／Ｒと同一構成の処理回路５１−１と同じく水平駆動回路側の抜取スイッチ２２と同一構成の抜取スイッチ５２−１を設けている。これとは別に逆転送側でも処理回路５１−２と抜取回路５２−２を設けている。両系統から出力されたパルスはＰＡＣ５９を介してスイッチ５３のゲートを叩く。スイッチ５３により最終的に形成されたフィードバックパルスＦＢはＰＡＤ６０に送られる。
【００２８】
図８は、図７に示したフィードバック回路５０の具体的な構成例を示す回路図である。順転送側でＳ／Ｒと同一構成の処理回路５１−１とトランスミッションゲート５からなるＣＬＫ抜き回路（抜取スイッチ）５２−１が設けてある。これと対称的な関係で逆転送側の処理回路５１−２とＣＬＫ抜き回路５２−２が設けられている。尚、ＨＳＴ＝ＨＩＧＨ，ＬＯＷ時に不確定な状態が生じない様、ＮＯＲゲート素子で構成された不確定防止回路５６が付加されている。図６に示した本発明のフィードバック回路と図８に示した参考例のフィードバック回路を比較すれば明らかな様に、後者は素子数がおよそ二倍必要であり、レイアウト面積の縮小化及び消費電力の低減化の観点から好ましくない。
【００２９】
図９は、左右反転機能を備えたシフトレジスタの参考例を示す回路図である。図示する様に、このシフトレジスタは複数のシフト段（ＳＲ）と複数の正転路ゲート素子Ｌと複数の反転路ゲート素子Ｒとからなる。シフトレジスタには、スタートパルスＨＳＴが両側から入力される。又、シフトレジスタの動作確認を行う為検出信号ＯＵＴが両端から出力されている。一般にパネルへの入出力端子は極力少なくする為、ＨＳＴの信号配線とＯＵＴの信号配線はそれぞれシフトレジスタの片側に接続されている。
【００３０】
シフトレジスタは、一対の入力端子ＩＮ及び出力端子ＯＴを各々備えた複数のシフト段ＳＲから構成されており、入出力端子間を順次接続した多段構造を有する。尚、本例では理解を容易にする為シフト段ＳＲは第一段から第五段まで五個の多段個接続となっている。実際の応用を図る場合にはこの段数に特に制限はない。互いに隣り合う前後シフト段ＳＲの前段側出力端子と後段側入力端子間の接続路には逆路ゲート素子Ｒが介在しており、後段側出力端子と前段側入力端子間の接続路には順路ゲート素子Ｌが介在している。例えば、図示の多段接続において、前段側を第１ＳＲとし後段側を第２ＳＲとすると、第１ＳＲの出力端子ＯＴと第２ＳＲの入力端子ＩＮの接続路には逆路ゲート素子Ｒが介在している。又第２ＳＲの出力端子ＯＴと第１ＳＲの入力端子ＩＮ間の接続路には順路ゲート素子Ｌが介在している。これら逆路ゲート素子Ｒ及び順路ゲート素子Ｌを択一的に開閉制御することにより、前段側から後段側への逆方向信号転送（図では左側から右側への信号転送）と後段側から前段側への順方向信号転送（図では右側から左側への信号転送）を切替選択可能とする。
【００３１】
図１０は、図９に示したシフトレジスタの具体的な構成例を示す回路図である。図示を簡略化する為第１ＳＲ及び第２ＳＲとそれに付属する逆路ゲート素子Ｒ及び順路ゲート素子Ｌのみを示している。第１ＳＲ，第２ＳＲ共にＤ型フリップフロップから構成されており、ブロック制御型の信号伝送ブロックである。Ｄ型フリップフロップは第一及び第二のクロックトインバータと第三のインバータからなり、互いに逆相のクロック信号ＨＣＫ，ＨＣＫＸに応じて動作し、入力端子ＩＮから入力された信号をクロック信号の半周期分だけ遅延して出力端子ＯＴに出力する。逆路ゲート素子ＲはＣＭＯＳタイプのトランスミッションゲート素子からなり、順路ゲート素子Ｌも同じくトランスミッションゲート素子である。これらの逆路ゲート素子Ｒ及び順路ゲート素子Ｌは外部から供給される互いに逆相の切替信号ＲＧＴ，ＲＧＴＸにより制御されている。一方の切替信号ＲＧＴＸがハイレベルで他方の制御信号ＲＧＴがローレベルの時、逆路ゲート素子Ｒが開かれ、順路ゲート素子Ｌが閉じられる。従って、この時にはスタートパルスＨＳＴは最初の逆路ゲート素子Ｒを通過した後第１ＳＲの入力端子ＩＮに供給される。ここで、クロック信号の半周期分だけ遅延処理を施された後出力端子ＯＴから次の逆路ゲート素子Ｒを介して第２ＳＲの入力端子ＩＮに転送される。この様にして、スタートパルスＨＳＴは順次逆方向に向かって転送されていく。一方、ＲＧＴＸハイレベルでＲＧＴがローレベルに切り替わった時、逆路ゲート素子Ｒが閉じ順路ゲート素子Ｌが開く。この場合には順方向から転送されてきた信号が第２ＳＲの入力端子ＩＮに供給され所定の遅延処理を施された後、出力端子ＯＴから順路ゲート素子Ｌを介して第１ＳＲの入力端子ＩＮに転送される。再び所定の遅延処理を施された後出力端子ＯＴから出力された転送信号は次の順路ゲート素子Ｌに至る。
【００３２】
以下本発明の理解を深める為、ゴーストの発生原因及びフィードバック制御について説明する。図１１は、典型的な水平駆動回路構成を示すブロック図である。基本的には、図１に示した水平駆動回路構成と同一である。但し、フィードバック回路は付加されていない。水平駆動回路１７によって生成されたサンプリングパルスは順次ＨＳＷ２３に印加され、映像信号ｖｉｄｅｏが順次Ｎ−１段、Ｎ段、Ｎ＋１段の信号ライン１２にサンプルホールドされていく。
【００３３】
図１２は、図１１に示した水平駆動回路の動作説明に供する模式図であり、ゴーストの発生原因を模式的に表わしている。ビデオ信号に含まれる黒レベルのピークを、Ｎ段の画素列に書き込む場合を模式的に表わしている。初期段階（エージング前）では、サンプリングパルスの遅延は生じていない為、正確にＮ段のサンプリングパルスでビデオ信号の黒レベルをサンプリングできる。従って、前ゴーストは発生しない。これに対しエージング後では、サンプリングパルス（ドライブパルス）に遅延が生じる為、場合によっては前段（Ｎ−１段）のドライブパルスでビデオ信号の黒レベルのピークを一部サンプリングしてしまうことがある。これにより前ゴーストが生じる。このエージング効果は、例えばＴＦＴのホットキャリアによるＶｔｈシフトにより生じる。このエージング効果によるドライブパルスの遅延幅は３０ｎｓｅｃ程度である。初期設定でゴーストが出ない状態からサンプリングパルス（ドライブパルス）が遅延してゴーストが出る状態になる前までのドライブパルスに許容される遅延量時間をゴーストマージンと定義すると、前ゴーストのマージンは３０ｎｓｅｃ程度となる。従来のＸＧＡ１２ドット同時サンプリング駆動においては、ノンオーバーラップ時間をエージングによるパルス変動量分である３０ｎｓｅｃ以上にしても、サンプリングパルス幅は１５０ｎｓｅｃ程度確保できる。しかしながら、６ドット同時サンプリング駆動においては、ノンオーバーラップ時間をゴーストマージンを超える３０ｎｓｅｃ程度以上とすると、サンプリングパルス幅は３０〜４５ｎｓｅｃ程度の狭パルスにしかできない。この３０〜４５ｎｓｅｃ程度のパルス幅は、サンプリング周期帯筋が発生し易い領域でもある。
【００３４】
図１３は、ゴーストマージンを拡大する為の対策例を模式的に表わしている。（Ａ）は対策前を示し、（Ｂ）は対策後を示している。図示する様に、ＨＳＷサンプリングパルスの遅延量を見越して十分なゴーストマージンを保つ為、ＨＳＷサンプリングパルスの急峻化を図っている。これにより、ＨＳＷサンプリングパルスの前段−自段−後段におけるノンオーバーラップ時間の最適化を図っている。すなわちサンプリングパルスを整形して急峻化することで、ノンオーバーラップ時間を拡大できる。これによって、ゴーストをある程度予防可能である。
【００３５】
しかし現在、ＳＶＧＡ規格との互換性及びシステムのコスト削減の為、従来１２相駆動であったＸＧＡパネルを６相で駆動する方式が主流になりつつある。６相駆動ＸＧＡでは従来の１２相駆動ＸＧＡに対し二倍の速さで駆動を行う必要があり、上述したサンプリングパルスの急峻化のみでは対処しきれなくなっている。この点につき以下説明を加える。図１４は、従来の方式を模式的に表わしたものであり、いわゆる１２ドット同時サンプリング方式である。（Ａ）に示す様に、シフトレジスタの各段（Ｓ／Ｒ）から順次出力された転送パルスにより、ＨＣＫ，ＨＣＫＸを抜き取ってＨＳＷ用のサンプリングパルスとしている。このサンプリングパルスは、順次Ｎ段，Ｎ＋１段，Ｎ＋２段，Ｎ＋３段の各ＨＳＷに印加される。
【００３６】
（Ｂ）は、Ｎ段のＨＳＷに印加されるサンプリングパルスとＮ＋１段のＨＳＷに印加されるサンプリングパルスを表わしている。パルス幅は何れもｔである。ＸＧＡ規格の映像信号は１２相（ＳＩＧ１〜ＳＩＧ１２）に分かれて、外部から映像ラインを介して供給されてくる。従来は１２相の映像信号が一系統の映像ラインで送られてくる。従って、１２相の映像信号は、それぞれ各水平サンプリングスイッチＨＳＷを介して、１２本一組の信号ラインにサンプリングされる。パルス幅がｔのサンプリングパルスがＮ段のＨＳＷに印加されると、ＳＩＧ１〜ＳＩＧ１２が同時にサンプリングされ、１２個の画素（ドット）に同時に書き込まれる。従って、この方式を１２ドット同時サンプリングと呼んでいる。ＸＧＡ規格はＳＶＧＡ規格に比べ画素数が多い。その分同時書込ドット数を増やすことで、サンプリング周波数を低減化し、以ってサンプリングパルス幅を確保している。従来のＸＧＡ１２ドット同時サンプリング駆動においては、ノンオーバーラップ方式を採用しても、サンプリングパルス幅ｔは１５０ｎｓｅｃ程度確保できる。その為、隣り合う段でＨＳＷサンプリングパルス幅がポリシリコンＴＦＴの実力値程度ずれたとしても（例えば２ｎｓｅｃ程度のずれ）、この程度ではサンプリングホールド電位に大きな差は現われず、画面にはサンプリング周期に対応した縦筋（サンプリング周期帯筋）は現われない。又、ユニフォミティの改善の為に、プリチャージ回路から供給されるプリチャージ信号のマージンも、縦筋に対しては１．０Ｖ程度と大きく、問題はない。
【００３７】
液晶表示パネル（ＬＣＤパネル）の種類の増加に連れ、ＳＶＧＡとＸＧＡの駆動ＩＣの共通化が進んでいる。そこで、従来１２ドット同時サンプリング方式により駆動していたＸＧＡパネルを、ＳＶＧＡと同じ６ドット同時サンプリング方式により駆動する技術の開発が進んでいる。これにより、１２ドット同時サンプリング方式ではＲＧＢそれぞれのパネルに２個ずつ必要であった映像信号のサンプルホールドＩＣが、６ドット同時サンプリング方式にすることで半分の１個ずつとなり、コスト低減にもつながる。図１５は、ＸＧＡパネルの６ドット同時サンプリング方式を模式的に表わしたものである。理解を容易にする為、図１４に示した１２ドット同時サンプリング方式の模式図と対応する部分には対応する参照番号を付してある。（Ａ）はサンプリング回路を模式的に表わしたものであり、（Ｂ）は６ドット同時サンプリングのタイミングチャートである。図１４に示した１２ドット同時サンプリングと対比すれば明らかな様に、６ドット同時サンプリング駆動のサンプリングパルスは、１２ドット同時サンプリング駆動の半分のパルス幅となる。更に、縦筋対策やゴーストマージンを拡大する為に、ノンオーバーラップサンプリング駆動を採用すると、サンプリングパルス幅を更に狭める必要がある。実際には、サンプリングパルス幅は３０〜４５ｎｓｅｃ程度の狭パルスとなる。
【００３８】
図１６は、６ドット同時サンプリング方式でノンオーバーラップ駆動を採用した場合の回路及びタイミングチャートを模式的に表わしている。理解を容易にする為、図１５に示したノンオーバーラップ方式を採用しない場合の６ドット同時サンプリングと対応する部分には対応する参照番号を付してある。（Ａ）に示す様に、ノンオーバーラップ駆動では、シフトレジスタの各段（Ｓ／Ｒ）から順次出力される転送パルスでＤＣＫ１，ＤＣＫ２を抜き取り、サンプリングパルス▲１▼，▲２▼，▲３▼，▲４▼を生成している。各サンプリングスイッチＨＳＷは、サンプリングパルスに応答して開閉動作し、６相の映像信号ｓｉｇ１〜ｓｉｇ６を同時サンプリングし、対応する画素に書き込んでいる。
【００３９】
（Ｂ）はサンプリングパルス▲１▼，▲２▼，▲３▼を表わしたタイミングチャートである。サンプリングパルス▲１▼はＤＣＫ１を抜き取って生成されたものである。そのパルス幅はＴ１で与えられる。又サンプリングパルス▲２▼はＤＣＫ２を抜き取って生成されたものであり、そのパルス幅はＴ２で与えられる。ＤＣＫ１，ＤＣＫ２は位相が互いに１８０度ずれているだけで、パルス幅は基本的に同一である。従って、サンプリングパルス▲１▼，▲２▼のパルス幅はＴ１＝Ｔ２となる。尚両サンプリングパルス▲１▼，▲２▼の間に所定のノンオーバーラップ時間が介在している。（Ｂ）に示す安定した状態では、Ｔ１＝Ｔ２である為、映像信号のホールド電位に差は生じない。従って（Ｃ）に示す様に画素アレイ１５には縦筋（サンプリング周期帯筋）は現われない。
【００４０】
図１７は、ＤＣＫ１とＤＣＫ２との間でデューティ比のずれが生じた場合を表わしている。理解を容易にする為、図１６に示したデューティ比のずれがない場合と対応する部分には対応する参照番号を付してある。（Ｂ）に示す様に、ＤＣＫ１とＤＣＫ２との間でデューティ比のずれがあると、サンプリングパルス▲１▼のパルス幅Ｔ１とサンプリングパルス▲２▼のパルス幅Ｔ２との間で誤差が生じる。これにより、両サンプリングパルス▲１▼，▲２▼でサンプルホールドされる映像信号の電位（ホールド電位）に差が生じる。（Ｃ）に示す様に、画素アレイ１５にはサンプリング周期幅（６ドット）で帯筋が現われる。前述した様に、６ドット同時駆動方式でノンオーバーラップ時間を取ると、サンプリングパルスは３０〜４５ｎｓｅｃ程度の狭パルスとなる。パルス幅が短い為、２ｎｓｅｃ程度のデューティずれが、顕著にホールド電位のずれになって現われる。その為、プリチャージ信号のマージンは０．２Ｖ程度に減り、サンプリング周期帯筋が発生し易くなる。
【００４１】
以上の説明から明らかな様に、６相駆動ＸＧＡでは、隣接段とのノンオーバーラップ時間を十分に確保することはできず、ゴーストマージンは極めて狭い。そこでパネル内部ＨＳＷサンプリングパルスの遅延量を検出し、パネル外部のＩＣにより遅延量を補正するゴーストフィードバックシステムが必要となる。本発明では、従来のゴーストフィードバック回路に対して構成素子数を半分程度に抑えた低消費電力対応のゴーストフィードバック回路を実現することが可能である。
【００４２】
【発明の効果】
本発明によれば、表示装置はゴーストキャンセル用のフィードバック回路を内蔵している。このフィードバック回路は、点順次アクティブマトリクス表示装置において、パネル内部でサンプリングパルスの遅延量を検出している。検出された遅延量に基づき、外部ＩＣにより入力サンプリングパルスに補正を掛けることで、エージングドリフト遅延によるゴーストの発生を抑えている。本発明では、このフィードバック回路として、従来のスタートパルス選択方式に代え、クロック信号選択方式の回路構成とすることで、フィードバック回路の構成素子数を半分程度にでき、レイアウト面積の縮小化及び消費電力の低減化が可能になった。その際、フィードバック回路は、映像信号書込用のサンプリングパルス作成シフトレジスタと同じ構成にすることで、パネル内部サンプリングパルスの遅延モニタ検出回路としての要求を満たしている。
【図面の簡単な説明】
【図１】本発明に係る表示装置の実施形態を示す回路図である。
【図２】図１に示した表示装置の動作説明に供するタイミングチャートである。
【図３】図１に示した表示装置の動作説明に供するタイミングチャートである。
【図４】フィードバック回路の基本構成を示す概念図である。
【図５】シフトレジスタの回路構成図である。
【図６】フィードバック回路の構成図である。
【図７】参考例に係る表示装置を示す回路図である。
【図８】参考例の表示装置に内蔵されるフィードバック回路の構成を示す回路図である。
【図９】左右反転機能を有するシフトレジスタを示す参考図である。
【図１０】図９に示したシフトレジスタの具体的な回路構成を示す回路図である。
【図１１】従来の表示装置の典型例を示す回路図である。
【図１２】図１１に示した表示装置のゴースト発生原因を示す模式図である。
【図１３】従来のゴースト対策の一例を示す模式図である。
【図１４】１２相ＸＧＡ駆動を示す模式図である。
【図１５】６相ＸＧＡ駆動を示す模式図である。
【図１６】６相ＸＧＡ駆動の動作説明に供する模式図である。
【図１７】６相ＸＧＡ駆動の動作説明に供する模式図である。
【図１８】従来の表示装置の一例を示すブロック図である。
【図１９】図１８に示した表示装置に内蔵される水平駆動回路の一例を示すブロック図である。
【図２０】図１９に示した水平駆動回路の動作説明に供するタイミングチャートである。
【符号の説明】
１１・・・画素、１２・・・信号ライン、１３・・・ゲートライン、１５・・・画素アレイ部、１６・・・垂直駆動回路、１７・・・水平駆動回路、２１・・・シフトレジスタ、２２・・・抜取スイッチ群、２３・・・サンプリングスイッチ群、５０・・・フィードバック回路、５１・・・処理回路、５２・・・抜取スイッチ、５３・・・フィードバックパルス形成用スイッチ

Claims

行状のゲートライン、列状の信号ライン、両ラインが交差する部分に行列状に配された画素、及び映像信号を供給する映像ラインを有するパネルと、
パネル内に配され、行状の該ゲートラインに接続して順次画素の行を選択する垂直駆動回路と、
列状の該信号ラインを該映像ラインに接続するためパネル内に配された複数のサンプリングスイッチと、
外部から入力されるクロック信号に基づいて動作し、サンプリングパルスを順次発生して複数のサンプリングスイッチを順に駆動し、もって選択された行の画素に順次映像信号を書き込むパネル内の水平駆動回路と、
経時的に変化する該サンプリングパルスの遅延量を検出し、該遅延量を反映したフィードバックパルスを生成して、パネル内部から外部にフィードバックするフィードバック回路とからなり、
該フィードバックパルスに基づき、該サンプリングパルスの遅延量を補償する様に、該パネルに入力するクロック信号の位相を外部で調整可能とした表示装置であって、
前記水平駆動回路は、外部からスタートパルスとクロック信号を受け入れ、該スタートパルスのシフト動作を行い各シフト段からシフトパルスを順次出力するシフトレジスタと、前記シフトレジスタから順次出力される該シフトパルスに応答してクロック信号を抜き取ってサンプリングパルスを順次生成する抜取スイッチ群とを有し、
前記シフトレジスタは、外部から供給される切替信号に応じてスタートパルスを順方向に転送する順転送と逆方向に転送する逆転送を切り替え可能であり、
前記フィードバック回路は、順転送時と逆転送時とで重複する部分を排除し共通化された回路構成を有することを特徴とする表示装置。
前記フィードバック回路は、該シフトレジスタのシフト段を模した単一の処理回路と、該処理回路を通過したスタートパルスでクロック信号を抜き取りフィードバックパルスを生成するための単一の抜取スイッチと、該切替信号に応じて該抜取スイッチに供給するクロック信号の位相を選択するセレクタとを含むことを特徴とする請求項１記載の表示装置。