JP2004309823A

JP2004309823A - 表示装置

Info

Publication number: JP2004309823A
Application number: JP2003103765A
Authority: JP
Inventors: Hiroshi Kobayashi; 寛小林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-04-08
Filing date: 2003-04-08
Publication date: 2004-11-04

Abstract

【課題】フィードバックパルスに基づき、サンプリングパルスの遅延量を補償する様に、パネルに入力するクロック信号の位相を外部で調整可能とした表示装置の検査工程を合理化する。
【解決手段】水平駆動回路１７は、外部から入力されるクロック信号に基づいて動作し、サンプリングパルスを順次発生して複数のサンプリングスイッチを順に駆動し、もって選択された行の画素１１に順次映像信号を書き込む。フィードバック回路５０は、経時的に変化するサンプリングパルスの遅延量を検出し、遅延量を反映したフィードバックパルスを生成して、パネル３３内部から外部にフィードバックする。フィードバック回路５０の動作を診断するための検査回路９０をパネル３３に内蔵している。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は点順次駆動方式のアクティブマトリクス型表示装置に関する。詳しくは、映像信号のサンプリング用パルスの経時的な遅延を検出し補償する為のフィードバック回路をパネルに搭載した表示装置に関する。更に詳しくは、フィードバック回路が正常に動作しているか否かを診断する技術に関する。
【０００２】
【従来の技術】
【特許文献１】特開平９−００５３７７号公報
【特許文献２】特開平１１−１１９７４６号公報
【特許文献３】特開２０００−２９８４５９公報
【特許文献４】特開２００２−０７２９８７公報
【０００３】
図２３は、従来の表示装置の典型的な構成を示すブロック図である。図示する様に、従来の表示装置は画素アレイ部１５、垂直駆動回路１６及び水平駆動回路１７などを集積的に形成したパネル３３で構成されている。画素アレイ部１５は、行状のゲートライン１３、列状の信号ライン１２及び両者が交差する部分に行列状に配された画素１１とで構成されている。垂直駆動回路１６は左右に分かれて配されており、ゲートライン１３の両端に接続して、順次画素１１の行を選択する。水平駆動回路１７は信号ライン１２に接続するとともに所定の周期のクロック信号に基づいて動作し、選択された行の画素１１に順次映像信号を書き込む。従来の表示装置は更に外部のクロック生成回路（図示省略）１８を備えており、水平駆動回路１７の動作基準となるクロック信号ＨＣＫ，ＨＣＫＸと、これらのクロック信号ＨＣＫ，ＨＣＫＸに対して周期が同じで且つデューティ比が小さいクロック信号ＤＣＫ１，ＤＣＫ２を生成する。尚、ＨＣＫＸはＨＣＫの反転信号である。又、本明細書では特に明示しないが、必要に応じクロック信号ＤＣＫ１，ＤＣＫ２の反転信号ＤＣＫ１Ｘ，ＤＣＫ２Ｘも供給される。外部クロック生成回路は、これらのクロック信号に加え、水平スタートパルスＨＳＴもパネル３３側に供給する。尚、各信号ライン１２にはプリチャージ回路２０が接続しており、映像信号の書き込みに先立ってプリチャージを行い、画質を改善する。
【０００４】
図２３に示した従来の表示装置は、フィードバック回路５０を備えており、水平駆動回路１７に接続されている。水平駆動回路１７は映像信号を画素１１に書き込む為に順次サンプリングパルスを発生している。このサンプリングパルスの位相は必ずしも安定しておらず、経時的に変化する傾向がある。フィードバック回路５０は、経時的に変化するサンプリングパルスの遅延量を検出し、遅延量を反映したフィードバックパルスを生成して、ゴーストフィードバック端子６０を介しパネル内部から外部にフィードバックする。従来の表示装置は、フィードバックパルスに基づき、サンプリングパルスの遅延量を補償する様に、パネル３３に入力するクロック信号の位相を外部で調整可能としている。
【０００５】
図２４は、図２３に示した表示装置の構成例を示すブロック図である。但し、フィードバック回路の部分は除いてある。図示する様に、表示装置は、行状のゲートライン１３、列状の信号ライン１２、両ラインが交差する部分に行列状に配された画素１１及び映像信号を供給する映像ライン２５を有するパネルで構成されている。表示装置は、上述したパネルに加え垂直駆動回路１６、水平駆動回路１７及びクロック生成回路１８を含んでいる。典型的には、垂直駆動回路１６及び水平駆動回路１７はパネルに内蔵されている。又、パネルにはサンプリングスイッチ群２３も形成されている。サンプリングスイッチ群２３の各スイッチ（ＨＳＷ）は各信号ライン１２に対応して配されており、映像ライン２５を各信号ライン１２に接続する役割を果たす。
【０００６】
垂直駆動回路１６は各ゲートライン１３に接続し、順次行単位で画素１１を選択する。水平駆動回路１７は所定の周期のクロック信号に基づいて動作し、サンプリングパルスＡ’，Ｂ’，Ｃ’，Ｄ’・・・を順次発生して各スイッチＨＳＷを順に駆動し、以って選択された行の画素１１に順次映像信号を書き込む。
【０００７】
クロック生成回路１８は、水平駆動回路１７の動作基準となるクロック信号ＨＣＫを生成するとともに、このクロック信号ＨＣＫに対してパルス幅が短いクロック信号ＤＣＫ１，ＤＣＫ２を生成する。一方、水平駆動回路１７は、シフトレジスタ２１と抜取スイッチ群２２とで構成されている。尚、シフトレジスタ２１の各段をＳ／Ｒで表わしてある。シフトレジスタ２１は、クロック信号ＨＣＫに同期して水平スタートパルスＨＳＴのシフト動作を行い、各シフト段Ｓ／ＲからシフトパルスＡ，Ｂ，Ｃ，Ｄ・・・を順次出力する。抜取スイッチ群２２の各スイッチは、シフトレジスタ２１から順次出力されるシフトパルスＡ，Ｂ，Ｃ，Ｄ・・・に応答してクロック信号ＤＣＫ１，ＤＣＫ２を抜き取り、前述したサンプリングパルスＡ’，Ｂ’，Ｃ’，Ｄ’・・・を順次生成する。
【０００８】
図２５を参照して、図２４に示した表示装置の動作を簡潔に説明する。水平駆動回路１７はクロック信号ＨＣＫ（以下、ＨＣＫパルスと呼ぶ場合がある）及びその反転信号ＨＣＫＸに応じて動作し、スタートパルスＨＳＴを順次転送することで、シフトパルスＡ，Ｂ，Ｃを生成している。クロック生成回路１８はＨＣＫパルスの他、クロック信号ＤＣＫ１，ＤＣＫ２（以下、ＤＣＫパルスと呼ぶ場合がある）を水平駆動回路１７に供給している。図２５のタイミングチャートから明らかな様に、ＤＣＫパルスはＨＣＫパルスと同一の周期を有するが、パルス幅が小さくなっている。又、ＤＣＫ１とＤＣＫ２は互いに位相が１８０度ずれている。
【０００９】
水平駆動回路１７は各シフトパルスＡ，Ｂ，Ｃで抜取スイッチ群２２を開閉駆動し、ＤＣＫパルスを抜き取っている。これにより、サンプリングパルスＡ’，Ｂ’，Ｃ’を生成している。具体的には、ＤＣＫ１のパルスをシフトパルスＡで抜き取ることにより、サンプリングパルスＡ’を生成している。同様に、ＤＣＫ２のパルスをシフトパルスＢで抜き取ることにより、サンプリングパルスＢ’を得ている。この様なクロックドライブ方式を導入することで、隣り合うサンプリングパルス同士が互いにノンオーバーラップとなる様にしている。すなわち、サンプリングパルスＡ’とＢ’は時間的に隔てられており、互いに重なることはない。同様に、サンプリングパルスＢ’とＣ’も互いに時間的に隔てられており、重なることがない。
【００１０】
【発明が解決しようとする課題】
上述の様に、水平駆動回路は映像信号を順次画素に書き込む為、ノンオーバーラップのサンプリングパルスを順次出力する。しかしながら、パネルは長時間連続駆動すると薄膜トランジスタ（ＴＦＴ）のホットキャリアによるＶｔｈシフトが起こり、サンプリングパルスは経時的に遅延する傾向にある。これに対し、映像信号はＴＦＴなどで構成された回路を通らない為遅延が生じない。サンプリングパルスの遅延を放置すると、当該段の信号ラインにサンプルホールドすべき映像信号を、前段の信号ラインにサンプルホールドしてしまう。これにより、映像欠陥の一種であるゴーストが発生する。
【００１１】
このゴーストを抑制する為、図２３に示した従来の表示装置はフィードバック回路５０を備えている。フィードバック回路５０は定期的にサンプリングパルスの遅延を検出し、遅延量を反映したフィードバックパルスを生成して、パネル内部から外部にフィードバックする。従来の表示装置は、フィードバックパルスに基づき、サンプリングパルスの遅延量を補償する様に、パネルに入力するクロック信号の位相を外部で調整する。これにより、ゴーストを防ぐことができる。
【００１２】
しかしながら、フィードバック回路自体に不具合が生じた場合には、サンプリングパルスの遅延を補償してゴーストを取り除くことができなくなる。フィードバック回路が正常に動作しない場合、逆に誤動作の原因になったり、画質が悪化する恐れもある。
【００１３】
【課題を解決するための手段】
上述した従来の技術の課題を解決するために以下の手段を講じた。即ち、行状のゲートライン、列状の信号ライン、両ラインが交差する部分に行列状に配された画素、及び映像信号を供給する映像ラインを有するパネルと、外部から入力されるクロック信号に基づいて動作し、行状の該ゲートラインを介して順次画素の行を選択するパネル内の垂直駆動回路と、列状の該信号ラインを該映像ラインに接続するためパネル内に配された複数のサンプリングスイッチと、外部から入力されるクロック信号に基づいて動作し、サンプリングパルスを順次発生して複数のサンプリングスイッチを順に駆動し、もって選択された行の画素に順次映像信号を書き込むパネル内の水平駆動回路と、経時的に変化する該サンプリングパルスの遅延量を検出し、該遅延量を反映したフィードバックパルスを生成して、パネル内部から外部にフィードバックするフィードバック回路とからなり、該フィードバックパルスに基づき、該サンプリングパルスの遅延量を補償する様に、該パネルに入力するクロック信号の位相を外部で調整可能とした表示装置であって、該フィードバック回路の動作を診断するための検査回路を該パネルに内蔵させたことを特徴とする。
【００１４】
好ましくは、前記パネルは、外部から入力されるクロック信号をレベル変換して該垂直駆動回路及び水平駆動回路に供給するレベルシフタを内蔵しており、
前記検査回路は、該レベルシフタの診断と該フィードバック回路の診断を切り替え可能であり、診断結果を共通の出力端子に出力する。又、前記検査回路は、該フィードバック回路の診断と同時に該垂直駆動回路及び水平駆動回路の診断を行い、診断結果を一つに合成された信号波形として出力する。
【００１５】
本発明によれば、フィードバック回路の動作を確認する検査回路をパネルに組み込んでいる。好ましくは、既存のパネル内部動作確認回路にこのゴーストフィードバック検査回路を組み込んでいる。これにより、新たに検査工程を増やすことなく、現状のパネル検査工程にてゴーストフィードバック回路の動作確認を行うことができる。ゴーストフィードバック回路を搭載したパネルを製造する場合、本発明によってパネル出荷前にゴーストフィードバック部分の回路が正常に動作しているか否かを検査することが可能になる。
【００１６】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明に係る表示装置の実施形態を示すブロック図である。図示する様に、本表示装置は一枚のパネル３３で構成されている。パネル３３には、行状のゲートライン１３、列状の信号ライン１２、両ライン１３，１２が交差する部分に行列状に配された画素１１、及び映像信号を供給する映像ラインが配されている。尚、図示を簡略化する為、映像ラインは省略してある。ゲートライン１３、信号ライン１２及び画素１１は、中央の画素アレイ部１５に集積形成されている。その周辺に垂直駆動回路１６及び水平駆動回路１７が配されている。図示しないが、水平駆動回路１７のブロックの中に、複数のサンプリングスイッチが含まれている。垂直駆動回路１６は外部から入力されるクロック信号に基づいて動作し、行状のゲートライン１３を介して、順次画素１１の行を選択する。本実施形態では、垂直駆動回路１６はパネル３３内で画素アレイ部１５の左右両側に分かれて一対配されている。但し、本発明はこれに限られるものではなく、ゲートライン１３の片側のみに垂直駆動回路１６を接続する様にしてもよい。複数のサンプリングスイッチは、列状の信号ライン１２を映像ラインに接続する為パネル３３内に配されている。図示を簡略化する為、映像ライン及び複数のサンプリングスイッチは水平駆動回路１７のブロック内に収めてある。水平駆動回路１７は、外部から入力されるクロック信号ＨＣＫ，ＨＣＫＸ，ＤＣＫ１，ＤＣＫ２に基づいて動作し、同じく外部から入力される水平スタートパルスＨＳＴを順次転送することでサンプリングパルスを発生し、前述したサンプリングスイッチを順に駆動する。これにより選択された行の画素１１に順次映像信号を書き込む。尚本実施形態では各信号ライン１２の一端にプリチャージ回路２０が接続されている。プリチャージ回路２０は水平駆動回路１７により映像信号を画素１１に書き込む前、あらかじめ信号ライン１２をプリチャージして、表示される映像のユニフォーミティを改善している。但し、本発明はこのプリチャージ回路２０を必須の構成要素とするものではない。又、本表示装置は外部から入力される切換信号ＲＧＴに応じて画面表示を左右反転可能である。
【００１７】
本表示装置は更にフィードバック（ＦＢ）回路５０と検査回路８０を備えている。フィードバック回路５０は水平駆動回路１７に接続されており、経時的に変化するサンプリングパルスの遅延量を検出し、該遅延量を反映したフィードバックパルスを生成して、ゴーストフィードバック端子６０を介しパネル３３内部から外部にフィードバックする。本表示装置は、フィードバックパルスに基づき、サンプリングパルスの遅延量を補償する様に、パネル３３に入力するクロック信号ＤＣＫ１，ＤＣＫ２の位相を外部で調整可能としている。検査回路８０は、パネル３３の製造段階もしくは出荷段階でフィードバック回路５０の動作を診断する為、パネル３３に内蔵されている。
【００１８】
場合によっては、本表示装置はレベルシフタを内蔵する場合もある。このレベルシフタは外部から入力されるクロック信号ＨＣＫ，ＨＣＫＸ，ＤＣＫ１，ＤＣＫ２などをレベル変換して水平駆動回路１７に入力する。垂直駆動回路１６用のレベルシフタも内蔵されている場合がある。この様な場合、検査回路８０は、レベルシフタの診断とフィードバック回路５０の診断を切り替え可能とすることができ、診断結果を共通の出力端子であるパネル内部動作確認端子９９に出力する様にしてもよい。尚、レベルシフタ診断用の検査回路は、既存の構成が知られている。場合により、検査回路８０は、フィードバック回路５０の診断と同時に垂直駆動回路１６及び水平駆動回路１７の診断を行い、診断結果を一つに合成された信号波形として出力する。
【００１９】
図２は、検査回路８０の構成例を示す模式図である。この検査回路８０は既存の構成に、フィードバック回路５０の診断機能を組み込んだものである。この検査回路は外部からの切替電位入力によって、レベルシフタ側のチェックと水平駆動回路及び垂直駆動回路（スキャナ）側のチェックを切り替えることができる様になっている。図示する様に、スキャナチェック側は３入力１出力のナンドゲート素子ＮＡＮＤ１で構成されている。一方、レベルシフタチェック側は３個のインバータＩＶ１，ＩＶ２，ＩＶ３と３個のナンドゲート素子ＮＡＮＤ２，ＮＡＮＤ３，ＮＡＮＤ４で構成されている。スキャナチェック側では、ＦＢ回路５０の診断用出力ＦＢｏｕｔ、水平駆動回路１７の診断用出力Ｈｏｕｔ及び垂直駆動回路１６の診断用出力ＶＬｏｕｔ，ＶＲｏｕｔが、ＮＡＮＤ１に入力されている。ＮＡＮＤ１はこれら３つの診断用信号を合成して出力する。尚、ＶＬｏｕｔ，ＶＲｏｕｔは左右Ｖスキャナ選択回路によって何れか一方が選択される。レベルシフタチェック側は、パネル内部のレベルシフタチェック回路から出力された信号がＮＡＮＤ３に入力される。切替電位によりレベルシフタチェックが選択されている場合には、ＮＡＮＤ３の出力がＮＡＮＤ４，ＩＶ２，ＩＶ３を介してパネル内部動作確認端子９９に出力される。一方切替電位によりスキャナチェック側が選択されている場合には、ＮＡＮＤ１の出力がＮＡＮＤ２を介してＮＡＮＤ４側に伝達される。本発明によれば、ゴーストフィードバック機能を搭載したパネルにおいて、パネル出荷前にゴーストフィードバック部分の回路が正常に動作しているか否か検査を行うことができる。その場合、現状のパネル内部回路動作確認検査工程をそのまま用いることができ、検査工程を増やす必要がない。図２に示した構成は切替電位によりスキャナ動作確認とレベルシフタ動作確認が行える。本実施形態ではスキャナ動作確認時にゴーストフィードバック回路の確認を合わせて行っている。
【００２０】
図３は、図２に示した検査回路８０に入力される信号波形及び検査回路８０から出力される信号波形を表わしたものである。特に、スキャナチェックが選択されている場合の出力波形を表わしている。Ｖｏｕｔは垂直走査回路の診断用入力波形である。一フィールド（１Ｆ）期間に一回垂直スタートパルスＶＳＴの二倍幅の負極性パルスを含む。水平駆動回路の診断用入力波形Ｈｏｕｔは、一水平期間（１Ｈ）に一回水平スタートパルスＨＳＴの二倍幅の負極性パルスを含んでいる。尚、実際にはＶｏｕｔとＨｏｕｔでは時間軸のレンジが合わないが、図３では簡易的に各レンジを合わせ同一時間軸内で示している。図示する様に、Ｖｏｕｔは１Ｆ周期に一回、Ｈｏｕｔは１Ｈ周期に一回それぞれパルスを出す回路構成となっており、これにより転送スキャナチェックを行っている。本検査回路は、上述したＶｏｕｔ及びＨｏｕｔに加え、フィードバック回路側から診断用出力ＦＢｏｕｔを受け入れている。このＦＢｏｕｔも、Ｈｏｕｔと同様に１Ｈ周期で一回パルスが発生する波形となっている。本検査回路は、Ｖｏｕｔ，Ｈｏｕｔ及びＦＢｏｕｔを合成した出力波形を、パネル内部動作確認端子９９に出力する。この合成波形を外部で確認することにより、水平駆動回路及び垂直駆動回路のスキャナチェックと同時に、ゴーストフィードバック回路が正常に動作しているか否かを診断することができる。
【００２１】
図４は、図１に示した表示装置の具体的な構成例を示す回路図である。但し、検査回路及び垂直駆動回路の部分は除いてある。図示する様に、本表示装置は、一枚のパネルで構成されており、画素アレイ部１５、垂直駆動回路（図示省略）、水平駆動回路１７、水平サンプリングスイッチ２３、フィードバック回路５０などを内蔵している。画素アレイ部１５は、行状のゲートライン１３、列状の信号ライン１２、両ラインが交差する部分に行列状に配された画素１１などで構成されている。本実施形態の場合、画素１１は液晶セルＬＣと薄膜トランジスタＴＦＴとで構成されている。液晶セルＬＣは対向電極と画素電極との間に液晶を挟持した構成となっている。薄膜トランジスタＴＦＴのドレイン電極は画素電極に接続し、ソース電極は信号ライン１２に接続し、ゲート電極はゲートライン１３に接続している。垂直駆動回路は、行状のゲートライン１３に接続して順次画素１１の行を選択する。具体的には、順次選択パルスを出力して薄膜トランジスタＴＦＴを導通させ、以って液晶セルＬＣと信号ライン１２を電気的に接続することで、画素１１の選択を行っている。複数のサンプリングスイッチ（ＨＳＷ）２３は、列状の信号ライン１２を映像ライン２５に接続する為、パネル内に配されている。尚映像ライン２５は、映像信号ｖｉｄｅｏを外部からパネル内部に供給する配線である。水平駆動回路１７は、外部から入力されるクロック信号ＨＣＫ，ＨＣＫＸに基づいて動作し、サンプリングパルスを順次発生して複数のサンプリングスイッチＨＳＷを順に駆動し、以って選択された行の画素１１に順次映像信号ｖｉｄｅｏを書き込む。フィードバック回路５０は、経時的に変化するサンプリングパルスの遅延量を検出する為、該遅延量を反映したフィードバックパルスＦＢを生成して、端子（ＰＡＤ）６０を介しパネル内部から外部のゴースト補正ＩＣ７０にフィードバックする。外部のゴースト補正ＩＣ７０は、フィードバックパルスＦＢに基づき、サンプリングパルスの遅延量を補償する様に、パネルに入力するクロック信号ＤＣＫ１，ＤＣＫ２の位相を外部で調整する。
【００２２】
水平駆動回路１７は、シフト段（Ｓ／Ｒ）を多段接続したシフトレジスタ２１と、抜取スイッチ群２２とで構成されている。シフトレジスタ２１は、外部からスタートパルスＨＳＴとクロック信号ＨＣＫ，ＨＣＫＸを受け入れ、スタートパルスＨＳＴのシフト動作を行い、各シフト段（Ｓ／Ｒ）からシフトパルス▲１▼〜▲３▼を順次出力する。抜取スイッチ群２２は、シフトレジスタ２１から順次出力されるシフトパルス（転送パルス）に応答してクロック信号ＤＣＫ１又はＤＣＫ２を抜き取ってサンプリングパルス▲１▼〜▲３▼を順次生成する。尚、このサンプリングパルスは位相調整回路（ＰＡＣ）２９を介して各サンプリングスイッチＨＳＷに印加される。ＰＡＣは、各抜取スイッチ群２２で抜き取られたクロック信号ＤＣＫ１，ＤＣＫ２の位相調整を行うものである。ＤＣＫ１とＤＣＫ２は基本的に位相が互いに１８０度シフトしたクロック信号となっている。ＰＡＣはＤＣＫ１とＤＣＫ２の間に生じる可能性のある誤差を吸収している。
【００２３】
シフトレジスタ２１は左右反転機能付であり、外部から供給される切替信号ＲＧＴに応じてスタートパルスＨＳＴを順方向に転送する順転送と逆方向に転送する逆転送を切替可能である。これに対応して、フィードバック回路５０は順転送と逆転送とで、それぞれ別系統のフィードバック回路構成となっている。すなわち、順転送に対応してＳ／Ｒと同一構成の処理回路５１−１と、同じく水平駆動回路側の抜取スイッチ２２と同一構成の抜取スイッチ５２−１を設けている。これとは別に逆転送側でも処理回路５１−２と抜取スイッチ５２−２を設けている。両系統から出力されたパルスはＰＡＣ５９を介してスイッチ５３のゲートを叩く。スイッチ５３は配線２７から接地電位をサンプリングしてフィードバックパルスＦＢを生成する。スイッチ５３により最終的に形成されたフィードバックパルスＦＢはＰＡＤ６０に送られる。
【００２４】
このゴーストフィードバック機能により、通常３０ｎｓｅｃ程度必要としていたサンプリングパルスのノンオーバーラップ時間は、ゴーストフィードバック機能が作用する程度のノンオーバーラップ時間である１５ｎｓｅｃ程度にすることができる。これは、ＩＣのマスタークロック（ＭＣＫ）の１ドットクロック分に相当する。フィードバック機能をパネルに搭載することで、サンプリングパルス幅も従来に比べ１５ｎｓｅｃ程度広くすることができる。これにより、ゴーストの改善に加え、サンプリングパルス周期で現われる縦筋状の画像欠陥の改善も行える。
【００２５】
図５は、順転送時における表示装置の動作説明に供するタイミングチャートである。順転送時切替信号ＲＧＴはそのレベルがＨＩＧＨに設定されている。これによりＨＳＴとＨＣＫの位相関係があらかじめ決められる。尚、ＨＣＫとＨＣＫＸは位相が１８０度シフトしている。ＨＣＫの周期はＨＳＴのパルス幅と一致している。一方ＤＣＫ１はＨＣＫと同一周期であるがパルス幅は狭くなっている。ＤＣＫ２はＤＣＫ１に対して位相が１８０度ずれている。水平駆動回路のシフトレジスタは、ＨＣＫ及びＨＣＫＸに応じて動作しＨＳＴを順次転送してシフトパルス（転送パルス）▲１▼，▲２▼，▲３▼を順次出力する。水平駆動回路側で一番目の抜取スイッチは転送パルス▲１▼に応答してＤＣＫ２を抜き取りサンプリングパルス▲１▼を生成する。同様に二番目の抜取スイッチは転送パルス▲２▼に応じてＤＣＫ１を抜き取りサンプリングパルス▲２▼を生成する。更に三番目の抜取スイッチは転送パルス▲３▼に応じてＤＣＫ２を抜き取りサンプリングパルス▲３▼を生成する。この様にして順次サンプリングパルス▲１▼▲２▼▲３▼を出力する。
【００２６】
一方フィードバック回路側ではＲＧＴ＝ＨＩＧＨの時、フィードバック回路５０の抜取スイッチ５２−１は、処理回路５１−１を通過したＨＳＴに応じてＨＣＫを抜き取り、ＦＢパルスを出力する。尚、図５に示したＦＢパルスはパッド６０から出力される最終波形ではなく、スイッチ５３のゲートに印加される中間波形を表わしている。
【００２７】
図６は、逆転送時の動作説明に供するタイミングチャートである。図５と対応する部分には対応する参照符号を付して理解を容易にしている。逆転送時切替信号ＲＧＴはＬＯＷに設定される。これに応じＨＳＴとＨＣＫの位相関係があらかじめ設定される。図５と図６を比較すれば明らかな様に、ＨＳＴに対するＨＣＫの位相関係が逆転している。これに応じ、フィードバック回路５０は順転送と逆転送とで、それぞれ別系統のフィードバック回路構成となっている。すなわち、ＲＧＴ＝ＬＯＷの時、フィードバック回路５０の抜取スイッチ５２−２は、処理回路５１−２を通過したＨＳＴに応じてＨＣＫＸを抜き取り、ＦＢパルスを出力する。順転送に対応して処理回路５１−１と抜取スイッチ５２−１を設けている。これとは別に逆転送側でも処理回路５１−２と抜取回路５２−２を設けている。別系統とすることで、順転送時と逆転送時の何れもＦＢパルスの出力タイミングが一致する。
【００２８】
図７は、フィードバック回路と水平駆動回路とで信号の流れを比較した模式図である。右側のフィードバック回路は左側の水平駆動回路の動作をモニタして、経時的なサンプリングタイミングの遅延を検出するものである。この為、基本的にフィードバック回路のモニタ部分は、水平駆動回路と同一の回路構成とする必要がある。水平駆動回路側は、シフトレジスタ２１でＨＳＴを転送し、抜取スイッチ２２でＤＣＫ１，ＤＣＫ２を抜き取りサンプリングパルスとしている。サンプリングパルスはＰＡＣ２９を介してＨＳＷ２３を開閉駆動し、映像信号を信号ラインにサンプリングする。これと対応する様に、フィードバック回路側では処理回路５１を通過したＨＳＴに応じ、抜取スイッチ５２がＨＣＫ，ＨＣＫＸを抜き取る。抜き取られたパルスはＰＡＣ５９を介し抜取スイッチ５３のゲートを叩くことで、ＦＢパルスを出力している。ここで、シフトレジスタ２１及びＤＣＫ１，ＤＣＫ２抜き回路２２と処理回路５１及びＨＣＫ，ＨＣＫＸ抜き回路５２は同一の回路構成とする必要がある。又ＰＡＣ２９とＰＡＣ５９も同じ回路構成とする必要がある。ＨＳＷ２３とＨＳＷ５３もそれぞれの仕様に合ったトランジスタサイズとする必要がある。
【００２９】
図８は、垂直駆動回路側の一段分に相当する具体的な回路構成を示す回路図である。前段から転送されてきたスタートパルスは当該段に入力され、ＨＣＫ，ＨＣＫＸにより次段に転送される。当該段のシフトレジスタ段（Ｓ／Ｒ）２１は、図示する様にＨＣＫ，ＨＣＫＸによってクロックドライブされるフリップフロップ構成となっている。又シフト段（Ｓ／Ｒ）２１に接続された抜取スイッチ２２はトランスミッションゲートで構成されている。この例では、スタートパルスがインバータ１、インバータ２、インバータ３及びインバータ４を通過し、トランスミッションゲート５のゲートを叩いている。これにより導通したトランスミッションゲート２２がＤＣＫを抜き取る。抜き取られたＤＣＫはＰＡＣに送られる。
【００３０】
フィードバック回路の構成は、図８に示した水平駆動回路側の構成を模擬し且つ各回路要素のトランジスタサイズを水平駆動回路側と同じにすることが、特性を合わせる上で重要となる。図９は、この様に対応付けされたフィードバック回路の実施例を示す回路図である。対応関係を明確にする為、図８と図９で同一構成の回路要素には同一の参照符号を付してある。順転送側でＳ／Ｒと同一構成の処理回路５１−１とトランスミッションゲート５からなるＣＬＫ抜き回路（抜取スイッチ）５２−１が設けてある。これと対称的な関係で逆転送側の処理回路５１−２とＣＬＫ抜き回路５２−２が設けられている。処理回路５１−１，５１−２はインバータ１，２，３及び４からなり、水平駆動回路側のシフト段（Ｓ／Ｒ）と等価である。更にＣＬＫ抜き回路（抜取スイッチ）５２−１，５２−２はトランスミッションゲート５で構成され、水平駆動回路側の抜取スイッチ２２と同一である。ＣＬＫ抜き回路５２−１，５２−２で抜き取られたＨＣＫ又はＨＣＫＸはＰＡＣ５９を通過する。尚、ＣＬＫ抜き回路５２−１、５２−２の出力端子には出力電位の不確定性を防止する為に不確定防止回路５６が接続されている。
【００３１】
図１０は、ゴーストフィードバック回路の内、特にフィードバックパルスＦＢから診断用出力ＦＢｏｕｔを形成する回路部分を示している。図４に示した様に、フィードバック回路の本体部分５０から出力されたパルスはＰＡＣ５９を介しスイッチ５３を叩く。これによりパネル内部の接地電位がサンプリングされ、ＦＢパルスとして外部に出力される。図１０の例では、スイッチ５３がＴＧ１で構成されている。ＰＡＣから出力されたパルスはＩＶ５，ＩＶ６を介してＴＧ１の両ゲートに印加され、これによりＴＧ１を導通させてＦＢパルスを形成している。ＴＧ１の入力側はパネル内部の接地電位に接続されている。
【００３２】
本実施例では、ＩＶ５から出力されたＰｃｈ側のサンプリングパルス及びＩＶ６から出力されたＮｃｈ側サンプリングパルスを選択してＦＢｏｕｔとしている。この為に、ＴＧ２，ＴＧ３，ＴＲ１，ＴＲ２，ＩＶ７，ＮＡＮＤ５，ＩＶ８，ＩＶ９を結線した回路構成としている。本実施例は、ＲＧＴ＝ＨＩＧＨ，ＬＯＷによりサンプリングパルスのＮｃｈ側、Ｐｃｈ側どちらのパルスも同一タイミングで１Ｈに一回ＬＯＷのパルスがＦＢｏｕｔとして出力する回路構成となっている。
【００３３】
図１１は、図１０に示したフィードバック回路の診断用出力形成部分の他の実施例を示す回路図である。理解を容易にする為、図１０に示した先の実施例と対応する部分には対応する参照符号を用いている。異なる点は、出力段のＮＡＮＤ５に代え、ノアゲート素子ＮＯＲを用いていることである。この関係で、周囲の回路要素の結線関係も多少変更してある。
【００３４】
図１２は、既存のパネル内蔵検査回路を示す参考図である。理解を容易にする為、図２に示した本発明に係る検査回路と対応する部分には対応する参照番号を付してある。図２と図１２を比較すれば明らかな様に、本発明は既存のパネル内蔵検査回路を利用しており、スキャナチェック側にフィードバック回路からＦＢｏｕｔを入力する構成となっている。そこで、本発明を一層明らかにする為既存の検査回路の概要を以下に説明する。
【００３５】
図１３は、図１２に示した既存の検査回路の入力波形及び出力波形を示すタイミングチャートである。理解を容易にする為、図３に示した本発明のタイミングチャートと対応する部分には対応する参照番号を付してある。図示する様に、既存の検査回路は入力として垂直駆動回路からＶｏｕｔを受け入れ、水平駆動回路からＨｏｕｔを受け入れる。Ｖｏｕｔ及びＨｏｕｔを合成して出力波形としている。
【００３６】
図１４は、図１２に示した既存の検査回路を内蔵したパネルの一例を示す模式図である。図示する様に、表示装置は所定の間隙を介して互いに接合した駆動基板３６と対向基板３４とからなるパネル構造を有している。両基板３６，３４の間隙には液晶などの電気光学物質が保持されている。対向基板３４の内表面には対向電極が形成されている。
【００３７】
これに対し駆動基板３６の内表面には行状のゲートライン１３と列状の信号ライン１２とが形成されている。両ライン１３，１２の交差部には行列状に配された画素電極１１と、個々の画素電極１１に映像信号を書き込むスイッチング素子とが集積形成されている。スイッチング素子は薄膜トランジスタ（ＴＦＴ）からなり、そのソース電極は対応する信号ライン１２に接続し、ドレイン電極は対応する画素電極１１に接続し、ゲート電極は対応するゲートライン１３に接続している。この駆動基板３６は更に垂直駆動回路１６、水平駆動回路１７、レベル変換回路９０なども内蔵しており、いわゆるアクティブマトリクス型表示装置を構成する。上述した各回路１６、１７、９０も薄膜トランジスタで構成されている。垂直駆動回路１６は垂直スタートパルスＶＳＴ及び互いに逆相の垂直クロック信号ＶＣＫ，ＶＣＫＸなどの制御信号に応じて動作し、ゲートライン１３を介してスイッチング素子を行毎に選択する。具体的には、垂直駆動回路１６はシフトレジスタからなりＶＣＫ，ＶＣＫＸに応じてＶＳＴを順次転送して、ゲートライン１３に線順次で選択パルスを出力する。一方水平駆動回路１７は映像信号供給ゲート２３を順次開閉制御して、選択されたスイッチング素子に映像信号Ｒ，Ｇ，Ｂを供給する。具体的には、この水平駆動回路１７もシフトレジスタからなり、ＨＣＫ，ＨＣＫＸに応じてＨＳＴを順次転送することで、映像信号供給ゲート２３の開閉制御を行う。レベル変換回路９０は外部のタイミングジェネレータＩＣ（図示せず）などにより外部から入力された制御信号ＶＳＴ，ＶＣＫ，ＶＣＫＸ，ＨＳＴ，ＨＣＫ，ＨＣＫＸなどを低レベル（例えば３Ｖ）から高レベル（例えば１５Ｖ）に変換して、垂直駆動回路１６及び水平駆動回路１７に供給する。尚、駆動基板３６の露出した上端部表面には、ＶＳＴ，ＶＣＫ，ＶＣＫＸ，ＨＳＴ，ＨＣＫ，ＨＣＫＸ，Ｒ，Ｇ，Ｂなどを入力する為の端子３５が複数個設けられている。
【００３８】
検査回路８０が駆動基板３６に内蔵されており、レベル変換回路９０の動作を診断する。この検査回路８０は個々の制御信号毎に設けられた複数のレベル変換回路９０の動作を総合的に診断する論理回路を含んでいる。検査回路８０は、レベル変換回路（レベルシフタ）９０に直流電圧を印加し且つそのレベルを走査して診断を行い、レベル変換回路（レベルシフタ）９０の動作範囲（閾電圧）を選別可能にする。この検査回路８０はレベル変換回路９０の診断と垂直駆動回路１６及び水平駆動回路１７の診断を切り替える手段を有し、診断結果を共通の出力端子ＯＵＴに出力する。尚切替制御の為、特定の入力端子ＶＳＳＧを用いている。
【００３９】
図１５はレベル変換回路９０の具体的な構成例を示す。図示する様に、このレベル変換回路９０はＮチャネル型薄膜トランジスタ及びＰチャネル型薄膜トランジスタを組み合わせたＣＭＯＳ構造を採用している。入力信号ＶＩＮのレベルが閾電圧Ｖｔｈを超えると、出力信号ＶＯＵＴのレベルはローからハイに切り替わる。この出力信号ＶＯＵＴは端子Ａ又はＢから取り出される。
【００４０】
図１６は、図１４に示した検査回路８０の具体例を示す模式的な回路図である。この検査回路は例えば９個のレベル変換回路１〜レベル変換回路９の診断を総合的に行う論理回路構成となっている。個々のレベル変換回路は図１５に示した構成を有している。従って、レベル変換回路１〜レベル変換回路９からの出力信号は図１５に示した端子Ａ又はＢから取る。レベル変換回路１〜レベル変換回路９の内の一部については二段のインバータ８１，８２を介してその出力信号を取り出している。この様にインバータ８１，８２を組み込んだのは、負荷が重くなった為に個々のレベル変換回路の出力信号が鈍り、水平駆動回路や垂直駆動回路などのスキャナに正常な制御信号（クロック信号）が入力できないという危険性を避ける為である。レベル変換回路１〜レベル変換回路９からの出力信号は前段のナンドゲート８３に供給される。レベル変換回路１〜レベル変換回路９の出力信号はノアゲート８４にも供給される。ナンドゲート８３の出力端子は後段のナンドゲート８５の入力端子に接続される。ノアゲート８４の出力端子はインバータ８６を介して後段のナンドゲート８５の他方の入力端子に接続される。ナンドゲート８５は診断結果を出力端子ＯＵＴに出力する。
【００４１】
引続き図１６を参照して検査回路８０のレベルシフタ側の診断動作を説明する。まず、各レベル変換回路１〜９の入力信号に直流信号ＶＩＮを印加する。例えばこの直流信号ＶＩＮのレベルを走査して、３Ｖに設定した時各レベル変換回路の出力がハイ（１５Ｖ）になる一方、ＶＩＮを０Ｖとした時各レベル変換回路の出力がロー（０Ｖ）となれば、正常なレベル変換動作が行われたことになる。ここで、全てのレベル変換回路１〜９に３ＶのＶＩＮを入力した時、全てのレベル変換回路１〜９の出力がハイと動作するならば、ナンドゲート８５の出力端子にはハイレベルが現われる。逆に、０ＶのＶＩＮを各レベル変換回路１〜９に一斉に入力した時、全てのレベル変換回路１〜９の出力がローと動作するならば、ナンドゲート８５の出力端子はハイになる。
【００４２】
ところが、例えばレベル変換回路３に動作異常があり、３ＶのＶＩＮを入力した時ローに誤動作したとする。すなわち、レベル変換回路３の出力レベルはローとなり、その他のレベル変換回路の出力レベルはハイとなる。従って、ナンドゲート８５の出力端子ＯＵＴはローになる。同様に、０ＶのＶＩＮを入力した時、複数のレベル変換回路１〜９の内の何れか一つでも出力レベルがハイになる誤動作をすると、出力端子ＯＵＴはローになる。つまり、全てのレベル変換回路１〜９が正常に動作する時に限りＯＵＴはハイとなり、何れか一つでも異常動作するとＯＵＴはローになる。この様にして、図１６に示した検査回路８０は複数のレベル変換回路の動作を総合的に診断する論理回路構成となっている。
【００４３】
本検査回路は、レベル変換回路１〜９の診断と垂直駆動回路１６及び水平駆動回路１７（スキャナ部）の診断を切り替える手段としてゲート回路８８を含んでおり、診断結果を共通の出力端子ＯＵＴに出力する。切替モードでレベルシフタとスキャナのチェックを可能としている。切替モードのスイッチ入力として端子ＶＳＳＧを用いている。この端子ＶＳＳＧはゲートラインに接地レベル（０Ｖ）を供給する端子であり、スキャナ部とは全く接続されていない。つまり、スキャナ部の動作には無関係な端子であるので、切替モードのスイッチ入力に用いても動作上問題ない。尚スキャナ部に含まれるブロックＨｏｕｔは水平駆動回路１７のチェック用出力信号ノードを表わしている。又ブロックＶＬｏｕｔは左側の垂直駆動回路１６に設けた出力信号チェック用ノードを表わしている。更にブロックＶＲｏｕｔは右側の垂直駆動回路１６の出力信号のチェック用ノードを表わしている。更に、二段のインバータを介してＶＲｏｕｔに接続した三段のＶＳ／Ｒは右側垂直駆動回路と左側垂直駆動回路の出力タイミングをずらして、個々に診断可能とする為に設けられている。係る回路構成において、端子ＶＳＳＧにローレベルのスイッチ入力を印加すると、通常モードでの診断が行われ、ＯＵＴにはスキャナ部から出力される信号波形が得られる。一方ＶＳＳＧにハイレベルのスイッチ入力を印加するとレベル変換回路のＶｔｈ診断モードに切り替わる。本発明は、係る構成を有する既存の検査回路のスキャナ側にフィードバック診断機能を加えたものである。
【００４４】
ところで、現在ＳＶＧＡ規格との互換性及びシステムのコスト削減の為、従来１２相駆動であったＸＧＡパネルを６相で駆動する方式が主流になりつつある。６相駆動ＸＧＡでは従来の１２相駆動ＸＧＡに対し二倍の速さで駆動を行う必要があり、ゴースト対策が急務となっている。以下、ＸＧＡ規格の映像信号をアクティブマトリクス型の表示装置で表示する場合に焦点を当てて、具体的な説明を行う。図１７は、従来の方式を模式的に表わしたものであり、いわゆる１２ドット同時サンプリング方式である。（Ａ）に示す様に、シフトレジスタの各段（Ｓ／Ｒ）から順次出力された転送パルスにより、ＨＣＫ，ＨＣＫＸを抜き取ってＨＳＷ用のサンプリングパルスとしている。このサンプリングパルスは、順次Ｎ段，Ｎ＋１段，Ｎ＋２段，Ｎ＋３段の各ＨＳＷに印加される。
【００４５】
（Ｂ）は、Ｎ段のＨＳＷに印加されるサンプリングパルスとＮ＋１段のＨＳＷに印加されるサンプリングパルスを表わしている。パルス幅は何れもｔである。ＸＧＡ規格の映像信号は１２相（ＳＩＧ１〜ＳＩＧ１２）に分かれて、外部から映像ラインを介して供給されてくる。従来は１２相の映像信号が一系統の映像ラインで送られてくる。従って、１２相の映像信号は、それぞれ各水平サンプリングスイッチＨＳＷを介して、１２本一組の信号ラインにサンプリングされる。パルス幅がｔのサンプリングパルスがＮ段のＨＳＷに印加されると、ＳＩＧ１〜ＳＩＧ１２が同時にサンプリングされ、１２個の画素（ドット）に同時に書き込まれる。従って、この方式を１２ドット同時サンプリングと呼んでいる。ＸＧＡ規格はＳＶＧＡ規格に比べ画素数が多い。その分同時書込ドット数を増やすことで、サンプリング周波数を低減化し、以ってサンプリングパルス幅を確保している。従来のＸＧＡ１２ドット同時サンプリング駆動においては、ノンオーバーラップ方式を採用しても、サンプリングパルス幅ｔは１５０ｎｓｅｃ程度確保できる。その為、隣り合う段でＨＳＷサンプリングパルス幅がポリシリコンＴＦＴの実力値程度ずれたとしても（例えば２ｎｓｅｃ程度のずれ）、この程度ではサンプリングホールド電位に大きな差は現われず、画面にはサンプリング周期に対応した縦筋（サンプリング周期帯筋）は現われない。又、ユニフォミティの改善の為に、プリチャージ回路から供給されるプリチャージ信号のマージンも、縦筋に対しては１．０Ｖ程度と大きく、問題はない。
【００４６】
液晶表示パネル（ＬＣＤパネル）の種類の増加に連れ、ＳＶＧＡとＸＧＡの駆動ＩＣの共通化が進んでいる。そこで、従来１２ドット同時サンプリング方式により駆動していたＸＧＡパネルを、ＳＶＧＡと同じ６ドット同時サンプリング方式により駆動する技術の開発が進んでいる。これにより、１２ドット同時サンプリング方式ではＲＧＢそれぞれのパネルに２個ずつ必要であった映像信号のサンプルホールドＩＣが、６ドット同時サンプリング方式にすることで半分の１個ずつとなり、コスト低減にもつながる。図１８は、ＸＧＡパネルの６ドット同時サンプリング方式を模式的に表わしたものである。理解を容易にする為、図１７に示した１２ドット同時サンプリング方式の模式図と対応する部分には対応する参照番号を付してある。（Ａ）はサンプリング回路を模式的に表わしたものであり、（Ｂ）は６ドット同時サンプリングのタイミングチャートである。図１７に示した１２ドット同時サンプリングと対比すれば明らかな様に、６ドット同時サンプリング駆動のサンプリングパルスは、１２ドット同時サンプリング駆動の半分のパルス幅となる。更に、縦筋対策やゴーストマージンを拡大する為に、ノンオーバーラップサンプリング駆動を採用すると、サンプリングパルス幅を更に狭める必要がある。実際には、サンプリングパルス幅は３０〜４５ｎｓｅｃ程度の狭パルスとなる。
【００４７】
図１９は、６ドット同時サンプリング方式でノンオーバーラップ駆動を採用した場合の回路及びタイミングチャートを模式的に表わしている。理解を容易にする為、図１８に示したノンオーバーラップ方式を採用しない場合の６ドット同時サンプリングと対応する部分には対応する参照番号を付してある。（Ａ）に示す様に、ノンオーバーラップ駆動では、シフトレジスタの各段（Ｓ／Ｒ）から順次出力される転送パルスでＤＣＫ１，ＤＣＫ２を抜き取り、サンプリングパルス▲１▼，▲２▼，▲３▼，▲４▼を生成している。各サンプリングスイッチＨＳＷは、サンプリングパルスに応答して開閉動作し、６相の映像信号ｓｉｇ１〜ｓｉｇ６を同時サンプリングし、対応する画素に書き込んでいる。
【００４８】
（Ｂ）はサンプリングパルス▲１▼，▲２▼，▲３▼を表わしたタイミングチャートである。サンプリングパルス▲１▼はＤＣＫ１を抜き取って生成されたものである。そのパルス幅はＴ１で与えられる。又サンプリングパルス▲２▼はＤＣＫ２を抜き取って生成されたものであり、そのパルス幅はＴ２で与えられる。ＤＣＫ１，ＤＣＫ２は位相が互いに１８０度ずれているだけで、パルス幅は基本的に同一である。従って、サンプリングパルス▲１▼，▲２▼のパルス幅はＴ１＝Ｔ２となる。尚両サンプリングパルス▲１▼，▲２▼の間に所定のノンオーバーラップ時間が介在している。（Ｂ）に示す安定した状態では、Ｔ１＝Ｔ２である為、映像信号のホールド電位に差は生じない。従って（Ｃ）に示す様に画素アレイ１５には縦筋（サンプリング周期帯筋）は現われない。
【００４９】
図２０は、ＤＣＫ１とＤＣＫ２との間でデューティ比のずれが生じた場合を表わしている。理解を容易にする為、図１９に示したデューティ比のずれがない場合と対応する部分には対応する参照番号を付してある。（Ｂ）に示す様に、ＤＣＫ１とＤＣＫ２との間でデューティ比のずれがあると、サンプリングパルス▲１▼のパルス幅Ｔ１とサンプリングパルス▲２▼のパルス幅Ｔ２との間で誤差が生じる。これにより、両サンプリングパルス▲１▼，▲２▼でサンプルホールドされる映像信号の電位（ホールド電位）に差が生じる。（Ｃ）に示す様に、画素アレイ１５にはサンプリング周期幅（６ドット）で帯筋が現われる。前述した様に、６ドット同時駆動方式でノンオーバーラップ時間を取ると、サンプリングパルスは３０〜４５ｎｓｅｃ程度の狭パルスとなる。パルス幅が短い為、２ｎｓｅｃ程度のデューティずれが、顕著にホールド電位のずれになって現われる。その為、プリチャージ信号のマージンは０．２Ｖ程度に減り、サンプリング周期帯筋が発生し易くなる。
【００５０】
次にゴーストについて説明を続ける。図２１は、ゴーストの発生原因を模式的に表わしている。ビデオ信号に含まれる黒レベルのピークを、Ｎ段の画素列に書き込む場合を模式的に表わしている。初期段階（エージング前）では、サンプリングパルスの遅延は生じていない為、正確にＮ段のサンプリングパルスでビデオ信号の黒レベルをサンプリングできる。従って、前ゴーストは発生しない。これに対しエージング後では、サンプリングパルス（ドライブパルス）に遅延が生じる為、場合によっては前段（Ｎ−１段）のドライブパルスでビデオ信号の黒レベルのピークを一部サンプリングしてしまうことがある。これにより前ゴーストが生じる。このエージング効果は、例えばＴＦＴのホットキャリアによるＶｔｈシフトにより生じる。このエージング効果によるドライブパルスの遅延幅は３０ｎｓｅｃ程度である。初期設定でゴーストが出ない状態からサンプリングパルス（ドライブパルス）が遅延してゴーストが出る状態になる前までのドライブパルスに許容される遅延量時間をゴーストマージンと定義すると、前ゴーストのマージンは３０ｎｓｅｃ程度となる。従来のＸＧＡ１２ドット同時サンプリング駆動においては、ノンオーバーラップ時間をエージングによるパルス変動量分である３０ｎｓｅｃ以上にしても、サンプリングパルス幅は１５０ｎｓｅｃ程度確保できる。しかしながら、６ドット同時サンプリング駆動においては、ノンオーバーラップ時間をゴーストマージンを超える３０ｎｓｅｃ程度以上とすると、サンプリングパルス幅は３０〜４５ｎｓｅｃ程度の狭パルスにしかできない。この３０〜４５ｎｓｅｃ程度のパルス幅は、前述した様にサンプリング周期帯筋が発生し易い領域でもある。
【００５１】
ゴーストマージンを考える場合、図２１に示した前ゴーストの他ゴースト帯についても考慮する必要がある。図２２にゴースト帯の発生原因を模式的に示す。（Ａ）は、信号ラインとゲートライン間の容量カップリングを表わしている。（Ｂ）は、このカップリングによるゴースト帯の発生原因を模式的に表わしている。ゴースト帯は、例えばブラックのウィンドウ表示により生じた揺れがゲートラインに乗り、その揺れが隣接段の信号ラインに乗り、その揺れにより変動した信号ライン電位をホールドする為に生じる。サンプリングパルスが遅延すると、ビデオの揺れとホールドする時間が狭くなっていく為、ゴースト帯が発生する。サンプリングパルス幅が広いと、揺れが治まった後にホールドする為、ゴースト帯の発生は遅くなる。逆にサンプリングパルス幅が狭いと、揺れが治まる前にホールドする為、ゴースト帯の発生が早まる。サンプリングパルス幅が３０〜４５ｎｓｅｃ程度の狭い領域では、ゴーストマージンは前述の前ゴーストよりもむしろ図２２に示したゴースト帯律速となり、ノンオーバーラップ時間の影響よりもパルス幅の影響の方が強くなる。従って、ノンオーバーラップ時間を増やしてもゴーストマージンは増えない。
【００５２】
以上の説明から明らかな様に、６相駆動ＸＧＡでは、隣接段とのノンオーバーラップ時間を十分に確保することはできず、又多少ノンオーバーラップ時間を増やしてもゴーストマージンは極めて狭い。以上の理由により、ＸＧＡ６相駆動において、パネル内部のサンプリングパルスの遅延量を検出し、それを基に外部ＩＣによりサンプリングパルスにフィードバックをかけるゴーストフィードバック回路を搭載したパネルが主流になりつつある。本発明は、このゴーストフィードバックの動作を確認する検査回路を新たにパネル内に搭載したものである。
【００５３】
【発明の効果】
以上説明した様に、本発明によれば、点順次アクティブマトリクス型の表示装置において、ゴーストフィードバック回路の動作診断用検査回路をパネル内に搭載している。これにより、ゴーストフィードバック回路の誤動作を防止し、以って表示品質を維持することができる。既存の検査回路にゴーストフィードバック回路の診断機能を組み込むことで、検査工程を増やすことなくスキャナやレベルシフタに加えてフィードバック回路の検査も実現できる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の実施形態を示すブロック図である。
【図２】図１に示した表示装置に組み込まれる検査回路の実施形態を示す回路図である。
【図３】図２に示した検査回路の動作説明に供するタイミングチャートである。
【図４】図１に示した表示装置の具体的な構成例を示す回路図である。
【図５】図４に示した表示装置の動作説明に供するタイミングチャートである。
【図６】図４に示した表示装置の動作説明に供するタイミングチャートである。
【図７】図４に示した表示装置に組み込まれるフィードバック回路の概念を示す模式図である。
【図８】シフトレジスタの構成例を示す回路図である。
【図９】フィードバック回路の構成例を示す回路図である。
【図１０】フィードバック回路の構成例を示す回路図である。
【図１１】フィードバック回路の構成例を示す回路図である。
【図１２】既存の検査回路の一例を示す参考図である。
【図１３】図１２に示した検査回路の動作説明に供するタイミングチャートである。
【図１４】図１２に示した検査回路を搭載した表示装置の一例を示すブロック図である。
【図１５】図１４に示した表示装置に組み込まれるレベル変換回路の一例を示す回路図である。
【図１６】図１４に示した表示装置に組み込まれる検査回路の具体的な構成例を示す回路図である。
【図１７】１２相ＸＧＡ規格の駆動方式を示す模式図である。
【図１８】６相ＸＧＡ規格の駆動方式を示す模式図である。
【図１９】６相ＸＧＡ規格の駆動方式を示す模式図である。
【図２０】６相ＸＧＡ規格の駆動方式を示す模式図である。
【図２１】ゴーストの発生原因を示す模式図である。
【図２２】ゴーストの発生原因を説明する模式図である。
【図２３】従来の表示装置の一例を示すブロック図である。
【図２４】図２３に示した表示装置の具体的な構成例を示す回路図である。
【図２５】図２４に示した表示装置の動作説明に供するタイミングチャートである。
【符号の説明】
１１・・・画素、１２・・・信号ライン、１３・・・ゲートライン、１６・・・垂直駆動回路、１７・・・水平駆動回路、５０・・・フィードバック回路、８０・・・検査回路

Claims

行状のゲートライン、列状の信号ライン、両ラインが交差する部分に行列状に配された画素、及び映像信号を供給する映像ラインを有するパネルと、
外部から入力されるクロック信号に基づいて動作し、行状の該ゲートラインを介して順次画素の行を選択するパネル内の垂直駆動回路と、
列状の該信号ラインを該映像ラインに接続するためパネル内に配された複数のサンプリングスイッチと、
外部から入力されるクロック信号に基づいて動作し、サンプリングパルスを順次発生して複数のサンプリングスイッチを順に駆動し、もって選択された行の画素に順次映像信号を書き込むパネル内の水平駆動回路と、
経時的に変化する該サンプリングパルスの遅延量を検出し、該遅延量を反映したフィードバックパルスを生成して、パネル内部から外部にフィードバックするフィードバック回路とからなり、
該フィードバックパルスに基づき、該サンプリングパルスの遅延量を補償する様に、該パネルに入力するクロック信号の位相を外部で調整可能とした表示装置であって、
該フィードバック回路の動作を診断するための検査回路を該パネルに内蔵させたことを特徴とする表示装置。
前記パネルは、外部から入力されるクロック信号をレベル変換して該垂直駆動回路及び水平駆動回路に供給するレベルシフタを内蔵しており、
前記検査回路は、該レベルシフタの診断と該フィードバック回路の診断を切り替え可能であり、診断結果を共通の出力端子に出力することを特徴とする請求項１記載の表示装置。
前記検査回路は、該フィードバック回路の診断と同時に該垂直駆動回路及び水平駆動回路の診断を行い、診断結果を一つに合成された信号波形として出力することを特徴とする請求項１記載の表示装置。