JP7423990B2 - 電気光学装置および電子機器 - Google Patents

Description

本発明は、電気光学装置および電子機器に関する。

表示素子として液晶素子などを用いた電気光学装置では、走査線とデータ線との交差に対応して画素回路が設けられる。画素回路は、当該画素回路に対応する走査線が選択されたときに、当該画素回路に対応するデータ線に供給されたデータ信号の電圧に応じた明るさとなる。このような電気光学装置において、ある１本の走査線が選択される水平走査期間に、すべてのデータ線にデータ信号を供給する構成として、デマルチプレクサ方式が提案されている（例えば特許文献１参照）。

デマルチプレクサ方式では、データ線がｋ（ｋは２以上の整数）本毎にグループ化され、水平走査期間において、各グループの第１系列から第ｋ系列までのデータ線が１本ずつ選択されて、グループに対応する入力ノードから、選択されたデータ線にデータ信号が供給される。
なお、デマルチプレクサ方式では、各グループにでは、入力ノードとｋ本のデータ線との間にそれぞれスイッチがｋ個設けられ、当該ｋ個のスイッチが水平走査期間において順次排他的にオンすることで、入力ノードから、選択されたデータ線にデータ信号が供給される、という構成となっている。

ところで、電気光学装置では、高精細化の要求が強い。高精細化の要求を満たすためには、データ線数を増加させる必要がある。デマルチプレクサ方式においてデータ線数の増加は、グループを構成するデータ線本数の「ｋ」を多くすることで対処できる。ｋを多くしたときに、水平走査期間において１本当たりのデータ線の選択期間が短縮化してしまうのを防止するため、あるスイッチをオンさせる期間と次のスイッチをオンさせる期間との間、すなわち、当該２つのスイッチをオフする期間を狭めることが考えられる。

特開２００６－３２３２６７号公報

電気光学装置には、デマルチプレクサにおける各スイッチをオンさせるタイミングを調整する等のために、検査回路が設けられる。しかしながら、デマルチプレクサ方式において、上記２つのスイッチをオフする期間を狭めると、検査回路の出力信号をモニターすることが困難になる、という課題がある。

上記課題を解決するために、本開示の一態様に係る電気光学装置は、データ信号が供給される入力ノードと第１データ線との間に設けられ、第１制御信号によってオンまたはオフが指定される第１スイッチと、前記入力ノードと第２データ線との間に設けられ、第１制御信号によってオンまたはオフが指定される第２スイッチと、第１パルスと、前記第１パルスを遅延させて、前記第１パルスとは排他的な第２パルスとを出力する順次出力回路と、前記第１制御信号および前記第１パルスの第１論理積信号と、前記第２制御信号および前記第２パルスの第２論理積信号とを求める第１論理演算回路と、前記第１論理積信号と前記第２論理積信号との論理和信号を求める第２論理演算回路と、を含む。
また、本開示の一態様に係る電子機器は、上記電気光学装置を含む。

第１実施形態に係る電気光学装置の構成を示すブロック図である。 電気光学装置における画素回路の等価回路を示す図である。 電気光学装置におけるデマルチプレクサの構成を示す図である。 電気光学装置における表示動作を説明するための図である。 電気光学装置における検査回路等の構成を示す図である。 第１実施形態における検査回路の動作を説明するための図である。 第１実施形態の変形例を示す図である。 第１実施形態の変形例における検査回路の動作を説明するための図である。 第２実施形態に係る電気光学装置の構成を示す図である。 第３実施形態に係る電気光学装置の構成を示す図である。 第４実施形態に係る電気光学装置の構成を示す図である。 第４実施形態における検査回路の動作を説明するための図である。 第５実施形態に係る電気光学装置の構成を示す図である。 第５実施形態における検査回路の動作を説明するための図である。 第５実施形態の変形例を示す図である。 第５実施形態の変形例における検査回路の動作を説明するための図である。 電気光学装置を用いた電子機器の一例を示す図である。 比較例に係る検査回路の出力信号波形の一例を示す図である。

以下、実施形態に電気光学装置について図面を参照して説明する。なお、各図において、各部の寸法および縮尺は、実際のものと適宜に異ならせてある。また、以下に述べる実施の形態は、好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本開示の範囲は、以下の説明において特に本開示を限定する旨の記載がない限り、これらの形態に限られるものではない。

図１は、第１実施形態に係る電気光学装置１０の構成を示すブロック図であり、図２は、当該電気光学装置１０における画素回路１１０の等価回路を示す図であり、図３は、当該電気光学装置１０におけるデマルチプレクサ１４０等を示す回路図である。
電気光学装置１０は、例えば液晶プロジェクターのライトバルブとして用いられる透過型の液晶パネルである。図１に示されるように、電気光学装置１０は、表示領域１００と、走査線駆動回路１３０Ｌ、１３０Ｒと、デマルチプレクサ１４０と、検査回路２００とを含む。

表示領域１００では、表示すべき画像の画素に対応した画素回路１１０がマトリクス状に配列されている。詳細には、表示領域１００において、ｍ本の走査線１１２が図において横方向に延在して設けられ、また、ｎ本のデータ線１１４が図において縦方向に延在し、かつ、走査線１１２と互いに電気的な絶縁を保って設けられている。
そして、ｍ本の走査線１１２とｎ本のデータ線１１４との交差に対応して画素回路１１０が設けられる。したがって、本実施形態において画素回路１１０は、縦ｍ行×横ｎ列でマトリクス状に配列する。

ここで、ｍは２以上の整数であり、ｎは２以上の整数であって本実施形態では４の倍数である。
走査線１１２と画素回路１１０とにおいて、マトリクスの行を区別するために、図において上から順に１、２、３、…、（ｍ－１）、ｍ行と呼ぶ場合がある。また、行を特定しないで説明する場合には、ｉを用いてｉ行と呼ぶ場合がある。なお、ｉは１≦ｉ≦ｍを満たす整数である。
同様にデータ線１１４および画素回路１１０において、マトリクスの列を区別するために、図において左から順に１、２、３、…、（ｎ－１）、ｎ列と呼ぶ場合がある。また、後述するように本実施形態では、データ線１１４が４本毎にグループ化されているので、ｊ番目のグループに属する４列を、（４ｊ－３）、（４ｊ－２）、（４ｊ－１）、（４ｊ）列と呼ぶ場合がある。なお、ｊは１≦ｊ≦（ｎ／４）を満たす整数である。
ここで、説明の便宜上、画素回路１１０の構成について説明する。

図２は、隣り合う２本の走査線１１２と隣り合う２本のデータ１１４との交差に対応する４個の画素回路１１０における等価回路を示す図である。
図に示されるように、画素回路１１０は、トランジスター１１６と液晶素子１２０とを有する。トランジスター１１６は、例えばｎチャネル型の薄膜トランジスターである。画素回路１１０において、トランジスター１１６のゲートノードは、走査線１１２に接続される一方、そのソースノードはデータ線１１４に接続され、そのドレインノードは画素電極１１８に接続される。

画素電極１１８に対向するようにコモン電極１０８が全画素に対して共通に設けられるとともに、時間的にほぼ一定の電圧ＬＣcomが印加される。そして、画素電極１１８とコモン電極１０８との間には液晶１０５が挟持される。したがって、画素回路１１０毎に、画素電極１１８、コモン電極１０８および液晶１０５によって液晶素子１２０が構成される。なお、画素回路１１０において、液晶素子１２０と並列の蓄積容量が設けられるが、図示は省略されている。

説明を再び図１に戻す。
走査線駆動回路１３０Ｌは、図において表示領域１００の左に設けられる。走査線駆動回路１３０Ｌは、ｍ本の走査線１１２と一対一に対応した遅延回路とＡＮＤ回路とのｍ組を含む。このうち、ｍ個の遅延回路Ｓr1～Ｓrmは、縦続接続される。縦続接続とは、ある段の遅延回路の出力信号が次段の遅延回路の入力信号になるような直列接続をいう。遅延回路Ｓr1～Ｓrmの各々は、入力したパルス信号を、クロック信号Ｃlyと、当該クロック信号Ｃlyに対して論理反転の関係にあるクロック信号／Ｃlyとに同期して、当該クロック信号Ｃlyの半周期分だけ遅延させて出力する。
なお、図１では、複雑化を避けるためにクロック信号／Ｃlyが省略されている。また、初段である第１段の遅延回路Ｓr1にはスタートパルスＤyが入力され、最終段である第ｍ段の遅延回路ＳrmからはエンドパルスＥpyLが出力される。また、スタートパルスＤyおよびクロック信号Ｃlyは、図示省略された表示制御回路から供給され、エンドパルスＥpyLは検査回路２００に供給される。

ある１つのＡＮＤ回路は、当該ＡＮＤ回路に対応する遅延回路の入力信号および出力信号の論理積信号を出力して、その論理積信号を、当該ＡＮＤ回路に対応する走査線１１２に走査信号として出力する。なお、当該ＡＮＤ回路の出力信号を制御する出力制御信号を有し、当該ＡＮＤ回路の出力信号と出力制御信号との論理積信号を走査信号として用いてもよい。出力制御信号はイネーブル信号と呼ばれることもある。

走査線駆動回路１３０Ｒは、図において表示領域１００の右に設けられる点以外、走査線駆動回路１３０Ｌと同様な構成である。すなわち、走査線駆動回路１３０Ｒは、スタートパルスＤyおよびクロック信号を入力して、走査線駆動回路１３０Ｌと同様に走査信号およびエンドパルスを出力する。なお、走査線駆動回路１３０ＬによるエンドパルスＥpyLと区別するために、走査線駆動回路１３０Ｒが出力するエンドパルスの符号をＥpyRとしている。
走査線１１２に走査信号を、表示領域１００の左右両方から走査線駆動回路１３０Ｌおよび１３０Ｒによって供給する構成としているのは、表示領域１００の左右一方から供給する構成と比較して、遅延による影響を小さくするためである。

データ線１１４は、上述したように４本毎にグループ化されているので、ｊ番目のグループでいえば、当該グループには次の４本のデータ線１１４が属することになる。詳細には、ｊ番目のグループには、（４ｊ－３）、（４ｊ－２）、（４ｊ－１）および（４ｊ）列目のデータ線１１４が属している。
なお、データ線１１４については、グループでの動作を説明するために、（４ｊ－３）列目を第１系列と表記し、（４ｊ－２）列目を第２系列と表記し、（４ｊ－１）列目を第３系列と表記し、（４ｊ）列目を第４系列と表記する。

デマルチプレクサ１４０は、図３に示されるように、データ線１１４に一対一に対応したトランジスターを有する。
詳細には、デマルチプレクサ１４０は、グループ毎に、トランジスターＱ１～Ｑ４を含み、このうち、トランジスターＱ１は第１系列のデータ線１１４に対応して設けられ、トランジスターＱ２は第２系列のデータ線１１４に対応して設けられ、トランジスターＱ３は第３系列のデータ線１１４に対応して設けられ、トランジスターＱ４は第４系列のデータ線１１４に対応して設けられる。

ｊ番目のグループにおいて、トランジスターＱ１のソースノード、トランジスターＱ２のソースノード、トランジスターＱ３のソースノードおよびトランジスターＱ４のソースノードは、入力ノードＮ(j)に共通接続されている。
ｊ番目のグループにおいて、トランジスターＱ１のドレインノードは、（４ｊ－３）列目のデータ線１１４に接続され、当該トランジスターＱ１のゲートノードには、制御信号Ｓel1が供給される。トランジスターＱ２のドレインノードは、（４ｊ－２）列目のデータ線１１４に接続され、当該トランジスターＱ２のゲートノードには、制御信号Ｓel2が供給される。トランジスターＱ３のドレインノードは、（４ｊ－１）列目のデータ線１１４に接続され、当該トランジスターＱ３のゲートノードには、制御信号Ｓel3が供給される。トランジスターＱ４のドレインノードは、（４ｊ）列目のデータ線１１４に接続され、当該トランジスターＱ４のゲートノードには、制御信号Ｓel4が供給される。
なお、入力ノードＮ(j)には、走査線駆動回路１３０Ｌおよび１３０Ｒによって選択される行と、ｊ番目のグループにおける（４ｊ－３）、（４ｊ－２）、（４ｊ－１）、（４ｊ）列との交差に位置する４画素分のデータ信号が、後述するように制御信号Ｓel1～Ｓel4の供給に同期して、上記表示制御回路から時分割に供給される。

ｊ番目以外の他のグループにおけるトランジスターＱ１～Ｑ４も、ｊ番目のグループと同様に接続される。
なお、（ｊ＋１）番目のグループにおいても、トランジスターＱ１のソースノード、トランジスターＱ２のソースノード、トランジスターＱ３のソースノードおよびトランジスターＱ４のソースノードが、入力ノードＮ(j+1)に共通接続されている。
このように、入力ノードはグループに対応して設けられる。このため実際には、入力ノードは、Ｎ(1)からＮ(n/4)までの(n/4)個存在する。各入力ノードには、後述するようにデータ信号が時分割で供給される。図１では、説明の便宜上、これらのデータ信号を総称してＶidと表記されている。

また、制御信号Ｓel1～Ｓel4は、４本の信号線１４２を介して上記表示制御回路から供給される。
ここで、４本の信号線１４２は、データ線１１４と同方向に延在して設けられる。なお、第１実施形態において制御信号Ｓel1～Ｓel4は、４本の信号線１４２の延在方向におけるＡ側、Ｂ側のち、Ｂ側を上流とし、Ａ側を下流として供給される。すなわち、４本の信号線１４２のＢ側に上記表示制御回路が接続されて、制御信号Ｓel1～Ｓel4がＢ側からＡ側に向かって供給される。

図１において検査回路２００は、エンドパルスＥpyL、ＥpyR、クロック信号Ｃly、制御信号Ｓel1～Ｓel4および信号Ｍodeを入力して、走査線駆動回路１３０Ｌ、１３０Ｒおよびデマルチプレクサ１４０の検査結果を示す信号Ｔoutを出力する。なお、検査回路２００の詳細については、前提となる表示動作の後に説明する。

そこで、電気光学装置１０における表示動作について図４を参照して説明する。
なお、図４において、Ｓr(1)は、１段目の遅延回路Ｓr1から出力される信号であり、以降同様に、Ｓr(2)、Ｓr(3)、…、Ｓr(m)は、遅延回路Ｓr2、Ｓr2、Ｓr3、…、Ｓrmから出力される信号である。また、Ｇwr(1)は１行目の走査線１１２に供給される走査信号であり、以降同様に、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m)は、２、３、…、ｍ行目の走査線１１２に供給される走査信号である。Ｇwr(i)は、ｉ行目の走査線１１２に供給される走査信号である。

クロック信号Ｃlyの１周期分の期間長を有するスタートパルスＤyが垂直走査期間（Ｖ）の開始タイミングで供給されると、遅延回路Ｓr1～Ｓrmによって、当該スタートパルスＤyがクロック信号Ｃlyの半周期ずつ順次遅延されて、信号Ｓr(1)～Ｓr(m)として出力される。
スタートパルスＤyと信号Ｓr(1)との論理積信号が、第１段のＡＮＤ回路によって求められて、当該論理積信号が走査信号Ｇrw(1)として出力される。信号Ｓr(1)と信号Ｓr(2)との論理積信号が、第２段のＡＮＤ回路によって求められて、当該論理積信号が走査信号Ｇrw(2)として出力される。以下同様にして信号Ｓr(m-1)と信号Ｓr(m)との論理積信号が、第ｍ段のＡＮＤ回路によって求められて、当該論理積信号が走査信号Ｇrw(m)として出力される。
なお、図では、説明の容易化のために垂直走査期間Ｖの帰線期間は省略表記としている。

走査線駆動回路１３０Ｌおよび１３０Ｒから出力される走査信号Ｇwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m)は、クロック信号Ｃlyの半周期毎に、順次排他的にＨレベルになる。なお、ｉ行目でいえば、走査信号Ｇwr(i)がＨレベルとなる期間において、ｉ行目の画素回路１１０にデータ信号が書き込まれるので、当該Ｈレベルとなる期間が、すなわちクロック信号Ｃlyの半周期が水平走査期間（Ｈ）に相当する。

デマルチプレクサ１４０の動作について、走査信号Ｇwr(i)がＨレベルになる水平走査期間（Ｈ）を例にとって説明する。図４に示されるように、水平走査期間（Ｈ）では、制御信号Ｓel1～Ｓel4が、この順で排他的にＨレベルとなる。制御信号Ｓel1～Ｓel4のいずれかＨレベルとなる期間の間には、制御信号Ｓel1～Ｓel4がすべてＬレベルとなる期間Ｔaが介在する。

走査信号Ｇwr(i)がＨレベルになる水平走査期間（Ｈ）において、制御信号Ｓel1がＨレベルになると、デマルチプレクサ１４０において、第１系列のトランジスターＱ１がオンする。また、制御信号Ｓel1がＨレベルになる期間では、ｊ番目のグループでいえば、入力ノードＮ(j)には、データ信号Ｖid(j)として、ｉ行（４ｊ－３）列の画素の階調レベルに応じた電圧を有する信号が上記表示制御回路から供給される。このため、（４ｊ－３）列目のデータ線１１４には、当該データ信号Ｖid(j)が供給される。
制御信号Ｓel1がＬレベルになると、トランジスターＱ１はオフする。

続いて、制御信号Ｓel2がＨレベルになると、第２系列のトランジスターＱ２がオンする。制御信号Ｓel2がＨレベルになる期間では、ｊ番目のグループでいえば、入力ノードＮ(j)には、データ信号Ｖid(j)として、ｉ行（４ｊ－２）列の画素の階調レベルに応じた電圧を有する信号が供給される。このため、（４ｊ－２）列目のデータ線１１４には、当該データ信号Ｖid(j)が供給される。
以下同様に、制御信号Ｓel3がＨレベルになると、第３系列のトランジスターＱ３がオンして、（４ｊ－１）列目のデータ線１１４にｉ行（４ｊ－１）列の画素の階調レベルに応じた電圧を有するデータ信号Ｖid(j)が供給され、次に、制御信号Ｓel4がＨレベルになると、第４系列のトランジスターＱ４がオンして、（４ｊ）列目のデータ線１１４にｉ行（４ｊ）列の画素の階調レベルに応じた電圧を有するデータ信号Ｖid(j)が供給される。

なお、このようなデータ線１１４にデータ信号が供給される分配される動作は、ｊ番目以外のグループについても同様に実行される。このため、１列目からｍ列目までのデータ線１１４には、ｉ行１列からｉ行ｍ列までの画素の階調レベルに応じた電圧のデータ信号がこの順で供給される。

さて、ｉ行目の走査線１１２が選択される水平走査期間（Ｈ）では、走査信号Ｇwr(i)がＨレベルになるので、当該ｉ行目に対応して設けられるｎ個の画素回路１１０において、トランジスター１１６がオンする。トランジスター１１６のオンにより、データ線１１４と画素電極１１８とが電気的に接続された状態となるので、データ線１１４に供給されたデータ信号が、オンしたトランジスター１１６を介して画素電極１１８に到達する。走査線１１２がＬレベルになると、トランジスター１１６はオフになるが、画素電極１１８に到達したデータ信号の電圧は、液晶素子１２０の容量性によって保持される。
周知のように、液晶素子１２０では、画素電極１１８およびコモン電極１０８によって生じる電界に応じて液晶１０５の配向状態が変化する。したがって、液晶素子１２０は、印加された電圧の実効値に応じた透過率となる。すなわち、電気光学装置１０では、画素回路１１０の液晶素子１２０毎に透過率が変化する。
なお、このような液晶素子１２０への電圧保持動作が、ｉ行目に対応して設けられるｎ個の画素回路１１０の各々について実行される。さらに、このような電圧保持動作が、１、２、３、…、ｍ行目という順番で実行されることによって、ｍ行ｎ列で配列する画素回路１１０の液晶素子１２０の各々にデータ信号に応じた電圧が保持される結果、各液晶素子１２０が目的とする透過率となる。

次に、検査回路２００について説明する。
図５は、検査回路２００等の構成を示す図である。図５には、電気光学装置１０のうち、検査回路２００以外の要素についても、具体的には、表示領域１００、走査線駆動回路１３０Ｌ、１３０Ｒおよびデマルチプレクサ１４０についても図示されている。
また、図において、Ｌ／Ｓはレベルシフタであり、低振幅の信号を高振幅の信号に変換する。具体的には、レベルシフタは、ＨレベルとＬレベルとの電位差が３．３ボルトの論理信号を、ＨレベルとＬレベルとの電位差が１５ボルトの論理信号に変換する。レベルシフタは、ＨレベルとＬレベルとの電位差が３．３ボルトの論理信号を、ＨレベルとＬレベルとの電位差が８ボルトの論理信号に変換する１段目と、１段目の出力信号を１５ボルトの論理信号に変換するという２段目からなる構成であってもよい。また、ＢＵＦはバッファであり、高インピーダンス信号を低インピーダンス信号に変換する回路である。

表示制御回路から供給される制御信号Ｓel1は、レベルシフタによって高振幅の信号に変換された後、バッファを経てデマルチプレクサ１４０に供給される。制御信号Ｓel2、Ｓel3、Ｓel4の各々についても、同様にレベルシフタによって高振幅の信号に変換された後、バッファを経てデマルチプレクサ１４０に供給される。

検査回路２００は、ＡＮＤ回路、ＯＲ回路などの各種の論理演算回路を含むが、論理演算回路の一部については、紙面の都合上、近傍に表記した符号と論理演算回路の内部に付した符号とを「_」（アンダーバー）の組み合わせで特定される。例えば、「Ａn1」は、４つのＡＮＤ回路を総称するために付与されているが、当該４つのＡＮＤ回路の内部には、「1」～「4」番号がこの順で付与されている。このため、例えば「Ａn1」が付与された４つのＡＮＤ回路のうち、図において一番左のＡＮＤ回路の内部には「1」が付されているので、当該一番左のＡＮＤ回路の符号はＡn1_1で表される。

検査回路２００は、順次出力回路２１０を含む。
走査線駆動回路１３０Ｒから出力されるエンドパルスＥpyRは、順次出力回路２１０に入力される。順次出力回路２１０は、エンドパルスＥpyRをクロック信号Ｃlyの２周期分遅延させて、ＯＲ回路Ｏr3における二入力端の一方に供給される。なお、ＯＲ回路Ｏr3における二入力端の他方には、走査線駆動回路１３０Ｌから出力されるエンドパルスＥpyLがバッファを経て供給される。

順次出力回路２１０は、遅延回路ＳR1～ＳR4とＡＮＤ回路Ａn1_1～Ａn1_4とを含む。遅延回路ＳR1～ＳR4とＡＮＤ回路Ａn1_1～Ａn1_4とは一対一に対応し、このうち、４段の遅延回路ＳR1～Ｓr4は縦続接続される。遅延回路ＳR1～ＳR4の各々は、入力したパルスをクロック信号Ｃlyおよび上記クロック信号／Ｃlyとに同期して当該クロック信号Ｃlyの半周期分だけ遅延させて出力する。
なお、図５では、クロック信号／Ｃlyが省略されている。また、第１段の遅延回路ＳR1にはエンドパルスＥpyRが入力され、第４段の遅延回路ＳR4から出力されるパルスが、ＯＲ回路Ｏr3に供給される。ＡＮＤ回路Ａn1_1～Ａn1_4のうち、ある１つのＡＮＤ回路は、当該ＡＮＤ回路に対応する遅延回路の入力信号および出力信号の論理積信号を出力する。例えばＡＮＤ回路Ａn1_2は、当該ＡＮＤ回路Ａn1_2に対応する遅延回路ＳR2の入力信号および出力信号の論理積信号を出力する。

検査回路２００は、順次出力回路２１０のほか、論理演算回路として、ＡＮＤ回路Ａn2_1～Ａn2_4と、ＯＲ回路Ｏr1_1、Ｏr1_2、Ｏr2、Ｏr3、トランスファーゲートＳw1、Ｓw2と、ＮＯＴ回路Ｉnv1とを含む。

ＡＮＤ回路Ａn2_1は、デマルチプレクサ１４０に入力される制御信号Ｓel1とＡＮＤ回路Ａn1_1から出力される信号との論理積信号を出力する。同様にＡＮＤ回路Ａn2_2は、デマルチプレクサ１４０に入力される制御信号Ｓel2とＡＮＤ回路Ａn1_2から出力される信号との論理積信号を出力し、ＡＮＤ回路Ａn2_3は、デマルチプレクサ１４０に入力される制御信号Ｓel3とＡＮＤ回路Ａn1_3から出力される信号との論理積信号を出力し、ＡＮＤ回路Ａn2_4は、デマルチプレクサ１４０に入力される制御信号Ｓel4とＡＮＤ回路Ａn1_4から出力される信号との論理積信号を出力する。

ＯＲ回路Ｏr1_1は、ＡＮＤ回路Ａn2_1から出力される信号とＡＮＤ回路Ａn2_2から出力される信号との論理和信号を出力し、ＯＲ回路Ｏr1_2は、ＡＮＤ回路Ａn2_3から出力される信号とＡＮＤ回路Ａn2_4から出力される信号との論理和信号を出力する。
ＯＲ回路Ｏr2は、ＯＲ回路Ｏr1_1から出力される信号とＯＲ回路Ｏr1_2から出力される信号との論理和信号を出力する。
ＯＲ回路Ｏr3は、順次出力回路２１０から出力される信号ＳR(4)と、バッファを経たエンドパルスＥpyLとの論理和信号を出力する。

トランスファーゲートＳw1、Ｓw2は、○印が付されていない正制御端の信号がＨレベルであって、○印が付された負制御端の信号がＬレベルであれば、入力端および出力端の間でオンし、正制御端の信号がＬレベルであって、負制御端の信号がＨレベルであれば、入力端および出力端の間でオフするスイッチである。
トランスファーゲートＳw1の入力端には、ＯＲ回路Ｏr2から出力される信号が入力され、トランスファーゲートＳw2の入力端には、ＯＲ回路Ｏr3から出力される信号が入力される。
トランスファーゲートＳw1の正制御端およびトランスファーゲートＳw2の負制御端には、上記表示制御回路または調整装置から供給される信号Ｍodeが供給され、トランスファーゲートＳw1の負制御端およびトランスファーゲートＳw2の正制御端には、信号ＭodeをＮＯＴ回路Ｉnv1により論理反転した信号が供給される。
このため、トランスファーゲートＳw1、Ｓw2は、互いに排他的にオンまたはオフする。詳細には、信号ＭodeがＨレベルであれば、トランスファーゲートＳw1がオンし、トランスファーゲートＳw2がオフする。また、信号ＭodeがＬレベルであれば、トランスファーゲートＳw1がオフし、トランスファーゲートＳw2がオンする。トランスファーゲートＳw1またはＳw2から出力される信号は、バッファを経て、信号Ｔoutとして出力される。

また、信号Ｍodeは、走査線駆動回路１３０Ｌおよび１３０Ｒを検査する場合にはＬレベルとなり、制御信号Ｓel1～Ｓel4をモニターしてタイミング等を調整する場合にはＨレベルとなる。

検査回路２００の動作について説明する。図６は、第１実施形態に係る電気光学装置１０における検査回路２００の動作を説明するための図である。
まず、走査線駆動回路１３０Ｌおよび１３０Ｒを検査するために信号ＭodeがＬレベルである場合の動作について説明する。信号ＭodeがＬレベルであれば、トランスファーゲートＳw1がオフし、トランスファーゲートＳw2がオンするので、信号Ｔoutは、ＯＲ回路Ｏr3の出力信号となる。

スタートパルスＤyは、走査線駆動回路１３０Ｌにおける遅延回路Ｓr1～Ｓrmによって、クロック信号Ｃlyの（ｍ／２）周期分遅延して、エンドパルスＥpyLとして出力される。なお、最終段の遅延回路Ｓrmから出力される信号Ｓr(m)が、エンドパルスＥpyLであり、当該エンドパルスＥpyLは、ＯＲ回路Ｏr3における二入力端の他方に供給される。

また、スタートパルスＤyは、走査線駆動回路１３０Ｒにおける遅延回路Ｓr1～Ｓrmによって、クロック信号Ｃlyの（ｍ／２）周期分遅延し、エンドパルスＥpyRとして順次出力回路２１０に入力される。なお、図６においてエンドパルスＥpyLは、エンドパルスＥpyRよりも若干遅延しているが、これは配線長の差やバッファによる影響によるものである。
エンドパルスＥpyRは、順次出力回路２１０における遅延回路ＳR1～ＳR4によって、クロック信号Ｃlyの２周期分遅延して、ＯＲ回路Ｏr3における二入力端の一方に供給される。

このため、信号ＭodeがＬレベルである場合に、信号Ｔoutとして出力されるＯＲ回路Ｏr3の論理和信号には、遅延回路ＳR1～ＳR4を介さないでＯＲ回路Ｏr3の入力端に供給されたエンドパルスＥpyLと、遅延回路ＳR1～ＳR4によってクロック信号Ｃlyの２周期分遅延したエンドパルスＥpyR（＝信号ＳR(4)）とが、互い重複することなく現れる。
したがって、表示制御回路または調整装置が信号ＭodeをＬレベルとした場合、スタートパルスＤyの供給後に、クロック信号Ｃlyの（ｍ／２）周期分経過した時点で、信号ＴoutにエンドパルスＥpyLに相当する波形が現れば、走査線駆動回路１３０Ｌが正常であり、さらにクロック信号Ｃlyの２周期分経過した時点で、信号ＴoutにエンドパルスＥpyRに相当する波形が現れれば、走査線駆動回路１３０Ｒ（および順次出力回路２１０）が正常であると判定することができる。

次に、制御信号Ｓel1～Ｓel4のタイミングを調整するために信号ＭodeがＨレベルである場合の動作について説明する。信号ＭodeがＨレベルであれば、トランスファーゲートＳw1がオンし、トランスファーゲートＳw2がオフするので、信号Ｔoutは、ＯＲ回路Ｏr2の出力信号となる。
走査線駆動回路１３０Ｒから出力されるエンドパルスＥpyRは、順次出力回路２１０における遅延回路ＳR1～ＳR4によってクロック信号Ｃlyの半周期ずつ遅延させられる。遅延回路ＳR1～ＳR4の各々における入力信号と出力信号との論理積信号がＡＮＤ回路Ａn1_1～Ａn1_4によって出力される。
詳細には、遅延回路ＳR1への入力であるエンドパルスＥpyRと、当該遅延回路ＳR1から出力される信号ＳR(1)とにおいてＨレベルの重複部分がＡＮＤ回路Ａn1_1によって出力される。同様に、遅延回路ＳR2への入力である信号ＳR(1)と、当該遅延回路ＳR2から出力される信号ＳR(2)との重複部分がＡＮＤ回路Ａn1_2によって出力され、遅延回路ＳR3への入力である信号ＳR(2)と、当該遅延回路ＳR3から出力される信号ＳR(3)との重複部分がＡＮＤ回路Ａn1_3によって出力され、遅延回路ＳR4への入力である信号ＳR(3)と、当該遅延回路ＳR4から出力される信号ＳR(4)との重複部分がＡＮＤ回路Ａn1_4によって出力される。
具体的には、期間Ｔ11においてＡＮＤ回路Ａn1_1の出力信号がＨレベルとなり、ＡＮＤ回路Ａn1_2、Ａn1_3、Ａn1_4の出力信号はＬレベルとなる。同様に、期間Ｔ11に続く期間Ｔ12においてＡＮＤ回路Ａn1_2の出力信号がＨレベルとなり、ＡＮＤ回路Ａn1_1、Ａn1_3、Ａn1_4の出力信号はＬレベルとなる。期間Ｔ12に続く期間Ｔ13においてＡＮＤ回路Ａn1_3の出力信号がＨレベルとなり、ＡＮＤ回路Ａn1_1、Ａn1_2、Ａn1_4の出力信号はＬレベルとなる。期間Ｔ13に続く期間Ｔ14においてＡＮＤ回路Ａn1_4の出力信号がＨレベルとなり、ＡＮＤ回路Ａn1_1、Ａn1_2、Ａn1_3の出力信号はＬレベルとなる。

期間Ｔ11において、ＡＮＤ回路Ａn2_1はデマルチプレクサ１４０に供給される制御信号Ｓel1の論理を反映した信号を出力し、ＡＮＤ回路Ａn2_2、Ａn2_3、Ａn2_4はいずれも制御信号Ｓel2、Ｓel3、Ｓel4に関係なくＬレベルを出力する。
同様に期間Ｔ12において、ＡＮＤ回路Ａn2_2はデマルチプレクサ１４０に供給される制御信号Ｓel2の論理を反映した信号を出力し、ＡＮＤ回路Ａn2_1、Ａn2_3、Ａn2_4はいずれもＬレベルを出力する。期間Ｔ13において、ＡＮＤ回路Ａn2_3はデマルチプレクサ１４０に供給される制御信号Ｓel3の論理を反映した信号を出力し、ＡＮＤ回路Ａn2_1、Ａn2_2、Ａn2_4はいずれもＬレベルを出力する。期間Ｔ14において、ＡＮＤ回路Ａn2_4はデマルチプレクサ１４０に供給される制御信号Ｓel4の論理を反映した信号を出力し、ＡＮＤ回路Ａn2_1、Ａn2_2、Ａn2_3はいずれもＬレベルを出力する。

ＯＲ回路Ｏr2の出力信号は、ＡＮＤ回路Ａn2_1、Ａn2_2、Ａn2_3、Ａn2_4の論理和信号である。したがって、信号ＭodeがＬレベルである場合、信号Ｔoutには、期間Ｔ11において制御信号Ｓel1を反映した波形のみが現れ、期間Ｔ12において制御信号Ｓel2を反映した波形のみが現れ、期間Ｔ13において制御信号Ｓel3を反映した波形のみが現れ、期間Ｔ14において制御信号Ｓel4を反映した波形のみが現れる。

制御信号Ｓel1～Ｓel4のタイミングを調整する場合、信号の上流側、例えば表示制御回路または調整装置における出力端の波形をモニターすることでも可能ではある。ただし、実際には電気光学装置１０では、レベルシフタや、バッファ、配線などを経てデマルチプレクサ１４０に供給されるので、信号の下流側、例えばデマルチプレクサ１４０の入力端の波形をモニターすることが好ましい。
本実施形態では、表示制御回路または調整装置が信号ＭodeをＨレベルとした場合、信号Ｔoutには、実際にデマルチプレクサ１４０に到達した制御信号Ｓel1～Ｓel4を反映させた波形が、期間Ｔ11～Ｔ14において分離された状態で現れる。
このため、デマルチプレクサ１４０に到達した制御信号Ｓel1～Ｓel4が明確に峻別されるので、レベルシフタやバッファを経てデマルチプレクサ１４０に到達した制御信号Ｓel1～Ｓel4をモニターしつつ、制御信号Ｓel1～Ｓel4のタイミングを調整することが容易となる。

本実施形態における効果について詳述すると、デマルチプレクサ１４０の入力端の波形をモニターするだけであれば、電気光学装置１０においてデマルチプレクサ１４０に到達した制御信号Ｓel1～Ｓel4を出力するための検査用端子を計４つ設ければよい。
しかしながら、液晶プロジェクターのライトバルブとして用いられるような電気光学装置１０には、小型化の要求が強いので、限りあるスペースを、検査用端子のために消費する構成はできるだけ避けたいという事情がある。本実施形態では、制御信号Ｓelの個数を「４」として説明しているが、「８」、「１６」、…、というように拡大させる場合に、検査用端子のためにスペースが消費されるという問題が、より顕著になる。
これに対して、本実施形態では、検査用の端子は、信号Ｔoutが出力される端子の１個だけで済む。

次に、検査用端子を１個で済ませる場合、単純には、電気光学装置１０においてデマルチプレクサ１４０に到達した制御信号Ｓel1～Ｓel4の論理和信号を出力する構成が考えられる。この構成を説明のために比較例として検討すると、当該比較例では、デマルチプレクサ１４０に到達した制御信号Ｓel1～Ｓel4の峻別が困難になる。

この点について図１８を参照して説明する。
制御信号Ｓel1～Ｓel4が図１８（ａ）に示される場合、制御信号Ｓel1～Ｓel4の論理和信号を実施形態と同様にＴoutとして表記すると、当該信号Ｔoutは、理想的には図に示されるような波形となる。
しかしながら、信号Ｔoutの波形は、電気光学装置１０の内部に寄生する容量などの影響を受けて、図１８（ｂ）に示されるように、鈍る傾向にある。
制御信号Ｓel1～Ｓel4のうち、隣り合う信号同士の間隔Ｔaが、すなわち、制御信号Ｓel1～Ｓel4がいずれもＬレベルとなる期間が、例えば高精細化のためや、制御信号数の増大のために短くなる場合、図１８（ｃ）に示されるように、信号Ｔoutでは、鈍りのために、制御信号Ｓel1～Ｓel4について、波形端の検出が困難になる。例えば制御信号Ｓel1に応じた信号Ｔoutの立下り端を検出するものとする。その場合、ある期間を設定して、信号Ｔoutの出力電圧が例えば駆動電圧の５０％に到達する時刻を検出する。しかしその期間には制御信号Ｓel1に応じた信号Ｔoutの立下り端と、制御信号Ｓel2に応じた信号Ｔoutの立上がり端、高速駆動であれば制御信号Ｓel2に応じた信号Ｔoutの立下り端など複数の波形端が含まれ得る。そうなると制御信号Ｓel1に応じた信号Ｔoutの立下り端がどれなのか判別できない。

これに対して、本実施形態では、デマルチプレクサ１４０に到達した制御信号Ｓel1～Ｓel4と、当該クロック信号Ｃlyの半周期ずつ順次遅延して排他的に出力されるＡＮＤ回路Ａn1_1～Ａn1_4との論理積信号を信号Ｔoutとして出力する。このため、図６に示されるように、信号Ｔoutにおいて、制御信号Ｓel1～Ｓel4を反映する波形同士の間隔は、クロック信号Ｃlyの半周期以上の期間Ｔbに拡大するので、峻別が容易となる。したがって実駆動条件において、信号Ｔoutをモニターして制御信号Ｓel1～Ｓel4の波形端を観測できる。波形端の観測の結果を受けて、データ信号を適切なタイミングに調整して供給することができるので表示品位を向上させる。さらに信号Ｔoutは１垂直期間における４水平期間にのみに有効な信号を出力するので、消費電力が抑制される。

なお、信号Ｔoutの経路に設けられるバッファは、表示制御回路または調整装置などの外部装置への駆動負荷に耐えられるように設けられるが、本実施形態では、制御信号Ｓel1～Ｓel4を反映する波形同士の間隔が拡大するので、波形鈍りの影響をうけにくい。このため、上記バッファに高い能力が要求されないので、当該バッファを小型して、回路規模のコンパクト化を図ることができる。

本実施形態では、信号ＭodeがＬレベルの場合に、信号ＴoutにエンドパルスＥpyLに相当する波形およびエンドパルスＥpyRに相当する波形が現れれば、走査線駆動回路１３０Ｌ、１３０Ｒおよび順次出力回路２１０が正常であると判定することができる。
本実施形態では、さらに順次出力回路２１０のみについて、例えば次のようにして正常であるか否かを判定することができる。表示制御回路または調整装置が信号ＭodeをＨレベルとし、制御信号Ｓel1～Ｓel4をすべてＨレベルとした場合に、信号Ｔoutが期間Ｔ11～Ｔ14の全域でＨレベルであれば正常であり、期間Ｔ11～Ｔ14のいずれかでＬレベルであれば異常であると判定することができる。

なお、第１実施形態において、トランスファーゲートＳw1、Ｓw2は、信号ＭodeがＨレベルであれば、ＯＲ回路Ｏr2の出力信号を選択し、信号ＭodeがＬレベルであれば、ＯＲ回路Ｏr3の出力信号を選択したが、この選択は入れ替わってもよい。ＯＲ回路Ｏr1_1、Ｏr11_2については、４入力のＯＲ回路としてＯＲ回路Ｏr2を省略した構成としてもよい。
また、トランスファーゲートＳw1、Ｓw2は、ＯＲ回路Ｏr2の出力信号またはＯＲ回路Ｏr3の出力信号を排他的に選択する構成の一例である。このため、ＯＲ回路Ｏr2の出力信号またはＯＲ回路Ｏr3の出力信号を排他的に選択する構成であれば、他の構成、例えば後述する第５実施形態のようにＮＡＮＤ回路などの論理演算回路によって構成してもよい。

第１実施形態では、走査線駆動回路１３０Ｌ、１３０Ｒは、図１または図５において上からスタートパルスＤyを入力して、下方向に順次転送する構成としたが、下からスタートパルスＤyを入力して、上方向に順次転送する場合と切り替え可能な構成としてもよい。
また、順次出力回路２１０については、第１実施形態において、遅延回路ＳR1～ＳR4とＡＮＤ回路Ａn1_1～Ａn1_4とを含む構成としたが、エンドパルスＥpyRに対して図６におけるＡＮＤ回路Ａn1_1～Ａn1_4の出力波形が得られればよいので、例えばデコーダーなどの回路であってもよい。

次に、第１実施形態の変形例について説明する。図７は、第１実施形態の変形例に係る検査回路２００等の構成を示す図である。
図７では、図５におけるＯＲ回路Ｏr3が、ＮＯＴ回路Ｉnv2およびＮＯＲ回路Ｎor1に置き換わっている。詳細には、ＮＯＲ回路Ｎor1における二入力端の一方には、順次出力回路２１０から出力される信号ＳR(4)が供給され、ＮＯＲ回路Ｎor1における二入力端の他方には、走査線駆動回路１３０Ｌから出力されるエンドパルスＥpyLがバッファを経て、ＮＯＴ回路Ｉnv2により論理反転されて供給される。
なお、この変形例では信号ＭodeがＨレベルである場合の動作は、第１実施形態と同様な動作であるので、変形例については信号ＭodeがＬレベルである場合について説明する。

図８は、第１実施形態の変形例に係る電気光学装置１０の検査回路２００の動作を説明するための図である。
正転のスタートパルスＤyが走査線駆動回路１３０Ｌおよび１３０Ｒに供給された場合に、当該走査線駆動回路１３０Ｌが正常であれば、当該正転のスタートパルスＤyが期間Ｔ1においてエンドパルスＥpyLとして出力される。
なお、正転のスタートパルスＤyとは、第１実施形態と同じ論理レベルの正パルスである。また、期間Ｔ1は、スタートパルスＤyが供給されてから、クロック信号Ｃlyの（ｍ／２）周期分経過した時点を始点とし、クロック信号Ｃlyの１周期分の期間長を有する。
当該エンドパルスＥpyLは、ＮＯＴ回路Ｉnv2によって論理反転されてエンドパルス／ＥpyLとして出力される。期間Ｔ1では信号ＳR(4)がＬレベルであるので、ＮＯＲ回路Ｎor1の出力信号には、エンドパルス／ＥpyLを再反転した信号、すなわちエンドパルスＥpyLと同信号になる。
このため、ＮＯＲ回路Ｎor1の出力信号が、期間Ｔ1において、エンドパルスＥpyLに相当する波形が現れる。

一方、期間Ｔ1からクロック信号Ｃlyの２周期分経過した期間Ｔ2では、走査線駆動回路１３０Ｒが正常であれば、当該走査線駆動回路１３０Ｒから出力されたエンドパルスＥpyRが、順次出力回路２１０によって信号ＳR(4)として出力される。ただし、期間Ｔ2では、エンドパルス／ＥpyLはＨレベルであるので、信号ＳR(4)の論理レベルにかかわらず、ＮＯＲ回路Ｎor1の出力信号はＬレベルである。
したがって、信号ＭodeがＨレベルである場合に正転のスタートパルスＤyが供給されると、信号Ｔoutには、期間Ｔ1においてエンドパルスＥpyLに相当する波形のみが現れる。

反転のスタートパルスＤyが走査線駆動回路１３０Ｌおよび１３０Ｒに供給された場合に、当該走査線駆動回路１３０Ｌが正常であれば、当該反転のスタートパルスＤyが期間Ｔ1においてエンドパルスＥpyLとして出力される。
なお、反転のスタートパルスＤyとは、正転のスタートパルスを論理反転した負パルスである。当該エンドパルスＥpyLは、ＮＯＴ回路Ｉnv2によって論理反転されてエンドパルス／ＥpyLとして出力される。ただし、期間Ｔ1では信号ＳR(4)がＨレベルであるので、エンドパルス／ＥpyLとは関係なく、ＮＯＲ回路Ｎor1の出力信号はＬレベルである。

一方、期間Ｔ2では、走査線駆動回路１３０Ｒが正常であれば、当該走査線駆動回路１３０Ｒから出力されたエンドパルスＥpyRが、順次出力回路２１０によって信号ＳR(4)として出力される。期間Ｔ2では、エンドパルス／ＥpyLはＬレベルである。
したがって、信号ＭodeがＨレベルである場合に反転のスタートパルスＤyが供給されると、信号Ｔoutには、期間Ｔ2においてエンドパルスＥpyRに相当する波形のみが現れる。

このように第１実施形態の変形例によれば、信号Ｔoutには、正転または反転のスタートパルスＤyを供給することによって、エンドパルスＥpyLまたはＥpyRのいずれかに相当する波形のみが現れる。したがって、信号ＭodeがＬレベルである場合に、信号ＴoutにおいてエンドパルスＥpyL、ＥpyRのうち、どの波形が反映されているのかを明瞭に峻別することができる。
なお、この変形例では信号ＭodeがＨレベルである場合の動作は、第１実施形態と同様であるので、信号ＭodeがＨレベルである場合の効果についても同様である。

次に、第２実施形態について説明する。図９は、第２実施形態に係る電気光学装置１０の検査回路２００等の構成を示す図である。
図９では、図５における順次出力回路２１０への入力信号が走査線駆動回路１３０Ｒの出力信号から、ＯＲ回路Ｏr4の出力信号に置き換わっている。詳細には、ＯＲ回路Ｏr4における二入力端の一方には、走査線駆動回路１３０Ｒから出力されるエンドパルスＥpyRが供給され、ＯＲ回路Ｏr4における二入力端の他方にはスタートパルスＤyが供給される。

第１実施形態では、走査線駆動回路１３０Ｒが異常である場合、例えばスタートパルスＤyが転送されず、信号ＳR(m)の出力信号にエンドパルスＥpyRが現れず、常時Ｌレベルである場合、デマルチプレクサ１４０に到達する制御信号Ｓel1～Ｓel4をモニターすることができない。電気光学装置１０の不良品を判別するだけであれば、走査線駆動回路１３０Ｒが既に不良と分かっているのだから、制御信号Ｓel1～Ｓel4をモニターできなくても問題はない。
しかしながら、走査線駆動回路１３０Ｒが異常であっても、電気光学装置１０の歩留まりを向上等させるために、制御信号Ｓel1～Ｓel4をモニターしたい、という要求がある。
第２実施形態によれば、スタートパルスＤyがＯＲ回路Ｏr4を介して順次出力回路２１０に入力されるので、たとえ走査線駆動回路１３０Ｒが異常であっても、デマルチプレクサ１４０に到達する制御信号Ｓel1～Ｓel4をモニターすることができる。

なお、第２実施形態では、ＯＲ回路Ｏr4以外の要素については第１実施形態と同様な構成である。このため、第２実施形態においても、第１実施形態と同様な効果を奏する。

次に、第３実施形態について説明する。図１０は、第３実施形態に係る電気光学装置１０の検査回路２００等の構成を示す図である。
図１０では、デマルチプレクサ１４０における制御信号Ｓel1～Ｓel4の採取位置が、図５の第１実施形態または図９の第２実施形態と異なっている。詳細には、第１実施形態では、図３において４本の信号線１４２に、Ｂ側から制御信号Ｓel1～Ｓel4が供給され、同じくＢ側に順次出力回路２１０が接続されて、制御信号Ｓel1～Ｓel4を供給側で採取する構成であった。
これに対して、第３実施形態では、４本の信号線１４２に、Ａ側から制御信号Ｓel1～Ｓel4が供給されて、Ｂ側に順次出力回路２１０が接続され、制御信号Ｓel1～Ｓel4を出力側で採取する構成となっている。

第３実施形態によれば、デマルチプレクサ１４０に到達しただけでなく、信号線１４２を経ることによる波形鈍りや遅延を含んだ状態で制御信号Ｓel1～Ｓel4をモニターすることができる。
したがって、第３実施形態によれば、表示制御回路または調整装置から出力される制御信号Ｓel1～Ｓel4を、より適切なタイミングで調整することが可能となる。
なお、第３実施形態では、デマルチプレクサ１４０への制御信号Ｓel1～Ｓel4の供給経路のみが図９に示される第２実施形態と異なっている。このため、第３実施形態においても、第２実施形態と同様な効果を奏する。

続いて第４実施形態について説明する。図１１は、第４実施形態に係る電気光学装置１０の検査回路２００等の構成を示す図である。
図１１では、図９に示される第２実施形態と主に次の点が異なっている。すなわち、第４実施形態は、第２実施形態と比較して、順次出力回路２１０の段数が異なっている点と、ＡＮＤ回路Ａn3_1～Ａn3_4、ＯＲ回路Ｏr5_1、Ｏr5_2、Ｏr6、Ｏr7を有する点において異なっている。
なお、制御信号Ｓel1～Ｓel4の採取部は、信号線１４２の平面視した配線パターンの末端部の意味に限定されない。好ましくは制御信号Ｓel1～Ｓel4の入力側から見て、デマルチプレクサ１４０を構成するスイッチ群を通過した以降であればどの部位でもよい。
制御信号Ｓelの波形鈍りは、デマルチプレクサ１４０を構成するスイッチ群を一部残してもほとんど飽和しているので、制御信号Ｓel1～Ｓel4の採取部をデマルチプレクサ１４０の途中に設けてもよい。換言すれば制御信号Ｓel1～Ｓel4の採取部の前後にデマルチプレクサ１４０を構成するスイッチがあってもよい。

第４実施形態において順次出力回路２１０では、遅延回路ＳR1～ＳR8の８段となっており、最終段の遅延回路ＳR8の出力信号がＯＲ回路Ｏr3における二入力の一方に供給される。また、順次出力回路２１０において、ＡＮＤ回路Ａn1_1が遅延回路ＳR3への入力信号と当該遅延回路ＳR3からの出力信号との論理積信号を出力し、ＡＮＤ回路Ａn1_2が遅延回路ＳR4への入力信号と当該遅延回路ＳR4からの出力信号との論理積信号を出力し、ＡＮＤ回路Ａn1_3が遅延回路ＳR5への入力信号と当該遅延回路ＳR5らの出力信号との論理積信号を出力し、ＡＮＤ回路Ａn1_4が遅延回路ＳR6への入力信号と当該遅延回路ＳR6からの出力信号との論理積信号を出力する。

また、ＡＮＤ回路Ａn3_1は、ＡＮＤ回路Ａn1_1の出力信号と、レベルシフタによって高振幅の信号に変換された制御信号Ｓel1との論理積信号を出力する。なお、この制御信号Ｓel1は、バッファ入力前の信号である。同様に、ＡＮＤ回路Ａn3_2は、ＡＮＤ回路Ａn1_2の出力信号と、レベルシフタによって高振幅の信号に変換された制御信号Ｓel2との論理積信号を出力し、ＡＮＤ回路Ａn3_3は、ＡＮＤ回路Ａn1_3の出力信号と、レベルシフタによって高振幅の信号に変換された制御信号Ｓel3との論理積信号を出力し、ＡＮＤ回路Ａn3_4は、ＡＮＤ回路Ａn1_4の出力信号と、レベルシフタによって高振幅の信号に変換された制御信号Ｓel4との論理積信号を出力する。
ＯＲ回路Ｏr5_1は、ＡＮＤ回路Ａn3_1の出力信号とＡＮＤ回路Ａn3_2の出力信号との論理和信号を出力し、ＯＲ回路Ｏr5_2は、ＡＮＤ回路Ａn3_3の出力信号とＡＮＤ回路Ａn3_4の出力信号との論理和信号を出力する。
ＯＲ回路Ｏr6は、ＯＲ回路Ｏr5_1の出力信号とＯＲ回路Ｏr5_2の出力信号との論理和信号をトランスファーゲートＳw2の入力端に供給する。

なお、トランスファーゲートＳw1、Ｓw2により選択された信号がＯＲ回路Ｏr7における二入力端における一方に供給され、ＯＲ回路Ｏr3の出力信号がＯＲ回路Ｏr7における二入力端における他方に供給される。
第４実施形態では、ＯＲ回路Ｏr7の出力信号が、すなわち、トランスファーゲートＳw1、Ｓw2による選択信号およびＯＲ回路Ｏr3の出力信号の論理和信号が、バッファを経て、信号Ｔoutとして出力される。
なお、第４実施形態において、信号Ｍodeは、走査線駆動回路１３０Ｌおよび１３０Ｒを検査する場合と、または、制御信号Ｓel1～Ｓel4のタイミングを調整する場合とを切り替えを指定する信号ではなく、単純に、トランスファーゲートＳw1、Ｓw2のいずれかのオンを指定する信号である。

図１２は、第４実施形態に係る電気光学装置１０の検査回路２００の動作を説明するための図である。
第４実施形態では、信号ＭodeがＨレベルの場合、トランスファーゲートＳw1がオンし、トランスファーゲートＳw2がオフする。このため、信号Ｔoutは、走査線駆動回路１３０ＬによるエンドパルスＥpyLと、走査線駆動回路１３０ＲによるエンドパルスＥpyRを順次出力回路２１０によって遅延させた信号ＳR(8)と、バッファから出力された制御信号Ｓel1～Ｓel4をＡＮＤ回路Ａn1_1～Ａn1_4の出力信号に応じて抽出した信号と、の論理和信号となる。なお、走査線駆動回路１３０ＲによるエンドパルスＥpyRは、順次出力回路２１０によってクロック信号Ｃlyの４周期分遅延して信号ＳR(8)として出力される。

第４実施形態では、信号ＭodeがＨレベルの場合、信号Ｔoutには、最初にエンドパルスＥpyLを反映した波形が現れる。続いて、レベルシフタおよびバッファを経た制御信号Ｓel1～Ｓel4を反映した波形が、この順で、期間Ｔ21～Ｔ24の各々に現れる。最後に順次出力回路２１０により遅延させたエンドパルスＥpyRを反映した波形が現れる。

一方、第４実施形態では、信号ＭodeがＬレベルの場合、トランスファーゲートＳw1がオフし、トランスファーゲートＳw2がオンする。このため、信号Ｔoutは、エンドパルスＥpyLと、エンドパルスＥpyRを順次出力回路２１０によって遅延させた信号ＳR(8)と、レベルシフタによって高振幅に変換された制御信号Ｓel1～Ｓel4をＡＮＤ回路Ａn1_1～Ａn1_4の出力信号に応じて抽出した信号との論理和信号となる。
第４実施形態では、信号ＭodeがＬレベルの場合、信号Ｔoutには、エンドパルスＥpyLと、順次出力回路２１０により遅延させたエンドパルスＥpyRと、レベルシフタを経ているが、バッファを経ていない制御信号Ｓel1～Ｓel4が、この順で、期間Ｔ21～Ｔ24の各々において抽出された信号とが、現れる。

このため、第４実施形態によれば、信号ＭodeがＨレベルの場合の信号Ｔoutと、Ｌレベルの場合の信号Ｔoutとの差をみることで、不良となっている部位を特定することが容易となる。
具体的には、信号ＭodeがＬレベルの場合の信号Ｔoutに制御信号Ｓel2を反映した波形が期間Ｔ22において現れるが、信号ＭodeがＨレベルの場合の信号Ｔoutに制御信号Ｓel2を反映した波形が期間Ｔ22において現れなければ、制御信号Ｓel2のレベルシフタは正常であるが、制御信号Ｓel2のバッファは不良である、と特定することができる。
別の例では、信号ＭodeがＬレベルの場合として、制御信号Ｓel2の選択Ｄutyを大きくすると、制御信号Ｓel2を反映する信号が信号Ｔoutに出現するような場合では、制御信号Ｓel2のレベルシフタが所定の速度で動作できていないと判定できる。

第５実施形態について説明する。図１３は、第５実施形態に係る電気光学装置１０の検査回路２００等の構成を示す図である。
図１３では、図１１に示される第４実施形態と主に次の点が異なっている。すなわち、第５実施形態では、第４実施形態と比較して、ＡＮＤ回路Ａn3_1～Ａn3_4、ＯＲ回路Ｏr5_1、Ｏr5_2、Ｏr6、Ｏr7、ＮＯＴ回路Ｉnv1、トランスファーゲートＳw1およびＳw2を有しない代わりに、ＮＯＲ回路Ｎr1、ＮＡＮＤ回路Ｎd1～Ｎd5、ＮＯＴ回路Ｉnv4、ＯＲ回路Ｏr8を有する点において異なっている。

また、第５実施形態では、一部経路が省略されているが、クロック信号Ｃlyがレベルシフタおよびバッファを経て、ＮＯＲ回路Ｎr1、ＮＡＮＤ回路Ｎd1、走査線駆動回路１３０Ｌ、１３０Ｒおよび順次出力回路２１０に供給されている。

ＮＯＲ回路Ｎr1およびＮＡＮＤ回路Ｎd1は、制御信号Ｓel1～Ｓel4およびクロック信号Ｃlyを高振幅信号に変換する計５つのレベルシフタを検査するための論理演算回路である。このうち、ＮＯＲ回路Ｎr1は、レベルシフタを経た制御信号Ｓel1～Ｓel4と、レベルシフタおよびバッファを経たクロック信号Ｃlyとの否定論理和信号を、第１状態にあるときに求めて、出力する。なお、第１状態とは、表示制御回路または調整装置によって制御信号Ｓel1～Ｓel4およびクロック信号ＣlyがすべてＬレベルで出力された状態いう。ＮＯＴ回路Ｉnv3は、ＮＯＲ回路Ｎr1による出力信号の否定信号を出力する。
ＮＡＮＤ回路Ｎd1は、レベルシフタを経た制御信号Ｓel1～Ｓel4と、レベルシフタおよびバッファを経たクロック信号Ｃlyとの否定論理積信号を、第２状態であるときに求めて、出力する。なお、第２状態とは、表示制御回路または調整装置によって制御信号Ｓel1～Ｓel4およびクロック信号ＣlyがすべてＨレベルで出力された状態いう。
ＮＡＮＤ回路Ｎd2は、ＮＯＴ回路Ｉnv3の出力信号とＮＡＮＤ回路Ｎd1の出力信号との否定論理積信号を出力する。

一方、第５実施形態において、信号Ｍodeは、ＮＯＴ回路Ｉnv4の入力端と、ＮＡＮＤ回路Ｎd4における二入力端の一方とに供給される。ＮＡＮＤ回路Ｎd3は、ＮＡＮＤ回路Ｎd2の出力信号とＮＯＴ回路Ｉnv4の出力信号との否定論理積信号を出力する。
また、ＯＲ回路Ｏr8は、ＯＲ回路Ｏr2の出力信号とＯＲ回路Ｏr3の出力信号との論理和信号をＮＡＮＤ回路Ｎd4における二入力端の他方に出力する。ＮＡＮＤ回路Ｎd4は、ＯＲ回路Ｏr8の出力信号と信号Ｍodeの否定論理積信号を出力し、ＮＡＮＤ回路Ｎd5は、ＮＡＮＤ回路Ｎd3の出力信号とＮＡＮＤ回路Ｎd4の出力信号との否定論理積信号を出力する。
第５実施形態では、信号Ｔoutは、信号ＭodeがＨレベルであればＯＲ回路Ｏr8の出力信号となり、信号ＭodeがＬレベルであればＮＡＮＤ回路Ｎd2の出力信号となる。すなわち、第５実施形態におけるＮＡＮＤ回路Ｎd3～Ｎd5およびＮＯＴ回路Ｉnv4は、第１実施形態等のトランスファーゲートＳw1およびＳw2と同様な選択回路として機能する。

図１４は、第５実施形態に係る電気光学装置１０の検査回路２００の動作を説明するための図である。
第５実施形態では、信号ＭodeがＨレベルの場合、信号Ｔoutには、最初にエンドパルスＥpyLを反映した波形が現れる。続いて、レベルシフタおよびバッファを経た制御信号Ｓel1～Ｓel4を反映した波形が、この順で、期間Ｔ21～Ｔ24の各々に現れる。最後に順次出力回路２１０により遅延させたエンドパルスＥpyRを反映した波形が現れる。
信号ＭodeがＬレベルである場合において、表示制御回路または調整装置が制御信号Ｓel1～Ｓel4およびクロック信号ＣlyをすべてＬレベルで出力した第１状態としたときに、５つのレベルシフタがすべて正常動作すれば、ＮＯＲ回路Ｎr1における五入力端の信号はすべてＬレベルとなる。このため、ＮＯＲ回路Ｎr1の出力信号は、Ｈレベルとなる。したがって、ＮＯＴ回路Ｉnv3の出力信号はＬレベルとなる。一方、ＮＡＮＤ回路Ｎd1の出力信号は、Ｈレベルとなる。
このため、５つのレベルシフタがすべて正常であれば、ＮＡＮＤ回路Ｎd2の出力信号はＨレベルとなる。
いずれか１つのレベルシフタが異常であれば、ＮＯＲ回路Ｎr1の出力信号は、Ｌレベルとなる。したがって、ＮＯＴ回路Ｉnv3の出力信号はＨレベルとなる。ＮＡＮＤ回路Ｎd1の出力信号はＨレベルとなる。つまり、ＮＡＮＤ回路Ｎd2の出力信号はＬレベルとなる。
信号ＭodeがＬレベルである場合において、表示制御回路または調整装置が制御信号Ｓel1～Ｓel4およびクロック信号ＣlyをすべてＨレベルで出力した第２状態としたときに、５つのレベルシフタがすべて正常動作すれば、ＮＯＲ回路Ｎr1における五入力端の信号はすべてＨレベルとなる。このため、ＮＯＲ回路Ｎr1の出力信号は、Ｌレベルとなる。したがって、ＮＯＴ回路Ｉnv3の出力信号はＨレベルとなる。一方、このため、ＮＡＮＤ回路Ｎd1の出力信号は、Ｌレベルとなる。
このため、５つのレベルシフタがすべて正常であれば、ＮＡＮＤ回路Ｎd2の出力信号はＨレベルとなる。
いずれか１つのレベルシフタが異常であれば、ＮＯＲ回路Ｎr1の出力信号は、Ｌレベルとなる。したがって、ＮＯＴ回路Ｉnv3の出力信号はＨレベルとなる。ＮＡＮＤ回路Ｎd1の出力信号はＨレベルとなる。つまり、ＮＡＮＤ回路Ｎd2の出力信号はＬレベルとなる。
信号ＭodeがＬレベルである場合に信号Ｔoutとして出力される信号は、ＮＡＮＤ回路Ｎd2の出力信号である。
このため、信号ＭodeがＬレベルである場合に、第１状態および第２状態を経過したときに、信号ＴoutがＨレベルであれば、５つのレベルシフタがすべて正常である、と判定することができる。また、制御信号Ｓel1～Ｓel4およびクロック信号Ｃlyのいずれかひとつの信号を論理反転すると信号Ｔoutの出力が反転するので、各信号に対するレベルシフタの動作速度を検証することができる。

なお、信号ＭodeがＨレベルである場合に信号Ｔoutとして出力される信号は、ＯＲ回路Ｏr8の出力信号である。ＯＲ回路Ｏr8の出力信号は、ＯＲ回路Ｏr2の出力信号およびＯＲ回路Ｏr3の出力信号の論理和信号であり、この論理信号は、第４実施形態において信号ＭodeがＨレベルである場合におけるＯＲ回路Ｏr7の出力信号と同等である。
したがって、第５実施形態において信号ＭodeがＨレベルである場合の信号Ｔoutは、第４実施形態において信号ＭodeがＨレベルである場合の信号Ｔoutと同様な波形となる。

このように、第５実施形態によれば、走査線駆動回路１３０Ｌ、１３０Ｒの検査と、制御信号Ｓel1～Ｓel4のモニターとに加えて、５つのレベルシフタについての検査も可能となる。

なお、第５実施形態では、制御信号Ｓel1～Ｓel4に加えて、クロック信号Ｃlyのレベルシフタを検査対象に加えたが、他の信号、例えばクロック信号／Ｃlyや、スタートパルス信号Ｄy、走査信号を整形するイネーブル信号を検査対象としてもよい。

また、第５実施形態において、ＮＡＮＤ回路Ｎd3～Ｎd5およびＮＯＴ回路Ｉnv4は、信号ＭodeがＨレベルであればＯＲ回路Ｏr8の出力信号を選択し、信号ＭodeがＬレベルであればＮＡＮＤ回路Ｎd2の出力信号を選択したが、この選択は入れ替わってもよい。

次に、第５実施形態の変形例について説明する。図１５は、第５実施形態の変形例に係る検査回路２００等の構成を示す図である。
図１５では、図１３における順次出力回路２１０の構成が変更されている。
詳細には、図１５に示されるように、まず、順次出力回路２１０における遅延回路の段数が「８」から「９」に変更されている。
次に、順次出力回路２１０における遅延回路とＡＮＤ回路Ａn_1～Ａn_4との関係が変更されている。詳細には、ＡＮＤ回路Ａn1_1が遅延回路ＳR6への入力信号と当該遅延回路ＳR6からの出力信号との論理積信号を出力し、ＡＮＤ回路Ａn1_2が遅延回路ＳR7への入力信号と当該遅延回路ＳR7からの出力信号との論理積信号を出力し、ＡＮＤ回路Ａn1_3が遅延回路ＳR8への入力信号と当該遅延回路ＳR8らの出力信号との論理積信号を出力し、ＡＮＤ回路Ａn1_4が遅延回路ＳR9への入力信号と当該遅延回路ＳR9からの出力信号との論理積信号を出力する。
さらに、順次出力回路２１０の出力信号が変更されている。詳細には、順次出力回路２１０の出力は、遅延回路の最終段ではなく、途中段である遅延回路ＳR3からの出力信号に変更されて、当該遅延回路ＳR3からの出力される信号ＳR(3)がＯＲ回路Ｏr3における二入力端の一方に供給される。

図１６は、第５実施形態の変形例に係る電気光学装置１０の検査回路２００の動作を説明するための図である。
信号ＭodeがＬレベルである場合の動作については、図１３に示される第５実施形態と同様である。
第５実施形態の変形例では、順次出力回路２１０の出力信号が遅延回路ＳR3からの出力される信号ＳR(3)である。
このため、信号ＭodeがＨレベルである場合に、信号Ｔoutに現れるエンドパルスＥpyRを反映した波形は、エンドパルスＥpyLを反映した波形に対してクロック信号Ｃlyの１．５周期分遅延することになる。

また、ＡＮＤ回路Ａn1_1がＨレベルとなるのは、信号ＳR(5)およびＳR(6)がともにＨレベルとなる期間Ｔ31である。なお、この期間Ｔ31の開始タイミングは、走査線駆動回路１３０ＲからのエンドパルスＥpyRを遅延回路ＳR1で入力してから、クロック信号Ｃlyの３周期分遅延したタイミングである。
ＡＮＤ回路Ａn1_2がＨレベルとなるのは、期間Ｔ31に続いた期間Ｔ32であって、信号ＳR(6)およびＳR(7)がともにＨレベルとなる期間である。同様に、ＡＮＤ回路Ａn1_3がＨレベルとなるのは、期間Ｔ32に続いた期間Ｔ33であって、信号ＳR(7)およびＳR(8)がともにＨレベルとなる期間であり、ＡＮＤ回路Ａn1_4がＨレベルとなるのは、期間Ｔ33に続いた期間Ｔ34であって、信号ＳR(8)およびＳR(9)がともにＨレベルとなる期間である。
したがって、第５実施形態の変形例では、信号ＭodeがＨレベルである場合に、信号Ｔoutには、制御信号Ｓel1を反映した波形が期間Ｔ31において現れ、以下同様に制御信号Ｓel2～Ｓel4を反映した波形が、この順で、期間Ｔ32～Ｔ34に現れる。

このように第５実施形態の変形例によれば、信号ＭodeがＨレベルである場合に、信号Ｔoutには、時間の順で、エンドパルスＥpyL、ＥpyR、制御信号Ｓel1～Ｓel4を反映した波形が現れる。このため、変形例によれば、第５実施形態のように、制御信号Ｓel1～Ｓel4を反映した波形が、エンドパルスＥpyL、ＥpyRを反映した波形の間に挟まれることがない。したがって、変形例は、走査線駆動回路１３０Ｌ、１３０Ｒと、制御信号Ｓel1～Ｓel4のモニターとを時間的に区別する必要がある場合に適している。

なお、第５実施形態、および、その変形例から判るように、信号Ｔoutにおいて、エンドパルスＥpyLを反映した波形、エンドパルスＥpyRを反映した波形、および、制御信号Ｓel1～Ｓel4を反映した波形を、どのような順番に配置させるかについては、各波形が時間的に重ならない限り自由である。

また、第１乃至第５実施形態、または、その変形例では、走査線駆動回路１３０Ｌおよび１３０Ｒにおいて、遅延回路およびＡＮＤ回路の１対で、１本の走査線に走査信号を供給する構成としたが、遅延回路およびＡＮＤ回路から出力される信号を、例えば４つのイネーブル信号によって４つの走査信号を出力する構成としてもよい。なお、この構成では、クロック信号Ｃlyの半周期が四水平走査期間となる。
このような構成は、１本の走査線に対して走査線駆動回路１３０Ｌや１３０Ｒを構成する遅延回路の１段を対応させられない時などに採用される。４つのイネーブル信号ＥＮＢＹ1、ＥＮＢＹ2、ＥＮＢＹ3、ＥＮＢＹ4は、四水平走査期間毎に１つの水平走査期間の一部の期間を選択状態として走査線１１２の選択期間を決める信号である。
この場合、第１の実施形態を説明した図５は以下のように変形される。まずＡＮＤ回路Ａn1_1の出力信号と、イネーブル信号ＥＮＢＹ1との論理積信号を出力する論理積回路が追加される。この論理積回路の出力信号と制御信号Ｓel1をＡＮＤ回路Ａn2_1に入力する。
同様にしてＡＮＤ回路Ａn1_2の出力信号とイネーブル信号ＥＮＢＹ2との論理積信号を出力する論理積回路が追加される。この論理積回路の出力信号と制御信号Ｓel2をＡＮＤ回路Ａn2_2に入力する。
同様にしてＡＮＤ回路Ａn1_3の出力信号とイネーブル信号ＥＮＢＹ3との論理積信号を出力する論理積回路が追加される。この論理積回路の出力信号と制御信号Ｓel3をＡＮＤ回路Ａn2_3に入力する。
同様にしてＡＮＤ回路Ａn1_4の出力信号とイネーブル信号ＥＮＢ43との論理積信号を出力する論理積回路が追加される。この論理積回路の出力信号と制御信号Ｓel4をＡＮＤ回路Ａn2_4に入力する。
このように構成して水平走査期間毎に、制御信号Ｓel1～Ｓelを反映させる波形を順次出力させるようにしてもよい。

次に、上述した第１実施形態から第５実施形態までのいずれかの電気光学装置１０を用いた電子機器の一例について説明する。

図１７は、電子機器の一例である液晶プロジェクター１の構成を示す図である。液晶プロジェクター１は、第１実施形態から第５実施形態までのいずれかの電気光学装置１０を、ライトバルブとして用いた３板式である。
図１７に示されるように、液晶プロジェクター１は、電気光学装置１０Ｒ、１０Ｇおよび１０Ｂを備える。電気光学装置１０Ｒ、１０Ｇおよび１０Ｂは、実施形態等における電気光学装置１０と同様であり、上位回路から供給される、Ｒ、Ｇ、Ｂの各色に対応する映像データに基づいた透過像をそれぞれ生成する。

液晶プロジェクター１の内部には、ハロゲンランプ等の白色光源からなるランプユニット２１０２が設けられている。このランプユニット２１０２から射出された投射光は、内部に配置された３枚のミラー２１０６および２枚のダイクロイックミラー２１０８によって、赤、緑および青の３原色に分離される。このうち、赤の光は電気光学装置１０Ｒに、緑の光は電気光学装置１０Ｇに、青の光は電気光学装置１０Ｂに、それぞれ入射する。
なお、青の光路は、他の赤や緑と比較して長い。したがって、青の光は、光路での損失を防ぐために、入射レンズ２１２２、リレーレンズ２１２３および出射レンズ２１２４からなるリレーレンズ系２１２１を介して電気光学装置１０Ｂに導かれる。

電気光学装置１０Ｒは、赤色成分のデータ信号を、走査線駆動回路１３０Ｌ、１３０Ｒおよびデマルチプレクサ１４０によって画素回路１１０に供給する。電気光学装置１０Ｒにおいて、画素回路１１０毎にデータ信号が供給されると、当該画素回路１１０に含まれる液晶素子１２０が当該データ信号に応じた透過率となる。したがって、電気光学装置１０Ｒでは、入射した赤の光が画素毎に透過率が制御されるので、表示すべき画像のうち、赤の成分の透過像が生成されることになる。
同様に、電気光学装置１０Ｇおよび１０Ｂでは、緑成分のデータ信号および青成分のデータ信号が、画素回路１１０毎に供給されて、それぞれ表示すべき画像のうち、緑および青の成分の透過像が生成される。

電気光学装置１０Ｒ、１０Ｇおよび１０Ｂによってそれぞれ生成された各色の透過像は、ダイクロイックプリズム２１１２に３方向から入射する。そして、このダイクロイックプリズム２１１２において、ＲおよびＢの光は９０度に屈折する一方、Ｇの光は直進する。したがって、各色の画像が合成された後、スクリーン２１２０には、投射レンズ２１１４によってカラー画像が投射される。
なお、電気光学装置１０Ｒ、１０Ｂによる各透過像は、ダイクロイックプリズム２１１２により反射した後に投射されるのに対し、電気光学装置１０Ｇの透過像は直進して投射される。したがって、電気光学装置１０Ｒ、１０Ｂによる各透過像は、電気光学装置１０Ｇの透過像に対して左右反転した関係となっている。

電気光学装置１０は、透過型としたが、反射型としてもよいし、液晶素子１２０に限られず、他の電気光学素子、例えば有機ＥＬ素子を用いてもよい。

以上に例示した各種の形態から、例えば以下の態様が把握される。

ひとつの態様（態様１）に係る電気光学装置は、データ信号が供給される入力ノードと第１データ線との間に設けられ、第１制御信号によってオンまたはオフが指定される第１スイッチと、前記入力ノードと第２データ線との間に設けられ、第２制御信号によってオンまたはオフが指定される第２スイッチと、第１パルスと、前記第１パルスとは排他的な第２パルスとを出力する順次出力回路と、前記第１制御信号および前記第１パルスの第１論理積信号と、前記第２制御信号および前記第２パルスの第２論理積信号を求める第１論理演算回路と、前記第１論理積信号と前記第２論理積信号との論理和信号を求める第２論理演算回路と、を含む。
この態様によれば、第２論理演算回路から出力される論理和信号には、第１制御信号を反映する波形と第２制御信号を反映する波形との時間間隔が拡げられて現れるので、信号の峻別が容易となる。
なお、ｊ番目のグループでいえば、第１系列の（４ｊ－３）列のデータ線１１４が第１データ線の一例であり、第２系列の（４ｊ－２）列のデータ線１１４が第２データ線の一例である。制御信号Ｓel1が第１制御信号の一例であり、制御信号Ｓel2が第２制御信号の一例である。トランジスターＱ１が第１スイッチの一例であり、トランジスターＱ２が第２スイッチの一例である。ＡＮＤ回路Ａn2_1の出力信号が第１パルスの一例であり、ＡＮＤ回路Ａn2_2の出力信号が第２パルスの一例である。ＡＮＤ回路Ａn2_1およびＡn2_2が第１論理演算回路の一例であり、ＯＲ回路Ｏr1_1またはＯr2が第２論理演算回路の一例である。

態様１の具体的な態様（態様２）では、スタートパルスをクロック信号にしたがって順次遅延させて、第１走査線および第２走査線を駆動する走査線駆動回路を含み、前記順次出力回路は、前記クロック信号にしたがって、前記第１パルスを遅延させた信号に基づいて前記第２パルスを出力する。
この態様によれば、走査線駆動回路に用いられるクロック信号を用いて、順次出力回路において第１パルスおよび第２パルスを生成することができる。
なお、１行目の走査線１１２が第１走査線の一例であり、２行目の走査線１１２が第２走査線の一例である。

態様２の具体的な態様（態様３）では、前記走査線駆動回路は、複数段で縦続接続された遅延回路を含み、前記複数段で縦続された遅延回路のうち、前記スタートパルスが初段の遅延回路に入力され、最終段の遅延回路がエンドパルスを出力し、前記順次出力回路は、前記第１パルスを前記エンドパルスに基づいて生成する。
この態様によれば、走査線駆動回路から出力されるエンドパルスを第１パルスの生成に用いることができる。

態様３の具体的な態様（態様４）では、前記走査線駆動回路は、前記第１走査線駆動回路と第２走査線駆動回路とを含み、前記第１走査線駆動回路から出力される第１エンドパルスと、前記第２走査線駆動回路から出力される第２エンドパルスを前記順次出力回路によって遅延させた信号と、の論理和信号を求める第３論理演算回路を、さらに含む。
この態様によれば、第３論理演算回路から出力される論理和信号には、第１エンドパルスを反映させた波形と、第２エンドパルスを反映させた波形とを時間的に分離されて現れるので、第１走査線駆動回路および第２走差線駆動回路を検査することができる。
なお、走査線駆動回路１３０Ｌが第１走査線駆動回路の一例であり、走査線駆動回路１３０Ｒが第２走査線駆動回路の一例である。

態様４の具体的な態様（態様５）では、前記第２論理演算回路による論理和信号、または、前記第３論理演算回路による論理和信号のいずれかを選択する第１選択回路を含む。
この態様によれば、第１選択回路によって、第１制御信号および第２制御信号のモニターと、第１走査線駆動回路および第２走差線駆動回路の検査とを選択することができる。
なお、トランスファーゲートＳw1およびＳw2が第１選択回路の一例である。また、第１選択回路の出力を用いることで、第１制御信号および第２制御信号をモニターしたり、第１走査線駆動回路および第２走差線駆動回路を検査したりすることができる。

態様２の具体的な態様（態様６）では、前記走査線駆動回路は、複数段で縦続接続された遅延回路を含み、前記複数段で縦続された遅延回路のうち、初段の遅延回路が前記スタートパルスを入力し、最終段の遅延回路がエンドパルスを出力し、前記スタートパルスと前記エンドパルスとの論理和信号に基づいて、前記第１パルスを生成する。
この態様によれば、走査線駆動回路に異常があっても、順次出力回路は、スタートパルスに基づいて生成された信号を第１パルスとして用いることができる。

態様１の具体的な態様（態様７）では、一端および他端を有し、前記一端から前記第１制御信号が供給される第１信号線と、一端および他端を有し、前記一端から前記第２制御信号が供給される第２信号線と、を含み、前記第１論理演算回路は、前記第１信号線及び前記第２信号線の他端に接続される。
この態様によれば、第１論理積信号と第２論理積信号との論理和信号には、第１制御信号を反映する波形と第２制御信号を反映する波形とが含まれるが、このうち、第１制御信号を反映する波形には、第１信号線による影響が含まれ、第２制御信号を反映する波形には、第２信号線による影響が含まれるので、電気光学装置の使用時に近い状態での波形をモニターすることができる。
なお、信号線１４２のうち、制御信号Ｓel1が供給される信号線１４２が第１信号線の一例であり、信号線１４２のうち、制御信号Ｓel2が供給される信号線１４２が第２信号線の一例である。

態様１の具体的な態様（態様８）では、第１元制御信号をレベルシフトして、レベルシフト後第１制御信号として出力する第１レベルシフタと、前記レベルシフト後第１制御信号を入力し前記第１制御信号として出力する第１出力部と、第２元制御信号をレベルシフトして、レベルシフト後第２制御信号として出力する第２レベルシフタと、前記レベルシフト後第２制御信号を入力し、前記第２制御信号として出力する第２出力部と、前記レベルシフト後第１制御信号および前記第１パルスの第３論理積信号と、前記レベルシフト後第２制御信号および前記第２パルスの第４論理積信号とを求める第４論理演算回路と、前記第３論理積信号と前記第４論理積信号との論理和信号を求める第５論理演算回路と、前記第２論理演算回路による論理和信号、または、前記第５論理演算回路による論理和信号のいずれかを選択する第２選択回路と、を含む。
この態様によれば、第１レベルシフタ、第２レベルシフタ、第１出力部および第２出力部を有する構成等を有する場合に、不良となっている部位を特定することが容易となる。
なお、電気光学装置１０に供給された制御信号Ｓel1のレベルシフタが第１レベルシフタの一例であり、制御信号Ｓel2のレベルシフタが第２レベルシフタの一例である。また、制御信号Ｓel1のバッファが第１出力部の一例であり、制御信号Ｓel2のバッファが第２出力部の一例である。ＡＮＤ回路Ａn3_1が第３論理演算回路の一例であり、ＡＮＤ回路Ａn3_2が第４論理演算回路の一例であり、ＯＲ回路Ｏr5_1またはＯr6が第５論理演算回路の一例である。トランスファーゲートＳw1およびＳw2が第２選択回路の一例である。

態様１の具体的な態様（態様９）では、第１元制御信号をレベルシフトして、レベルシフト後第１制御信号として出力する第１レベルシフタと、前記レベルシフト後第１制御信号を入力し、前記第１制御信号として出力する第１出力部と、第２元制御信号をレベルシフトして、レベルシフト後第２制御信号として出力する第２レベルシフタと、前記レベルシフト後第２制御信号を入力し、前記第２制御信号として出力する第２出力部と、前記レベルシフト後第１制御信号および前記レベルシフト後第２制御信号を入力して、前記第１レベルシフタおよび前記第２レベルシフタが正常であるか否かの信号を出力する第６論理演算回路と、前記第２論理演算回路による論理和信号、または、前記第６論理演算回路から出力された信号のいずれかを選択する第３選択回路と、を含む。
この態様によれば、第３選択回路によって、第１レベルシフタおよび第２レベルシフタの検査と、第１制御信号および第２制御信号のモニターとを選択することができる。

態様１０は、態様１乃至９のいずれかの電気光学装置を含む。

１…液晶プロジェクター、１０…電気光学装置、１１０…画素回路、１１２…走査線、１１４…データ線、１１６…トランジスター、１２０…液晶素子、１３０Ｌ、１３０Ｒ…走査線駆動回路、１４０…デマルチプレクサ、１４２…信号線、２００…検査回路、２１０…順次出力回路。

Claims (7)

1. 複数本の走査線と、
   ｋ（ｋは２以上の整数）本毎にグループ化された複数本のデータ線と、
   前記複数本の走査線および前記複数本のデータ線の交差に対応して設けられ、表示素子を含む画素回路と、
   一のグループに属するｋ本のデータ線に対応する画素回路へのデータ信号が供給される入力ノードと、前記一のグループに属する第１データ線との間に設けられ、第１制御信号によってオンまたはオフが指定される第１スイッチと、
   前記入力ノードと、前記一のグループに属する第２データ線との間に設けられ、第２制御信号によってオンまたはオフが指定される第２スイッチと、
   スタートパルスをクロック信号にしたがって順次遅延させて、前記複数本の走査線を駆動し、前記スタートパルスが初段の遅延回路に入力され、最終段の遅延回路がエンドパルスを出力する複数段で縦続接続された遅延回路と、第１走査線駆動回路と、第２走査線駆動回路と、を有する走査線駆動回路と、
   前記エンドパルスに基づいて生成される第１パルスと、前記クロック信号にしたがって、前記第１パルスを遅延させた信号に基づいて生成される第２パルスであって、前記第１パルスとは排他的な前記第２パルスと、を出力する順次出力回路と、
   前記第１制御信号および前記第１パルスの第１論理積信号と、前記第２制御信号および前記第２パルスの第２論理積信号と、を求める第１論理演算回路と、
   前記第１論理積信号と前記第２論理積信号との論理和信号を求める第２論理演算回路と、
   前記第１走査線駆動回路から出力される第１エンドパルスと、前記第２走査線駆動回路から出力される第２エンドパルスを前記順次出力回路によって遅延させた信号と、の論理和信号を求める第３論理演算回路と、
   を含み、
   前記画素回路の表示素子は、
   対応する一の走査線が選択されたときに、対応する一のデータ線の電位に応じた階調になる
   電気光学装置。
   
2. 前記第２論理演算回路による論理和信号の論理レベルを維持して出力する論理和回路を含み、
   前記論理和回路から出力される信号、または、前記第３論理演算回路による論理和信号のいずれかを選択する第１選択回路を含む
   請求項１に記載の電気光学装置。
   
3. 前記スタートパルスと前記エンドパルスとの論理和信号に基づいて、前記第１パルスを生成する
   請求項１に記載の電気光学装置。
   
4. 一端および他端を有し、前記一端から前記第１制御信号が供給される第１信号線と、
   一端および他端を有し、前記一端から前記第２制御信号が供給される第２信号線と、
   を含み、
   前記第１論理演算回路は、前記第１信号線及び前記第２信号線の他端に接続される
   請求項１に記載の電気光学装置。
   
5. 第１元制御信号をレベルシフトして、レベルシフト後第１制御信号として出力する第１レベルシフタと、
   前記レベルシフト後第１制御信号が入力され、前記第１制御信号として出力する第１出力部と、
   第２元制御信号をレベルシフトして、レベルシフト後第２制御信号として出力する第２レベルシフタと、
   前記レベルシフト後第２制御信号が入力され、前記第２制御信号として出力する第２出力部と、
   前記レベルシフト後第１制御信号および前記第１パルスの第３論理積信号と、前記レベルシフト後第２制御信号および前記第２パルスの第４論理積信号とを求める第４論理演算回路と、
   前記第３論理積信号と前記第４論理積信号との論理和信号を求める第５論理演算回路と、
   前記第２論理演算回路による論理和信号の論理レベルを維持して出力する第１論理和回路と、
   前記第５論理演算回路による論理和信号の論理レベルを維持して出力する第２論理和回路と、
   前記第１論理和回路から出力される信号、または、前記第２論理和回路から出力される信号のいずれかを選択する第２選択回路と、
   を含む請求項１に記載の電気光学装置。
   
6. 第１元制御信号をレベルシフトして、レベルシフト後第１制御信号として出力する第１レベルシフタと、
   前記レベルシフト後第１制御信号が入力され、前記第１制御信号として出力する第１出力部と、
   第２元制御信号をレベルシフトして、レベルシフト後第２制御信号として出力する第２レベルシフタと、
   前記レベルシフト後第２制御信号が入力され、前記第２制御信号として出力する第２出力部と、
   前記レベルシフト後第１制御信号および前記レベルシフト後第２制御信号を入力して、
   前記第１レベルシフタおよび前記第２レベルシフタが正常であるか否かの信号を出力する第６論理演算回路と、
   前記第２論理演算回路による論理和信号の論理レベルを維持して出力する第１論理和回路と、
   前記第１論理和回路から出力される信号、または、前記第６論理演算回路から出力される信号のいずれかを選択する第３選択回路と、
   を含む
   請求項１に記載の電気光学装置。
   
7. 請求項１乃至６のいずれかに記載の電気光学装置を含む電子機器。
   

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