WO2010041649A1 - 表示装置及びその駆動方法 - Google Patents

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WO2010041649A1
WO2010041649A1 PCT/JP2009/067392 JP2009067392W WO2010041649A1 WO 2010041649 A1 WO2010041649 A1 WO 2010041649A1 JP 2009067392 W JP2009067392 W JP 2009067392W WO 2010041649 A1 WO2010041649 A1 WO 2010041649A1
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signal line
output
gate
signal
driver
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PCT/JP2009/067392
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孝司 上野
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シャープ株式会社
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    • G09G2330/00Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/08Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared

Definitions

  • the present invention provides a scanning signal line, a switching element that is turned on / off by the scanning signal line, a pixel electrode connected to one end of the switching element, and a switching element, such as an active matrix liquid crystal display panel.
  • the present invention relates to a display device for driving a display panel having a data signal line connected to the other end and a driving method thereof.
  • a monolithic circuit in which a scanning signal line driving circuit and a data signal line driving circuit are formed on the same TFT substrate has been proposed.
  • This monolithic circuit has the advantage that the device can be reduced in size and the manufacturing process can be simplified.
  • the entire display panel is judged as a defective product, resulting in a decrease in yield. It was a factor.
  • FIG. 20 is a diagram illustrating a schematic configuration of the liquid crystal display device of Patent Document 1.
  • the liquid crystal display device includes two systems of scanning signal line driving circuits 13 and 15 and two systems of data signal line driving circuits 17 and 19. Therefore, when one scanning signal line drive circuit fails, it can be switched to the other normal scanning signal line drive circuit (hereinafter also referred to as a redundant circuit), and one data signal line drive circuit fails. In this case, it is possible to switch to the other normal data signal line driving circuit (redundant circuit). Therefore, the defect rate of the display panel can be reduced with a simple configuration, and the yield can be improved.
  • JP-A-6-67200 Japanese Patent Publication “JP-A-6-67200 (published on March 11, 1994)”
  • Patent Document 1 has the following problems. That is, since the liquid crystal display device is configured to improve the yield, the inspection of defects of each drive circuit and the switching process to the redundant circuit are performed before product shipment, particularly in the final inspection process. For this reason, it is difficult to perform a process of switching to a redundant circuit for those that are determined to be normal in the final inspection process and have been distributed to general users.
  • the drive circuit fails during long-term use by the user, even if it has a redundant circuit, the switching process to the redundant circuit is not automatically performed. As a result, it is determined that the display panel is faulty.
  • FIG. 3 is a block diagram showing the overall configuration when a gate driver is built in the panel, and shows one configuration example of the gate driver.
  • FIG. 21 is an internal circuit diagram of each shift register constituting the gate driver of FIG.
  • FIG. 22 is a timing chart showing an operation example of the shift register shown in FIG.
  • GSPOI output from the controller unit is input to the terminal Qn-1 of the uppermost shift register shown in FIG.
  • the output of the previous stage is input (set) to the terminal Qn-1.
  • the output of each stage is configured to be input (reset) to the terminal Qn + 1 of the previous stage.
  • GCK is input to the terminal cka and GCKB is input to the terminal ckb
  • GCKB is input to the terminal cka and GCK is input to the terminal ckb.
  • the operation principle of the odd-numbered (2n + 1) shift register will be described. First, when Gout (2n) in the previous stage is output, the output is input to the 2n + 1-th shift register (Gn-1 (previous stage in FIG. 21)).
  • TrL and TrN of the 2n + 1 stage shift register are turned on by Gout (2n + 2), and Gout (2n + 1) and netA (2n + 1) Is dropped to Lo level.
  • the output is shifted from the first stage to the last stage.
  • the CLR signal is used for forcibly stopping the output or resetting.
  • Vth threshold voltage
  • the conventional liquid crystal display device provided with such a drive circuit has a particularly high reliability (high temperature range) such as an in-vehicle instrument panel and the like. It is very difficult to apply to a field where a long life is required.
  • the present invention has been made in view of the above-described problems, and an object of the present invention is to provide a display device and a driving method thereof that can extend the product life with a simple configuration without complicating the configuration. is there.
  • a display device includes a scanning signal line, a transistor that is turned on / off by a scanning signal supplied to the scanning signal line, and a pixel electrode connected to one end of the transistor. And a display panel including a data signal line connected to the other end of the transistor, wherein at least one of the scanning signal line and the data signal line is connected to the same signal line A plurality of signal line driving circuits, and a determination unit that determines whether at least one of the plurality of signal line driving circuits is out of order based on an output timing of a signal output from each signal line driving circuit; And switching means for switching to another normal signal line drive circuit when the determination means determines that the signal line drive circuit is faulty.
  • the scanning signal line driving circuit based on the output timing of the signal output from the scanning signal line driving circuit, it is determined whether or not the scanning signal line driving circuit has failed, and the scanning signal line driving circuit is In the case of a failure, it is switched to another normal scanning signal line drive circuit. Similarly, based on the output timing of the signal output from the data signal line driving circuit, it is determined whether or not the data signal line driving circuit has failed, and when the data signal line driving circuit has failed Is switched to another normal data signal line driving circuit.
  • the final display before product shipment is performed. It is possible to detect not only an inspection process but also a failure during use after product shipment. Since the switching means automatically switches to a normal drive circuit based on the determination result by the determination means, the display function does not stop suddenly even if the drive circuit fails during long-term use. Therefore, compared with the conventional configuration, the lifetime of the display device can be extended with a simple configuration without complicating the configuration.
  • the signal line driving circuit may be either a scanning signal line driving circuit or a signal line driving circuit, or both.
  • the determination means determines whether the signal output from each signal line driver circuit is output at a predetermined timing or not at a predetermined timing. If the signal output from the signal line driver circuit is output at a predetermined timing and is not output at a timing other than the predetermined timing, the signal line driver circuit is not faulty. On the other hand, if the signal output from the signal line driver circuit is not output at a predetermined timing, or is output at a timing that is not a predetermined timing, or at a predetermined timing and a predetermined timing, If the signal is output at both timings, it is determined that the signal is abnormal, and the signal line driver circuit has failed. It is also possible to determine configuration and.
  • the predetermined timing is when one vertical scanning period ends, and the determination unit outputs the signal from the signal line driver circuit when one vertical scanning period ends. And whether the signal is output from the signal line driver circuit at a timing other than the end of one vertical scanning period.
  • the predetermined timing is at the end of one horizontal scanning period
  • the determination unit outputs the signal from the signal line driving circuit at the end of one horizontal scanning period. And whether the signal is output from the signal line driver circuit at a timing other than the end of one horizontal scanning period.
  • This display device is the above display device, wherein the signal line driving circuit is a scanning signal line driving circuit, and a dummy scanning signal line that does not contribute to display is located at the end of the scanning signal on the scanning end side.
  • the determination means is provided so that the scanning signal output to the dummy scanning signal line is applied to the dummy scanning signal line at the end of the horizontal scanning period of the scanning signal line located at the end of the scanning end contributing to display. It can also be configured to determine whether it has been output and whether it has not been output to the dummy scanning signal line at a timing other than the end of the horizontal scanning period.
  • the determination unit uses a scanning signal output to a dummy scanning signal line that does not contribute to display. Therefore, since the load capacity of the scanning signal line does not increase, it is possible to prevent deterioration in display quality.
  • the signal line driving circuit is a scanning signal line driving circuit, and each scanning signal line driving circuit is connected to the scanning signal line through a switching element corresponding to the scanning signal line driving circuit.
  • the switching means inputs an OFF signal to the switching element connected to the scanning signal line drive circuit determined to have failed by the determination means, while the switching means is connected to another normal scanning signal line drive circuit.
  • the scanning signal line driver circuit can be switched by inputting an ON signal.
  • the failed scanning signal line drive circuit can be electrically disconnected from the scanning signal line, there is a risk of malfunction caused by the failed scanning signal line drive circuit after switching the drive circuit. Can be suppressed.
  • the switching unit further stops outputting the gate start pulse to the scanning signal line driving circuit determined to have failed by the determining unit, while the other normal scanning signal.
  • a gate start pulse may be output to the line driver circuit.
  • the signal line driver circuit is a data signal line driver circuit
  • the determination unit is configured to output the data signal output from the data signal line driver circuit based on the output timing of the data signal. It may be configured to determine whether or not the data signal line driver circuit is out of order.
  • the data signal is specifically a signal applied from the data signal line driving circuit to each data signal line, or a source start pulse input from the data signal line driving circuit to the control circuit (control unit). A signal corresponding to.
  • the switching unit stops outputting the source start pulse to the data signal line driving circuit determined to have failed by the determining unit, while the other normal data signal line driving It can also be configured to output a source start pulse to the circuit.
  • the source start pulse is not input to the failed data signal line driving circuit, and the operation of the data signal line driving circuit can be stopped, so that useless power consumption can be reduced.
  • the display device further includes a measurement unit that measures the number of times that the determination unit determines that the output timing of the signal output from each drive circuit is abnormal in the display device, and the determination unit includes the measurement unit. When the number of times of abnormality determination of the above signal reaches a predetermined number, it can be determined that the drive circuit that outputs the signal has failed.
  • the number of times of abnormality determination can be set to a plurality of times, for example. Therefore, it is possible to prevent the drive circuit from being switched unnecessarily when an abnormality (for example, noise) that does not affect the display quality is detected once, and the reliability can be improved.
  • an abnormality for example, noise
  • the display device further includes notification means for notifying the operation state of the signal line driving circuit to the outside in the display device, wherein the notification means causes a failure of each signal line driving circuit according to a determination result of the determination means. It can also be set as the structure which alert
  • a display device driving method is connected to a scanning signal line, a transistor that is turned on / off by a scanning signal supplied to the scanning signal line, and one end of the transistor.
  • a plurality of signal line driving circuits connected to the same signal line for the pixel electrode, the data signal line connected to the other end of the transistor, and at least one of the scanning signal line and the data signal line;
  • the above method has the effect that the product life can be extended with a simple configuration, similar to the effect described for the display device.
  • whether or not at least one of the plurality of signal line driving circuits has failed is determined based on the output timing of the signal output from each signal line driving circuit.
  • the signal line driver circuit is switched to another normal signal line driver circuit.
  • FIG. 2 is an equivalent circuit diagram illustrating an electrical configuration of each pixel in the liquid crystal display device of FIG. 1.
  • FIG. 2 is a block diagram illustrating a configuration of a gate driver in the liquid crystal display device of FIG. 1.
  • 3 is a timing chart showing various signals in a control unit and first and second gate drivers when the first gate driver in the liquid crystal display device of FIG. 1 is operating normally.
  • 2 is a timing chart showing various signals in a control unit and first and second gate drivers when the first gate driver in the liquid crystal display device of FIG. 1 fails.
  • 6 is a timing chart showing another example when the first gate driver shown in FIG. 5 fails.
  • FIG. 3 is a flowchart illustrating an operation example of the liquid crystal display device of FIG. 1. It is a block diagram which shows the structure of the liquid crystal display device which concerns on Embodiment 2 of this invention. It is a block diagram which shows schematic structure of the source driver in the liquid crystal display device of FIG.
  • FIG. 9 is a timing chart showing various signals in the control unit and the first source driver when the first source driver in the liquid crystal display device of FIG. 8 is operating normally.
  • FIG. 9 is a block diagram illustrating a state in which the first source chip driver of the first source driver in the liquid crystal display device of FIG. 8 is out of order.
  • FIG. 9 is a timing chart showing various signals in the control unit and the first source driver when the first source driver in the liquid crystal display device of FIG. 8 fails.
  • FIG. 9 is a timing chart showing another example when the first gate driver shown in FIG. 8 fails.
  • 9 is a flowchart showing an operation example (source driver) of the liquid crystal display device of FIG. 8.
  • FIG. 9 is a timing chart showing various signals in the control unit and the first gate driver when the first gate driver of the liquid crystal display device of FIG. 8 is operating normally.
  • FIG. 9 is a timing chart showing various signals in the control unit and the first gate driver when the first gate driver of the liquid crystal display device of FIG. 8 fails.
  • FIG. 17 is a timing chart showing another example when the first gate driver shown in FIG. 16 fails.
  • 9 is a flowchart illustrating an operation example (gate driver) of the liquid crystal display device of FIG. 8. It is a block diagram which shows the other structure of the liquid crystal display device of FIG. It is a block diagram which shows the structure of the conventional liquid crystal display device.
  • FIG. 4 is an internal circuit diagram of each shift register constituting the gate driver of FIG. 3.
  • FIG. 22 is a timing chart
  • FIG. 1 is a block diagram showing the overall configuration of the liquid crystal display device 1, and shows a case where a gate driver (scanning signal line driving circuit) is integrally formed in the panel.
  • FIG. 2 is an equivalent circuit diagram showing an electrical configuration of a pixel of the liquid crystal display device 1.
  • the liquid crystal display device 1 includes an active matrix liquid crystal display panel 10, a source driver (data signal line driving circuit) 20, a first gate driver (scanning signal line driving circuit) 30, a second gate driver 40, and a first changeover switch unit. (Switching means) 50, a second changeover switch part (switching means) 60, a control part (switching means) 70, and a notification part (notification means) 80 are provided.
  • the liquid crystal display panel 10 is configured by sandwiching liquid crystals between an active matrix substrate (not shown) and a counter substrate, and has a large number of pixels P (FIG. 2) arranged in a matrix.
  • the liquid crystal display panel 10 includes a source bus line 11, a gate line 12, a thin film transistor (hereinafter referred to as “TFT”) 13, and a pixel electrode 14 on an active matrix substrate.
  • the counter electrode 18 is provided on the counter substrate.
  • One source bus line 11 is formed in each column so as to be parallel to each other in the column direction (vertical direction), and one gate line 12 is provided in each row so as to be parallel to each other in the row direction (lateral direction).
  • a dummy gate line (dummy line, dummy scanning signal line) 12a that does not contribute to display is provided in parallel with the gate line 12 at the end of the gate signal (scanning signal) located on the scanning end side.
  • the TFT 13 and the pixel electrode 14 are formed corresponding to the intersections of the source bus line 11 and the gate line 12, respectively.
  • the source electrode s of the TFT 13 is the source bus line 11, the gate electrode g is the gate line 12. Drain electrodes d are connected to the pixel electrodes 14 respectively.
  • a liquid crystal capacitor 17 is formed between the pixel electrode 14 and the counter electrode 18 via a liquid crystal.
  • the gate of the TFT 13 is turned on by the gate signal (scanning signal) supplied to the gate line 12, the data signal from the source bus line 11 is written into the pixel electrode 14, and the potential corresponding to the source signal is applied to the pixel electrode 14. And applying a voltage according to the source signal to the liquid crystal interposed between the counter electrode 18 and the gray scale display according to the source signal can be realized.
  • the liquid crystal display device 1 may include a CS bus line (retention capacitor wiring) 15 as shown in FIG.
  • One CS bus line (retention capacitor wiring) 15 is formed in each row so as to be parallel to each other in the row direction (lateral direction), and is arranged to make a pair with the gate line 12.
  • Each CS bus line 15 is capacitively coupled to the pixel electrode 14 disposed in each row, and forms a storage capacitor (also referred to as “auxiliary capacitor”) 16 with each pixel electrode 14.
  • the first changeover switch section 50 includes a plurality of first switches (switching elements) 51 corresponding to the gate lines 12.
  • each of the first switches 51 has one conduction electrode connected to the first gate driver 30, the other conduction electrode connected to each gate line 12, and the mutual control electrodes connected to each other. . Accordingly, by inputting an ON signal to the control electrode, all the first switches 51 are turned ON, the first gate driver 30 and the gate line 12 are electrically connected, and an OFF signal is input to the control electrode. Accordingly, all the first switches 51 are turned off, and the first gate driver 30 and the gate line 12 are electrically disconnected.
  • the second changeover switch unit 60 includes a plurality of second switches (switching elements) 61 corresponding to the gate lines 12. Specifically, in each of the second switches 61, one conduction electrode is connected to the second gate driver 40, the other conduction electrode is connected to each gate line 12, and the control electrodes are connected to each other. . Thus, by inputting an ON signal to the control electrode, all the second switches 61 are turned ON, the second gate driver 40 and the gate line 12 are electrically connected, and an OFF signal is input to the control electrode. Thus, all the second switches 61 are turned off, and the second gate driver 40 and the gate line 12 are electrically disconnected.
  • the first gate driver 30 and the second gate driver 40 have the same function.
  • the first gate driver 30 is connected to the gate line 12 via the first changeover switch unit 50, and the second gate driver 30 and the second gate driver 40 have the same function.
  • the driver 40 is connected to the gate line 12 via the second changeover switch unit 60. That is, the first gate driver 30 and the second gate driver 40 are configured to have redundancy.
  • the first gate driver 30 is also referred to as a main gate driver 30 and the second gate driver 40 is also referred to as a sub-gate driver 40 (redundancy circuit) as necessary.
  • the control unit 70 monitors gate signals output from the first and second gate drivers 30 and 40 in addition to a general function (not shown) for controlling each drive circuit (gate driver and source driver).
  • the gate output determination unit 71 determines whether the output timing is normal. When the gate output determination unit 71 determines that the output timing of the gate signal is abnormal, it is determined that the gate driver has failed because normal display is not performed. A specific determination method will be described later.
  • control unit 70 outputs a gate driver switching signal SW for switching the first gate driver 30 to the second gate driver 40 according to the determination result of the gate output determination unit 71. That is, the control unit 70 also has a function as switching means for switching the first gate driver 30 to the second gate driver 40. Further, the control unit 70 outputs an error flag for notifying the outside of the abnormal state to the notification unit 80. Details of the control unit 70 will be described later.
  • the notification unit 80 has a function of notifying the user of a failure of the gate driver. For example, a known method such as turning on an LED lamp, displaying a message, or generating an error sound can be applied.
  • a level shifter 72 for shifting the logic level and the gate drive level is provided between the control unit 70 and the first and second gate drivers 30 and 40.
  • the level shifter 72 may be provided in the control unit 70.
  • the level shifter 72 and the control unit 70 may be provided in the source driver 20.
  • the horizontal scanning period of each row is sequentially assigned, and each row is sequentially scanned.
  • the gate driver (30, 40) sequentially outputs a gate signal for turning on the TFT 13 to the gate line 12 of the row in synchronization with the horizontal scanning period of each row.
  • the source driver 20 outputs a source signal to each source bus line 11.
  • This source signal is a signal obtained by assigning a video signal supplied from the outside of the liquid crystal display device 1 to the source driver 20 via the control unit 70 to each column in the source driver 20 and performing boosting or the like.
  • FIG. 4 is a timing chart showing various signals in the control unit 70 and the first and second gate drivers 30 and 40 when the first (main) gate driver 30 is operating normally.
  • 6 is a timing chart showing various signals in the control unit 70 and the first and second gate drivers 30 and 40 when the first (main) gate driver 30 fails.
  • GCK and GCKB indicate clock signals
  • GSPOI indicates a gate start pulse
  • G1, G2,..., G480, GOUT (481) are the first stage, second stage,.
  • the gate signals of the last stage) and 481st stage are shown.
  • the detection pulse is a signal that serves as a trigger for periodically detecting the high level (Hi level) / low level (Lo level) of the gate signal of each row. Here, the detection pulse is detected every horizontal scanning period. It is the composition to do.
  • SW indicates a gate driver switching signal input to the gate driver.
  • the error flag is a signal output in synchronization with the timing at which the gate driver switching signal SW is switched from the Hi level to the Lo level.
  • “Main” indicates a signal input / output in the first (main) gate driver 30, and “Sub” indicates a signal input / output in the second (sub) gate driver 40.
  • SW (Main) is set to Hi level and SW (Sub) is set to Lo level.
  • the first changeover switch unit 50 is turned on and the first gate driver 30 is activated, and the second changeover switch unit 60 is turned off and the second gate driver 40 is deactivated.
  • GSPOI (Main) is input from the control unit 70 to the first gate driver 30, the first stage (first stage) shift register 30a (FIG. 3) is set.
  • the gate signal G1 is output.
  • the gate signal G1 sets the next-stage (second-stage) shift register 30a, and a Hi pulse is input to the terminal cka of the shift register 30a (that is, GCKB becomes Hi level), whereby the gate signal G2 Is output.
  • the output pulse (gate signal) is sequentially shifted, and the pulse is output up to the final stage (480th stage).
  • the gate signal G480 (Main) at the 480th stage is output to the gate line 12 at the final stage and is input to the shift register 30a corresponding to the dummy line 12a.
  • a signal G481 (Main) is output and input to the control unit 70.
  • the gate output determination unit 71 of the control unit 70 determines whether or not the gate signal is output at regular (predetermined) timing. Specifically, the gate output determination unit 71 determines whether the 481st-stage gate signal G481 (Main) is output 481 lines (481 horizontal scanning period) after the GSPOI (Main) is output, and the gate The gate signal G481 (Main) is monitored for each horizontal scanning period by using a detection pulse as a trigger to check whether the signal G481 (Main) is output at a timing not 481 lines after GSPOI (Main) is output. judge.
  • the gate output determination unit 71 determines that the 481st stage gate signal G481 (Main) is not output at the normal timing, it determines that the first gate driver 30 is faulty, and the control unit 70 determines the gate driver.
  • the switching signal SW (Main) is switched from the Hi level to the Lo level (description of FIG. 5 described later).
  • GSPOI (Main) is input again from the control unit 70 to the first gate driver 30, and the same processing as described above is repeated. That is, in FIG. 4, since the first gate driver 30 is not defective, the second gate driver 40 is not switched, and the process is repeated only by the first gate driver 30. At this time, in the second gate driver 40, all the various signals that are input and output are maintained at the Lo level. Since the error flag input to the notification unit 80 is at the Lo level for both Main and Sub, for example, LED lamps (Main) and LED lamps (LED lamps) that display the operating states of the first and second gate drivers 30 and 40 are displayed. Sub) is in a “green lighting” state indicating a normal state.
  • the shift register 30a has failed (for example, the shift operation is not performed normally), the 480th stage gate signal G480 is not output, and the 481st stage gate signal G481 is output at regular timing. No state is shown (circled dotted line portion in FIG. 5).
  • the 481st stage gate signal G481 is not input to the gate output determination unit 71 at regular timing (after 481 lines (481 horizontal scanning period) after the GSPOI (Main) is output).
  • the gate output determination unit 71 determines that the first gate driver 30 has failed.
  • the control unit 70 switches the gate driver switching signal SW (Main) from the Hi level to the Lo level, and switches the error flag (Main) from the Lo level to the Hi level.
  • the first changeover switch unit 50 is turned off, the first gate driver 30 is switched from the active state to the inactive state, and the operation of the first gate driver 30 is stopped.
  • a message notifying that 30 has failed is notified to the outside.
  • the LED lamp (Main) indicating the state of the first gate driver 30 is switched from “green lighting” indicating a normal state to “red lighting” indicating an abnormal state. Accordingly, the user can recognize that the first gate driver 30 has failed.
  • control unit 70 starts output of GCK (Sub) and GCKB (Sub), and switches the gate driver switching signal SW (Sub) from the Lo level to the Hi level in synchronization with the start timing of the next frame.
  • the second changeover switch unit 60 is turned on, and the second gate driver is switched from the inactive state to the active state.
  • GSPOI (Sub) is input from the control unit 70 to the second gate driver 40, and the first-stage shift register 40a (not shown) is set. Thereafter, the output pulse (gate signal) is sequentially shifted, and the pulse is output up to the final stage (480th stage).
  • the gate signal G480 (Sub) at the 480th stage is output to the gate line 12 at the final stage and is input to the shift register 40a corresponding to the dummy line 12a. From the shift register 40a, the gate signal at the 481st stage is output. G481 (Sub) is output and input to the control unit 70.
  • the gate signal G481 (Sub) is output 481 lines (481 horizontal scanning period) after the GSPOI (Sub) is output, and the gate signal G481 (Sub). However, it is determined by monitoring the gate signal G481 (Sub) every horizontal scanning period by using a detection pulse as a trigger whether the signal is output at a timing not later than 481 lines after the GSPOI (Sub) is output.
  • the gate signal G481 (Sub) at the 481st stage is output at regular timing (the dotted circled portion in FIG. 5), so the second gate driver 40 is determined to be normal and the gate driver switching signal SW (Sub) is maintained at the Hi level, and the error flag (Sub) is maintained at the Lo level.
  • GSPOI (Sub) is input again from the control unit 70 to the second gate driver 40, and the same processing as described above is repeated. That is, in FIG. 5, the second gate driver 40 repeats the process because there is no malfunction in the second gate driver 40. At this time, in the first gate driver 30 determined to be faulty, all the various signals that are input and output are maintained at the Lo level.
  • the gate output determination unit 71 determines that the 481st stage gate signal G481 (Sub) is not output at the normal timing, it determines that the second gate driver 40 is faulty, and the control unit 70 Switches the gate driver switching signal SW (Sub) from the Hi level to the Lo level.
  • the second changeover switch unit 60 is turned off, the second gate driver 40 is switched from the active state to the inactive state, and the operation of the second gate driver 40 is stopped.
  • the control unit 70 switches the error flag (Sub) from the Lo level to the Hi level, so that the notification unit 80 notifies the outside of the message notifying that the second gate driver 40 has failed.
  • the LED lamp (Sub) indicating the state of the second gate driver 40 is switched from “green lighting” indicating a normal state to “red lighting” indicating an abnormal state.
  • both the LED lamp (Main) and the LED lamp (Sub) are “lit red”, and the user can recognize that the first and second gate drivers 30 and 40 have failed.
  • FIG. 5 shows the case where the gate signal G480 is not output due to an abnormality in the shift operation of the shift register 30a.
  • the gate signal G481 is output at an incorrect timing as shown in FIG. (A circled portion in FIG. 6), and a case where the gate signal G481 is output at both regular timing and incorrect timing.
  • the gate output determination unit 71 of the present liquid crystal display device 1 whether the gate signal G481 is output 481 lines (481 horizontal scanning period) after the GSPOI is output, and the gate signal G481 is Since it is determined whether the GSPOI is not output at a timing not later than 481 lines after the GSPOI is output, it is determined whether the gate driver is normal or abnormal. Therefore, a failure of the gate driver can be reliably detected.
  • the detection pulse cycle may be shortened in order to increase the detection accuracy.
  • one pulse (rise) (FIG. 4) may be performed twice or more in one horizontal scanning period. Thereby, for example, an abnormal pulse with a short pulse width can be detected.
  • the gate output determining unit 71 may determine that each gate driver is faulty when the number of times that it is determined that the gate signal is abnormal reaches a plurality of times continuously. Specifically, the control unit 70 measures the number of times that the gate output determination unit 71 determines that the output timing of the gate signal output from the gate driver is abnormal (measurement means) 73 (FIG. 1). The gate output determination unit 71 can be realized by determining that the gate driver has failed when the gate signal abnormality determination number by the counter unit 73 reaches a predetermined number (multiple times). .
  • the gate signal that is input (returned) from the gate driver to the gate output determination unit 71 and that is the target of abnormality detection is the next stage (481st stage) of the last stage gate line 12 that contributes to display.
  • the gate signal G481 of the dummy line 12a) is not limited to this, but may be the gate signal G480 of the final stage.
  • the gate signal Gout at each stage may be sequentially input to the gate output determination unit 71 to determine whether the gate signal Gout is abnormal for each stage.
  • the gate signal G480 at the final stage or the gate signal Gout at each stage is input to the gate output determination unit 71, the load capacity of the gate line 12 increases, and the display quality may be degraded. Therefore, it is desirable that only the gate signal of the dummy line at the final stage + n stage, such as the final stage + 1 stage or the final stage + 2 stage, is input to the gate output determination unit 71.
  • the gate output determination unit 71 determines whether the gate signal G481 (Main) is output 481 lines (481 horizontal scanning period) after the GSPOI (Main) is output, and the gate signal G481. (Main) is configured to determine whether it is not output at a timing not 481 lines after GSPOI (Main) is output, but is not limited thereto.
  • the gate output determination unit 71 determines that the gate signal G481 (Main) is It is output after 480 lines (480 horizontal scanning periods) after the gate signal G1 (Main) is output (from the start of scanning), and the gate signal G481 (Main) is output as the gate signal G1 (Main). It is preferable to determine whether it is not output at a timing not later than 480 lines (from the start of scanning).
  • step S1 the control unit 70 outputs a gate start pulse GSPOI (Main) and clocks GCK (Main) ⁇ GCKB (Main).
  • the output waveform is as shown in FIG.
  • step S1 the Hi level of the gate driver switching signal SW (Main) and the Lo level of the gate driver switching signal SW (Sub) are output.
  • the Lo level is output for the gate start pulse GSPOI (Sub), the clock GCK (Sub) / GCKB (Sub), the error flag (Main), and the error flag (Sub).
  • step S2 the gate output determination unit 71 outputs the gate signal Gout (Main) at the normal position (timing), or outputs the gate signal Gout (Main) at a position other than the normal position. It is determined whether it is not done.
  • step S2 that is, if the gate signal Gout (Main) is output at a normal position (timing) and not output at a position other than the normal position, the first gate driver 30 It determines with it being normal, returns to step S1, and the normal operation
  • step S2 that is, if the gate signal Gout (Main) is not output at the normal position (timing), or is output at a position that is not the normal position, or If it is output at other positions even though it is output at the position, it is determined that the first gate driver 30 is out of order and the process proceeds to the next step S3.
  • step S3 based on the determination result of the gate output determination unit 71 (failure of the first gate driver 30), the control unit 70 switches the gate driver switching signal SW (Main) to the Lo level, and the gate driver switching signal SW ( Switch Sub) to Hi level. Further, the gate start pulse GSPOI (Main) is switched to Lo level, the clock GCK (Main) / GCKB (Main) is switched to Lo level, and the gate start pulse GSPOI (Sub) and clock GCK (Sub) / GCKB (Sub) are output. Switch to mode (see FIG. 5).
  • the error flag (Main) is switched to the Hi level.
  • the error flag (Sub) the Lo level is maintained.
  • the failure of the first gate driver 30 is notified to the outside.
  • step S4 as in the process of step S2, in the second gate driver 40, the gate output determination unit 71 monitors the output timing of the gate signal Gout (Sub) and changes the state of the second gate driver 40. judge.
  • step S4 that is, if the gate signal Gout (Sub) is output at a normal position (timing) and not output at a position that is not a normal position, the second gate driver 40 It determines with it being normal, returns to step S3, and the normal operation
  • step S4 that is, if the gate signal Gout (Sub) is not output at the normal position (timing), or is output at a position that is not the normal position, or If the second gate driver 40 is output at the other position, the second gate driver 40 is determined to have failed, and the process proceeds to the next step S5.
  • step S5 the control unit 70 switches the gate driver switching signal SW (Sub) to the Lo level based on the determination result of the gate output determination unit 71 (failure of the second gate driver 40). Further, the gate start pulse GSPOI (Sub) is switched to the Lo level, and the clocks GCK (Sub) and GCKB (Sub) are switched to the Lo level. Further, the error flag (Sub) is switched to the Hi level. Thereby, in addition to the first gate driver 30, the operation of the second gate driver 40 is also stopped. Then, the failure of the first and second gate drivers 30.40 is notified to the outside.
  • the liquid crystal display device includes a redundant circuit (second gate driver 40), the gate output determination unit 71, and the control unit 70 that controls these components in addition to the configuration of a general liquid crystal display device. It has. Thereby, when the first gate driver 30 breaks down, the operation is automatically switched to the second gate driver, so that the operation can be continued without stopping the display function. Therefore, it is possible to save the trouble of switching to the redundant circuit at the time of manufacture, and it is possible to extend the product life when used by the user. Further, by setting a signal related to the other driver to Lo level while one driver is operating, it is possible to obtain an effect that the shift of Vth in the other driver can be suppressed.
  • the mode of switching the gate driver has been described.
  • the present invention is not limited to this, and a plurality of source drivers are provided, a failure of the source driver is determined, and a normal source driver is obtained. It can also be applied to a configuration for switching.
  • Embodiment 2 described below a liquid crystal display device including a plurality of gate drivers and a plurality of source drivers will be described.
  • the liquid crystal display device of the present invention is not limited to the monolithic circuit shown in the first embodiment, and may be a liquid crystal display device including a gate chip driver and a source chip driver.
  • the liquid crystal display device will be described with reference to FIGS.
  • members having the same functions as those shown in Embodiment 1 are given the same reference numerals, and explanation thereof is omitted.
  • the terms defined in Embodiment 1 are used in accordance with the definitions in this embodiment unless otherwise specified.
  • FIG. 8 is a block diagram showing the overall configuration of the liquid crystal display device 2.
  • the liquid crystal display device 2 includes an active matrix liquid crystal display panel 10, a first source driver 21, a second source driver 22, a first gate driver 31, a second gate driver 32, a control unit 70, and a notification unit 80. .
  • the first source driver 21 and the second source driver 22 have the same function, and are connected to the same source line 11.
  • the first gate driver 31 and the second gate driver 32 have the same function, and are connected to the same gate line 12. That is, the first source driver 21 and the second source driver 22 are configured to have redundancy, and the first gate driver 31 and the second gate driver 32 are configured to have redundancy.
  • the first source driver 21 is the main source driver 21
  • the second source driver 22 is the sub-source driver 22 (redundant circuit)
  • the first gate driver 31 is the main gate driver 31, and the second gate driver 32 is necessary. Is also referred to as a sub-gate driver 32 (redundancy circuit).
  • the first source driver 21 includes a plurality of first source chip drivers.
  • the first source driver 21 includes three first source chip drivers 21a, 21b, and 21c.
  • the second source driver 22 includes a plurality of second source chip drivers.
  • the second source driver 22 includes three second source chip drivers 22a, 22b, and 22c.
  • the first gate driver 31 includes a plurality of first gate chip drivers. In the present embodiment, the first gate driver 31 includes two first gate chip drivers 31a and 31b. Similarly, the second gate driver 32 includes a plurality of second gate chip drivers. In the present embodiment, the second gate driver 32 includes two second gate chip drivers 32a and 32b.
  • the control unit 70 monitors the source signals output from the first and second source drivers 21 and 22 in addition to the general function (not shown) for controlling the gate driver and the source driver, and the output timing is monitored.
  • a source output determination unit 74 that determines whether the output is normal, and a gate that determines whether the output timing is normal by monitoring the gate signals output from the first and second gate drivers 31 and 32
  • An output determination unit 75 If the source output determination unit 74 determines that the output timing of the source signal is abnormal, it is determined that the source driver has failed because normal display is not performed.
  • the gate output determination unit 75 determines that the output timing of the gate signal is abnormal, it is determined that the gate driver has failed because normal display is not performed.
  • the control unit 70 switches the first source driver 21 to the second source driver 22 according to the determination result of the source output determination unit 74, and the first gate driver 31 according to the determination result of the gate output determination unit 75. Is switched to the second gate driver 32. That is, the control unit 70 also has a function as switching means for switching the first source driver 21 to the second source driver 22 and switching the first gate driver 31 to the second gate driver 32. Further, the control unit 70 outputs an error flag (source error flag, gate error flag) for notifying the abnormal state to the outside to the notification unit 80. Details of the control unit 70 will be described later.
  • the notification unit 80 has a function of notifying the user of a failure of the source driver and the gate driver, and for example, a well-known method such as turning on an LED lamp, displaying a message, or generating an error sound can be applied.
  • FIG. 9 is a block diagram showing a schematic configuration of the first and second source drivers 21 and 22.
  • the first source driver 21 is configured by cascading first source chip drivers 21 a, 21 b, and 21 c, and the source start pulse SPOI (from the control unit 70 to the first source chip driver 21 a ( By inputting (Main), data sampling of the first source chip driver 21a is started.
  • the first source chip driver 21a samples the data signal (Digital Data) corresponding to the video signal to each source line 11, and outputs the source signal SPIO to the adjacent first source chip driver 21b.
  • the first source chip driver 21b starts data sampling, samples the data signal corresponding to the video signal to each source line 11, and also supplies the source signal to the adjacent first source chip driver 21c.
  • Output SPIO is configured by cascading first source chip drivers 21 a, 21 b, and 21 c, and the source start pulse SPOI (from the control unit 70 to the first source chip driver 21 a ( By inputting (Main), data sampling of the first source chip driver 21a is started.
  • the first source chip driver 21a samples the data signal (Digital Data)
  • the first source chip driver 21c starts data sampling, samples the data signal corresponding to the video signal to each source line 11, and sends the source signal SPIO (Main) to the control unit 70. Output. Then, the source signal SPIO (Main) is input to the source output determination unit 74 of the control unit 70.
  • the sampling is performed from the left direction to the right direction in the drawing.
  • the output signals SPIO and SPOI may be switched to perform sampling from the right direction to the left direction.
  • FIG. 10 is a timing chart showing various signals in the control unit 70 and the first source driver 21 when the first source driver 21 is operating normally.
  • the control unit 70 outputs the source start pulse SPOI (Main) to the first source chip driver 21a, and outputs the Lo level of the source start pulse SPOI (Sub) to the second source chip driver 22a.
  • the first source driver 21 becomes active and the second source driver 22 becomes inactive.
  • SPOI (Main) is input from the control unit 70 to the first source chip driver 21a, sampling is started based on the clock CLK.
  • the clock CLK is determined according to the panel resolution. In the form of FIG. 8, since it is a liquid crystal display device of 800 RGB ⁇ 480 (WVGA), the source driver performs sampling for 800 clocks.
  • the first source chip drivers 21a, 21b, and 21c are sequentially driven by the source start pulse SPOI (Main), and the source signal SPIO (Main) is output from the first source chip driver 21c and input to the control unit 70.
  • the source output determination unit 74 of the control unit 70 determines whether or not the source signal is output at regular timing. Specifically, the source output determination unit 74 determines whether the source signal SPIO (Main) is output 800 clocks after the source start pulse SPOI (Main) is output, and the source signal SPIO (Main) is It is determined by monitoring the source signal SPIO (Main) at every clock whether the source start pulse SPOI (Main) is output at a timing not more than 800 clocks after the source start pulse SPOI (Main) is output. Is shown).
  • the source output determination unit 74 determines that the source signal SPIO (Main) is not output at the normal timing, it determines that the first source driver 21 is out of order, and the control unit 70 determines the source start pulse SPOI (Main). ) Is switched from the output state to the Lo level (description of FIG. 12 described later).
  • the source start pulse SPOI (Main) is input again from the control unit 70 to the first source chip driver 21a, and the same processing as described above is repeated. That is, in FIG. 10, the first source driver 21 is not defective, so that the process is repeated only by the first source driver 21 without switching to the second source driver 22. At this time, in the second source driver 22, all the various signals that are input and output are maintained at the Lo level. Since the source error flag input to the notification unit 80 is at the Lo level for both Main and Sub, for example, LED lamps (Main) and LED lamps (LED lamps for displaying the states of the first and second source drivers 21 and 22) Sub) is in a “green lighting” state indicating a normal state.
  • the first (main) source driver 21 fails (shaded area in FIG. 11), the source signal SPIO is not input to the first source chip driver 21c, and the source signal SPIO (Main) from the final first source chip driver 21c. ) Indicates a state in which it is not output at regular timing (circled dotted line portion in FIG. 12).
  • the source signal SPIO (Main) is not input to the source output determination unit 74 at regular timing (800 clocks after the source start pulse SPOI (Main) is output), the source output determination unit 74 Then, it is determined that the first source driver 21 has failed.
  • the control unit 70 fixes the source start pulse SPOI (Main) at the Lo level and switches the source error flag (Main) from the Lo level to the Hi level.
  • the first source driver 21 is switched from the active state to the inactive state, the operation of the first source driver 21 is stopped, and a message informing that the first source driver 21 has failed is notified from the notification unit 80 to the outside. Informed.
  • the LED lamp (Main) that displays the state of the first source driver 21 switches from “green light” indicating a normal state to “red light” indicating an abnormal state. As a result, the user can recognize that the first source driver 21 has failed.
  • the source start pulse SPOI (Sub) is switched from the Lo level to the output state, and the second source driver 22 is changed from the inactive state to the active state. Switch.
  • the second source chip drivers 22 a, 22 b and 22 c of the second source driver 22 are sequentially driven, and the source signal SPIO (Sub) is output from the second source chip driver 22 c and input to the control unit 70.
  • the source signal SPIO (Sub) is output 800 clocks after the source start pulse SPOI (Sub) is output, and the source signal SPIO (Sub) is It is determined by monitoring the source signal SPIO (Sub) for each clock whether the source start pulse SPOI (Sub) is output at a timing not after 800 clocks.
  • the second source driver 22 is determined to be normal, and the source error flag (Sub) is set to Lo. Maintained level.
  • the source start pulse SPOI (Sub) is input again from the control unit 70 to the second source driver 22, and the same processing as described above is repeated. That is, in FIG. 12, the second source driver 22 repeats the process because there is no defect in the second source driver 22. At this time, in the first source driver 21 determined to be faulty, all the various signals that are input and output are maintained at the Lo level.
  • the source output determination unit 74 determines that the source signal SPIO (Sub) is not output at the normal timing, it determines that the second source driver 22 is out of order, and the control unit 70 determines the source start pulse.
  • SPOI (Sub) is fixed to Lo level.
  • the second source driver 22 is switched from the active state to the inactive state, and the operation of the second source driver 22 is stopped.
  • the control unit 70 switches the source error flag (Sub) from the Lo level to the Hi level, so that the notification unit 80 notifies the outside of the message that the second source driver 22 has failed.
  • the LED lamp (Sub) that displays the state of the second source driver 22 switches from “green light” indicating a normal state to “red light” indicating an abnormal state.
  • both the LED lamp (Main) and the LED lamp (Sub) are “lit red”, and the user can recognize that the first and second source drivers 21 and 22 have failed.
  • FIG. 12 shows the case where the source signal SPIO (Main) is not output due to the failure of the first source chip driver 21b, but another example of a problem is that the source signal SPIO is at an incorrect timing as shown in FIG. (Main) is output, or the source signal SPIO (Main) is output at both regular and incorrect timing.
  • the source output determination unit 74 of the present liquid crystal display device 2 whether the source signal SPIO (Main) is output 800 clocks after the source start pulse SPOI (Main) is output, and the source signal Since the SPIO (Main) checks whether it is not output at a timing not more than 800 clocks after the source start pulse SPOI (Main) is output, it determines whether the source driver is normal or abnormal. Can be reliably detected.
  • the source output determination unit 74 may determine that each source driver has failed when the number of times that the source signal SPIO (Main) is determined to be abnormal reaches a plurality of times continuously. This configuration can be realized by providing the counter unit 73 as in the first embodiment.
  • the source signal SPIO that is the target of abnormality detection that is input (returned) from the source driver to the source output determination unit 74 is the source signal SPIO (Main) of the final 800th clock.
  • the source signal SPIO output from the first source chip driver 21a or 21b may be used.
  • each source signal SPIO of the first source chip drivers 21a, 21b, and 21c is sequentially input to the source output determination unit 74 to determine whether the source signal SPIO is abnormal for each source chip driver. It is good. Furthermore, it is good also as a structure which determines whether the output timing of the data signal output to each source line 11 is abnormal.
  • step S21 the control unit 70 sets the source start pulse SPOI (Main) to the output state.
  • the Lo level is output for the source start pulse SPOI (Sub), the source error flag (Main), and the source error flag (Sub).
  • step S22 the source output determination unit 74 outputs the source signal SPIO (Main) at a normal position (timing), or outputs the source signal SPIO (Main) at a position other than the normal position. It is determined whether it is not done.
  • step S22 that is, if the source signal SPIO (Main) is output at a regular position (timing) and not at a position that is not a regular position, the first source driver 21 It determines with it being normal, returns to step S21, and normal operation
  • step S22 that is, if the source signal SPIO (Main) is not output at the normal position (timing), or is output at a position that is not the normal position, or If it is output at other positions even though it is output at the position, it is determined that the first source driver 21 is out of order, and the process proceeds to the next step S23.
  • step S23 based on the determination result of the source output determination unit 74 (failure of the first source driver 21), the control unit 70 fixes the source start pulse SPOI (Main) at the Lo level and sets the source start pulse SPOI (Sub). ) To the output state. Further, the source error flag (Main) is switched to the Hi level. The Lo level is maintained for the source error flag (Sub). As a result, the first source driver 21 stops and the second source driver 22 starts driving. At the same time, the failure of the first source driver 21 is notified to the outside.
  • step S24 as in the process of step S22, in the second source driver 22, the source output determination unit 74 monitors the output timing of the source signal SPIO (Sub) and changes the state of the second source driver 22. judge.
  • step S24 that is, if the source signal SPIO (Sub) is output at a regular position (timing) and not at a position that is not a regular position, the second source driver 22 It determines with it being normal, returns to step S23, and the normal operation
  • step S24 that is, if the source signal SPIO (Sub) is not output at the normal position (timing), or is output at a position that is not the normal position, or If the second source driver 22 is output at the other position even though it is output at the other position, it is determined that the second source driver 22 is out of order, and the process proceeds to the next step S25.
  • step S25 based on the determination result of the source output determination unit 74 (failure of the second source driver 22), the control unit 70 fixes the source start pulse SPOI (Sub) to the Lo level. Further, the source error flag (Sub) is switched to the Hi level. As a result, the operation of the second source driver 22 in addition to the first source driver 21 is also stopped. Then, the failure of the first and second source drivers 21 and 22 is notified to the outside.
  • the liquid crystal display device 2 includes a redundant circuit (second source driver 22), the source output determination unit 74, and a control unit that controls these components in addition to the configuration of a general liquid crystal display device. 70.
  • a redundant circuit second source driver 22
  • the source output determination unit 74 the source output determination unit 74
  • a control unit that controls these components in addition to the configuration of a general liquid crystal display device. 70.
  • the liquid crystal display device 2 includes first and second gate drivers 31 and 32, and the first gate driver 31 is configured by cascading first gate chip drivers 31a and 31b.
  • the gate start pulse GSPOI Mainn
  • the driving of the first gate chip driver 31a is started.
  • the gate signal GSPIO output from the first gate chip driver 31a is input to the first gate chip driver 31b at the next stage, whereby the driving of the first gate chip driver 31b is started.
  • the first gate chip driver 31 b outputs a gate signal GSPIO (Main), and the gate signal SPIO (Main) is input to the gate output determination unit 75 of the control unit 70.
  • the second gate driver 32 is configured by cascading second gate chip drivers 32 a and 32 b and has the same function as the first gate driver 31.
  • FIG. 15 is a timing chart showing various signals in the control unit 70 and the first gate driver 31 when the first gate driver 31 is operating normally.
  • the control unit 70 outputs the gate start pulse GSPOI (Main) to the first gate chip driver 31a and outputs the Lo level of the gate start pulse GSPOI (Sub) to the second gate chip driver 32a.
  • the first gate driver 31 becomes active and the second gate driver 32 becomes inactive.
  • GSPOI (Main) is input from the control unit 70 to the first gate chip driver 31a, scanning is started based on the clock GCK.
  • the clock GCK is determined according to the panel resolution. In the form of FIG. 8, since it is a liquid crystal display device of 800 RGB ⁇ 480 (WVGA), the gate driver scans for 480 lines (480 horizontal scanning periods).
  • the first gate chip drivers 31 a and 31 b are sequentially driven by the gate start pulse GSPOI (Main), and the gate signal GSPIO (Main) is output from the first gate chip driver 31 b and input to the control unit 70.
  • the gate output determination unit 75 of the control unit 70 determines whether or not the gate signal is output at regular timing. Specifically, the gate output determination unit 75 determines whether the gate signal GSPIO (Main) is output 480 lines after the gate start pulse GSPOI (Main) is output, and the gate signal GSPIO (Main) is It is determined by monitoring the gate signal GSPIO (Main) using the detection pulse as a trigger whether the gate start pulse GSPOI (Main) is output at a timing not 480 lines later. When the gate output determination unit 75 determines that the gate signal GSPIO (Main) is not output at the normal timing, it determines that the first gate driver 31 is out of order, and the control unit 70 determines the gate start pulse GSPOI (Main). ) Is fixed at the Lo level (description of FIG. 16 described later).
  • the gate start pulse GSPOI (Main) is input again from the control unit 70 to the first gate chip driver 31a, and the same processing as described above is repeated. That is, in FIG. 15, since the first gate driver 31 is not defective, the process is repeated only by the first gate driver 31 without switching to the second gate driver 32. At this time, in the second gate driver 32, all the various signals that are input and output are maintained at the Lo level. Since the gate error flag input to the notification unit 80 is at the Lo level for both Main and Sub, for example, LED lamps (Main) and LED lamps (LED lamps for displaying the states of the first and second gate drivers 31 and 32) Sub) is in a “green lighting” state indicating a normal state.
  • FIG. 16 is a timing chart showing various signals in the control unit 70 and the first gate driver 31 when the first gate driver 31 fails.
  • the first gate chip driver 31a fails, the gate signal GSPIO is not input to the first gate chip driver 31b, and the gate signal GSPIO (Main) is output from the first source chip driver 31b at regular timing. No state is shown (circled portion in FIG. 16).
  • the gate signal GSPIO (Main) is not input to the gate output determination unit 75 at a regular timing (480 lines after the gate start pulse GSPOI (Main) is output), the gate output determination unit 75
  • the first gate driver 31 is determined to be faulty.
  • the control unit 70 fixes the gate start pulse GSPOI (Main) at the Lo level and switches the gate error flag (Main) from the Lo level to the Hi level.
  • the first gate driver 31 is switched from the active state to the inactive state, the operation of the first gate driver 31 is stopped, and a notification message from the notification unit 80 that the first gate driver 31 has failed is sent to the outside.
  • the LED lamp (Main) indicating the state of the first gate driver 31 is switched from “green lighting” indicating a normal state to “red lighting” indicating an abnormal state. Thereby, the user can recognize that the first gate driver 31 has failed.
  • the control unit 70 switches the gate start pulse GSPOI (Sub) from the Lo level to the output state, and switches the second gate driver 32 from the inactive state to the active state. Accordingly, the second gate chip drivers 32 a and 32 b of the second gate driver 32 are sequentially driven, and the gate signal GSPIO (Sub) is output from the second gate chip driver 32 b and input to the control unit 70.
  • the gate signal GSPIO (Sub) is output 480 lines after the gate start pulse GSPOI (Sub) is output, and the gate signal GSPIO (Sub) is It is determined by monitoring the gate signal GSPIO (Sub) using the detection pulse as a trigger whether the gate start pulse GSPOI (Sub) is output at a timing not 480 lines after the output.
  • the second gate driver 32 is determined to be normal, and the gate error flag (Sub) is maintained at the Lo level.
  • the gate start pulse GSPOI (Sub) is input again from the control unit 70 to the second gate driver 32, and the same processing as described above is repeated. That is, in FIG. 16, the second gate driver 32 repeats the process because there is no problem in the second gate driver 32. At this time, in the first gate driver 31 determined to be faulty, all the various signals that are input and output are maintained at the Lo level.
  • the gate output determination unit 75 determines that the gate signal GSPIO (Sub) is not output at the normal timing, it determines that the second gate driver 32 is out of order, and the control unit 70 determines the gate start pulse.
  • GSPOI (Sub) is fixed to Lo level.
  • the second gate driver 32 is switched from the active state to the inactive state, and the operation of the second gate driver 32 is stopped.
  • the control unit 70 switches the gate error flag (Sub) from the Lo level to the Hi level, so that the notification unit 80 notifies the outside of the message that the second gate driver 32 has failed.
  • the LED lamp (Sub) indicating the state of the second gate driver 32 is switched from “green light” indicating a normal state to “red light” indicating an abnormal state. Thereby, both the LED lamp (Main) and the LED lamp (Sub) are “lit red”, and the user can recognize that the first and second gate drivers 31 and 32 have failed.
  • FIG. 16 shows the case where the gate signal GSPIO (Main) is not output due to the failure of the first gate chip driver 31a.
  • the gate signal GSPIO has an incorrect timing as shown in FIG. (Main) is output, or the gate signal GSPIO (Main) is output at both the regular timing and the incorrect timing.
  • the gate output determination unit 75 of the present liquid crystal display device 2 whether the gate signal GSPIO (Main) is output 480 lines after the gate start pulse GSPOI (Main) is output, and the gate signal Since GSPIO (Main) checks whether it is not output after 480 lines after the gate start pulse GSPOI (Main) is output, it determines whether it is normal or abnormal. Can be reliably detected.
  • the configuration of shortening the period of the detection pulse and the configuration of including the counter unit 73 and determining the failure of the gate driver based on the number of times of abnormality determination are described in the first embodiment and the source driver. It can be applied in the same manner as in the configuration.
  • the gate signal GSPIO that is input (returned) from the gate driver to the gate output determination unit 75 and is subject to abnormality detection is the final start pulse output GSPIO (Main), but this is not limitative.
  • the gate signal GSPIO output from the first gate chip driver 31a may be used. Or it is good also as a structure which inputs the gate signal GSPIO of the 1st gate chip driver 31a into the gate output determination part 75, and determines whether the gate signal GSPIO is abnormal.
  • step S31 the control unit 70 sets the gate start pulse GSPOI (Main) output state.
  • the Lo level is output for the gate start pulse GSPOI (Sub), the gate error flag (Main), and the gate error flag (Sub).
  • step S32 the gate output determination unit 75 outputs the gate signal GSPIO (Main) at a regular position (timing), or outputs the gate signal GSPIO (Main) at a position other than the regular position. It is determined whether it is not done.
  • step S32 that is, if the gate signal GSPIO (Main) is output at the normal position (timing) and not output at a position that is not the normal position, the first gate driver 31 It determines with it being normal, returns to step S31, and the normal operation
  • step S32 that is, if the gate signal GSPIO (Main) is not output at a normal position (timing), or is output at a position that is not a normal position, or If it is output at other positions even though it is output at this position, it is determined that the first gate driver 31 is out of order, and the process proceeds to the next step S33.
  • step S33 based on the determination result of the gate output determination unit 75 (failure of the first gate driver 31), the control unit 70 fixes the gate start pulse GSPOI (Main) at the Lo level and sets the gate start pulse GSPOI (Sub). ) To the output state. Further, the gate error flag (Main) is switched to the Hi level. The Lo level is maintained for the gate error flag (Sub). As a result, the first gate driver 31 is stopped and the second gate driver 32 is driven. At the same time, the failure of the first gate driver 31 is notified to the outside.
  • step S34 as in the process of step S32, in the second gate driver 32, the gate output determination unit 75 monitors the output timing of the gate signal GSPIO (Sub) and changes the state of the second gate driver 32. judge.
  • step S34 that is, if the gate signal GSPIO (Sub) is output at the normal position (timing) and not output at a position other than the normal position, the second gate driver 32 It determines with it being normal, returns to step S33, and the normal operation
  • step S34 that is, if the gate signal GSPIO (Sub) is not output at a normal position (timing), or is output at a position that is not a normal position, or If the second gate driver 32 is output at the other position even though it is output at the other position, it is determined that the second gate driver 32 has failed, and the process proceeds to the next step S35.
  • step S35 based on the determination result of the gate output determination unit 75 (failure of the second gate driver 32), the control unit 70 fixes the gate start pulse GSPOI (Sub) at the Lo level. Further, the gate error flag (Sub) is switched to the Hi level. Thereby, in addition to the first gate driver 31, the operation of the second gate driver 32 is also stopped. Then, the failure of the first and second gate drivers 31 and 32 is notified to the outside.
  • the liquid crystal display device 2 includes a redundant circuit (second gate driver 32), the gate output determination unit 75, and a control unit that controls these components in addition to the configuration of a general liquid crystal display device. 70.
  • a redundant circuit second gate driver 32
  • the gate output determination unit 75 the gate output determination unit 75
  • a control unit that controls these components in addition to the configuration of a general liquid crystal display device. 70.
  • the control unit 70 of the second embodiment includes the source output determination unit 74 and the gate output determination unit 75, the first and second source drivers 21, 22,
  • the first and second gate drivers 31 and 32 may be controlled. For example, when both the first and second source drivers 21 and 22 fail, the operation of the first and second gate drivers 31 and 32 can be stopped.
  • the control unit 70 controls the gate start pulse GSPOI (Main) and the gate start pulse GSPOI (Main). Sub) can be fixed at the Lo level.
  • the operation of the first and second source drivers 21 and 22 may be stopped based on the failure of the first and second gate drivers 31 and 32.
  • a control signal may be input from the control unit 70 to each chip driver.
  • the control unit 70 inputs a high-level source control signal (Main) to each of the first source chip drivers 21a, 21b, and 21c, and the second source chip drivers 22a, 22b, A source control signal (Sub) of Lo level is input to each of 22c, a gate control signal (Main) of Hi level is input to each of the first gate chip drivers 31a and 31b, and second gate chip drivers 32a, 32a, A Lo level gate control signal (Sub) is input to each of 32b.
  • the main-side control signal is switched to the Lo level
  • the sub-side control signal is switched to the Hi level, thereby switching to the redundant circuit.
  • the configuration shown in FIG. 19 is a configuration in which a control signal is input for each chip driver
  • the configuration may be such that a normal chip driver is switched for each chip driver.
  • the first source chip driver 21b fails, the source input to the first source chip driver 21b while maintaining the source control signal (Main) input to the first source chip drivers 21a and 21c at the Hi level.
  • the control signal (Main) is switched to the Lo level, and the source control signal (Sub) input to the second source chip driver 22b is maintained while the source control signal (Sub) input to the second source chip drivers 22a and 22c is maintained at the Lo level.
  • the gate chip driver can have the same configuration. Thereby, since only the failed chip driver can be switched, the reliability can be improved and the product life can be further extended.
  • the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on common general technical knowledge and those obtained by combining them are also included in the embodiments of the present invention.
  • the present invention can be particularly preferably applied to driving an active matrix liquid crystal display device.

Abstract

 ソースドライバ(20)と、同一の走査信号線(12)に接続される複数のゲートドライバ(30,40)と、ゲートドライバ(30,40)が故障しているか否かを、ゲートドライバ(30,40)から出力されるゲート信号Gout(Main、Sub)の出力タイミングに基づいて判定するゲート出力判定部(71)と、ゲート出力判定部(71)によりゲートドライバ(30)が故障していると判定された場合には、ゲートドライバ(40)に切り替えるコントロール部(70)とを備えている。これにより、構成を複雑化することなく簡易な構成により製品寿命を延ばすことができる。

Description

表示装置及びその駆動方法
 本発明は、例えばアクティブマトリクス型液晶表示パネルのように、走査信号線と、この走査信号線によってオン/オフされるスイッチング素子と、このスイッチング素子の一端に接続された画素電極と、スイッチング素子の他端に接続されたデータ信号線を備えた表示パネルを駆動するための、表示装置及びその駆動方法に関するものである。
 近年、アクティブマトリクス方式の液晶表示装置において、走査信号線駆動回路およびデータ信号線駆動回路を同一のTFT基板上に作り込むモノリシック回路が提案されている。このモノリシック回路は、装置の小型化および製造工程の簡略化を図ることができるという利点がある反面、駆動回路に不具合が生じた場合には、表示パネル全体が欠陥品と判断され、歩留まり低下の要因となっていた。
 そこで、このような駆動回路の不具合が生じた場合でも、簡易な構成により歩留まり低下を防ぐことができる技術が、特許文献1等に開示されている。図20は、特許文献1の液晶表示装置の概略構成を示す図である。この液晶表示装置によれば、2系統の走査信号線駆動回路13,15と、2系統のデータ信号線駆動回路17,19とを備えている。そのため、一方の走査信号線駆動回路が故障した場合には、他方の正常な走査信号線駆動回路(以下、冗長回路ともいう)に切り替えることができ、また、一方のデータ信号線駆動回路が故障した場合には、他方の正常なデータ信号線駆動回路(冗長回路)に切り替えることができる。そのため、簡易な構成により、表示パネルの不良率を低減することができ、歩留まりを向上させることができる。
日本国公開特許公報「特開平6-67200号公報(1994年3月11日公開)」
 ところが、上記特許文献1の技術では、以下の問題点がある。すなわち、上記液晶表示装置は、歩留まりの向上を図る構成であるため、各駆動回路の不具合の検査および冗長回路への切り替え処理を、製品出荷前、特に最終検査工程において行っている。そのため、最終検査工程において正常と判定され、一般ユーザに出回ったものについては、冗長回路への切り替え処理を行うことは困難である。
 すなわち、上記液晶表示装置では、ユーザによる長期使用中に駆動回路が故障した場合には、たとえ冗長回路を有していたとしても、冗長回路への切り替え処理は自動的には行われないため、結果として、表示パネルの故障と判断されることになる。
 また、通常のLSIを実装した表示パネルでも、長期間使用することで、割合的には小さいものの不具合を生じる可能性がある。信頼性が求められる用途で表示パネルを使用する場合には、このような不具合すら許されないことがある。さらに、昨今のようにドライバ回路を表示パネル内に作りこんだ場合には、不具合発生の確率が格段に上がり、特にアモルファスパネル等でドライバ回路を作りこんだ場合には、不具合発生のリスクが非常に高くなる。
 ここで、その具体例を図3、図21及び図22を用いて説明する。図3は、パネル内にゲートドライバを作りこんだ場合の全体構成を示すブロック図であり、ゲートドライバの一構成例を示している。また、図21は、図3のゲートドライバを構成する各シフトレジスタの内部回路図である。ここでは、NチャネルのTFTのみを利用し、アモルファスシリコン等でパネル内に構成した場合のシフトレジスタの一構成例を示している。図22は図21に示すシフトレジスタの動作例を示すタイミングチャートである。
 図3に示す最上段のシフトレジスタの端子Qn-1には、コントローラ部から出力されるGSPOIが入力される。それ以外のシフトレジスタには、前段の出力が端子Qn-1に入力される(セット)。また各段の出力は、前段の端子Qn+1に入力される(リセット)構成となっている。また奇数番目のシフトレジスタには端子ckaにGCKが、端子ckbにGCKBが入力され、偶数番目のシフトレジスタには端子ckaにGCKBが、端子ckbにGCKが入力される。一例として奇数番目(2n+1)のシフトレジスタの動作原理を説明すると、まず前段のGout(2n)が出力されると、その出力が2n+1番目のシフトレジスタに入力され(図21のGn-1(前段))、これによりトランジスタTrBがONし、netA(2n+1)がHiレベルになる。次に、GCKが立ち上がると(GCKが図21のckaに接続されている)、TrI部のブートストラップ効果により、netAが更に昇圧され、これによりTrIがON状態になる。TrIがON状態になったとき、Gout(2n+1)はGCKの出力がそのまま出力される。同様にGout(2n+1)は、次段(2n+2段目)のシフトレジスタをセットし、次のGCKBの立ち上がりのタイミングでGout(2n+2)が出力される。Gout(2n+2)は図21のGn+1(次段)に接続されているため、Gout(2n+2)により、2n+1段目のシフトレジスタのTrLおよびTrNがON状態となり、Gout(2n+1)およびnetA(2n+1)がLoレベルに落とされる。以上のようなサイクルで、初段から最終段まで出力をシフトさせる。なお、CLR信号は強制的に出力を停止させたり、リセットしたりするのに用いられる。
 このような回路では、周知のように、長時間動作させていると、トランジスタの閾値電圧(Vth)がシフト(プラス側にシフト)する傾向があり、これによりトランジスタの電流駆動能力が減少し、シフト動作ができなくなる不具合が発生する。この不具合は、温度にも依存し、厳しい条件下で使われれば使われるほど発生しやすい傾向にある。
 このように、従来の駆動回路は長期間の使用により不具合が生じるおそれがあるため、このような駆動回路を備える従来の液晶表示装置は、車載インパネなど、特に高信頼性(高温度範囲)および長期寿命が求められる分野に適用することは非常に困難である。
 本発明は、上記の問題点に鑑みてなされたものであり、その目的は、構成を複雑化することなく簡易な構成により製品寿命を延ばすことができる表示装置およびその駆動方法を提供することにある。
 本発明に係る表示装置は、上記課題を解決するために、走査信号線と、該走査信号線に供給される走査信号よってオン/オフされるトランジスタと、該トランジスタの一端に接続された画素電極と、該トランジスタの他端に接続されたデータ信号線とを含む表示パネルを備えた表示装置であって、走査信号線およびデータ信号線の少なくとも一方の信号線について、同一の信号線に接続される複数の信号線駆動回路と、複数の信号線駆動回路の少なくとも一つが故障しているか否かを、各信号線駆動回路から出力される信号の出力タイミングに基づいて判定する判定手段と、上記判定手段により信号線駆動回路が故障していると判定された場合には、他の正常な信号線駆動回路に切り替える切替手段とを備えていることを特徴としている。
 上記の構成によれば、例えば、走査信号線駆動回路から出力される信号の出力タイミングに基づいて、該走査信号線駆動回路が故障しているか否かが判定され、該走査信号線駆動回路が故障している場合には、他の正常な走査信号線駆動回路に切り替えられる。同様に、データ信号線駆動回路から出力される信号の出力タイミングに基づいて、該データ信号線駆動回路が故障しているか否かが判定され、該データ信号線駆動回路が故障している場合には、他の正常なデータ信号線駆動回路に切り替えられる。
 このように、本表示装置では、各信号線駆動回路から出力される信号の出力タイミングに基づいて、各信号線駆動回路が故障しているか否かを判定しているため、製品出荷前の最終検査工程のみならず、製品出荷後の使用中における故障をも検出することができる。そして、判定手段による判定結果に基づいて、切替手段により正常な駆動回路に自動的に切り替えられるため、たとえ長期使用中に駆動回路が故障したとしても、表示機能が突然停止することがない。よって、従来の構成と比較して、構成を複雑化させることなく簡易な構成により表示装置の寿命を延ばすことができる。
 なお、信号線駆動回路は、走査信号線駆動回路および信号線駆動回路の何れでもよく、また、両方であってもよい。
 本表示装置は、上記表示装置において、上記判定手段は、各信号線駆動回路から出力される信号が、所定のタイミングで出力されているか、および、所定のタイミングではないタイミングで出力されていないかを判定し、信号線駆動回路から出力される信号が、所定のタイミングで出力され、かつ、所定のタイミングではないタイミングで出力されていない場合には、該信号線駆動回路は故障していないと判定する一方、信号線駆動回路から出力される信号が、所定のタイミングで出力されていない場合、または、所定のタイミングではないタイミングで出力されている場合、もしくは、所定のタイミングおよび所定のタイミングではないタイミング双方で出力されている場合には、該信号を異常と判定し、該信号線駆動回路は故障していると判定する構成とすることもできる。
 上記の構成によれば、信号線駆動回路から信号が全く出力されない場合や、所定のタイミングで正常に出力されているにもかかわらず他のタイミングでも出力されている場合など、様々なケースの異常を検出することができるため、信号線駆動回路の故障を検出する精度を高めることができる。
 本表示装置は、上記表示装置において、上記所定のタイミングは、1垂直走査期間の終了時であって、上記判定手段は、上記信号が、1垂直走査期間の終了時に信号線駆動回路から出力されているか、および、1垂直走査期間の終了時ではないタイミングで信号線駆動回路から出力されていないかを判定する構成とすることもできる。
 これにより、信号線駆動回路から出力される信号が、上記所定のタイミングで出力されているか否かを容易に判定することができる。
 本表示装置は、上記表示装置において、上記所定のタイミングは、1水平走査期間の終了時であって、上記判定手段は、上記信号が、1水平走査期間の終了時に信号線駆動回路から出力されているか、および、1水平走査期間の終了時ではないタイミングで信号線駆動回路から出力されていないかを判定する構成とすることもできる。
 これにより、信号線駆動回路から出力される信号が、所定のタイミングではないタイミングで出力されているか否かを、1水平走査期間ごとに判定することができるため、出力信号の異常の検出精度を高めることができる。
 本表示装置は、上記表示装置において、上記信号線駆動回路は、走査信号線駆動回路であって、走査信号の走査終了側に位置する最端部には、表示に寄与しないダミー走査信号線が設けられ、上記判定手段は、上記ダミー走査信号線に出力される走査信号が、表示に寄与する走査終了側の端部に位置する走査信号線における水平走査期間の終了時に該ダミー走査信号線に出力されているか、および、該水平走査期間の終了時ではないタイミングで該ダミー走査信号線に出力されていないかを判定する構成とすることもできる。
 例えば、表示に寄与する走査信号線に出力される走査信号を判定手段に取り込む構成とした場合には、走査信号線の負荷容量が増大し、表示品位の低下を招くおそれがある。この点、上記の構成では、判定手段は、表示に寄与しないダミー走査信号線に出力される走査信号を利用している。そのため、走査信号線の負荷容量が増大することがないため、表示品位の低下を防ぐことができる。
 本表示装置は、上記表示装置において、上記信号線駆動回路は、走査信号線駆動回路であって、各走査信号線駆動回路は、それぞれに対応するスイッチング素子を介して走査信号線に接続され、上記切替手段は、上記判定手段により故障したと判定された走査信号線駆動回路に接続されるスイッチング素子にオフ信号を入力する一方、他の正常な走査信号線駆動回路に接続されるスイッチング素子にオン信号を入力することにより、走査信号線駆動回路を切り替える構成とすることもできる。
 上記の構成によれば、故障した走査信号線駆動回路を走査信号線から電気的に切断することができるため、駆動回路を切り替えた後に、故障した走査信号線駆動回路に起因する誤動作の危険性を抑えることができる。
 本表示装置は、上記表示装置において、上記切替手段は、さらに、上記判定手段により故障したと判定された走査信号線駆動回路へのゲートスタートパルスの出力を停止する一方、他の正常な走査信号線駆動回路に対してゲートスタートパルスを出力する構成とすることもできる。
 上記の構成によれば、故障した走査信号線駆動回路にはゲートスタートパルスが入力されなくなり、この走査信号線駆動回路の動作を停止させることができるため、無駄な消費電力を削減することができる。また、それだけではなく、モノリシック回路の場合、閾値の無駄なシフトを停止することができるため、トータル寿命を向上させることにも寄与する。
 本表示装置は、上記表示装置において、上記信号線駆動回路は、データ信号線駆動回路であって、上記判定手段は、データ信号線駆動回路から出力されるデータ信号の出力タイミングに基づいて、該データ信号線駆動回路が故障しているか否かを判定する構成とすることもできる。
 これにより、簡易な方法により、データ信号線駆動回路の故障を判定することができる。なお、上記データ信号は、具体的には、データ信号線駆動回路から各データ信号線に印加される信号、または、データ信号線駆動回路から制御回路(コントロール部)に入力される、ソーススタートパルスに対応した信号をいう。
 本表示装置は、上記表示装置において、上記切替手段は、上記判定手段により故障したと判定されたデータ信号線駆動回路へのソーススタートパルスの出力を停止する一方、他の正常なデータ信号線駆動回路に対してソーススタートパルスを出力する構成とすることもできる。
 上記の構成によれば、故障したデータ信号線駆動回路にはソーススタートパルスが入力されなくなり、このデータ信号線駆動回路の動作を停止させることができるため、無駄な消費電力を削減することができる。
 本表示装置は、上記表示装置において、上記判定手段が各駆動回路から出力される信号の出力タイミングが異常であると判定した回数を計測する計測手段をさらに備え、上記判定手段は、上記計測手段による上記信号の異常判定回数が所定回数に達したときに、該信号を出力する駆動回路が故障していると判定する構成とすることもできる。
 上記の構成によれば、上記異常判定回数を、例えば複数回に設定できる。これにより、表示品位に影響を与えない異常(例えば、ノイズ)を1回検出した場合などに不要に駆動回路が切り替わることを防ぐことができ、信頼性を向上させることができる。
 本表示装置は、上記表示装置において、信号線駆動回路の動作状態を外部に報知する報知手段をさらに備え、上記報知手段は、上記判定手段の判定結果に応じて、各信号線駆動回路が故障しているか否かを外部に報知する構成とすることもできる。
 これにより、各信号線駆動回路の故障をユーザに認識させることができる。具体的な報知方法としては、LEDランプを点灯させる、メッセージを表示させる、エラー音を発する、など周知の方法を適用することができる。
 ここで、例えば車載用(インパネなど)に適用した場合には、乗車しているドライバにとって、スピードメーターなどを表示しているインパネが表示しないことは非常に大きな問題となる。この点、上記の構成によれば、一つの信号線駆動回路が故障しても、他の信号線駆動回路により正常に表示させることができるとともに、該信号線駆動回路が故障したことをドライバに認識させることができる。すなわち、インパネが正常に作動している状態で、部品交換や修理などの適切な処置を施すことができるため、インパネが全く表示されなくなるという最悪の事態を回避することができる。
 本発明に係る表示装置の駆動方法は、上記課題を解決するために、走査信号線と、該走査信号線に供給される走査信号よってオン/オフされるトランジスタと、該トランジスタの一端に接続された画素電極と、該トランジスタの他端に接続されたデータ信号線と、走査信号線およびデータ信号線の少なくとも一方の信号線について、同一の信号線に接続される複数の信号線駆動回路と、を含む表示パネルを備えた表示装置の駆動方法であって、複数の信号線駆動回路の少なくとも一つが故障しているか否かを、各信号線駆動回路から出力される信号の出力タイミングに基づいて判定する判定ステップと、上記判定ステップにおいて信号線駆動回路が故障していると判定された場合には、他の正常な信号線駆動回路に切り替える切替ステップとを含むことを特徴としている。
 上記方法では、上記表示装置に関して述べた効果と同じく、簡易な構成により製品寿命を延ばすことができるという効果を奏する。
 本発明に係る表示装置及びその駆動方法は、以上のように、複数の信号線駆動回路の少なくとも一つが故障しているか否かを、各信号線駆動回路から出力される信号の出力タイミングに基づいて判定し、信号線駆動回路が故障していると判定された場合には、他の正常な信号線駆動回路に切り替えるものである。
 上記構成及び方法によれば、従来の構成と比較して、構成を複雑化させることなく簡易な構成により製品寿命を延ばすことができるという効果を奏する。
本発明の実施の形態1に係る液晶表示装置の構成を示すブロック図である。 図1の液晶表示装置における各画素の電気的構成を示す等価回路図である。 図1の液晶表示装置におけるゲートドライバの構成を示すブロック図である。 図1の液晶表示装置における第1ゲートドライバが正常に動作している場合の、コントロール部、第1および第2ゲートドライバにおける各種信号を示すタイミングチャートである。 図1の液晶表示装置における第1ゲートドライバが故障した場合の、コントロール部、第1および第2ゲートドライバにおける各種信号を示すタイミングチャートである。 図5に示す第1ゲートドライバが故障した場合の他の例を示すタイミングチャートである。 図1の液晶表示装置の動作例を示すフローチャートである。 本発明の実施の形態2に係る液晶表示装置の構成を示すブロック図である。 図8の液晶表示装置におけるソースドライバの概略構成を示すブロック図である。 図8の液晶表示装置における第1ソースドライバが正常に動作している場合の、コントロール部、および第1ソースドライバにおける各種信号を示すタイミングチャートである。 図8の液晶表示装置における第1ソースドライバの第1ソースチップドライバが故障している状態を示すブロック図である。 図8の液晶表示装置における第1ソースドライバが故障した場合の、コントロール部、および第1ソースドライバにおける各種信号を示すタイミングチャートである。 図8に示す第1ゲートドライバが故障した場合の他の例を示すタイミングチャートである。 図8の液晶表示装置の動作例(ソースドライバ)を示すフローチャートである。 図8の液晶表示装置の第1ゲートドライバが正常に動作している場合の、コントロール部、および第1ゲートドライバにおける各種信号を示すタイミングチャートである。 図8の液晶表示装置の第1ゲートドライバが故障した場合の、コントロール部、および第1ゲートドライバにおける各種信号を示すタイミングチャートである。 図16に示す第1ゲートドライバが故障した場合の他の例を示すタイミングチャートである。 図8の液晶表示装置の動作例(ゲートドライバ)を示すフローチャートである。 図8の液晶表示装置の他の構成を示すブロック図である。 従来の液晶表示装置の構成を示すブロック図である。 図3のゲートドライバを構成する各シフトレジスタの内部回路図である。 図21に示すシフトレジスタの動作例を示すタイミングチャートである。
 〔実施の形態1〕
 本発明の一実施形態について図1から図7に基づいて説明すると以下の通りである。
 まず、図1及び図2に基づいて本発明の表示装置に相当する液晶表示装置1の構成について説明する。なお、図1は液晶表示装置1の全体構成を示すブロック図であり、ゲートドライバ(走査信号線駆動回路)がパネル内に一体形成されている場合を示している。図2は液晶表示装置1の画素の電気的構成を示す等価回路図である。
 液晶表示装置1は、アクティブマトリクス型の液晶表示パネル10、ソースドライバ(データ信号線駆動回路)20、第1ゲートドライバ(走査信号線駆動回路)30、第2ゲートドライバ40、第1切替スイッチ部(切替手段)50、第2切替スイッチ部(切替手段)60、コントロール部(切替手段)70、報知部(報知手段)80を備えている。
 液晶表示パネル10は、図示しないアクティブマトリクス基板と対向基板との間に液晶を挟持して構成されており、行列状に配列された多数の画素P(図2)を有している。
 そして、液晶表示パネル10は、図2に示すように、アクティブマトリクス基板上に、ソースバスライン11、ゲートライン12、薄膜トランジスタ(Thin Film Transistor;以下「TFT」と称する)13、および画素電極14を備え、対向基板上に対向電極18を備えている。
 ソースバスライン11は、列方向(縦方向)に互いに平行となるように各列に1本ずつ形成されており、ゲートライン12は行方向(横方向)に互いに平行となるように各行に1本ずつ形成されている。ゲート信号(走査信号)の走査終了側に位置する最端部には、ゲートライン12に平行して、表示に寄与しないダミーのゲートライン(ダミーライン、ダミー走査信号線)12aが設けられている。TFT13及び画素電極14は、ソースバスライン11とゲートライン12との各交点に対応してそれぞれ形成されており、TFT13のソース電極sがソースバスライン11に、ゲート電極gがゲートライン12に、ドレイン電極dが画素電極14にそれぞれ接続されている。また、画素電極14は、対向電極18との間に液晶を介して液晶容量17を形成している。
 これにより、ゲートライン12に供給されるゲート信号(走査信号)によってTFT13のゲートをオンし、ソースバスライン11からのデータ信号を画素電極14に書き込んで画素電極14を上記ソース信号に応じた電位に設定し、対向電極18との間に介在する液晶に対して上記ソース信号に応じた電圧を印加することによって、上記ソース信号に応じた階調表示を実現することができる。
 なお、液晶表示装置1は、図2に示すように、CSバスライン(保持容量配線)15を含んでいてもよい。CSバスライン(保持容量配線)15は、行方向(横方向)に互いに平行となるように各行に1本ずつ形成され、ゲートライン12と対をなすように配置される。この各CSバスライン15は、それぞれ各行に配置された画素電極14と容量結合され、各画素電極14との間で保持容量(「補助容量」ともいう。)16を形成する。
 第1切替スイッチ部50は、各ゲートライン12に対応して複数の第1スイッチ(スイッチング素子)51を含んで構成されている。具体的には、各第1スイッチ51は、一方の導通電極が第1ゲートドライバ30に接続され、他方の導通電極が各ゲートライン12に接続されるとともに、互いの制御電極が接続されている。これにより、制御電極にオン信号を入力することにより、全ての第1スイッチ51がオンし、第1ゲートドライバ30とゲートライン12とが電気的に接続され、制御電極にオフ信号を入力することにより、全ての第1スイッチ51がオフし、第1ゲートドライバ30とゲートライン12とが電気的に切断される。
 第2切替スイッチ部60は、各ゲートライン12に対応して複数の第2スイッチ(スイッチング素子)61を含んで構成されている。具体的には、各第2スイッチ61は、一方の導通電極が第2ゲートドライバ40に接続され、他方の導通電極が各ゲートライン12に接続されるとともに、互いの制御電極が接続されている。これにより、制御電極にオン信号を入力することにより、全ての第2スイッチ61がオンし、第2ゲートドライバ40とゲートライン12とが電気的に接続され、制御電極にオフ信号を入力することにより、全ての第2スイッチ61がオフし、第2ゲートドライバ40とゲートライン12とが電気的に切断される。
 このように、第1ゲートドライバ30および第2ゲートドライバ40は、互いに同一の機能を有し、第1ゲートドライバ30は第1切替スイッチ部50を介してゲートライン12に接続され、第2ゲートドライバ40は第2切替スイッチ部60を介してゲートライン12に接続されている。すなわち、第1ゲートドライバ30および第2ゲートドライバ40は、冗長性を有するように構成されている。以下では、必要に応じて、第1ゲートドライバ30をメインゲートドライバ30、第2ゲートドライバ40をサブゲートドライバ40(冗長回路)ともいう。
 コントロール部70は、各駆動回路(ゲートドライバおよびソースドライバ)を制御する一般的な機能(図示せず)に加えて、第1および第2ゲートドライバ30,40から出力されるゲート信号をモニタリングして、その出力タイミングが正常であるか否かを判定するゲート出力判定部71を有している。ゲート出力判定部71により、ゲート信号の出力タイミングが異常であると判定された場合には、正常な表示が行われないため、ゲートドライバの故障と判定される。具体的な判定方法については後述する。
 また、コントロール部70は、ゲート出力判定部71の判定結果に応じて、第1ゲートドライバ30を第2ゲートドライバ40に切り替えるためのゲートドライバ切替信号SWを出力する。すなわち、コントロール部70は、第1ゲートドライバ30を第2ゲートドライバ40に切り替える切替手段としての機能も有する。さらに、コントロール部70は、異常状態を外部に報知するためのエラーフラグを報知部80に出力する。このコントロール部70の詳細については後述する。
 報知部80は、ゲートドライバの故障をユーザに知らせる機能を有し、例えば、LEDランプを点灯させる、メッセージを表示させる、エラー音を発する、など周知の方法を適用することができる。
 なお、図1に示すように、コントロール部70と、第1および第2ゲートドライバ30,40との間には、ロジックレベルとゲート駆動レベルとを互いにシフトするためのレベルシフタ72が設けられているが、このレベルシフタ72は、コントロール部70内に設けられていてもよい。また、レベルシフタ72およびコントロール部70が、ソースドライバ20内に設けられていてもよい。
 本実施形態では、周期的に繰り返される垂直走査期間におけるアクティブ期間(有効走査期間)において、各行の水平走査期間を順次割り当て、各行を順次走査していく。
 そのため、ゲートドライバ(30,40)は、TFT13をオンするためのゲート信号を各行の水平走査期間に同期して当該行のゲートライン12に対して順次出力する。
 また、ソースドライバ20は、各ソースバスライン11に対してソース信号を出力する。このソース信号は、液晶表示装置1の外部からコントロール部70を介してソースドライバ20に供給された映像信号を、ソースドライバ20において各列に割り当て、昇圧等を施した信号である。
 なお、ゲートドライバの構成は、図3、図21および図22に示す構成と同一であるため、ここではその説明を省略する。
 (液晶表示装置1の動作例)
 次に、コントロール部70の具体的な構成とともに、液晶表示装置1の動作例について説明する。ここでは、一例として、800RGB×480(WVGA)の液晶表示装置1を例に挙げて説明する。
 図4は、第1(メイン)ゲートドライバ30が正常に動作している場合の、コントロール部70、第1および第2ゲートドライバ30,40における各種信号を示すタイミングチャートであり、図5は、第1(メイン)ゲートドライバ30が故障した場合の、コントロール部70、第1および第2ゲートドライバ30,40における各種信号を示すタイミングチャートである。
 各図において、GCKおよびGCKBはクロック信号を示し、GSPOIはゲートスタートパルスを示し、G1,G2,…,G480,GOUT(481)はそれぞれ、1段目,2段目,…,480段目(最終段),481段目(アクティブエリア10aの外領域、ダミーライン12aに対応)のゲート信号を示している。検知パルス(検知Pulse)は、各行のゲート信号のハイレベル(Hiレベル)/ローレベル(Loレベル)を周期的に検知するためのトリガーとなる信号であり、ここでは1水平走査期間ごとに検知する構成となっている。SWは、ゲートドライバに入力されるゲートドライバ切替信号を示し、SWがHiレベル(Hi)のときは、切替スイッチ部がオン状態となってゲートドライバがアクティブ状態となり、Loレベル(Lo)のときは、切替スイッチ部がオフ状態となってゲートドライバは非アクティブ状態となる。エラーフラグは、ゲートドライバ切替信号SWがHiレベルからLoレベルに切り替えられるタイミングに同期して出力される信号である。
 それぞれの信号において、「Main」は第1(メイン)ゲートドライバ30において入出力される信号を示し、「Sub」は第2(サブ)ゲートドライバ40において入出力される信号を示している。
 まず、第1(メイン)ゲートドライバ30が正常に動作している場合について、図1および図4を用いて説明する。
 初期状態において、SW(Main)はHiレベル、SW(Sub)はLoレベルに設定されている。これにより、第1切替スイッチ部50がオン状態となって第1ゲートドライバ30はアクティブ状態となり、第2切替スイッチ部60がオフ状態となって第2ゲートドライバ40は非アクティブ状態となる。コントロール部70から第1ゲートドライバ30にGSPOI(Main)が入力されると、初段(1段目)のシフトレジスタ30a(図3)がセットされる。この状態で、初段のシフトレジスタ30aの端子ckaにHiパルスが入力される(すなわち、GCKがHiレベルになる)ことにより、ゲート信号G1が出力される。ゲート信号G1は、次段(2段目)のシフトレジスタ30aをセットし、このシフトレジスタ30aの端子ckaにHiパルスが入力される(すなわち、GCKBがHiレベルになる)ことにより、ゲート信号G2が出力される。同様にして順次、出力パルス(ゲート信号)がシフトしていき、最終段(480段目)までパルスが出力される。そして、480段目のゲート信号G480(Main)が、最終段のゲートライン12に出力されるとともに、ダミーライン12aに対応するシフトレジスタ30aに入力され、このシフトレジスタ30aから、481段目のゲート信号G481(Main)が出力され、コントロール部70に入力される。
 ここで、コントロール部70のゲート出力判定部71では、ゲート信号が正規(所定)のタイミングで出力されているか否かを判定する。具体的には、ゲート出力判定部71は、481段目のゲート信号G481(Main)が、GSPOI(Main)が出力されてから481ライン(481水平走査期間)後に出力されているか、および、ゲート信号G481(Main)が、GSPOI(Main)が出力されてから481ライン後でないタイミングで出力されていないかを、検知パルスをトリガーとして1水平走査期間ごとにゲート信号G481(Main)をモニタリングして判定する。ゲート出力判定部71が、481段目のゲート信号G481(Main)が正規のタイミングで出力されていないと判定した場合には、第1ゲートドライバ30の故障と判定し、コントロール部70はゲートドライバ切替信号SW(Main)をHiレベルからLoレベルに切り替える(後述の図5の説明)。
 図4では、481段目のゲート信号G481(Main)が、正規のタイミング(481ライン(481水平走査期間)後)で出力されているため(図4の丸囲み部分)、第1ゲートドライバ30は正常と判定され、ゲートドライバ切替信号SW(Main)はHiレベルを維持され、エラーフラグ(Main)はLoレベルを維持される。
 これにより、次フレームにおいて、再び、コントロール部70から第1ゲートドライバ30にGSPOI(Main)が入力され、上記と同様の処理が繰り返される。すなわち、図4では、第1ゲートドライバ30に不具合が生じていないため、第2ゲートドライバ40へ切り替えられることはなく、第1ゲートドライバ30のみにより処理が繰り返される。このとき、第2ゲートドライバ40では、入出力される各種信号はすべてLoレベルに維持されている。なお、報知部80に入力されるエラーフラグは、Main・SubともにLoレベルであるため、例えば、第1および第2ゲートドライバ30,40の動作状態を表示するLEDランプ(Main)およびLEDランプ(Sub)は、いずれも正常状態を示す「緑点灯」の状態となっている。
 次に、液晶表示装置1を使用中に第1(メイン)ゲートドライバ30が故障した場合について、図1および図5を用いて説明する。図5では、シフトレジスタ30aが故障し(例えば、シフト動作が正常に行われない)、480段目のゲート信号G480が出力されず、481段目のゲート信号G481が正規のタイミングで出力されていない状態を示している(図5の丸囲み点線部分)。
 この場合には、ゲート出力判定部71に、481段目のゲート信号G481が正規のタイミング(GSPOI(Main)が出力されてから481ライン(481水平走査期間)後)で入力されていないため、ゲート出力判定部71は、第1ゲートドライバ30の故障と判定する。この判定結果を受けてコントロール部70は、ゲートドライバ切替信号SW(Main)をHiレベルからLoレベルに切り替えるとともに、エラーフラグ(Main)をLoレベルからHiレベルに切り替える。これにより、第1切替スイッチ部50がオフ状態となり、第1ゲートドライバ30がアクティブ状態から非アクティブ状態に切り替わり、第1ゲートドライバ30の動作が停止するとともに、報知部80から、第1ゲートドライバ30が故障したことを知らせるメッセージが外部に報知される。例えば、第1ゲートドライバ30の状態を表示するLEDランプ(Main)が、正常状態を示す「緑点灯」から、異常状態を示す「赤点灯」に切り替わる。これにより、ユーザは第1ゲートドライバ30が故障したことを認識することができる。
 続いて、コントロール部70では、GCK(Sub)およびGCKB(Sub)の出力を開始するとともに、次フレームの開始タイミングに同期させて、ゲートドライバ切替信号SW(Sub)をLoレベルからHiレベルに切り替え、第2切替スイッチ部60をオン状態とし、第2ゲートドライバを非アクティブ状態からアクティブ状態に切り替える。同時に、コントロール部70から第2ゲートドライバ40にGSPOI(Sub)が入力されて、初段のシフトレジスタ40a(図示せず)がセットされる。以降、順次、出力パルス(ゲート信号)がシフトしていき、最終段(480段目)までパルスが出力される。そして、480段目のゲート信号G480(Sub)が最終段のゲートライン12に出力されるとともに、ダミーライン12aに対応するシフトレジスタ40aに入力され、このシフトレジスタ40aから、481段目のゲート信号G481(Sub)が出力され、コントロール部70に入力される。
 コントロール部70のゲート出力判定部71では、ゲート信号G481(Sub)が、GSPOI(Sub)が出力されてから481ライン(481水平走査期間)後に出力されているか、および、ゲート信号G481(Sub)が、GSPOI(Sub)が出力されてから481ライン後でないタイミングで出力されていないかを、検知パルスをトリガーとして1水平走査期間ごとにゲート信号G481(Sub)をモニタリングして判定する。図5では、481段目のゲート信号G481(Sub)が、正規のタイミングで出力されているため(図5の点線丸囲み部分)、第2ゲートドライバ40は正常と判定され、ゲートドライバ切替信号SW(Sub)はHiレベルを維持され、エラーフラグ(Sub)はLoレベルを維持される。
 これにより、次フレームにおいて、再び、コントロール部70から第2ゲートドライバ40にGSPOI(Sub)が入力され、上記と同様の処理が繰り返される。すなわち、図5では、第2ゲートドライバ40において不具合が生じていないため、第2ゲートドライバ40により処理が繰り返される。このとき、故障と判定された第1ゲートドライバ30では、入出力される各種信号はすべてLoレベルに維持されている。
 ここで、ゲート出力判定部71が、481段目のゲート信号G481(Sub)が正規のタイミングで出力されていないと判定した場合には、第2ゲートドライバ40の故障と判定し、コントロール部70はゲートドライバ切替信号SW(Sub)をHiレベルからLoレベルに切り替える。これにより、第2切替スイッチ部60がオフ状態となって第2ゲートドライバ40がアクティブ状態から非アクティブ状態に切り替わり、第2ゲートドライバ40の動作が停止する。また、コントロール部70は、エラーフラグ(Sub)をLoレベルからHiレベルに切り替えることにより、報知部80から、第2ゲートドライバ40が故障したことを知らせるメッセージが外部に報知される。例えば、第2ゲートドライバ40の状態を表示するLEDランプ(Sub)が、正常状態を示す「緑点灯」から、異常状態を示す「赤点灯」に切り替わる。これにより、LEDランプ(Main)およびLEDランプ(Sub)ともに「赤点灯」となり、ユーザは第1および第2ゲートドライバ30,40が故障したことを認識することができる。
 なお、図5では、シフトレジスタ30aのシフト動作の異常によりゲート信号G480が出力されない場合を示したが、他の不具合例としては、図6に示すような不正なタイミングでゲート信号G481が出力される場合(図6の丸囲み部分)や、正規のタイミングおよび不正なタイミング双方でゲート信号G481が出力される場合が挙げられる。その点、本液晶表示装置1のゲート出力判定部71によれば、ゲート信号G481が、GSPOIが出力されてから481ライン(481水平走査期間)後に出力されているか、および、ゲート信号G481が、GSPOIが出力されてから481ライン後でないタイミングで出力されていないか、の双方をチェックして正常/異常を判定しているため、ゲートドライバの故障を確実に検出することができる。
 また、検出精度を高めるために、検知パルスの周期を短くしてもよい。具体的には、1水平走査期間に1回のパルス(立ち上がり)(図4)を2回あるいはそれ以上にしてもよい。これにより、例えば、パルス幅の短い異常パルスを検知することも可能となる。
 また、ゲート出力判定部71は、ゲート信号の異常と判定した回数が連続して複数回に達した時点で、各ゲートドライバの故障と判定してもよい。具体的には、コントロール部70が、ゲートドライバから出力されるゲート信号の出力タイミングが異常であるとゲート出力判定部71によって判定された回数を計測するカウンタ部(計測手段)73(図1)を備え、ゲート出力判定部71が、カウンタ部73によるゲート信号の異常判定回数が所定回数(複数回数)に達したときに、ゲートドライバが故障していると判定する構成とすることにより実現できる。
 なお、上記の形態では、ゲートドライバからゲート出力判定部71に入力される(戻される)異常検知の対象となるゲート信号を、表示に寄与する最終段のゲートライン12の次段(481段目、ダミーライン12a)のゲート信号G481としているが、これに限定されるものではなく、最終段のゲート信号G480としてもよい。あるいは、各段のゲート信号Goutを、順次、ゲート出力判定部71に入力して、各段ごとにゲート信号Goutが異常であるか否かを判定する構成としてもよい。ただし、最終段のゲート信号G480あるいは各段のゲート信号Goutを、ゲート出力判定部71に入力する構成とした場合には、ゲートライン12の負荷容量が大きくなり、表示品位の低下を招くおそれがあるため、最終段+1段目、あるいは最終段+2段目など、最終段+n段目のダミーラインのゲート信号のみをゲート出力判定部71に入力する構成とすることが望ましい。
 また、上記の形態では、ゲート出力判定部71は、ゲート信号G481(Main)が、GSPOI(Main)が出力されてから481ライン(481水平走査期間)後に出力されているか、および、ゲート信号G481(Main)が、GSPOI(Main)が出力されてから481ライン後でないタイミングで出力されていないかを判定する構成であるが、これに限定されるものではない。例えば、GSPOI(Main)が出力されてからゲート信号G1(Main)が出力されるまでの期間が1水平走査期間ではない場合には、ゲート出力判定部71は、ゲート信号G481(Main)が、ゲート信号G1(Main)が出力されてから(走査開始時点から)480ライン(480水平走査期間)後に出力されているか、および、ゲート信号G481(Main)が、ゲート信号G1(Main)が出力されてから(走査開始時点から)480ライン後でないタイミングで出力されていないかを判定する構成とすることが好ましい。
 ここで、上記動作例に対応するフローチャートを図7に示す。図7に示すように、まず、ステップS1において、コントロール部70は、ゲートスタートパルスGSPOI(Main)及びクロックGCK(Main)・GCKB(Main)を出力する。出力波形は図4に示したとおりである。またステップS1では、ゲートドライバ切替信号SW(Main)のHiレベル、ゲートドライバ切替信号SW(Sub)のLoレベルを出力する。このとき、ゲートスタートパルスGSPOI(Sub)、クロックGCK(Sub)・GCKB(Sub)、エラーフラグ(Main)、エラーフラグ(Sub)についてはLoレベルを出力する。
 次に、ステップS2において、ゲート出力判定部71が、正規の位置(タイミング)でゲート信号Gout(Main)が出力されているか、および、正規の位置ではない位置でゲート信号Gout(Main)が出力されていないかを判定する。
 ステップS2においてYESの場合、すなわち、ゲート信号Gout(Main)が、正規の位置(タイミング)で出力され、かつ、正規の位置ではない位置で出力されていない場合には、第1ゲートドライバ30は正常であると判定し、ステップS1に戻り、第1ゲートドライバ30において通常の動作が繰り返される。
 一方、ステップS2においてNOの場合、すなわち、ゲート信号Gout(Main)が、正規の位置(タイミング)で出力されていない場合、または、正規の位置ではない位置で出力されている場合、あるいは、正規の位置で出力されているにもかかわらず他の位置でも出力されている場合には、第1ゲートドライバ30が故障していると判定し、次のステップS3に移行する。
 ステップS3では、ゲート出力判定部71の判定結果(第1ゲートドライバ30の故障)に基づいて、コントロール部70が、ゲートドライバ切替信号SW(Main)をLoレベルに切り替え、ゲートドライバ切替信号SW(Sub)をHiレベルに切り替える。また、ゲートスタートパルスGSPOI(Main)をLoレベルに、クロックGCK(Main)・GCKB(Main)をLoレベルに切り替え、ゲートスタートパルスGSPOI(Sub)、クロックGCK(Sub)・GCKB(Sub)を出力モードに切り替える(図5参照)。
 さらに、エラーフラグ(Main)をHiレベルに切り替える。エラーフラグ(Sub)については、Loレベルを維持する。これにより、第1ゲートドライバ30が停止し、第2ゲートドライバ40が駆動を開始する。同時に、第1ゲートドライバ30の故障が外部に報知される。
 次に、ステップS4では、ステップS2の処理と同様、第2ゲートドライバ40において、ゲート出力判定部71が、ゲート信号Gout(Sub)の出力タイミングをモニタリングして、第2ゲートドライバ40の状態を判定する。
 ステップS4においてYESの場合、すなわち、ゲート信号Gout(Sub)が、正規の位置(タイミング)で出力され、かつ、正規の位置ではない位置で出力されていない場合には、第2ゲートドライバ40は正常であると判定し、ステップS3に戻り、第2ゲートドライバ40による通常の動作が繰り返される。
 一方、ステップS4においてNOの場合、すなわち、ゲート信号Gout(Sub)が、正規の位置(タイミング)で出力されていない場合、または、正規の位置ではない位置で出力されている場合、あるいは、正規の位置で出力されているにもかかわらず他の位置でも出力されている場合には、第2ゲートドライバ40が故障していると判定し、次のステップS5に移行する。
 ステップS5では、ゲート出力判定部71の判定結果(第2ゲートドライバ40の故障)に基づいて、コントロール部70が、ゲートドライバ切替信号SW(Sub)をLoレベルに切り替える。また、ゲートスタートパルスGSPOI(Sub)をLoレベルに、クロックGCK(Sub)・GCKB(Sub)をLoレベルに切り替える。さらに、エラーフラグ(Sub)をHiレベルに切り替える。これにより、第1ゲートドライバ30に加えて、第2ゲートドライバ40の動作も停止する。そして、第1および第2ゲートドライバ30.40の故障が外部に報知される。
 以上のように、本実施形態に係る液晶表示装置は、一般的な液晶表示装置の構成に加えて、冗長回路(第2ゲートドライバ40)、ゲート出力判定部71およびこれらを制御するコントロール部70を備えている。これにより、第1ゲートドライバ30が故障した場合には、自動的に第2ゲートドライバに切り替わるため、表示機能を停止させることなく動作を続行させることができる。よって、製造時においては冗長回路に切り替える手間を省くことができるとともに、ユーザ使用時においては製品寿命を延ばすことができる。また、一方のドライバが動作中に他方のドライバに関わる信号をLoレベルに設定しておくことにより、他方のドライバにおけるVthのシフトを抑えることができるという効果を得ることもできる。
 なお、本実施の形態では、ゲートドライバを切り替える形態について説明したが、本発明は、これに限定されるものではなく、ソースドライバを複数備え、ソースドライバの故障を判定し、正常なソースドライバに切り替える構成にも適用することができる。以下に示す実施の形態2では、複数のゲートドライバおよび複数のソースドライバを備える液晶表示装置について説明する。
 〔実施形態2〕
 本発明の液晶表示装置は、実施の形態1で示したモノリシック回路に限定されるものではなく、ゲートチップドライバおよびソースチップドライバにより構成される液晶表示装置であってもよい。本実施の形態2では、この液晶表示装置について、図8から図19に基づいて説明する。なお、説明の便宜上、実施の形態1において示した部材と同一の機能を有する部材には、同一の符号を付し、その説明を省略する。また、実施の形態1において定義した用語については、特に断らない限り本実施の形態においてもその定義に則って用いるものとする。
 図8は液晶表示装置2の全体構成を示すブロック図である。液晶表示装置2は、アクティブマトリクス型の液晶表示パネル10、第1ソースドライバ21、第2ソースドライバ22、第1ゲートドライバ31、第2ゲートドライバ32、コントロール部70、報知部80を備えている。
 第1ソースドライバ21および第2ソースドライバ22は、互いに同一の機能を有し、それぞれが同一のソースライン11に接続されている。また、第1ゲートドライバ31および第2ゲートドライバ32は、互いに同一の機能を有し、それぞれが同一のゲートライン12に接続されている。すなわち、第1ソースドライバ21および第2ソースドライバ22は、冗長性を有するように構成され、第1ゲートドライバ31および第2ゲートドライバ32は、冗長性を有するように構成されている。以下では、必要に応じて、第1ソースドライバ21をメインソースドライバ21、第2ソースドライバ22をサブソースドライバ22(冗長回路)、第1ゲートドライバ31をメインゲートドライバ31、第2ゲートドライバ32をサブゲートドライバ32(冗長回路)ともいう。
 第1ソースドライバ21は、複数の第1ソースチップドライバを含んで構成され、本実施の形態では、3つの第1ソースチップドライバ21a・21b・21cを含んでいる。同様に、第2ソースドライバ22は、複数の第2ソースチップドライバを含んで構成され、本実施の形態では、3つの第2ソースチップドライバ22a・22b・22cを含んでいる。
 第1ゲートドライバ31は、複数の第1ゲートチップドライバを含んで構成され、本実施の形態では、2つの第1ゲートチップドライバ31a・31bを含んでいる。同様に、第2ゲートドライバ32は、複数の第2ゲートチップドライバを含んで構成され、本実施の形態では、2つの第2ゲートチップドライバ32a・32bを含んでいる。
 コントロール部70は、ゲートドライバおよびソースドライバを制御する一般的な機能(図示せず)に加えて、第1および第2ソースドライバ21,22から出力されるソース信号をモニタリングして、出力タイミングが正常であるか否かを判定するソース出力判定部74と、第1および第2ゲートドライバ31,32から出力されるゲート信号をモニタリングして、出力タイミングが正常であるか否かを判定するゲート出力判定部75と、を有している。ソース出力判定部74により、ソース信号の出力タイミングが異常であると判定された場合には、正常な表示が行われないため、ソースドライバの故障と判定される。ゲート出力判定部75により、ゲート信号の出力タイミングが異常であると判定された場合には、正常な表示が行われないため、ゲートドライバの故障と判定される。
 また、コントロール部70は、ソース出力判定部74の判定結果に応じて、第1ソースドライバ21を第2ソースドライバ22に切り替え、ゲート出力判定部75の判定結果に応じて、第1ゲートドライバ31を第2ゲートドライバ32に切り替える。すなわち、コントロール部70は、第1ソースドライバ21を第2ソースドライバ22に切り替え、第1ゲートドライバ31を第2ゲートドライバ32に切り替える切替手段としての機能も有する。さらに、コントロール部70は、異常状態を外部に報知するためのエラーフラグ(ソースエラーフラグ、ゲートエラーフラグ)を報知部80に出力する。このコントロール部70の詳細については後述する。
 報知部80は、ソースドライバおよびゲートドライバの故障をユーザに知らせる機能を有し、例えば、LEDランプを点灯させる、メッセージを表示させる、エラー音を発する、など周知の方法を適用することができる。
 (液晶表示装置2の動作例)
 次に、コントロール部70の具体的な構成とともに、液晶表示装置2の動作例について説明する。ここでは、一例として、800RGB×480(WVGA)の液晶表示装置2を例に挙げて説明する。
 <ソースドライバの切り替え>
 初めに、ソースドライバの切り替え処理について、ソース出力判定部74の具体的な構成とともに説明する。図9は、第1および第2ソースドライバ21,22の概略構成を示すブロック図である。
 図9に示すように、第1ソースドライバ21は、第1ソースチップドライバ21a・21b・21cがカスケード接続されて構成されており、コントロール部70から第1ソースチップドライバ21aにソーススタートパルスSPOI(Main)が入力されることにより、第1ソースチップドライバ21aのデータサンプリングが開始される。第1ソースチップドライバ21aは、各ソースライン11へ映像信号に対応するデータ信号(Digital Data)をサンプリングするとともに、隣接する第1ソースチップドライバ21bへソース信号SPIOを出力する。第1ソースチップドライバ21bは、ソース信号SPIOが入力されるとデータサンプリングが開始され、各ソースライン11へ映像信号に対応するデータ信号をサンプリングするとともに、隣接する第1ソースチップドライバ21cへソース信号SPIOを出力する。第1ソースチップドライバ21cは、ソース信号SPIOが入力されるとデータサンプリングが開始され、各ソースライン11へ映像信号に対応するデータ信号をサンプリングするとともに、コントロール部70へソース信号SPIO(Main)を出力する。そして、このソース信号SPIO(Main)がコントロール部70のソース出力判定部74に入力される。
 なお、図9では、紙面左方向から右方向へサンプリングする構成となっているが、出力信号SPIOとSPOIとを入れ替えて、右方向から左方向へサンプリングする構成としてもよい。
 ここで、第1(メイン)ソースドライバ21が正常に動作している場合について、図8および図10を用いて説明する。図10は、第1ソースドライバ21が正常に動作している場合の、コントロール部70、および第1ソースドライバ21における各種信号を示すタイミングチャートである。
 まず、コントロール部70は、第1ソースチップドライバ21aにソーススタートパルスSPOI(Main)を出力するとともに、第2ソースチップドライバ22aにソーススタートパルスSPOI(Sub)のLoレベルを出力する。これにより、第1ソースドライバ21がアクティブ状態となり、第2ソースドライバ22が非アクティブ状態となる。コントロール部70から第1ソースチップドライバ21aにSPOI(Main)が入力されると、クロックCLKに基づいてサンプリングを開始する。なお、クロックCLKは、パネル解像度に応じて決定されるものである。図8の形態では、800RGB×480(WVGA)の液晶表示装置であるため、ソースドライバは、800クロックの間でサンプリングを行う。
 ソーススタートパルスSPOI(Main)により、第1ソースチップドライバ21a,21b,21cが順次駆動し、第1ソースチップドライバ21cからソース信号SPIO(Main)が出力され、コントロール部70に入力される。
 ここで、コントロール部70のソース出力判定部74では、ソース信号が正規のタイミングで出力されているか否かを判定する。具体的には、ソース出力判定部74は、ソース信号SPIO(Main)が、ソーススタートパルスSPOI(Main)が出力されてから800クロック後に出力されているか、および、ソース信号SPIO(Main)が、ソーススタートパルスSPOI(Main)が出力されてから800クロック後でないタイミングで出力されていないかを、クロック毎にソース信号SPIO(Main)をモニタリングして判定する(図10ではCLKの立ち上がりごとにモニタリングしている様子を示している)。ソース出力判定部74が、ソース信号SPIO(Main)が正規のタイミングで出力されていないと判定した場合には、第1ソースドライバ21の故障と判定し、コントロール部70はソーススタートパルスSPOI(Main)を出力状態からLoレベルに切り替える(後述の図12の説明)。
 図10では、ソース信号SPIO(Main)が、正規のタイミングで出力されているため(図10の丸囲み部分)、第1ソースドライバ21は正常と判定され、ソースエラーフラグ(Main)はLoレベルを維持される。
 これにより、次の水平走査期間において、再び、コントロール部70から第1ソースチップドライバ21aにソーススタートパルスSPOI(Main)が入力され、上記と同様の処理が繰り返される。すなわち、図10では、第1ソースドライバ21に不具合が生じていないため、第2ソースドライバ22へ切り替えられることなく、第1ソースドライバ21のみにより処理が繰り返される。このとき、第2ソースドライバ22では、入出力される各種信号はすべてLoレベルに維持されている。なお、報知部80に入力されるソースエラーフラグは、Main・SubともにLoレベルであるため、例えば、第1および第2ソースドライバ21,22の状態を表示するLEDランプ(Main)およびLEDランプ(Sub)は、いずれも正常状態を示す「緑点灯」の状態となっている。
 次に、第1(メイン)ソースドライバ21が故障した場合について、図8,図11および図12を用いて説明する。ここでは、第1ソースチップドライバ21bが故障し(図11の斜線部)、ソース信号SPIOが、第1ソースチップドライバ21cに入力されず、最終の第1ソースチップドライバ21cからソース信号SPIO(Main)が正規のタイミングで出力されていない状態を示している(図12の丸囲み点線部分)。この場合には、ソース出力判定部74に、ソース信号SPIO(Main)が正規のタイミング(ソーススタートパルスSPOI(Main)が出力されてから800クロック後)で入力されないため、ソース出力判定部74は、第1ソースドライバ21の故障と判定する。そして、コントロール部70は、ソーススタートパルスSPOI(Main)をLoレベルに固定するとともに、ソースエラーフラグ(Main)をLoレベルからHiレベルに切り替える。これにより、第1ソースドライバ21がアクティブ状態から非アクティブ状態に切り替わり、第1ソースドライバ21の動作が停止するとともに、報知部80から、第1ソースドライバ21が故障したことを知らせるメッセージが外部に報知される。例えば、第1ソースドライバ21の状態を表示するLEDランプ(Main)が、正常状態を示す「緑点灯」から、異常状態を示す「赤点灯」に切り替わる。これにより、ユーザは第1ソースドライバ21が故障したことを認識することができる。
 続いて、コントロール部70では、次の水平走査期間の開始タイミングに同期させて、ソーススタートパルスSPOI(Sub)をLoレベルから出力状態に切り替え、第2ソースドライバ22を非アクティブ状態からアクティブ状態に切り替える。これにより、第2ソースドライバ22の第2ソースチップドライバ22a,22b,22cが順次駆動し、第2ソースチップドライバ22cからソース信号SPIO(Sub)が出力され、コントロール部70に入力される。
 コントロール部70のソース出力判定部74では、このソース信号SPIO(Sub)が、ソーススタートパルスSPOI(Sub)が出力されてから800クロック後に出力されているか、および、ソース信号SPIO(Sub)が、ソーススタートパルスSPOI(Sub)が出力されてから800クロック後でないタイミングで出力されていないかを、クロック毎にソース信号SPIO(Sub)をモニタリングして判定する。図12では、ソース信号SPIO(Sub)が、正規のタイミングで出力されているため(図12の点線丸囲み部分)、第2ソースドライバ22は正常と判定され、ソースエラーフラグ(Sub)はLoレベルを維持される。
 これにより、次の水平走査期間において、再び、コントロール部70から第2ソースドライバ22にソーススタートパルスSPOI(Sub)が入力され、上記と同様の処理が繰り返される。すなわち、図12では、第2ソースドライバ22において不具合が生じていないため、第2ソースドライバ22により処理が繰り返される。このとき、故障と判定された第1ソースドライバ21では、入出力される各種信号はすべてLoレベルに維持されている。
 ここで、ソース出力判定部74が、ソース信号SPIO(Sub)が正規のタイミングで出力されていないと判定した場合には、第2ソースドライバ22の故障と判定し、コントロール部70はソーススタートパルスSPOI(Sub)をLoレベルに固定する。これにより、第2ソースドライバ22がアクティブ状態から非アクティブ状態に切り替わり、第2ソースドライバ22の動作が停止する。また、コントロール部70は、ソースエラーフラグ(Sub)をLoレベルからHiレベルに切り替えることにより、報知部80から、第2ソースドライバ22が故障したことを知らせるメッセージが外部に報知される。例えば、第2ソースドライバ22の状態を表示するLEDランプ(Sub)が、正常状態を示す「緑点灯」から、異常状態を示す「赤点灯」に切り替わる。これにより、LEDランプ(Main)およびLEDランプ(Sub)ともに「赤点灯」となり、ユーザは第1および第2ソースドライバ21,22が故障したことを認識することができる。
 なお、図12では、第1ソースチップドライバ21bの故障によりソース信号SPIO(Main)が出力されない場合を示したが、他の不具合例としては、図13に示すような不正なタイミングでソース信号SPIO(Main)が出力される場合や、正規のタイミングおよび不正なタイミング双方でソース信号SPIO(Main)が出力される場合が挙げられる。その点、本液晶表示装置2のソース出力判定部74によれば、ソース信号SPIO(Main)が、ソーススタートパルスSPOI(Main)が出力されてから800クロック後に出力されているか、および、ソース信号SPIO(Main)が、ソーススタートパルスSPOI(Main)が出力されてから800クロック後でないタイミングで出力されていないか、の双方をチェックして正常/異常を判定しているため、ソースドライバの故障を確実に検出することができる。
 また、ソース出力判定部74は、ソース信号SPIO(Main)の異常と判定した回数が連続して複数回に達した時点で、各ソースドライバの故障と判定してもよい。この構成は、実施の形態1と同様、カウンタ部73を備えることにより実現できる。
 なお、上記の形態では、ソースドライバからソース出力判定部74に入力される(戻される)異常検知の対象となるソース信号SPIOを、最終の800クロック目のソース信号SPIO(Main)としているが、これに限定されるものではなく、例えば、第1ソースチップドライバ21aもしくは21bから出力されるソース信号SPIOとしてもよい。あるいは、第1ソースチップドライバ21a,21b,21cの各ソース信号SPIOを、順次、ソース出力判定部74に入力して、ソースチップドライバごとにソース信号SPIOが異常であるか否かを判定する構成としてもよい。さらに、各ソースライン11に出力されるデータ信号の出力タイミングが異常であるか否かを判定する構成としてもよい。
 ここで、上記動作例に対応するフローチャートを図14に示す。図14に示すように、まず、ステップS21において、コントロール部70は、ソーススタートパルスSPOI(Main)を出力状態とする。このとき、ソーススタートパルスSPOI(Sub)、ソースエラーフラグ(Main)、ソースエラーフラグ(Sub)についてはLoレベルを出力する。
 次に、ステップS22において、ソース出力判定部74が、正規の位置(タイミング)でソース信号SPIO(Main)が出力されているか、および、正規の位置ではない位置でソース信号SPIO(Main)が出力されていないかを判定する。
 ステップS22においてYESの場合、すなわち、ソース信号SPIO(Main)が、正規の位置(タイミング)で出力され、かつ、正規の位置ではない位置で出力されていない場合には、第1ソースドライバ21は正常であると判定し、ステップS21に戻り、第1ソースドライバ21において通常の動作が繰り返される。
 一方、ステップS22においてNOの場合、すなわち、ソース信号SPIO(Main)が、正規の位置(タイミング)で出力されていない場合、または、正規の位置ではない位置で出力されている場合、あるいは、正規の位置で出力されているにもかかわらず他の位置でも出力されている場合には、第1ソースドライバ21が故障していると判定し、次のステップS23に移行する。
 ステップS23では、ソース出力判定部74の判定結果(第1ソースドライバ21の故障)に基づいて、コントロール部70が、ソーススタートパルスSPOI(Main)をLoレベルに固定し、ソーススタートパルスSPOI(Sub)を出力状態に切り替える。さらに、ソースエラーフラグ(Main)をHiレベルに切り替える。ソースエラーフラグ(Sub)については、Loレベルを維持する。これにより、第1ソースドライバ21が停止し、第2ソースドライバ22が駆動を開始する。同時に、第1ソースドライバ21の故障が外部に報知される。
 次に、ステップS24では、ステップS22の処理と同様、第2ソースドライバ22において、ソース出力判定部74が、ソース信号SPIO(Sub)の出力タイミングをモニタリングして、第2ソースドライバ22の状態を判定する。
 ステップS24においてYESの場合、すなわち、ソース信号SPIO(Sub)が、正規の位置(タイミング)で出力され、かつ、正規の位置ではない位置で出力されていない場合には、第2ソースドライバ22は正常であると判定し、ステップS23に戻り、第2ソースドライバ22による通常の動作が繰り返される。
 一方、ステップS24においてNOの場合、すなわち、ソース信号SPIO(Sub)が、正規の位置(タイミング)で出力されていない場合、または、正規の位置ではない位置で出力されている場合、あるいは、正規の位置で出力されているにもかかわらず他の位置でも出力されている場合には、第2ソースドライバ22が故障していると判定し、次のステップS25に移行する。
 ステップS25では、ソース出力判定部74の判定結果(第2ソースドライバ22の故障)に基づいて、コントロール部70が、ソーススタートパルスSPOI(Sub)をLoレベルに固定する。さらに、ソースエラーフラグ(Sub)をHiレベルに切り替える。これにより、第1ソースドライバ21に加えて、第2ソースドライバ22の動作も停止する。そして、第1および第2ソースドライバ21,22の故障が外部に報知される。
 以上のように、本実施形態に係る液晶表示装置2は、一般的な液晶表示装置の構成に加えて、冗長回路(第2ソースドライバ22)、ソース出力判定部74およびこれらを制御するコントロール部70を備えている。これにより、第1ソースドライバ21が故障した場合には、自動的に第2ソースドライバに切り替わるため、表示機能を停止させることなく動作を続行させることができる。よって、製造時においては冗長回路に切り替える手間を省くことができるとともに、ユーザ使用時においては製品寿命を延ばすことができる。
 <ゲートドライバの切り替え>
 続いて、ゲートドライバの切り替えについて、ゲート出力判定部75の構成とともに説明する。図8に示すように、液晶表示装置2は、第1および第2ゲートドライバ31,32を備え、第1ゲートドライバ31は、第1ゲートチップドライバ31a・31bがカスケード接続されて構成されており、コントロール部70から第1ゲートチップドライバ31aにゲートスタートパルスGSPOI(Main)が入力されることにより、第1ゲートチップドライバ31aの駆動が開始される。第1ゲートチップドライバ31aから出力されるゲート信号GSPIOは、次段の第1ゲートチップドライバ31bに入力され、これにより第1ゲートチップドライバ31bの駆動が開始される。第1ゲートチップドライバ31bは、ゲート信号GSPIO(Main)を出力し、このゲート信号SPIO(Main)がコントロール部70のゲート出力判定部75に入力される。なお、第2ゲートドライバ32は、第2ゲートチップドライバ32a・32bがカスケード接続されて構成され、第1ゲートドライバ31と同様の機能を有する。
 ここで、第1(メイン)ゲートドライバ31が正常に動作している場合について、図8および図15を用いて説明する。図15は、第1ゲートドライバ31が正常に動作している場合の、コントロール部70、および第1ゲートドライバ31における各種信号を示すタイミングチャートである。
 まず、コントロール部70は、第1ゲートチップドライバ31aにゲートスタートパルスGSPOI(Main)を出力状態とするとともに、第2ゲートチップドライバ32aにゲートスタートパルスGSPOI(Sub)のLoレベルを出力する。これにより、第1ゲートドライバ31がアクティブ状態となり、第2ゲートドライバ32が非アクティブ状態となる。コントロール部70から第1ゲートチップドライバ31aにGSPOI(Main)が入力されると、クロックGCKに基づいてスキャンを開始する。なお、クロックGCKは、パネル解像度に応じて決定されるものである。図8の形態では、800RGB×480(WVGA)の液晶表示装置であるため、ゲートドライバは、480ライン(480水平走査期間)スキャンを行う。
 ゲートスタートパルスGSPOI(Main)により、第1ゲートチップドライバ31a,31bが順次駆動し、第1ゲートチップドライバ31bからゲート信号GSPIO(Main)が出力され、コントロール部70に入力される。
 ここで、コントロール部70のゲート出力判定部75では、ゲート信号が正規のタイミングで出力されているか否かを判定する。具体的には、ゲート出力判定部75は、ゲート信号GSPIO(Main)が、ゲートスタートパルスGSPOI(Main)が出力されてから480ライン後に出力されているか、および、ゲート信号GSPIO(Main)が、ゲートスタートパルスGSPOI(Main)が出力されてから480ライン後でないタイミングで出力されていないかを、検知パルスをトリガーとしてゲート信号GSPIO(Main)をモニタリングして判定する。ゲート出力判定部75が、ゲート信号GSPIO(Main)が正規のタイミングで出力されていないと判定した場合には、第1ゲートドライバ31の故障と判定し、コントロール部70はゲートスタートパルスGSPOI(Main)をLoレベルに固定する(後述の図16の説明)。
 図15では、ゲート信号GSPIO(Main)が、正規のタイミングで出力されているため(図15の丸囲み部分)、第1ゲートドライバ31は正常と判定され、ゲートエラーフラグ(Main)はLoレベルを維持される。
 これにより、次フレームにおいて、再び、コントロール部70から第1ゲートチップドライバ31aにゲートスタートパルスGSPOI(Main)が入力され、上記と同様の処理が繰り返される。すなわち、図15では、第1ゲートドライバ31に不具合が生じていないため、第2ゲートドライバ32へ切り替えられることなく、第1ゲートドライバ31のみにより処理が繰り返される。このとき、第2ゲートドライバ32では、入出力される各種信号はすべてLoレベルに維持されている。なお、報知部80に入力されるゲートエラーフラグは、Main・SubともにLoレベルであるため、例えば、第1および第2ゲートドライバ31,32の状態を表示するLEDランプ(Main)およびLEDランプ(Sub)は、いずれも正常状態を示す「緑点灯」の状態となっている。
 次に、第1(メイン)ゲートドライバ31が故障した場合について、図8および図16を用いて説明する。図16は、第1ゲートドライバ31が故障した場合の、コントロール部70、および第1ゲートドライバ31における各種信号を示すタイミングチャートである。ここでは、第1ゲートチップドライバ31aが故障し、ゲート信号GSPIOが、第1ゲートチップドライバ31bに入力されず、第1ソースチップドライバ31bからゲート信号GSPIO(Main)が正規のタイミングで出力されていない状態を示している(図16の丸囲み部分)。この場合には、ゲート出力判定部75に、ゲート信号GSPIO(Main)が正規のタイミング(ゲートスタートパルスGSPOI(Main)が出力されてから480ライン後)で入力されないため、ゲート出力判定部75は、第1ゲートドライバ31の故障と判定する。そして、コントロール部70は、ゲートスタートパルスGSPOI(Main)をLoレベルに固定するとともに、ゲートエラーフラグ(Main)をLoレベルからHiレベルに切り替える。これにより、第1ゲートドライバ31がアクティブ状態から非アクティブ状態に切り替わり、第1ゲートドライバ31の動作が停止するとともに、報知部80から、第1ゲートドライバ31が故障したことを知らせるメッセージが外部に報知される。例えば、第1ゲートドライバ31の状態を表示するLEDランプ(Main)が、正常状態を示す「緑点灯」から、異常状態を示す「赤点灯」に切り替わる。これにより、ユーザは第1ゲートドライバ31が故障したことを認識することができる。
 続いて、コントロール部70では、次フレームの開始タイミングに同期させて、ゲートスタートパルスGSPOI(Sub)をLoレベルから出力状態に切り替え、第2ゲートドライバ32を非アクティブ状態からアクティブ状態に切り替える。これにより、第2ゲートドライバ32の、第2ゲートチップドライバ32a,32bが順次駆動し、第2ゲートチップドライバ32bからゲート信号GSPIO(Sub)が出力され、コントロール部70に入力される。
 コントロール部70のゲート出力判定部75では、このゲート信号GSPIO(Sub)が、ゲートスタートパルスGSPOI(Sub)が出力されてから480ライン後に出力されているか、および、ゲート信号GSPIO(Sub)が、ゲートスタートパルスGSPOI(Sub)が出力されてから480ライン後でないタイミングで出力されていないかを、検知パルスをトリガーとしてゲート信号GSPIO(Sub)をモニタリングして判定する。図16では、ゲート信号GSPIO(Sub)が、正規のタイミングで出力されているため、第2ゲートドライバ32は正常と判定され、ゲートエラーフラグ(Sub)はLoレベルを維持される。
 これにより、次フレームにおいて、再び、コントロール部70から第2ゲートドライバ32にゲートスタートパルスGSPOI(Sub)が入力され、上記と同様の処理が繰り返される。すなわち、図16では、第2ゲートドライバ32において不具合が生じていないため、第2ゲートドライバ32により処理が繰り返される。このとき、故障と判定された第1ゲートドライバ31では、入出力される各種信号はすべてLoレベルに維持されている。
 ここで、ゲート出力判定部75が、ゲート信号GSPIO(Sub)が正規のタイミングで出力されていないと判定した場合には、第2ゲートドライバ32の故障と判定し、コントロール部70はゲートスタートパルスGSPOI(Sub)をLoレベルに固定する。これにより、第2ゲートドライバ32がアクティブ状態から非アクティブ状態に切り替わり、第2ゲートドライバ32の動作が停止する。また、コントロール部70は、ゲートエラーフラグ(Sub)をLoレベルからHiレベルに切り替えることにより、報知部80から、第2ゲートドライバ32が故障したことを知らせるメッセージが外部に報知される。例えば、第2ゲートドライバ32の状態を表示するLEDランプ(Sub)が、正常状態を示す「緑点灯」から、異常状態を示す「赤点灯」に切り替わる。これにより、LEDランプ(Main)およびLEDランプ(Sub)ともに「赤点灯」となり、ユーザは第1および第2ゲートドライバ31,32が故障したことを認識することができる。
 なお、図16では、第1ゲートチップドライバ31aの故障によりゲート信号GSPIO(Main)が出力されない場合を示したが、他の不具合例としては、図17に示すような不正なタイミングでゲート信号GSPIO(Main)が出力される場合や、正規のタイミングおよび不正なタイミング双方でゲート信号GSPIO(Main)が出力される場合が挙げられる。その点、本液晶表示装置2のゲート出力判定部75によれば、ゲート信号GSPIO(Main)が、ゲートスタートパルスGSPOI(Main)が出力されてから480ライン後に出力されているか、および、ゲート信号GSPIO(Main)が、ゲートスタートパルスGSPOI(Main)が出力されてから480ライン後でないタイミングで出力されていないか、の双方をチェックして正常/異常を判定しているため、ゲートドライバの故障を確実に検出することができる。
 また、検出精度を高めるために、検知パルスの周期を短くする構成、および、カウンタ部73を備えて、異常判定回数に基づきゲートドライバの故障を判定する構成については、実施の形態1およびソースドライバの構成と同様に適用することができる。
 なお、上記の形態では、ゲートドライバからゲート出力判定部75に入力され(戻され)異常検知の対象となるゲート信号GSPIOを、最終のスタートパルス出力GSPIO(Main)としているが、これに限定されるものではなく、例えば、第1ゲートチップドライバ31aから出力されるゲート信号GSPIOとしてもよい。あるいは、第1ゲートチップドライバ31aのゲート信号GSPIOを、ゲート出力判定部75に入力して、ゲート信号GSPIOが異常であるか否かを判定する構成としてもよい。
 ここで、上記動作例に対応するフローチャートを図18に示す。図18に示すように、まず、ステップS31において、コントロール部70は、ゲートスタートパルスGSPOI(Main)出力状態とする。このとき、ゲートスタートパルスGSPOI(Sub)、ゲートエラーフラグ(Main)、ゲートエラーフラグ(Sub)についてはLoレベルを出力する。
 次に、ステップS32において、ゲート出力判定部75が、正規の位置(タイミング)でゲート信号GSPIO(Main)が出力されているか、および、正規の位置ではない位置でゲート信号GSPIO(Main)が出力されていないかを判定する。
 ステップS32においてYESの場合、すなわち、ゲート信号GSPIO(Main)が、正規の位置(タイミング)で出力され、かつ、正規の位置ではない位置で出力されていない場合には、第1ゲートドライバ31は正常であると判定し、ステップS31に戻り、第1ゲートドライバ31において通常の動作が繰り返される。
 一方、ステップS32においてNOの場合、すなわち、ゲート信号GSPIO(Main)が、正規の位置(タイミング)で出力されていない場合、または、正規の位置ではない位置で出力されている場合、あるいは、正規の位置で出力されているにもかかわらず他の位置でも出力されている場合には、第1ゲートドライバ31が故障していると判定し、次のステップS33に移行する。
 ステップS33では、ゲート出力判定部75の判定結果(第1ゲートドライバ31の故障)に基づいて、コントロール部70が、ゲートスタートパルスGSPOI(Main)をLoレベルに固定し、ゲートスタートパルスGSPOI(Sub)を出力状態に切り替える。さらに、ゲートエラーフラグ(Main)をHiレベルに切り替える。ゲートエラーフラグ(Sub)については、Loレベルを維持する。これにより、第1ゲートドライバ31が停止し、第2ゲートドライバ32が駆動する。同時に、第1ゲートドライバ31の故障が外部に報知される。
 次に、ステップS34では、ステップS32の処理と同様、第2ゲートドライバ32において、ゲート出力判定部75が、ゲート信号GSPIO(Sub)の出力タイミングをモニタリングして、第2ゲートドライバ32の状態を判定する。
 ステップS34においてYESの場合、すなわち、ゲート信号GSPIO(Sub)が、正規の位置(タイミング)で出力され、かつ、正規の位置ではない位置で出力されていない場合には、第2ゲートドライバ32は正常であると判定し、ステップS33に戻り、第2ゲートドライバ32による通常の動作が繰り返される。
 一方、ステップS34においてNOの場合、すなわち、ゲート信号GSPIO(Sub)が、正規の位置(タイミング)で出力されていない場合、または、正規の位置ではない位置で出力されている場合、あるいは、正規の位置で出力されているにもかかわらず他の位置でも出力されている場合には、第2ゲートドライバ32が故障していると判定し、次のステップS35に移行する。
 ステップS35では、ゲート出力判定部75の判定結果(第2ゲートドライバ32の故障)に基づいて、コントロール部70が、ゲートスタートパルスGSPOI(Sub)をLoレベルに固定する。さらに、ゲートエラーフラグ(Sub)をHiレベルに切り替える。これにより、第1ゲートドライバ31に加えて、第2ゲートドライバ32の動作も停止する。そして、第1および第2ゲートドライバ31,32の故障が外部に報知される。
 以上のように、本実施形態に係る液晶表示装置2は、一般的な液晶表示装置の構成に加えて、冗長回路(第2ゲートドライバ32)、ゲート出力判定部75およびこれらを制御するコントロール部70を備えている。これにより、第1ゲートドライバ31が故障した場合には、自動的に第2ゲートドライバ32に切り替わるため、表示機能を停止させることなく動作を続行させることができる。よって、製造時においては冗長回路に切り替える手間を省くことができ、ユーザ使用時においては製品寿命を延ばすことができる。
 ここで、本実施の形態2のコントロール部70は、ソース出力判定部74およびゲート出力判定部75を含んでいるため、両者の判定結果に基づいて、第1および第2ソースドライバ21,22、第1および第2ゲートドライバ31,32を制御する構成としてもよい。例えば、第1および第2ソースドライバ21,22がともに故障した場合には、第1および第2ゲートドライバ31,32の動作を停止する構成とすることができる。具体的な処理方法としては、第2ソースドライバ22においてソースエラーフラグ(Sub)(Hiレベル)が出力された時点で、コントロール部70が、ゲートスタートパルスGSPOI(Main)、およびゲートスタートパルスGSPOI(Sub)をLoレベルに固定する方法が挙げられる。なお、第1および第2ゲートドライバ31,32の故障に基づいて、第1および第2ソースドライバ21,22の動作を停止する構成とすることもできる。
 また、図19に示すように、コントロール部70から、各チップドライバに制御信号(Hi-Z制御信号)を入力する構成としてもよい。具体的には、初期状態において、コントロール部70は、第1ソースチップドライバ21a,21b,21cのそれぞれに、Hiレベルのソース制御信号(Main)を入力し、第2ソースチップドライバ22a,22b,22cのそれぞれに、Loレベルのソース制御信号(Sub)を入力し、第1ゲートチップドライバ31a,31bのそれぞれに、Hiレベルのゲート制御信号(Main)を入力し、第2ゲートチップドライバ32a,32bのそれぞれに、Loレベルのゲート制御信号(Sub)を入力する。ここで、Main側が故障した場合には、Main側の制御信号をLoレベルに切り替えるとともに、Sub側の制御信号をHiレベルに切り替えることにより、冗長回路への切り替えが行われる。
 また、図19に示す構成では、チップドライバごとに制御信号を入力する構成であるため、チップドライバごとに、正常なチップドライバに切り替える構成としてもよい。例えば、第1ソースチップドライバ21bが故障した場合には、第1ソースチップドライバ21a,21cに入力するソース制御信号(Main)をHiレベルに維持しつつ、第1ソースチップドライバ21bに入力するソース制御信号(Main)をLoレベルに切り替え、第2ソースチップドライバ22a,22cに入力するソース制御信号(Sub)をLoレベルに維持しつつ、第2ソースチップドライバ22bに入力するソース制御信号(Sub)をHiレベルに切り替える。ゲートチップドライバにおいても同様の構成とすることができる。これにより、故障したチップドライバのみを切り替えることができるため、信頼性を向上させることができるとともに、製品寿命をさらに延ばすことができる。
 本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
 本発明は、アクティブマトリクス型液晶表示装置の駆動に特に好適に適用できる。
1、2   液晶表示装置(表示装置)
10    液晶表示パネル(表示パネル)
11    ソースバスライン(データ信号線)
12    ゲートライン(走査信号線)
12a   ダミーライン(ダミー走査信号線)
13    TFT(トランジスタ)
14    画素電極
20    ソースドライバ(データ信号線駆動回路)
30    第1ゲートドライバ(走査信号線駆動回路)
40    第2ゲートドライバ(走査信号線駆動回路)
50    第1切替スイッチ部(切替手段)
51    第1スイッチ(スイッチング素子)
60    第2切替スイッチ部(切替手段)
61    第2スイッチ(スイッチング素子)
70    コントロール部(切替手段)
71    ゲート出力判定部(判定手段)
73    カウンタ部(計測手段)
74    ソース出力判定部(判定手段)
75    ゲート出力判定部(判定手段)
80    報知部(報知手段)
21    第1ソースドライバ(データ信号線駆動回路)
21a   第1ソースチップドライバ
21b   第1ソースチップドライバ
21c   第1ソースチップドライバ
22    第2ソースドライバ(データ信号線駆動回路)
22a   第2ソースチップドライバ
22b   第2ソースチップドライバ
31    第1ゲートドライバ(走査信号線駆動回路)
31a   第1ゲートチップドライバ
31b   第1ゲートチップドライバ
32    第2ゲートドライバ(走査信号線駆動回路)
32a   第2ゲートチップドライバ
32b   第2ゲートチップドライバ
30a   シフトレジスタ

Claims (12)

  1.  走査信号線と、該走査信号線に供給される走査信号よってオン/オフされるトランジスタと、該トランジスタの一端に接続された画素電極と、該トランジスタの他端に接続されたデータ信号線とを含む表示パネルを備えた表示装置であって、
     走査信号線およびデータ信号線の少なくとも一方の信号線について、同一の信号線に接続される複数の信号線駆動回路と、
     複数の信号線駆動回路の少なくとも一つが故障しているか否かを、各信号線駆動回路から出力される信号の出力タイミングに基づいて判定する判定手段と、
     上記判定手段により信号線駆動回路が故障していると判定された場合には、他の正常な信号線駆動回路に切り替える切替手段とを備えていることを特徴とする表示装置。
  2.  上記判定手段は、各信号線駆動回路から出力される信号が、所定のタイミングで出力されているか、および、所定のタイミングではないタイミングで出力されていないかを判定し、
     信号線駆動回路から出力される信号が、所定のタイミングで出力され、かつ、所定のタイミングではないタイミングで出力されていない場合には、該信号線駆動回路は故障していないと判定する一方、
     信号線駆動回路から出力される信号が、所定のタイミングで出力されていない場合、または、所定のタイミングではないタイミングで出力されている場合、もしくは、所定のタイミングおよび所定のタイミングではないタイミング双方で出力されている場合には、該信号を異常と判定し、該信号線駆動回路は故障していると判定することを特徴とする請求項1に記載の表示装置。
  3.  上記所定のタイミングは、1垂直走査期間の終了時であって、
     上記判定手段は、上記信号が、1垂直走査期間の終了時に信号線駆動回路から出力されているか、および、1垂直走査期間の終了時ではないタイミングで信号線駆動回路から出力されていないかを判定することを特徴とする請求項2に記載の表示装置。
  4.  上記所定のタイミングは、1水平走査期間の終了時であって、
     上記判定手段は、上記信号が、1水平走査期間の終了時に信号線駆動回路から出力されているか、および、1水平走査期間の終了時ではないタイミングで信号線駆動回路から出力されていないかを判定することを特徴とする請求項2に記載の表示装置。
  5.  上記信号線駆動回路は、走査信号線駆動回路であって、
     走査信号の走査終了側に位置する最端部には、表示に寄与しないダミー走査信号線が設けられ、
     上記判定手段は、上記ダミー走査信号線に出力される走査信号が、表示に寄与する走査終了側の端部に位置する走査信号線における水平走査期間の終了時に該ダミー走査信号線に出力されているか、および、該水平走査期間の終了時ではないタイミングで該ダミー走査信号線に出力されていないかを判定することを特徴とする請求項2に記載の表示装置。
  6.  上記信号線駆動回路は、走査信号線駆動回路であって、
     各走査信号線駆動回路は、それぞれに対応するスイッチング素子を介して走査信号線に接続され、
     上記切替手段は、上記判定手段により故障したと判定された走査信号線駆動回路に接続されるスイッチング素子にオフ信号を入力する一方、他の正常な走査信号線駆動回路に接続されるスイッチング素子にオン信号を入力することにより、走査信号線駆動回路を切り替えることを特徴とする請求項1~5のいずれか1項に記載の表示装置。
  7.  上記切替手段は、さらに、上記判定手段により故障したと判定された走査信号線駆動回路へのゲートスタートパルスの出力を停止する一方、他の正常な走査信号線駆動回路に対してゲートスタートパルスを出力することを特徴とする請求項6に記載の表示装置。
  8.  上記信号線駆動回路は、データ信号線駆動回路であって、
     上記判定手段は、データ信号線駆動回路から出力されるデータ信号の出力タイミングに基づいて、該データ信号線駆動回路が故障しているか否かを判定することを特徴とする請求項1に記載の表示装置。
  9.  上記切替手段は、上記判定手段により故障したと判定されたデータ信号線駆動回路へのソーススタートパルスの出力を停止する一方、他の正常なデータ信号線駆動回路に対してソーススタートパルスを出力することを特徴とする請求項8に記載の表示装置。
  10.  上記判定手段が各信号線駆動回路から出力される信号の出力タイミングが異常であると判定した回数を計測する計測手段をさらに備え、
     上記判定手段は、上記計測手段による上記信号の異常判定回数が所定回数に達したときに、該信号を出力する信号線駆動回路が故障していると判定することを特徴とする請求項1~9のいずれか1項に記載の表示装置。
  11.  信号線駆動回路の動作状態を外部に報知する報知手段をさらに備え、
     上記報知手段は、上記判定手段の判定結果に応じて、各信号線駆動回路が故障しているか否かを外部に報知することを特徴とする請求項1~10のいずれか1項に記載の表示装置。
  12.  走査信号線と、該走査信号線に供給される走査信号よってオン/オフされるトランジスタと、該トランジスタの一端に接続された画素電極と、該トランジスタの他端に接続されたデータ信号線と、走査信号線およびデータ信号線の少なくとも一方の信号線について、同一の信号線に接続される複数の信号線駆動回路と、を含む表示パネルを備えた表示装置の駆動方法であって、
     複数の信号線駆動回路の少なくとも一つが故障しているか否かを、各信号線駆動回路から出力される信号の出力タイミングに基づいて判定する判定ステップと、
     上記判定ステップにおいて信号線駆動回路が故障していると判定された場合には、他の正常な信号線駆動回路に切り替える切替ステップとを含むことを特徴とする表示装置の駆動方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101825673A (zh) * 2010-04-16 2010-09-08 北京中庆微数字设备开发有限公司 一种led检测装置
CN104505045A (zh) * 2014-12-29 2015-04-08 深圳市华星光电技术有限公司 液晶显示面板、栅极驱动电路及其故障检测方法
JP2016524175A (ja) * 2013-04-25 2016-08-12 京東方科技集團股▲ふん▼有限公司Boe Technology Group Co.,Ltd. ゲート駆動回路及びアレイ基板
JPWO2015132908A1 (ja) * 2014-03-05 2017-03-30 パイオニア株式会社 表示制御装置
WO2017150116A1 (ja) * 2016-03-01 2017-09-08 ローム株式会社 液晶駆動装置
WO2018150875A1 (ja) * 2017-02-17 2018-08-23 パナソニック液晶ディスプレイ株式会社 表示装置
WO2019017364A1 (ja) * 2017-07-21 2019-01-24 シャープ株式会社 表示装置
WO2019021878A1 (ja) * 2017-07-24 2019-01-31 シャープ株式会社 表示装置およびその駆動方法
JP7423990B2 (ja) 2019-11-11 2024-01-30 セイコーエプソン株式会社 電気光学装置および電子機器

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8665201B2 (en) * 2008-10-10 2014-03-04 Sharp Kabushiki Kaisha Display device and method for driving display device
JP2011164328A (ja) * 2010-02-09 2011-08-25 Sony Corp 表示装置および電子機器
US9601064B1 (en) * 2011-11-28 2017-03-21 Elbit Systems Ltd. Liquid crystal display with full driver redundancy scheme
EP2801022A1 (en) * 2012-01-05 2014-11-12 American Panel Corporation Inc. Redundant control system for lcd
KR20130090616A (ko) * 2012-02-06 2013-08-14 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
GB2500401B (en) * 2012-03-20 2020-06-03 Ge Aviat Systems Ltd Apparatus for an aircraft cockpit display
TW201345151A (zh) * 2012-04-25 2013-11-01 Novatek Microelectronics Corp 橋接積體電路
CN104269134B (zh) * 2014-09-28 2016-05-04 京东方科技集团股份有限公司 一种栅极驱动器、显示装置及栅极驱动方法
CN104318890A (zh) * 2014-11-18 2015-01-28 合肥鑫晟光电科技有限公司 一种阵列基板及其驱动方法、显示装置
KR20160077475A (ko) * 2014-12-23 2016-07-04 삼성디스플레이 주식회사 표시장치
KR101705964B1 (ko) * 2015-01-30 2017-02-23 하이디스 테크놀로지 주식회사 안전기능을 구비한 디스플레이 장치
JP2016224187A (ja) * 2015-05-28 2016-12-28 株式会社ジャパンディスプレイ 表示装置
JP6543522B2 (ja) 2015-07-06 2019-07-10 株式会社ジャパンディスプレイ 表示装置
KR102435257B1 (ko) * 2015-08-04 2022-08-25 삼성디스플레이 주식회사 게이트 보호회로 및 이를 포함하는 표시장치
CN105096876B (zh) * 2015-08-19 2017-06-27 深圳市华星光电技术有限公司 Goa驱动系统及液晶面板
KR102549718B1 (ko) * 2015-12-28 2023-07-03 삼성디스플레이 주식회사 터치 표시 장치 및 이의 제조 방법
JP2018004886A (ja) * 2016-06-30 2018-01-11 シナプティクス・ジャパン合同会社 表示制御及びタッチ制御デバイス、並びに表示及びタッチ検出パネルユニット
CN105976787B (zh) * 2016-07-22 2018-09-04 京东方科技集团股份有限公司 栅极驱动电路及其驱动方法和显示装置
CN106128351B (zh) * 2016-08-31 2020-12-29 京东方科技集团股份有限公司 一种显示装置
KR102517738B1 (ko) * 2016-12-29 2023-04-04 엘지디스플레이 주식회사 표시장치, 구동 컨트롤러 및 구동방법
WO2018148556A1 (en) * 2017-02-09 2018-08-16 L3 Technologies, Inc. Fault-tolerant liquid crystal displays for avionics systems
CN106847177B (zh) * 2017-03-13 2019-11-22 武汉华星光电技术有限公司 显示装置及其寿命延长方法
CN107170400B (zh) * 2017-05-18 2020-12-11 京东方科技集团股份有限公司 一种电致发光显示面板及其检测方法、显示装置
CN107331358B (zh) * 2017-07-19 2019-11-15 深圳市华星光电半导体显示技术有限公司 一种显示面板及显示面板栅极信号控制方法
CN107507593B (zh) * 2017-09-15 2023-03-17 惠科股份有限公司 显示面板及其驱动方法和显示装置
CN107818770A (zh) * 2017-10-25 2018-03-20 惠科股份有限公司 显示面板的驱动装置及方法
US20200013321A1 (en) * 2018-07-09 2020-01-09 Sharp Kabushiki Kaisha Display device and method for detecting state thereof
CN110782818B (zh) * 2018-07-25 2023-09-19 夏普株式会社 显示装置及显示装置的检查方法
CN109188804B (zh) * 2018-09-03 2021-06-22 Tcl华星光电技术有限公司 液晶显示面板及液晶显示器
US10783817B2 (en) 2018-09-21 2020-09-22 Chongqing Hkc Optoelectronics Technology Co., Ltd. Driving circuit, level shifter chip, and display device
CN108877638B (zh) * 2018-09-21 2021-06-04 重庆惠科金渝光电科技有限公司 驱动电路、升压芯片及显示装置
US10832607B2 (en) 2018-09-27 2020-11-10 HKC Corporation Limited Display control device, display, and self-test interrupt method
CN109192159A (zh) * 2018-09-27 2019-01-11 惠科股份有限公司 显示控制装置、显示器、自检中断方法及装置
CN109410852A (zh) * 2018-10-22 2019-03-01 惠科股份有限公司 一种显示装置及其检测方法
CN109658854B (zh) * 2018-12-25 2021-08-31 惠科股份有限公司 一种显示装置的检修方法、驱动方法及显示装置
CN109445137B (zh) * 2018-12-25 2020-04-14 惠科股份有限公司 一种显示装置的制造方法、修复方法和显示装置
WO2020180757A1 (en) * 2019-03-01 2020-09-10 Echols Greory Frank Redundant display systems and methods for use thereof in safety critical applications
CN110070817B (zh) 2019-04-08 2020-11-10 武汉华星光电半导体显示技术有限公司 Goa驱动单元、goa电路及显示装置
CN109961729B (zh) * 2019-04-30 2022-11-08 深圳市华星光电半导体显示技术有限公司 显示面板及其测试方法
CN113179662B (zh) * 2019-11-27 2023-02-17 京东方科技集团股份有限公司 显示基板及显示装置
US11436970B2 (en) * 2020-07-16 2022-09-06 Huayuan Semiconductor (Shenzhen) Limited Company Addressing and redundancy schemes for distributed driver circuits in a display device
US11783739B2 (en) * 2020-09-10 2023-10-10 Apple Inc. On-chip testing architecture for display system
CN112526395B (zh) * 2020-11-30 2023-11-17 科大讯飞股份有限公司 车载显示屏信号传输检测装置、方法以及系统
US20230047265A1 (en) * 2021-08-11 2023-02-16 Scioteq Bv Fault tolerant display
WO2023017137A1 (en) * 2021-08-11 2023-02-16 Scioteq Bv Fault tolerant display
CN116564217A (zh) * 2022-01-28 2023-08-08 群创光电股份有限公司 电子装置
CN114758629B (zh) 2022-06-16 2022-09-02 惠科股份有限公司 背光模组及其点亮方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6210696A (ja) * 1985-07-08 1987-01-19 松下電子工業株式会社 画像表示装置
JPH03296714A (ja) * 1990-04-17 1991-12-27 Pioneer Electron Corp 画像表示装置
JPH0850796A (ja) * 1993-11-29 1996-02-20 Sanyo Electric Co Ltd シフトレジスタおよび表示装置
JPH10339861A (ja) * 1997-03-15 1998-12-22 Sharp Corp フォールトトレラントアーキテクチャ
JP2003216126A (ja) * 2002-01-25 2003-07-30 Toshiba Corp 駆動回路、電極基板及び平面表示装置
JP2003271109A (ja) * 2002-03-18 2003-09-25 Sharp Corp 表示装置およびその走査回路検査方法
JP2006099050A (ja) * 2004-09-06 2006-04-13 Sony Corp 画像表示装置およびその駆動方法
JP2009008891A (ja) * 2007-06-28 2009-01-15 Semiconductor Energy Lab Co Ltd 表示装置及び電子機器

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3210432B2 (ja) 1992-08-17 2001-09-17 株式会社東芝 液晶表示装置
KR100195276B1 (ko) * 1995-12-01 1999-06-15 윤종용 구동회로를 내장한 액정 표시장치 및 그 구동방법
CN1214282C (zh) * 1997-10-31 2005-08-10 精工爱普生株式会社 电气光学装置及电子设备
US6191770B1 (en) * 1997-12-11 2001-02-20 Lg. Philips Lcd Co., Ltd. Apparatus and method for testing driving circuit in liquid crystal display
JP4659180B2 (ja) * 2000-07-12 2011-03-30 シャープ株式会社 表示装置
US6747503B2 (en) * 2002-04-08 2004-06-08 Exar Corporation CMOS transmission gate with high impedance at power off
US7486269B2 (en) * 2003-07-09 2009-02-03 Samsung Electronics Co., Ltd. Shift register, scan driving circuit and display apparatus having the same
JP4656870B2 (ja) * 2004-06-25 2011-03-23 株式会社半導体エネルギー研究所 半導体表示装置及び電子機器
US7332742B2 (en) * 2004-06-29 2008-02-19 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic apparatus
CN101276536B (zh) * 2004-09-06 2010-04-14 索尼株式会社 图像显示单元及驱动该图像显示单元的方法
JP4107601B2 (ja) * 2004-12-15 2008-06-25 インターナショナル・ビジネス・マシーンズ・コーポレーション アレイ基板の検査方法及びその検査装置
KR101133768B1 (ko) * 2005-03-07 2012-04-09 삼성전자주식회사 표시 장치
US7868883B2 (en) * 2005-05-27 2011-01-11 Seiko Epson Corporation Electro-optical device and electronic apparatus having the same
JP4892895B2 (ja) * 2005-09-01 2012-03-07 日本電気株式会社 液晶表示装置及び投射型液晶表示装置
KR20070076293A (ko) * 2006-01-18 2007-07-24 삼성전자주식회사 액정 표시 장치 및 그의 복구 방법
JP2008020675A (ja) * 2006-07-13 2008-01-31 Mitsubishi Electric Corp 画像表示装置
TWI585730B (zh) * 2006-09-29 2017-06-01 半導體能源研究所股份有限公司 顯示裝置和電子裝置
KR101316791B1 (ko) * 2007-01-05 2013-10-11 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 액정 표시 장치, 박막트랜지스터 기판의 제조 방법
TWI360094B (en) * 2007-04-25 2012-03-11 Wintek Corp Shift register and liquid crystal display
US8665201B2 (en) * 2008-10-10 2014-03-04 Sharp Kabushiki Kaisha Display device and method for driving display device
TWI375831B (en) * 2009-02-10 2012-11-01 Au Optronics Corp Display device and repairing method therefor

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6210696A (ja) * 1985-07-08 1987-01-19 松下電子工業株式会社 画像表示装置
JPH03296714A (ja) * 1990-04-17 1991-12-27 Pioneer Electron Corp 画像表示装置
JPH0850796A (ja) * 1993-11-29 1996-02-20 Sanyo Electric Co Ltd シフトレジスタおよび表示装置
JPH10339861A (ja) * 1997-03-15 1998-12-22 Sharp Corp フォールトトレラントアーキテクチャ
JP2003216126A (ja) * 2002-01-25 2003-07-30 Toshiba Corp 駆動回路、電極基板及び平面表示装置
JP2003271109A (ja) * 2002-03-18 2003-09-25 Sharp Corp 表示装置およびその走査回路検査方法
JP2006099050A (ja) * 2004-09-06 2006-04-13 Sony Corp 画像表示装置およびその駆動方法
JP2009008891A (ja) * 2007-06-28 2009-01-15 Semiconductor Energy Lab Co Ltd 表示装置及び電子機器

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101825673A (zh) * 2010-04-16 2010-09-08 北京中庆微数字设备开发有限公司 一种led检测装置
JP2016524175A (ja) * 2013-04-25 2016-08-12 京東方科技集團股▲ふん▼有限公司Boe Technology Group Co.,Ltd. ゲート駆動回路及びアレイ基板
JPWO2015132908A1 (ja) * 2014-03-05 2017-03-30 パイオニア株式会社 表示制御装置
CN104505045A (zh) * 2014-12-29 2015-04-08 深圳市华星光电技术有限公司 液晶显示面板、栅极驱动电路及其故障检测方法
CN104505045B (zh) * 2014-12-29 2017-04-12 深圳市华星光电技术有限公司 液晶显示面板、栅极驱动电路及其故障检测方法
US10600378B2 (en) 2016-03-01 2020-03-24 Rohm Co., Ltd. Liquid crystal driving device
WO2017150116A1 (ja) * 2016-03-01 2017-09-08 ローム株式会社 液晶駆動装置
JPWO2017150116A1 (ja) * 2016-03-01 2018-12-20 ローム株式会社 液晶駆動装置
WO2018150875A1 (ja) * 2017-02-17 2018-08-23 パナソニック液晶ディスプレイ株式会社 表示装置
WO2019017364A1 (ja) * 2017-07-21 2019-01-24 シャープ株式会社 表示装置
WO2019021878A1 (ja) * 2017-07-24 2019-01-31 シャープ株式会社 表示装置およびその駆動方法
US11328681B2 (en) 2017-07-24 2022-05-10 Sharp Kabushiki Kaisha Display device and drive method thereof
JP7423990B2 (ja) 2019-11-11 2024-01-30 セイコーエプソン株式会社 電気光学装置および電子機器

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