JPH0850796A - シフトレジスタおよび表示装置 - Google Patents

Abstract

(57)【要約】 【目的】オンチップで欠陥検査および冗長切替を行うこ
とが可能なデータドライバを備えたアクティブマトリッ
クス方式ＴＦＴ−ＬＣＤを提供する。 【構成】各正規シフトレジスタRSR1〜RSRmの欠陥検査が
内蔵回路（ディテクタ１４，選択回路１５）によってオ
ンチップで行われる。その欠陥検査の結果に従って、シ
フトレジスタ５のデータ移動およびパラレル出力が制御
され、自動的に冗長切替が行われる。具体的には、各ト
ランスミッションゲート１１，１２がオンオフ制御さ
れ、正規シフトレジスタが正常なシフト動作を行わない
場合には、対応するスペアシフトレジスタのシリアル出
力が次段の正規シフトレジスタおよびスペアシフトレジ
スタへ送られる。また、正規シフトレジスタが正常なシ
フト動作を行わない場合には、出力セレクタ１３によっ
て当該正規シフトレジスタに対応するスペアシフトレジ
スタが選択され、そのパラレル出力がアナログスイッチ
４へ送られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシフトレジスタおよび当
該シフトレジスタを用いる表示装置に関するものであ
る。

【０００２】

【従来の技術】近年、薄膜トランジスタ（ＴＦＴ；Thin
Film Transistor）を用いたアクティブマトリックス方
式の液晶ディスプレイ（ＬＣＤ；Liquid Crystal Displ
ay）が高画質な表示装置として注目されている。この表
示装置は、アクティブマトリックス方式ＴＦＴ−ＬＣＤ
と呼ばれる。

【０００３】アクティブマトリックス方式は、マトリッ
クスに配置された各画素にスイッチ素子（画素制御素
子）と信号蓄積素子（画素容量）とを集積し、各画素に
一種の記憶動作を行わせて液晶を準スタティックに駆動
する方式である。すなわち、外部から送られてくるビデ
オ信号（データ信号）は、駆動回路（データドライバ）
を介してＬＣＤ内部の配線（データ線）へ転送される。
スイッチ素子は、走査信号によってオン・オフ状態が切
り換わるスイッチとして機能する。そして、オン状態に
あるスイッチ素子を介してビデオ信号が画素へ伝達さ
れ、液晶の駆動が行われる。その後、スイッチ素子がオ
フ状態になると、画素に印加されたデータ信号は電荷の
状態で信号蓄積素子に蓄えられ、次にスイッチ素子がオ
ン状態になるまで引き続き液晶の駆動が行われる。その
ため、走査線数が増大して１つの画素に割り当てられる
駆動時間が少なくなっても、液晶の駆動が影響を受ける
ことはなく、コントラストが低下することもない。

【０００４】アクティブマトリックス方式には、スイッ
チ素子としてＴＦＴを用いるＴＦＴ型と、ダイオードを
用いるダイオード型とがある。ＴＦＴ型は、ダイオード
型に比べて製造が困難である反面、高いコントラストお
よび中間調が容易に得られ、ＣＲＴに匹敵する高品位な
ＬＣＤを実現することができるという特徴がある。

【０００５】ＴＦＴでは、絶縁基板上に形成された半導
体薄膜が能動層として使われる。能動層としては一般的
にアモルファスシリコンおよびポリシリコンが用いられ
る。能動層としてアモルファスシリコンを用いたＴＦＴ
はアモルファスシリコンＴＦＴと呼ばれ、ポリシリコン
を用いたＴＦＴはポリシリコンＴＦＴと呼ばれる。ポリ
シリコンＴＦＴはアモルファスシリコンＴＦＴに比べ、
プロセス温度が高いため基板材料（石英ガラス，高耐熱
ガラス）や成膜装置に制約があって大面積化が難しい反
面、トランジスタの駆動能力が高くセルフアライン構造
であるため微細化に適し、周辺駆動回路（データドライ
バおよびゲートドライバ）をＬＣＤの表示部であるＬＣ
Ｄ画素部と同一基板に作り込むことができるという特徴
がある。データドライバまたはゲートドライバの少なく
とも一方をＬＣＤ画素部と同一基板に作り込んだもの
は、一般にドライバ内蔵型（ドライバ一体型）と呼ばれ
る。

【０００６】ここで、各画素にビデオ信号を書き込む方
式（すなわち、ＴＦＴ−ＬＣＤの駆動方法〔走査方
法〕）には、線順次駆動（線順次走査）と点順次駆動
（点順次走査）とがある。線順次駆動は、１水平期間毎
に１走査線（１ゲート配線）分の各画素にビデオ信号を
パラレルに書き込んでいく方式である。一方、点順次駆
動は、１つの画素単位にビデオ信号をシリアルに書き込
んでいく方式である。ドライバ内蔵型では一般に点順次
駆動が用いられる。

【０００７】

【発明が解決しようとする課題】ところで、ドライバ内
蔵型では、内蔵されたドライバ（データドライバ，ゲー
トドライバ）が故障するとディスプレイとして機能しな
くなってしまうため、歩留りを考慮すると、ドライバに
冗長性をもたせることが必要となる。

【０００８】点順次駆動におけるドライバは、一般に、
サンプリングトランジスタ群から成るアナログスイッチ
と、そのアナログスイッチをオンオフ制御するシフトレ
ジスタとから構成されている。アナログスイッチはデー
タ線（または走査線）に接続され、シフトレジスタのシ
フト動作に従って各データ線（または各走査線）を順番
に選択するようになっている。そのため、シフトレジス
タに欠陥が生じてデータの移動が停止すると、停止した
データ以降の残りのビットに対応する各データ線（また
は各走査線）が全滅してしまうことになる。例えば、残
りのビットに対応する各データ線（または各走査線）が
選択されなくなったり、残りのビットに対応する各デー
タ線（または各走査線）が同時に全て選択されたりす
る。従って、シフトレジスタに冗長性をもたせることが
特に重要となる。

【０００９】そこで、従来、シフトレジスタを分割し、
分割した各シフトレジスタにそれぞれスペアを用意して
おき、正規のシフトレジスタに欠陥が生じたときにはス
ペアを用いるようにリペア（具体的にはレーザリペア
等）することで冗長性をもたせる方法が提案されている
（ISSCC 92/SESSION 7/CIRCUITS FOR TRANSDUCERS ANDA
CTIVE-MATRIX LCD DRIVERS/ PAPER 7.1,1992 IEEE Inte
rnational Solid-StateCircuits Conference Digest of
Technical Papers,pp.118-119. 参照）。 しかし、こ
の方法では、シフトレジスタの欠陥場所の特定が容易で
はないことや、リペアをするための検査工程が必要にな
るため手間がかかってコストが増大するといった問題が
ある。

【００１０】本発明は上記問題点を解決するためになさ
れたものであり、以下の目的を有するものである。 １〕欠陥の救済を行うことが可能なシフトレジスタを提
供する。

【００１１】２〕オンチップで欠陥検査および冗長切替
を行うことが可能なシフトレジスタを提供する。 ３〕オンチップで欠陥検査および冗長切替を行うことが
可能なシリアル入力シリアルパラレル出力形シフトレジ
スタを簡単な構成によって提供する。

【００１２】４〕オンチップで欠陥検査および冗長切替
を行うことが可能なドライバを備えた表示装置を簡単な
構成によって提供する。 ５〕オンチップで欠陥検査および冗長切替を行うことが
可能なドライバを備えたアクティブマトリックス方式Ｔ
ＦＴ−ＬＣＤを簡単な構成によって提供する。

【００１３】

【課題を解決するための手段】請求項１に記載の発明
は、ブロック分割された正規シフトレジスタにそれぞれ
スペアシフトレジスタを加えたことをその要旨とする。

【００１４】請求項２に記載の発明は、ブロック分割さ
れた正規シフトレジスタにそれぞれスペアシフトレジス
タを加え、シリアル出力を転送すると共に、パラレル出
力を外部へ出力することをその要旨とする。

【００１５】請求項３に記載の発明は、シリーズに接続
された複数の正規シフトレジスタと、その正規シフトレ
ジスタに対応して設けられたスペアシフトレジスタと、
各正規シフトレジスタおよび各スペアシフトレジスタの
中から、正常なシフト動作を行うシフトレジスタを組み
合わせてそれぞれ接続する接続手段とを備えたことをそ
の要旨とする。

【００１６】請求項４に記載の発明は、シリーズに接続
された複数の正規シフトレジスタと、その正規シフトレ
ジスタに対応して設けられたスペアシフトレジスタと、
各正規シフトレジスタおよび各スペアシフトレジスタの
中から、正常なシフト動作を行うシフトレジスタを組み
合わせてそれぞれ接続する接続手段と、その正常なシフ
ト動作を行うシフトレジスタのパラレル出力を外部へ出
力するパラレル出力選択手段とを備えたことをその要旨
とする。

【００１７】請求項５に記載の発明は、シリーズに接続
された複数の正規シフトレジスタと、その正規シフトレ
ジスタに対応してシリーズに接続された複数のスペアシ
フトレジスタと、各正規シフトレジスタが正常なシフト
動作を行うかどうかを検知する検知手段と、その検知手
段の検知結果に基づいて、正規シフトレジスタまたはス
ペアシフトレジスタのいずれか一方を選択し、そのシリ
アル出力を次段の正規シフトレジスタおよびスペアシフ
トレジスタへ出力するシリアル出力選択手段と、前記検
知手段の検知結果に基づいて、正規シフトレジスタまた
はスペアシフトレジスタのいずれか一方を選択し、その
パラレル出力を外部へ出力するパラレル出力選択手段と
を備えたことをその要旨とする。

【００１８】請求項６に記載の発明は、請求項１〜５の
いずれか１項に記載のシフトレジスタにおいて、正常な
シフト動作を行う正規シフトレジスタまたはスペアシフ
トレジスタだけを活性化させる活性化手段を備えたこと
をその要旨とする。

【００１９】請求項７に記載の発明は、請求項１〜５の
いずれか１項に記載のシフトレジスタにおいて、正常な
シフト動作を行わない正規シフトレジスタまたはスペア
シフトレジスタへのシリアル入力を遮断するシリアル入
力遮断手段を備えたことをその要旨とする。

【００２０】請求項８に記載の発明は、請求項１〜７の
いずれか１項に記載のシフトレジスタにおいて、複数組
のスペアシフトレジスタを備えたことをその要旨とす
る。請求項９に記載の発明は、請求項１〜８のいずれか
１項に記載のシフトレジスタにおいて、全ての構成部材
がワンチップ上に形成されたことをその要旨とする。

【００２１】請求項１０に記載の発明は、請求項５に記
載のシフトレジスタにおいて、正規シフトレジスタとス
ペアシフトレジスタとシリアル出力選択手段とパラレル
出力選択手段とをワンチップ上に形成し、検知手段だけ
を当該ワンチップの外部に設けたことをその要旨とす
る。

【００２２】請求項１１に記載の発明は、ゲートドライ
バまたはデータドライバの少なくともいずれか一方が、
請求項１〜１０のいずれか１項に記載のシフトレジスタ
から構成されたことをその要旨とする。

【００２３】請求項１２に記載の発明は、画素セルに接
続された複数のデータ線と、請求項１〜１０のいずれか
１項に記載のシフトレジスタと、そのシフトレジスタの
パラレル出力によってオンオフ制御されてビデオライン
からのビデオ信号を各データ線に転送するサンプリング
トランジスタ群から成るアナログスイッチとから構成さ
れるデータドライバとを備えたことをその要旨とする。

【００２４】請求項１３に記載の発明は、画素セルに接
続された複数の走査線と、請求項１〜１０のいずれか１
項に記載のシフトレジスタから構成されるゲートドライ
バとを備えたことをその要旨とする。

【００２５】請求項１４に記載の発明は、画素セルに接
続された複数のデータ線および走査線と、請求項１〜１
０のいずれか１項に記載のシフトレジスタと、そのシフ
トレジスタのパラレル出力によってオンオフ制御されて
ビデオラインからのビデオ信号を各データ線に転送する
サンプリングトランジスタ群から成るアナログスイッチ
とから構成されるデータドライバと、請求項１〜１０の
いずれか１項に記載のシフトレジスタから構成されるゲ
ートドライバとを備えたことをその要旨とする。

【００２６】請求項１５に記載の発明は、請求項１１〜
１４のいずれか１項に記載の表示装置において、画素セ
ルはスイッチ素子として薄膜トランジスタを用いること
をその要旨とする。

【００２７】

【作用】請求項１に記載の発明によれば、正規シフトレ
ジスタに欠陥があってもスペアシフトレジスタで救済す
ることができる。

【００２８】請求項２に記載の発明によれば、正規シフ
トレジスタに欠陥があってもスペアシフトレジスタで救
済することができるため、各シフトレジスタ間に正確な
シリアル出力を転送することが可能になる上に、正確な
パラレル出力を外部へ出力することができる。

【００２９】請求項３に記載の発明によれば、各正規シ
フトレジスタおよび各スペアシフトレジスタの中から、
正常なシフト動作を行う欠陥のないシフトレジスタが組
み合わされて接続される。そのため、正規シフトレジス
タに欠陥があってもスペアシフトレジスタで救済するこ
とができる。

【００３０】請求項４に記載の発明によれば、各正規シ
フトレジスタおよび各スペアシフトレジスタの中から、
正常なシフト動作を行う欠陥のないシフトレジスタが組
み合わされて接続される。そのため、正規シフトレジス
タに欠陥があってもスペアシフトレジスタで救済するこ
とができ、各シフトレジスタ間に正確なシリアル出力を
転送することが可能になる上に、正確なパラレル出力を
外部へ出力することができる。

【００３１】請求項５に記載の発明によれば、検知手段
は、各正規シフトレジスタが正常なシフト動作を行うか
どうかを検知する。そして、シリアル出力選択手段は、
検知手段の検知結果に基づいて、正規シフトレジスタま
たはスペアシフトレジスタのいずれか一方を選択し、そ
のシリアル出力を次段の正規シフトレジスタおよびスペ
アシフトレジスタへ出力する。一方、パラレル出力選択
手段は、検知手段の検知結果に基づいて、正規シフトレ
ジスタまたはスペアシフトレジスタのいずれか一方を選
択し、そのパラレル出力を外部へ出力する。

【００３２】請求項６に記載の発明によれば、正常なシ
フト動作を行う欠陥のないシフトレジスタだけが活性化
されるため、不要なシフトレジスタの動作に要する消費
電力を低減することができる。

【００３３】請求項７に記載の発明によれば、正常なシ
フト動作を行わない欠陥のあるシフトレジスタへのシリ
アル入力が遮断されるため、その欠陥のあるシフトレジ
スタは不活性になる。つまり、正常なシフト動作を行う
欠陥のないシフトレジスタだけが活性化されるため、不
要なシフトレジスタの動作に要する消費電力を低減する
ことができる。

【００３４】請求項８に記載の発明によれば、複数組の
スペアシフトレジスタを備えることで、正規シフトレジ
スタの欠陥の救済を万全にすることができる。請求項９
に記載の発明によれば、オンチップで欠陥検査および冗
長切替を行うことが可能なシフトレジスタを簡単な構成
によって提供することができる。

【００３５】請求項１０に記載の発明によれば、前記回
路をワンチップに組み込むことにより、オンチップで欠
陥検査および冗長切替を行うことが可能なシリアル入力
シリアルパラレル出力形シフトレジスタを簡単な構成に
よって提供することができる。

【００３６】請求項１１に記載の発明によれば、オンチ
ップで欠陥検査および冗長切替を行うことが可能なデー
タドライバまたはゲートドライバを備えた表示装置を簡
単な構成によって提供することができる。

【００３７】請求項１２に記載の発明によれば、オンチ
ップで欠陥検査および冗長切替を行うことが可能なデー
タドライバを備えた表示装置を簡単な構成によって提供
することができる。

【００３８】請求項１３に記載の発明によれば、オンチ
ップで欠陥検査および冗長切替を行うことが可能なゲー
トドライバを備えた表示装置を簡単な構成によって提供
することができる。

【００３９】請求項１４に記載の発明によれば、オンチ
ップで欠陥検査および冗長切替を行うことが可能なデー
タドライバおよびゲートドライバを備えた表示装置を簡
単な構成によって提供することができる。

【００４０】請求項１５に記載の発明によれば、オンチ
ップで欠陥検査および冗長切替を行うことが可能なデー
タドライバまたはゲートドライバを備えたアクティブマ
トリックス方式ＴＦＴ−ＬＣＤを簡単な構成によって提
供することができる。

【００４１】

【実施例】以下、本発明を具体化した一実施例を図１〜
図９に従って説明する。図１に、本実施例のドライバ内
蔵型ＴＦＴ−ＬＣＤのブロック構成を示す。

【００４２】ＴＦＴ−ＬＣＤ画素部（画素セルアレイ）
１には、それぞれ直交する各走査線（ゲート配線）Ｇ1
〜Ｇn と各データ線（ドレイン配線）Ｄ1 〜Ｄn （Ｄ1,
Ｄ2…Ｄi,Ｄi+1 …Ｄn-1,Ｄn ）とが備えられている。

【００４３】各走査線Ｇ1 〜Ｇn と各データ線Ｄ1 〜Ｄ
n との交点にはＴＦＴを用いた画素セルGCが設けられて
いる。各画素セルGCは、補助容量（蓄積容量）CSとＴＦ
Ｔと液晶セルLCとから構成されている。すなわち、各走
査線Ｇ1 〜Ｇn には各ＴＦＴのゲート電極が接続され、
各データ線Ｄ1 〜Ｄn には各ＴＦＴのドレイン電極が接
続されている。各ＴＦＴのソース電極には、液晶セルLC
の表示電極（画素電極）と補助容量CSとが接続されてい
る。この液晶セルＬＣと補助容量ＣS とにより、前記信
号蓄積素子が構成される。液晶セルＬＣの共通電極（表
示電極の反対側の電極）には電圧Ｖcom が印加されてい
る。一方、補助容量ＣS において、ＴＦＴのソースと接
続される側の電極（蓄積電極）の反対側の電極（対向電
極）には定電圧ＶR が印加されている。この液晶セルＬ
Ｃの共通電極は、文字どおり全ての画素セルGCに対して
共通した電極となっている。そして、液晶セルＬＣの表
示電極と共通電極との間には静電容量が形成されてい
る。尚、補助容量ＣS の対向電極は、隣の走査線と接続
されている場合もある。このような構造の各画素セルGC
が集合して、ＴＦＴ−ＬＣＤ画素部１が構成されてい
る。尚、図１においては、図が煩雑になって見にくくな
るのを防ぐため、走査線Ｇ1 とデータ線Ｄ1 との交点に
設けられた画素セルGCについてだけ図示してある。

【００４４】各走査線Ｇ1 〜Ｇn はゲートドライバ２に
接続され、走査信号（ゲート信号）が印加されるように
なっている。一方、各データ線Ｄ1 〜Ｄn はデータドラ
イバ（ドレインドライバ）３に接続されている。

【００４５】データドライバ３は、Ｎチャネル・サンプ
リングトランジスタ群から成るアナログスイッチ４と、
そのアナログスイッチ４をオンオフ制御するシフトレジ
スタ５とから構成されている。シフトレジスタ５は、ク
ロックラインCKからのシフトクロックCKに同期にして動
作するようになっている。そして、外部からビデオライ
ンVLを介して送られてくるビデオ信号は、シフトレジス
タ５によってオン制御されたアナログスイッチ４を介し
て各データ線Ｄ1 〜Ｄn に印加される。

【００４６】ＴＦＴ−ＬＣＤ画素部１，ゲートドライバ
２，データドライバ３は同一の基板上（ワンチップ上）
に形成されている。このように構成されたドライバ内蔵
型ＴＦＴ−ＬＣＤの点順次駆動は以下のように行われ
る。

【００４７】まず、ゲートドライバ２により、各走査線
Ｇ1 〜Ｇn の内の１本だけが選択され、走査信号が印加
されて立ち上げられる。この１本の走査線Ｇ1 〜Ｇn が
立ち上げられている期間が、１水平期間である。

【００４８】１水平期間において、シフトレジスタ５は
シフトクロックCKに同期したシフト動作を行う。そのシ
フト動作に伴って出力されるシフトレジスタ５のパラレ
ル出力に従って、アナログスイッチ４内のサンプリング
トランジスタ（図示略）が順番にオンしてゆき、各デー
タ線Ｄ1 〜Ｄn が１本ずつ順番に選択される。

【００４９】すると、ビデオラインVLからのビデオ信号
は、オンしたサンプリングトランジスタを介して選択さ
れたデータ線Ｄ1 〜Ｄn へ送られる。そのため、選択さ
れた走査線Ｇ1 〜Ｇn およびデータ線Ｄ1 〜Ｄn の交点
の画素セルGCに対して、ビデオ信号が書き込まれる。そ
の結果、１水平期間において、選択された１本の走査線
Ｇ1 〜Ｇn に接続される各画素セルGCに対して順番にビ
デオ信号が書き込まれる。

【００５０】例えば、走査線Ｇn を正電圧にしてＴＦＴ
のゲート電極に正電圧を印加すると、ＴＦＴがオン状態
となる。すると、データ線Ｄn に印加されたビデオ信号
で、液晶セルＬＣの静電容量と補助容量ＣS とが充電さ
れる。反対に、走査線Ｇn を負電圧にしてＴＦＴのゲー
ト電極に負電圧を印加すると、ＴＦＴがオフとなり、そ
の時点でデータ線Ｄn に印加されていた電圧が、液晶セ
ルＬＣの静電容量と補助容量ＣS とによって保持され
る。このように、画素セルGCへ書き込みたいビデオ信号
をデータ線に与えて走査線の電圧を制御することによ
り、画素セルGCに任意のビデオ信号を保持させておくこ
とができる。その画素セルGCの保持しているビデオ信号
に応じて液晶セルＬＣの透過率が変化し、画像が表示さ
れる。

【００５１】本実施例では、データドライバ３に冗長性
をもたせてある。そのため、シフトレジスタ５はシリー
ズに接続された複数の正規シフトレジスタRSR1〜RSRm
（RSR1…RSRn-1, RSRn…RSRm）に分割され、各正規シフ
トレジスタRSR1〜RSRmに対応する各スペアシフトレジス
タSSR1〜SSRm（SSR1…SSRn-1, SSRn…SSRm）が用意され
ている。このシフトレジスタ５を分割する構成について
は、従来例と同じである。

【００５２】図２に、本実施例のドライバ内蔵型ＴＦＴ
−ＬＣＤの要部回路を示す。各正規シフトレジスタRSRn
-1, RSRnは、トランスミッションゲート１１を介してシ
リーズに接続されている。また、各スペアシフトレジス
タSSRn-1, SSRnは、トランスミッションゲート１２を介
してシリーズに接続されている。さらに、各トランスミ
ッションゲート１１，１２の出力側は互いに接続されて
いる。

【００５３】正規シフトレジスタRSRn-1およびスペアシ
フトレジスタSSRn-1（正規シフトレジスタRSRnおよびス
ペアシフトレジスタSSRn）のパラレル出力である各ビッ
トは、それぞれ出力セレクタ１３へ出力される。

【００５４】ディテクタ１４は、正規シフトレジスタRS
Rn-1のデータSR OUTに基づいて、正規シフトレジスタRS
Rn-1が正常なシフト動作を行うかどうかを判定するため
の判定信号DE OUTを生成する。

【００５５】選択回路１５は、判定信号DE OUTとリセッ
ト信号RESET およびテスト信号TESTに基づいて、正規シ
フトレジスタRSRn-1が正常なシフト動作を行うかどうか
を判定し、その判定結果に従った各制御信号SW A，SW B
を生成して保持する。

【００５６】各トランスミッションゲート１１，１２は
それぞれ、各制御信号SW A，SW Bに従ってオンオフ制御
される。出力セレクタ１３は、制御信号SW Aおよびその
反転信号バーSW Aに従って、正規シフトレジスタRSRn-1
またはスペアシフトレジスタSSRn-1（正規シフトレジス
タRSRnまたはスペアシフトレジスタSSRn）のいずれか一
方を選択する。そして、出力セレクタ１３は、選択した
正規シフトレジスタRSRn-1またはスペアシフトレジスタ
SSRn-1（正規シフトレジスタRSRnまたはスペアシフトレ
ジスタSSRn）のパラレル出力である各ビットを、アナロ
グスイッチ４内の対応するサンプリングトランジスタ
（図示略）へ出力させる。

【００５７】次に、このように構成された本実施例の動
作を説明する。まず、正規シフトレジスタRSRn-1が正常
なシフト動作を行わない場合について説明する。

【００５８】この場合、選択回路１５は、ディテクタ１
４からの判定信号DE OUTとリセット信号RESET およびテ
スト信号TESTに基づいて、正規シフトレジスタRSRn-1が
正常なシフト動作を行わないことを判定する。そして、
選択回路１５は、Ｌレベルの制御信号SW AおよびＨレベ
ルの制御信号SW Bを生成して保持する。

【００５９】すると、トランスミッションゲート１１は
オフし、トランスミッションゲート１２はオンする。こ
こで、正規シフトレジスタRSRn-2（図示略）を移動して
きたシリアルデータは、正規シフトレジスタRSRn-1およ
びスペアシフトレジスタSSRn-1へ同時に送られる。その
ため、正規シフトレジスタRSRn-1およびスペアシフトレ
ジスタSSRn-1が共に正常なシフト動作を行うならば、両
シフトレジスタRSRn-1，SSRn-1からは同時にシリアルデ
ータが出力される。しかし、正規シフトレジスタRSRn-1
は正常なシフト動作を行わないため、正規シフトレジス
タRSRn-1からは、シリアルデータが出力されなかった
り、シフトクロックCK（図示略）に関係なくデータが出
力され続けたりする。

【００６０】このとき、トランスミッションゲート１１
がオフしているため、正規シフトレジスタRSRn-1から何
らかのデータが出力されたとしても、そのデータはトラ
ンスミッションゲート１１で止められる。一方、トラン
スミッションゲート１２はオンしているため、スペアシ
フトレジスタSSRn-1から出力されたシリアルデータはト
ランスミッションゲート１２を介して、正規シフトレジ
スタRSRnおよびスペアシフトレジスタSSRnへ同時に送ら
れる。

【００６１】つまり、正規シフトレジスタRSRn-1が正常
なシフト動作を行わない場合、正規シフトレジスタRSRn
-2から移動してきたシリアルデータは、スペアシフトレ
ジスタSSRn-1からトランスミッションゲート１２を介し
て、次段の両シフトレジスタRSRn，SSRnへ送られる。従
って、正規シフトレジスタRSRn-1が正常なシフト動作を
行わない場合でも、シフトレジスタ５内のデータの移動
が停止することはない。

【００６２】また、出力セレクタ１３は、Ｌレベルの制
御信号SW AおよびＨレベルの反転信号バーSW Aに従っ
て、スペアシフトレジスタSSRn-1を選択する。そして、
出力セレクタ１３は、選択したスペアシフトレジスタSS
Rn-1のパラレル出力である各ビットを、アナログスイッ
チ４内の対応するサンプリングトランジスタへ出力させ
る。

【００６３】つまり、正規シフトレジスタRSRn-1が正常
なシフト動作を行わない場合、出力セレクタ１３はスペ
アシフトレジスタSSRn-1を選択し、そのパラレル出力で
ある各ビットをアナログスイッチ４へ出力させる。従っ
て、正規シフトレジスタRSRn-1が正常なシフト動作を行
わない場合でも、前記したように、アナログスイッチ４
を介して各データ線Ｄ1 〜Ｄn が１本ずつ順番に選択さ
れ、所望の画素セルGCに対してビデオ信号が正常に書き
込まれる。

【００６４】一方、正規シフトレジスタRSRn-1が正常な
シフト動作を行う場合、選択回路１５は、Ｈレベルの制
御信号SW AおよびＬレベルの制御信号SW Bを生成して保
持する。そのため、トランスミッションゲート１１はオ
ンし、トランスミッションゲート１２はオフする。

【００６５】すると、正規シフトレジスタRSRn-2から移
動してきたシリアルデータは、正規シフトレジスタRSRn
-1からトランスミッションゲート１１を介して、次段の
両シフトレジスタRSRn，SSRnへ送られる。

【００６６】また、出力セレクタ１３は、Ｈレベルの制
御信号SW AおよびＬレベルの反転信号バーSW Aに従っ
て、正規シフトレジスタRSRn-1を選択する。そして、出
力セレクタ１３は、選択した正規シフトレジスタRSRn-1
のパラレル出力である各ビットを、アナログスイッチ４
内の対応するサンプリングトランジスタへ出力させる。

【００６７】このように、本実施例においては、各正規
シフトレジスタRSR1〜RSRmの欠陥検査が、シフトレジス
タ５の内蔵回路（ディテクタ１４，選択回路１５）によ
ってオンチップで行われる。そして、欠陥検査の結果に
従って、シフトレジスタ５のデータ移動およびパラレル
出力が制御され、自動的に冗長切替が行われる。具体的
には、各トランスミッションゲート１１，１２がオンオ
フ制御され、正規シフトレジスタが正常なシフト動作を
行わない場合には、対応するスペアシフトレジスタのシ
リアル出力が次段の正規シフトレジスタおよびスペアシ
フトレジスタへ送られる。また、正規シフトレジスタが
正常なシフト動作を行わない場合には、出力セレクタ１
３によって当該正規シフトレジスタに対応するスペアシ
フトレジスタが選択され、そのパラレル出力がアナログ
スイッチ４へ送られる。

【００６８】従って、本実施例によれば、各正規シフト
レジスタRSR1〜RSRmの欠陥検査のために、特別な検査工
程を設ける必要はなくなる。また、どの正規シフトレジ
スタRSR1〜RSRmに欠陥があるのかを、外部から特定する
必要もなくなる。その結果、冗長性をもたせたシフトレ
ジスタ５を低コストで実現することができる。

【００６９】また、このようなシフトレジスタ５を用い
ることにより、オンチップで欠陥検査および冗長切替を
行うことが可能なデータドライバ３を備えたアクティブ
マトリックス方式ＴＦＴ−ＬＣＤを簡単な構成によって
提供することができる。

【００７０】図３に、ディテクタ１４の具体例を示す。
ディテクタ１４は、ディレイ回路２１とインバータ２２
とＮＡＮＤ２３とから構成されている。そして、正規シ
フトレジスタRSRn-1の最上位ビットのデータSROUT(N)
（図６参照）から、判定信号DE OUTを生成する。

【００７１】図４に、ディテクタ１４の別の具体例を示
す。ディテクタ１４は、インバータ２４と、低電位側電
源としてのアースと高電位側電源ＶDDとの間にシリーズ
に接続された抵抗２５と各ＮＭＯＳトランジスタ２６，
２７とから構成されている。そして、正規シフトレジス
タRSRn-1の上位２ビットのデータSR OUT(N),SR OUT(N-
1) （図６参照）から、判定信号DE OUTを生成する。

【００７２】図５に、選択回路１５の具体例を示す。選
択回路１５は、バーＲバーＳフリップフロップ３１と各
ＮＯＲ３２，３３と各インバータ３４，３５とから構成
されている。ここで、フリップフロップ３１の各出力を
Ｑ，バーＱと表記する。

【００７３】図６に、アナログスイッチ４，出力セレク
タ１３，正規シフトレジスタRSRn-1，スペアシフトレジ
スタSSRn-1の内部回路の一部を示す。アナログスイッチ
４は、各データ線Ｄi,Ｄi+1 とビデオラインVLとの間に
接続された各サンプリングトランジスタ４１から構成さ
れている。

【００７４】出力セレクタは、各クロックインバータ５
１から構成されている。正規シフトレジスタRSRn-1およ
びスペアシフトレジスタSSRn-1は、クロックインバータ
５１とインバータ５６とから成るラッチ回路と、クロッ
クインバータ５１とがシリーズに接続されて構成されて
いる。

【００７５】図７に、クロックインバータ５１の内部回
路を示す。クロックインバータ５１は、アースと高電位
側電源ＶDDとの間にシリーズに接続された各ＰＭＯＳト
ランジスタ５２，５３と各ＮＭＯＳトランジスタ５４，
５５とから構成されている。尚、図６に示す各シフトレ
ジスタRSRn-1，SSRn-1内の各クロックインバータ５１に
は、図７における「Ａ」「Ｂ」に相補的なシフトクロッ
クCK, バーCK（図示略）が入力されている。

【００７６】図８に、正規シフトレジスタRSRn-1が正常
なシフト動作を行う場合の各部のタイムチャートを示
す。また、図９に、正規シフトレジスタRSRn-1が正常な
シフト動作を行わない場合の各部のタイムチャートを示
す。

【００７７】本実施例では、テスト信号TESTがＨレベル
のときにリセット信号RESET がＬレベルになり、シフト
レジスタ５内を最初に移動するシリアルデータである起
動パルス信号STH が入力されると、前記した各正規シフ
トレジスタRSR1〜RSRmの欠陥検査が行われる。そして、
正規シフトレジスタRSRn-1が正常なシフト動作を行う場
合には、図８に示すように、制御信号SW AがＨレベルで
制御信号SW BがＬレベルになる。一方、正規シフトレジ
スタRSRn-1が正常なシフト動作を行わない場合には、図
９に示すように、制御信号SW AがＬレベルで制御信号SW
BがＨレベルになる。

【００７８】尚、各回路４，１３，１４，１５，RSRn-
1，SSRn-1の動作については、図８および図９に示すタ
イムチャートから自明であるため、ここではその詳細な
説明を省略する。

【００７９】ところで、本発明は以下のように実施して
もよく、その場合でも上記実施例と同様の作用および効
果を得ることができる。 １）上記実施例では、不要な正規シフトレジスタRSR1〜
RSRmまたはスペアシフトレジスタSSR1〜SSRmについても
シフト動作を行わせているため、その分だけ消費電力が
増大することになる。例えば、正規シフトレジスタRSRn
-1が正常なシフト動作を行う場合には、スペアシフトレ
ジスタSSRn-1のシフト動作は不要であるにも関わらず、
上記実施例では、正規シフトレジスタRSRn-2から移動し
てきたシリアルデータが、正規シフトレジスタRSRn-1だ
けでなくスペアシフトレジスタSSRn-1へも同時に送られ
る。そのため、不要なスペアシフトレジスタSSRn-1もシ
フト動作を行うことになる。そこで、図１０に示すよう
に、正規シフトレジスタRSRn-1，RSRnおよびスペアシフ
トレジスタSSRn-1,SSRn の入力側に、それぞれトランス
ミッションゲート６１，６２を設ける。そして、制御信
号SW Aを停止制御信号KS1 として流用し、トランスミッ
ションゲート６１のオンオフ制御を行わせる。また、制
御信号SW Bの反転信号を停止制御信号KS2 として用い、
トランスミッションゲート６２のオンオフ制御を行わせ
る。これにより、正規シフトレジスタRSRn-2から移動し
てきたシリアルデータは、不要なシフトレジスタRSRn-
1，RSRn（またはスペアシフトレジスタSSRn-1,SSRn ）
へ送られなくなる。その結果、不要なシフトレジスタは
シフト動作を行わなくなり、上記実施例に比べて消費電
力を低減することができる。

【００８０】２）上記実施例では、正規のシフトレジス
タRSR1〜RSRmに対して、１組のスペアシフトレジスタSS
R1〜SSRmを設けているが、２組以上のスペアシフトレジ
スタを設けるようにしてもよい。

【００８１】図１１に、正規シフトレジスタRSR1〜RSRm
に対して、２組のスペアシフトレジスタ（SSRa1 〜SSRa
m とSSRb1 〜SSRbm ）を設けた実施例を示す。正規シフ
トレジスタRSRn-1にはディテクタ１４ａが設けられ（判
定信号DE OUTa)、スペアシフトレジスタSSRan-1 にはデ
ィテクタ１４ｂが設けられている。選択回路・トランス
ミッションゲート７１内には、図２におけるトランスミ
ッションゲート１１，１２に対応する３つのトランスミ
ッションゲート（図示略）と、図１２に示す選択回路１
５とが設けられている。

【００８２】図１２に示す選択回路１５は、２つのバー
ＲバーＳフリップフロップ７１，７２と各ＮＯＲ７３〜
７７と各インバータ７８〜８１とから構成されている。 ３）ドライバ内蔵型ではなく、ゲートドライバ２または
データドライバ３の少なくともいずれか一方とＴＦＴ−
ＬＣＤ画素部１とが別々のチップに形成されているＴＦ
Ｔ−ＬＣＤに適用する。

【００８３】４）ディテクタ１４および選択回路１５を
シフトレジスタ５に内蔵せず、チップ外に設けるように
する。 ５）ビデオラインVLを複数本設けて負荷が少なくなるよ
うにする。

【００８４】６）シフトレジスタ５だけを単独で使用す
る。この場合、オンチップで欠陥検査および冗長切替を
行うことが可能なシリアル入力シリアルパラレル出力形
シフトレジスタを簡単な構成によって実現することがで
きる。

【００８５】７）データドライバ３ではなくゲートドラ
イバ２に適用する。すなわち、シフトレジスタ５と同様
な構成のシフトレジスタを、ゲートドライバ２に設け
る。この場合には、オンチップで欠陥検査および冗長切
替を行うことが可能なゲートドライバ２を備えたアクテ
ィブマトリックス方式ＴＦＴ−ＬＣＤを簡単な構成によ
って提供することができる。また、両ドライバ２，３に
適用すれば、オンチップで欠陥検査および冗長切替を行
うことが可能な両ドライバ２，３を備えたアクティブマ
トリックス方式ＴＦＴ−ＬＣＤを簡単な構成によって提
供することができる。

【００８６】８）ディテクタ１４を図１３に示すように
具体化する。ディテクタ１４は、ディレイ回路１０１と
インバータ１０２とＮＡＮＤ１０３とから構成されてい
る。そして、正規シフトレジスタRSRn-1の最上位ビット
のデータSR OUT(N) （図６参照）と後記するSYNC.TEST-
A とから判定信号DE OUTを生成する。

【００８７】また、選択回路１５を図１４に示すように
具体化する。選択回路１５は、バーＲバーＳフリップフ
ロップ１１１とインバータ１１２とから構成されてい
る。ここで、フリップフロップ１１１の各出力をＱ，バ
ーＱと表記する。

【００８８】図１５に、ブロック分割したシフトレジス
タのうち、１番目（1st ）と２番目（2nd ）のブロック
の正規シフトレジスタが正常なシフト動作を行う場合の
各部のタイムチャートを示す。また、図１６および図１
７に、1st ブロックの正規シフトレジスタに欠陥がある
場合の各部のタイムチャートを示す。図中の信号名につ
いて以下に示す。

【００８９】SYNC.TEST-A …タイミング異常を検出する
ための外部信号（起動パルス信号STH からn クロック目
に１クロック分のパルスを少なくとも検査時に常に発
生） バーRESET ……ラッチ情報のリセット信号検査前に入力
されるＬレベルの１パルス（最低でも電源源投入直後に
入力されるＬレベルの１パルス） STH ……………起動パルス信号 CK，バーCK……シフトクロック 以上が外部クロック（EXT SIGNAL）である。

【００９０】SR OUT1(n)……1st ブロックのシリアル出
力信号＝n クロック目の出力信号 DE OUT1(n)……1st ブロックのシリアル出力信号の動作
検知信号 Q1，バーQ1……1st ブロックのラッチ回路の出力 SW A1 …………1st ブロックの出力判定信号；これがＨ
レベルなら1st ブロックは正規シフトレジスタを選択す
る。

【００９１】SW B1 …………1st ブロックの出力判定信
号；これがＨレベルなら1st ブロックはスペアシフトレ
ジスタを選択する。 以上が1st ブロックのテスト信号（1st BLOOK TEST）で
ある。

【００９２】SR OUT2(2n) …2nd ブロックのシリアル出
力信号＝2nクロック目の出力信号 DE OUT2(2n) …2nd ブロックのシリアル出力信号の動作
検知信号 Q2，バーQ2……2nd ブロックのラッチ回路の出力 SW A2 …………2nd ブロックの出力判定信号；これがＨ
レベルなら2nd ブロックは正規シフトレジスタを選択す
る。

【００９３】SW B2 …………2nd ブロックの出力判定信
号；これがＨレベルなら2nd ブロックはスペアシフトレ
ジスタを選択する。 以上が2nd ブロックのテスト信号（2nd BLOOK TEST）で
ある。

【００９４】次に、図１５に従って本実施例の動作を説
明する。まず、リセット信号バーRESET が入った後の最
初の起動パルス信号STH で最初のブロック（1st ブロッ
ク）のシフトレジスタの検査が始まる。図１５では、1s
t ブロックと2nd ブロックの正規シフトレジスタの検査
結果が正常であるため、1st ブロックと2nd ブロックの
正規シフトレジスタが選択される。尚、検査前のデフォ
ルトでは1st ブロックと2nd ブロックのスペアシフトレ
ジスタが選択されている。従って、この場合には、スペ
アシフトレジスタが選択されている冗長選択状態から、
正規シフトレジスタが選択されている正規選択状態へ切
り換わることになる。この切り換わりはリアルタイムで
行うことができず、有限の遅延時間が発生する。従っ
て、もしスペアシフトレジスタに欠陥があったとする
と、当初1st ブロックのシリアル出力はスペアシフトレ
ジスタが選択されていたので、2nd ブロックへの転送は
保証できなくなる。つまり、最初の１水平期間（１Ｈ期
間）での2nd ブロックの判定結果が保証できないため、
図１５では、Q2，バーQ2，SW A2 ，SW B2 について「UN
SATBLE」と表記してある。次の１水平期間では既に1st
ブロックの判定結果が固定（図１５では「FIX 」と表記
してある）されているので、上記したような切り換わり
に伴う遅延時間は発生せず、2nd ブロックの検査を確実
に行うことができる。このように、シフトレジスタがm
ブロックに分割されている場合には、少なくともm ×１
水平期間あれば全てのブロックの判定を固定することが
できる。尚、図１５では、１ブロック中のシフトレジス
タの段数をn 段としてある。従って、2nd ブロックのシ
リアル出力は起動パルス信号STH から2n段目のクロック
時に生じる。シフトレジスタの総段数をN とすれば、N
＝m ×n である。

【００９５】次に、図１６に従って本実施例の動作を説
明する。この場合は、1st ブロックの正規シフトレジス
タに欠陥があるため、この欠陥をOPEN/SHORTの結果のＬ
またはＨスタック状態と仮定する。基本的な動作は図１
５と同様であるが、1st ブロックの正規シフトレジスタ
のシリアル出力SR OUT1(n)が出ないため、デフォルト状
態であるスペアシフトレジスタがそのまま選択される。
ここでは、上記したような切り換わりに伴う遅延時間は
発生しないため、最初の１水平期間に2nd ブロックの検
査も確実に行うことができ、1st ブロックのスペアシフ
トレジスタが正常なら図１５に示すような「UNSATBLE」
な状態は起こらない。従って、必ずしも２水平期間目で
2nd ブロックを検査しているとは限らないが、検査時に
は欠陥の状態が不明であるため、図１５に示すのと同様
にシフトレジスタがm ブロックに分割されている場合、
m ブロックの検査にはm ×１水平期間が必要となる。

【００９６】続いて、図１７に従って本実施例の動作を
説明する。図１〜図１２に示した上記実施例では、図１
６に示すようなＬまたはＨスタックの欠陥モードしか検
出できない。しかし、ここでは、図１７に示すようなタ
イミング異常モードについても欠陥として検出すること
ができる。予め設定しておいたタイミングでブロック毎
のシリアル出力の予想パルスを出力する。具体的には、
起動パルス信号STH からn 番目毎に外部で１クロック分
のパルスを発生させればよい。すると、図１７に示すよ
うにタイミングが合わない場合、図１６に示すのと同様
に判定信号DE OUT1(n)，DE OUT2(2n) が出力されないの
で欠陥を判定することができる。

【００９７】９）スイッチ素子としてダイオードを用い
るダイオード型のアクティブマトリックス方式ＬＣＤに
適用する。 １０）上記１）〜９）をそれぞれ組み合わせて実施す
る。

【００９８】以上、各実施例について説明したが、各実
施例から把握できる請求項以外の技術的思想について、
以下にそれらの効果と共に記載する。 （イ）請求項１１〜１４のいずれか１項に記載の表示装
置において、画素セル（GC）はスイッチ素子としてダイ
オードを用いる表示装置。

【００９９】このようにすれば、オンチップで欠陥検査
および冗長切替を行うことが可能なデータドライバまた
はゲートドライバを備えたダイード型のアクティブマト
リックス方式ＬＣＤを簡単な構成によって提供すること
ができる。

【０１００】（ロ）請求項１２に記載の表示装置におい
て、ビデオライン（VL）を複数本設けた表示装置。 このようにすれば、ビデオライン１本あたりの負荷を少
なくすることができる。

【０１０１】ところで、本明細書において、発明の構成
に係る各手段は実施例中において以下のように構成され
る。 （ａ）接続手段は、トランスミッションゲート１１，１
２、選択回路・トランスミッションゲート７１から構成
される。

【０１０２】（ｂ）パラレル出力選択手段は、出力セレ
クタ１３から構成される。 （ｃ）検知手段は、ディテクタ１４、選択回路１５から
構成される。 （ｄ）シリアル出力選択手段は、選択回路１５、トラン
スミッションゲート１１，１２から構成される。

【０１０３】（ｅ）活性化手段および遮断手段は、トラ
ンスミッションゲート６１，６２から構成される。

【０１０４】

【発明の効果】

１〕欠陥の救済を行うことが可能なシフトレジスタを提
供することができる。 ２〕オンチップで欠陥検査および冗長切替を行うことが
可能なシフトレジスタを提供することができる。

【０１０５】３〕オンチップで欠陥検査および冗長切替
を行うことが可能なシリアル入力シリアルパラレル出力
形シフトレジスタを簡単な構成によって提供することが
できる。

【０１０６】４〕オンチップで欠陥検査および冗長切替
を行うことが可能なドライバを備えた表示装置を簡単な
構成によって提供することができる。 ５〕オンチップで欠陥検査および冗長切替を行うことが
可能なドライバを備えたアクティブマトリックス方式Ｔ
ＦＴ−ＬＣＤを簡単な構成によって提供することができ
る。

【図面の簡単な説明】

【図１】一実施例のブロック構成図。

【図２】一実施例の要部回路図。

【図３】ディテクタ１４の具体例を示す回路図。

【図４】ディテクタ１４の別の具体例を示す回路図。

【図５】選択回路１５の具体例を示す回路図。

【図６】一実施例の要部回路図。

【図７】クロックインバータ５１の内部回路図。

【図８】一実施例の動作を説明するためのタイムチャー
ト。

【図９】一実施例の動作を説明するためのタイムチャー
ト。

【図１０】別の実施例の要部回路図。

【図１１】別の実施例の要部回路図。

【図１２】選択回路１５の別の具体例を示す回路図。

【図１３】ディテクタ１４の別の具体例を示す回路図。

【図１４】選択回路１５の別の具体例を示す回路図。

【図１５】別の実施例の動作を説明するためのタイムチ
ャート。

【図１６】別の実施例の動作を説明するためのタイムチ
ャート。

【図１７】別の実施例の動作を説明するためのタイムチ
ャート。

【符号の説明】

２ ゲートドライバ ３ データドライバ ４ アナログスイッチ １１，１２ トランスミッションゲート １３ 出力セレクタ １４ ディテクタ １５ 選択回路 RSR1〜RSRm 正規シフトレジスタ SSR1〜SSRm，SSRa1 〜SSRam,SSRb1 〜SSRbm スペアシ
フトレジスタ Ｄ1 〜Ｄn データ線 Ｇ1 〜Ｇn 走査線 VL ビデオライン GC 画素セル

Claims (15)

【特許請求の範囲】
1. 【請求項１】 ブロック分割された正規シフトレジスタ
   にそれぞれスペアシフトレジスタを加えたシフトレジス
   タ。
2. 【請求項２】 ブロック分割された正規シフトレジスタ
   （RSR1〜RSRm）にそれぞれスペアシフトレジスタ（SSR1
   〜SSRm，SSRa1 〜SSRam,SSRb1 〜SSRbm ）を加え、シリ
   アル出力を転送すると共に、パラレル出力を外部へ出力
   するシフトレジスタ。
3. 【請求項３】 シリーズに接続された複数の正規シフト
   レジスタ（RSR1〜RSRm）と、その正規シフトレジスタに
   対応して設けられたスペアシフトレジスタ（SSR1〜SSR
   m，SSRa1 〜SSRam,SSRb1 〜SSRbm ）と、 各正規シフトレジスタおよび各スペアシフトレジスタの
   中から、正常なシフト動作を行うシフトレジスタを組み
   合わせてそれぞれ接続する接続手段（１１，１２，７
   １）とを備えたシフトレジスタ。
4. 【請求項４】 シリーズに接続された複数の正規シフト
   レジスタ（RSR1〜RSRm）と、その正規シフトレジスタに
   対応して設けられたスペアシフトレジスタ（SSR1〜SSR
   m，SSRa1 〜SSRam,SSRb1 〜SSRbm ）と、 各正規シフトレジスタおよび各スペアシフトレジスタの
   中から、正常なシフト動作を行うシフトレジスタを組み
   合わせてそれぞれ接続する接続手段（１１，１２）と、 その正常なシフト動作を行うシフトレジスタのパラレル
   出力を外部へ出力するパラレル出力選択手段（１３）と
   を備えたシフトレジスタ。
5. 【請求項５】 シリーズに接続された複数の正規シフト
   レジスタ（（RSR1〜RSRm）と、 その正規シフトレジスタに対応してシリーズに接続され
   た複数のスペアシフトレジスタ（SSR1〜SSRm，SSRa1 〜
   SSRam,SSRb1 〜SSRbm ）と、 各正規シフトレジスタが正常なシフト動作を行うかどう
   かを検知する検知手段（１４，１５）と、 その検知手段の検知結果に基づいて、正規シフトレジス
   タまたはスペアシフトレジスタのいずれか一方を選択
   し、そのシリアル出力を次段の正規シフトレジスタおよ
   びスペアシフトレジスタへ出力するシリアル出力選択手
   段（１５，１１，１２）と、 前記検知手段の検知結果に基づいて、正規シフトレジス
   タまたはスペアシフトレジスタのいずれか一方を選択
   し、そのパラレル出力を外部へ出力するパラレル出力選
   択手段（１３）とを備えたシフトレジスタ。
6. 【請求項６】 請求項１〜５のいずれか１項に記載のシ
   フトレジスタにおいて、正常なシフト動作を行う正規シ
   フトレジスタまたはスペアシフトレジスタだけを活性化
   させる活性化手段（６１，６２）を備えたシフトレジス
   タ。
7. 【請求項７】 請求項１〜５のいずれか１項に記載のシ
   フトレジスタにおいて、正常なシフト動作を行わない正
   規シフトレジスタまたはスペアシフトレジスタへのシリ
   アル入力を遮断するシリアル入力遮断手段（６１，６
   ２）を備えたシフトレジスタ。
8. 【請求項８】 請求項１〜７のいずれか１項に記載のシ
   フトレジスタにおいて、複数組のスペアシフトレジスタ
   を備えたシフトレジスタ。
9. 【請求項９】 請求項１〜８のいずれか１項に記載のシ
   フトレジスタにおいて、全ての構成部材がワンチップ上
   に形成されたシフトレジスタ。
10. 【請求項１０】 請求項５に記載のシフトレジスタにお
    いて、正規シフトレジスタとスペアシフトレジスタとシ
    リアル出力選択手段とパラレル出力選択手段とをワンチ
    ップ上に形成し、検知手段だけを当該ワンチップの外部
    に設けたシフトレジスタ。
11. 【請求項１１】 ゲートドライバ（２）またはデータド
    ライバ（３）の少なくともいずれか一方が、請求項１〜
    １０のいずれか１項に記載のシフトレジスタから構成さ
    れた表示装置。
12. 【請求項１２】 画素セル（GC）に接続された複数のデ
    ータ線（Ｄ1 〜Ｄn）と、 請求項１〜１０のいずれか１項に記載のシフトレジスタ
    と、そのシフトレジスタのパラレル出力によってオンオ
    フ制御されてビデオライン（VL）からのビデオ信号を各
    データ線（Ｄ1 〜Ｄn ）に転送するサンプリングトラン
    ジスタ群から成るアナログスイッチ（４）とから構成さ
    れるデータドライバ（３）とを備えた表示装置。
13. 【請求項１３】 画素セル（GC）に接続された複数の走
    査線（Ｇ1 〜Ｇn ）と、請求項１〜１０のいずれか１項
    に記載のシフトレジスタから構成されるゲートドライバ
    （２）とを備えた表示装置。
14. 【請求項１４】 画素セル（GC）に接続された複数のデ
    ータ線（Ｄ1 〜Ｄn）および走査線（Ｇ1 〜Ｇn ）と、 請求項１〜１０のいずれか１項に記載のシフトレジスタ
    と、そのシフトレジスタのパラレル出力によってオンオ
    フ制御されてビデオライン（VL）からのビデオ信号を各
    データ線（Ｄ1 〜Ｄn ）に転送するサンプリングトラン
    ジスタ群から成るアナログスイッチ（４）とから構成さ
    れるデータドライバ（３）と、 請求項１〜１０のいずれか１項に記載のシフトレジスタ
    から構成されるゲートドライバ（２）とを備えた表示装
    置。
15. 【請求項１５】 請求項１１〜１４のいずれか１項に記
    載の表示装置において、画素セル（GC）はスイッチ素子
    として薄膜トランジスタを用いる表示装置。