WO2006085555A1 - 液晶表示装置の駆動回路および駆動方法 - Google Patents

液晶表示装置の駆動回路および駆動方法 Download PDF

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WO2006085555A1
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scanning signal
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scanning
signal line
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Kozo Takahashi
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Sharp Kabushiki Kaisha
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Definitions

  • the present invention relates to a drive circuit and a drive method for an active matrix liquid crystal display device.
  • the present invention relates to a driving circuit and a driving method for discharging charges accumulated in a pixel capacitor of an active matrix liquid crystal display device when the display device is activated.
  • a conventional active matrix liquid crystal panel has a plurality of data signal lines (hereinafter also referred to as “source lines”) and a plurality of data on one of two transparent substrates sandwiching a liquid crystal layer.
  • a plurality of scanning signal lines (hereinafter also referred to as “gate lines”) intersecting with the signal lines are formed, and pixel formation portions formed corresponding to the respective intersections are arranged in a matrix.
  • Each pixel forming portion includes a pixel electrode connected to a data signal line passing through the corresponding intersection through a TFT (Thin Film Transistor) as a switching element, and the gate terminal of the TFT has the intersection at the intersection. It is connected to the scanning signal line that passes.
  • TFT Thin Film Transistor
  • a liquid crystal display device using a panel having such a configuration has a scanning signal for sequentially selecting the plurality of scanning signal lines as a driving circuit for displaying an image on the liquid crystal panel.
  • a scanning signal line driving circuit also referred to as a “gate dry” to be applied to the lines, and a data signal line driving for applying data signals to the plurality of data signal lines in order to write data to each pixel formation portion in the liquid crystal panel Circuit (also called “source driver”).
  • An image to be displayed in such a liquid crystal display device is formed by a plurality of pixel forming portions arranged in the matrix.
  • Each pixel formation portion has a circuit configuration as shown in FIG. 11 (A), and is a capacitor (“liquid crystal capacitor”) formed by a pixel electrode and a common electrode Ec arranged so as to sandwich the liquid crystal layer.
  • auxiliary capacitor t ⁇ ⁇ Cs
  • TFT 10 having a drain terminal connected to the pixel electrode
  • the source terminal of TFT10 corresponds to the pixel formation part
  • the gate terminal is connected to the scanning signal line GLj passing through the intersection CPjk and the data signal line DLk passing through the intersection CPjk.
  • the pixel capacity for holding a voltage corresponding to the pixel value of the image to be displayed is composed of a liquid crystal capacity Clc and an auxiliary capacity Cs.
  • each pixel electrode and the common electrode Ec and the auxiliary electrode Es are connected.
  • a voltage corresponding to the value of the pixel corresponding to the pixel electrode is applied between the liquid crystal capacitor Clc and the auxiliary capacitor Cs, and the transmittance of the liquid crystal layer changes according to the charging voltage, whereby the liquid crystal panel An image is displayed.
  • the TFT is turned on by applying an on-voltage as an active signal to all scanning signal lines immediately before starting display, and the data signal line.
  • a method is known in which accumulated charges in the liquid crystal capacitor Clc and the auxiliary capacitor Cs are discharged through DLk (FIG. 11C) (see, for example, Patent Documents 1 to 4).
  • FIG. 12 shows a signal indicating a series of operations (hereinafter referred to as “display ON sequence” t) from when the liquid crystal display device is activated to when the display is started when such a method is employed.
  • the display ON signal Son is generated as a signal indicating the start of the display ON sequence based on the detection of power-on in the liquid crystal display device, and when the display ON signal Son becomes active (high level in the figure).
  • the on-voltage active signal that turns on the TFT
  • time tl time tl
  • an OFF voltage active signal for turning off the TFT
  • all scanning signal lines to return to the non-selected state (time t2).
  • the display ON sequence When all the scanning signal lines are in the selection state force non-selection state, the off-voltage is simultaneously applied to all the scanning signal lines.
  • Patent Document 1 Japanese Patent Laid-Open No. 2-272490
  • Patent Document 2 Japanese Patent Laid-Open No. 2001-272650
  • Patent Document 3 Japanese Unexamined Patent Publication No. 2002-323875
  • Patent Document 4 Japanese Unexamined Patent Publication No. 2003-295829
  • Patent Document 5 Japanese Unexamined Patent Publication No. 6-160806
  • the present invention provides a drive circuit and a drive method capable of preventing malfunction caused in the scan signal line drive circuit due to the voltage application to the scan signal line as described above in the display ON sequence executed at the start-up of the liquid crystal display device.
  • the purpose is to provide.
  • a first aspect of the present invention includes a plurality of data signal lines, a plurality of scanning signal lines intersecting with the plurality of data signal lines, and the plurality of data signal lines and the plurality of scanning signal lines.
  • a plurality of pixel forming portions arranged in a matrix corresponding to each of the intersections, and each pixel forming portion has data passing through the corresponding intersection when a scanning signal line passing through the corresponding intersection is selected.
  • a plurality of data signals representing an image to be displayed are applied to the plurality of data signal lines in an active matrix liquid crystal display device having a capacity for taking in and holding signal line voltages.
  • the plurality of scanning signal lines are sequentially selected.
  • a selection setting unit for selecting the plurality of scanning signal lines
  • a discharge unit for discharging charges accumulated in the capacitors in the plurality of pixel formation units via the plurality of data signal lines when the plurality of scanning signal lines are selected by the selection setting unit;
  • the discharge unit After the accumulated charge is discharged by the discharge unit, before the sequential selection of the plurality of scanning signal lines is started, the plurality of scanning signal lines selected by the selection setting unit are changed. And a selection canceling unit that is in a non-selected state in stages.
  • a second aspect of the present invention is the first aspect of the present invention
  • the selection canceling unit is characterized in that a plurality of sets of scanning signal lines obtained by grouping the plurality of scanning signal lines are brought into a non-selected state step by step.
  • a third aspect of the present invention provides, in the first aspect of the present invention,
  • the selection canceling unit is characterized in that the plurality of scanning signal lines are in a non-selected state stepwise by dividing into a plurality of times at intervals of one horizontal scanning period for display in the liquid crystal display device.
  • a fourth aspect of the present invention is the first aspect of the present invention.
  • the selection canceling unit is configured to make the plurality of scanning signal lines in a non-selected state step by step at a plurality of times at intervals of one vertical scanning period for display in the liquid crystal display device.
  • a fifth aspect of the present invention provides any one of the first to fourth aspects of the present invention.
  • the selection setting unit may select the plurality of scanning signal lines in a stepwise manner.
  • a sixth aspect of the present invention is the fifth aspect of the present invention.
  • the selection setting unit is configured to select a plurality of sets of scanning signal lines obtained by grouping the plurality of scanning signal lines step by step.
  • a seventh aspect of the present invention is a liquid crystal display device including a drive circuit according to any one of the first to fourth aspects of the present invention.
  • An eighth aspect of the present invention is a liquid crystal display device comprising the drive circuit according to the fifth aspect of the present invention.
  • a ninth aspect of the present invention includes a plurality of data signal lines, a plurality of scanning signal lines intersecting with the plurality of data signal lines, and the plurality of data signal lines and the plurality of scanning signal lines.
  • a plurality of pixel forming portions arranged in a matrix corresponding to each of the intersections, and each pixel forming portion has data passing through the corresponding intersection when a scanning signal line passing through the corresponding intersection is selected.
  • a plurality of data signals representing an image to be displayed are applied to the plurality of data signal lines in an active matrix liquid crystal display device having a capacity for taking in and holding signal line voltages.
  • a driving method for sequentially selecting the plurality of scanning signal lines in order to form the image to be displayed on the plurality of pixel forming portions.
  • the plurality of scanning signal lines selected by the selection setting step are staged. And a deselection step for deselecting the target.
  • a tenth aspect of the present invention is the ninth aspect of the present invention.
  • the selection canceling step is characterized in that a plurality of scanning signal line groups obtained by grouping the plurality of scanning signal lines are brought into a non-selected state step by step.
  • An eleventh aspect of the present invention is the ninth or tenth aspect of the present invention.
  • the plurality of scanning signal lines are selected in stages.
  • a twelfth aspect of the present invention is the eleventh aspect of the present invention,
  • the selection setting step is characterized in that a plurality of sets of scanning signal lines obtained by grouping the plurality of scanning signal lines is selected step by step.
  • the scanning signal lines when display on the liquid crystal display device is started, all the scanning signal lines are set in a selected state, and the storage current in the capacitor in each pixel forming unit is stored. The load is discharged, and thereafter, the scanning signal line in the selected state is gradually deselected.
  • sequential selection of scanning signal lines for display, that is, scanning is started. Therefore, unlike the conventional case where the scanning signal lines once selected are simultaneously set to the non-selected state, the number of scanning signal lines in which the change in the applied voltage for the transition from the selected state to the non-selected state occurs simultaneously. Remarkably less.
  • the selection canceling unit can be realized with a simple configuration.
  • the scanning signal line is made to be in a non-selected state by making the scanning signal line in a non-selected state step by step in a plurality of times at intervals of one horizontal scanning period.
  • it is possible to suppress fluctuations in the power supply potential due to the current flowing through the filter in the scanning signal line driving circuit, and to prevent malfunction of the scanning signal line driving circuit due to the occurrence of latch-up in the display ON sequence.
  • the scanning signal line is brought into a non-selected state by stepping the scanning signal line in a plurality of times at intervals of one vertical scanning period.
  • the fluctuation of the power supply potential due to the current flowing through the filter in the scanning signal line drive circuit is suppressed, and the display ON
  • the display ON it is possible to prevent malfunction of the scanning signal line driver circuit due to the occurrence of latch-up. Since the scanning signal line is made non-selected in steps at intervals of one vertical scanning period, the display ON sequence is longer than in the case of being made non-selected in steps at intervals of one horizontal scanning period.
  • the selection canceling unit can be easily realized.
  • the scanning signal line of the liquid crystal display device when a signal instructing the start of display on the liquid crystal display device is received, the scanning signal line of the liquid crystal display device is selected in stages. Therefore, the fluctuation of the power supply potential due to the current flowing through the valve in the scanning signal line driving circuit when the scanning signal line is set to the selected state is also suppressed. Therefore, the malfunction of the scanning signal line drive circuit due to the occurrence of latch-up in the display ON sequence can be prevented more reliably.
  • a plurality of sets of scanning signal line groups obtained by grouping scanning signal lines in the liquid crystal display device are selected in a stepwise manner. Therefore, the selection setting unit for selecting the scanning signal lines in stages can be realized with a simple configuration.
  • FIG. 1 is a block diagram showing a configuration of a liquid crystal display device according to a first embodiment of the present invention.
  • FIG. 2 is a schematic diagram (A) showing the configuration of the liquid crystal display panel in the first embodiment, and a circuit diagram (B) showing an equivalent circuit of a part of the liquid crystal display panel (part corresponding to one pixel). It is.
  • FIG. 3 is a signal waveform diagram (A to I) for explaining an example of a display ON sequence in the first embodiment.
  • FIG. 4 is a signal waveform diagram (A, B) for explaining another example of the display ON sequence in the first embodiment.
  • FIG. 5 is a block diagram illustrating a configuration example of a scanning signal line driving circuit according to the first embodiment.
  • FIG. 6 is a signal waveform diagram (A to H) for explaining an example of a display ON sequence in the second embodiment of the present invention.
  • FIG. 7 is a block diagram showing a configuration example of a scanning signal line drive circuit in the second embodiment. is there.
  • FIG. 8 is a block diagram showing a configuration example of a scanning signal line drive circuit according to a third embodiment of the present invention.
  • FIG. 9 is a signal waveform diagram (A to J) for explaining an example of a display ON sequence in the fourth embodiment of the present invention.
  • FIG. 10 is a block diagram illustrating a configuration example of a scanning signal line driving circuit according to a fourth embodiment.
  • FIG. 11 is a circuit diagram (A to C) for explaining a display defect at the time of starting the liquid crystal display device.
  • FIG. 12 is a signal waveform diagram (A to F) for explaining a conventional display ON sequence in the liquid crystal display device.
  • FIG. 1 is a block diagram showing the configuration of the liquid crystal display device according to the first embodiment of the present invention.
  • This liquid crystal display device includes a display control circuit 200, a drive circuit including a data signal line drive circuit 300 and a scanning signal line drive circuit 400, and an active matrix liquid crystal panel 500.
  • the liquid crystal panel 500 as a display unit in the liquid crystal display device has an external CPU equivalent power equivalent to a control unit or the like of an electronic device using the liquid crystal display device.
  • a plurality of scanning signal lines each corresponding to;
  • the configuration of each pixel formation portion is basically the same as that in a conventional active matrix liquid crystal panel.
  • image data (in a narrow sense) representing an image to be displayed on the liquid crystal panel 500 and data for determining the timing of the display operation (for example, data indicating the frequency of the display clock) (hereinafter referred to as “display control”).
  • Data is a display control of the external power of the liquid crystal display device according to the present embodiment, such as a CPU (hereinafter referred to as “external CPU etc.”) as a control unit of an electronic device using the liquid crystal display device. It is sent to the circuit 200 (hereinafter, these data Dv sent from the outside are referred to as “broadly defined image data”). That is, an external CPU or the like supplies the display control circuit 200 with the image data and display control data (in a narrow sense) that constitute the image data Dv in a broad sense, and the address signal ADw. Write to each register.
  • the display control circuit 200 generates a display clock signal CK, a horizontal synchronization signal HSY, a vertical synchronization signal VSY, and the like based on the display control data written in the register. Further, the display control circuit 200 reads out (narrowly defined) image data written in the display memory by an external CPU or the like from the display memory and outputs it as a digital image signal D. Thus, among the signals generated by the display control circuit 200, the clock signal CK is sent to the data signal line driving circuit 300, and the horizontal synchronizing signal HSY and the vertical synchronizing signal VSY are sent to the data signal line driving circuit 300 and the scanning signal.
  • the digital image signal D is supplied to the line drive circuit 400 and to the data signal line drive circuit 300, respectively.
  • the display control circuit 200 receives a display ON signal Son as a signal for instructing the start of display on the liquid crystal display device from an external CPU or the like, and the display ON signal Son is received as the data signal line driving circuit 300 and the driving signal. Supplied to the signal line driver circuit 400. Note that the display control circuit 200 does not receive a signal for instructing the start of display on the liquid crystal display device from the outside of the liquid crystal display device, and based on detection of power-on of the liquid crystal display device, etc. A signal indicating the start of display may be generated and supplied to the data signal line driving circuit 300 and the scanning signal line driving circuit 400 as the display ON signal Son.
  • data representing an image to be displayed on the liquid crystal panel 500 is serially supplied as a digital image signal D in units of pixels and also indicates timing.
  • the clock signal CK, horizontal synchronization signal HSY, and vertical synchronization signal VSY are supplied as signals.
  • the data signal line driving circuit 300 generates an image signal (hereinafter referred to as “data signal”) for driving the liquid crystal panel 500 based on these signals D, CK, HSY, and VSY, and outputs the image signal to the liquid crystal panel 500. Applied to each data signal line.
  • the data signal line driving circuit 300 operates as a discharge unit for discharging the accumulated charge of each pixel capacitor based on the display ON signal Son.
  • Scanning signal line drive circuit 400 applies scanning signal lines in liquid crystal panel 500 to each scanning signal line in order to sequentially select the scanning signal lines for each horizontal scanning period based on horizontal synchronizing signal HSY and vertical synchronizing signal VSY.
  • Power scan signals (Gl, G2,...) are generated, and an active scan signal is applied to each scan signal line in order to select each of the scan signal lines in order.
  • One vertical scan period (one frame period) Repeat as a cycle.
  • the scanning signal line driving circuit 400 selects the accumulated charge of each pixel capacitor based on the display ON signal Son in the display ON sequence before the sequential selection of the scanning signal lines, that is, the scanning is started. The selection operation and the selection release operation of the scanning signal line for discharging are performed.
  • liquid crystal panel 500 As described above, a data signal based on the digital image signal D is applied to the data signal line by the data signal line driving circuit 300, and a scanning signal line driving circuit is applied to the scanning signal line. A scan signal is applied by 400. As a result, the liquid crystal panel 500 displays an image represented by the image data D received by the external CPU.
  • FIG. 2 (A) is a schematic diagram showing a configuration of the liquid crystal panel 500 in the liquid crystal display device according to the present embodiment
  • FIG. 2 (B) is a part of the liquid crystal panel 500 (corresponding to one pixel).
  • D1, D2, D3,... represent data signals applied to the data signal lines DL1, DL2, DL3,.
  • Gl, G2, G3,... Represent scanning signals applied to the scanning signal lines GL1, GL2, GL3,.
  • the liquid crystal panel 500 is connected to a plurality (n) of output terminals of the data signal line driving circuit 300.
  • Multiple (m) data signal lines DLl to DLn connected to each other and multiple (m) scan signal lines connected to the multiple (m) output terminals of the scan signal line drive circuit 400 GL1 To GLm, and the plurality of data signal lines DL 1 to DLn and the plurality of scanning signal lines G L1 to GLm are respectively connected to each data signal line DLk (k l, 2, ..., n)
  • each pixel forming portion Px includes a liquid crystal capacitor Clc formed by a pixel electrode Ep and a common electrode Ec arranged so as to sandwich a liquid crystal layer, as in the conventional case, and the pixel electrode It has an auxiliary capacitor Cs formed by Ep and the auxiliary electrode Es, and a TFT 10 having a drain terminal connected to the pixel electrode Ep, and the source terminal of the TFT 10 is an intersection corresponding to the pixel formation portion Px.
  • each pixel forming unit Px has a data signal line that passes through the intersection CPjk when the scanning signal line GLj that passes through the corresponding intersection CPjk is selected (when the scanning signal Gj is active).
  • the voltage corresponding to the value of the data signal Dk on DLk, that is, the pixel value is taken in, and the voltage is held in the pixel capacitor composed of the liquid crystal capacitor Clc and the auxiliary capacitor Cs.
  • FIG. 3 shows the vertical synchronization signal VSY, the gate-off voltage VGL, the gate-on voltage VGH, the scanning signals Gl to Gm, etc. (first to fourth area scanning signals Gal to be described later) immediately after starting the liquid crystal display device according to the present embodiment. It is a waveform diagram of (including Ga4).
  • the gate-off voltage VGL is a voltage of an inactive scanning signal applied to the scanning signal line to be set in the non-selected state
  • the gate-on voltage VGH is an active voltage applied to the scanning signal line to be set in the selected state. This is the voltage of the scanning signal (the same applies to other embodiments and modifications described below).
  • the display ON signal indicating the start of the display ON sequence is the same as in the past.
  • various signals change in synchronization with the vertical synchronization signal VSY, and the display ON sequence is executed. That is, when the vertical synchronization signal VSY first becomes active (low level) after the display ON signal Son becomes active, the gate-off voltage VGL becomes the original voltage (a predetermined low voltage that turns off the TFT 10). After that, when one frame period T1 has passed (when the vertical sync signal becomes active next), the gate-on voltage VGH becomes the original voltage (a predetermined high voltage that turns on the TFT10), and an unexpected black !
  • all the scanning signals G1 to Gm are set to the gate-on voltage (active). All the scanning signal lines GLl to GLm are selected. As described above, when all the scanning signal lines GLl to GLm are in the selected state in the display ON sequence, the TFT 10 in each pixel forming portion Px is in the on state, and in the same manner as in the past, in each pixel forming portion Px. The charges accumulated in the liquid crystal capacitor Clc and the auxiliary capacitor Cs are discharged through the data signal line DLk.
  • the data signal line drive circuit 300 drives each data signal line DLl to DLn so that each data signal line DLl to DLn has the same potential as the common electrode Ec and the auxiliary electrode Es, and functions as a discharge unit. To do.
  • the liquid crystal panel 500 is divided into four areas of area 1 to area 4, and divided into four times based on this division, the interval of one horizontal scanning period.
  • the scanning signal lines GLl to GLm are deselected. That is, the scanning signals Gl to Gma applied to the scanning signal lines included in area 1 are collectively referred to as “first area scanning signal”, indicated by the symbol “Gal”, and applied to the scanning signal lines included in area 2.
  • the scanning signals Gma + 1 to Gmb are collectively referred to as “second area scanning signals” and indicated by the symbol “Ga2”, and the scanning signals Gmb + l to Gmc applied to the scanning signal lines included in the area 3 Generically “third area scanning signal ”, Indicated by the symbol“ Ga3 ”, and the scanning signals Gmc + 1 to Gm applied to the scanning signal lines included in the area 4 are collectively referred to as“ fourth area scanning signal ”and indicated by the symbol“ Ga4 ”. If it is assumed, the voltages of the first to fourth area scan signals Gal to Ga4 are changed as follows.
  • All of the scanning signal lines GLl to GLm thus selected and made into the non-selected state in stages are divided into four times at intervals of one horizontal scanning period and then displayed.
  • the scanning signal lines GLl to GLm are sequentially selected, that is, scanned.
  • the force “four” that divides the liquid crystal panel 500 into four areas is an example, and if the number of scanning signal lines included in each area is 1 or more, the liquid crystal panel 500 The number of divisions is not limited to four.
  • the order in which the scanning signal lines are in the non-selected state for each scanning area is any order unless multiple areas are simultaneously selected in the non-selected state. It may be.
  • the first to fourth area scanning signals Gal to Ga4 may be changed from the selected state to the non-selected state in the order of Gal ⁇ Ga3 ⁇ Ga2 ⁇ Ga4! ,.
  • FIG. 5 is a block diagram illustrating a configuration example of the scanning signal line driving circuit 400 in the present embodiment.
  • the scanning signal line drive circuit 400 according to this configuration example includes an m-stage shift register 35 composed of m flip-flops FFl to FFm and the output level of each stage of the shift register 35 to convert the scanning signals G 1 to Gm.
  • first logic circuit 31 that generates selection control signal Gon and non-selection control signal Goff from display ON signal Son and vertical synchronization signal VSY, and shift register 35 from horizontal synchronization signal HSY and vertical synchronization signal VSY To reset the flip-flops FFl to FFm in the shift register 35 from the second logic circuit 32 that generates the clock signal GCK and the start pulse signal GSP, and the non-selection control signal Goff and the horizontal synchronization signal HSY.
  • Reset signal generating circuit 33 for generating reset signals R1 to R4.
  • the selection control signal Gon should select the scanning signal lines GL1 to GLm in the display ON sequence (after the display ON signal Son becomes high level) as shown in FIG.
  • the non-selection control signal Goff is a signal that becomes active (high level) during period T2.
  • the non-selection control signal Goff is applied to the scanning signal lines GLl to GLm that are selected in the display ON sequence as shown in Fig. 3 (D). It is a signal that becomes active (noise level) during the period for the non-selection state in stages.
  • the selection control signal Gon is input as a set signal to each flip-flop FFl to FFm in the shift register 35, and each flip-flop FFl to FFm is set in the set state in the period T2 when the selection control signal Gon is active (shift register).
  • the output Ql to Qm of each stage of 35 becomes high level).
  • the flip-flops FFl to FFm in the shift register 35 are converted into the first set of flip-flop groups FFl to FFma, the second set of flip-flops FFma + l to FFmb, the third set of flip-flops FFmb + l to FFmc, and the fourth set of flip-flops FFmc + l to FFm Grouped.
  • the first reset signal R1 is the reset signal of the first set of flip-flop groups FFl to FFma
  • the second reset signal R2 is As the reset signal for the second set of flip-flop groups FFma + l to FFmb
  • the third reset signal R3 is used as the reset signal for the third set of flip-flop groups FFmb + l to FFmc
  • the reset signal R4 is used as a reset signal for the fourth set of flip-flop groups FFmc + l to FFm. Input to 35.
  • the first to fourth reset signals R1 to R4 are the period T2 in the display ON sequence (all scanning signal lines are in a selected state).
  • the horizontal synchronization signal HSY becomes active (low level)
  • the inactive (low level) force also changes to active (noise level) after the elapse of the (period), and then scanning This signal remains active until the start of (while the non-selection control signal Goff is active).
  • the FFm is reset in order, and as a result, the voltages of the first to fourth area scan signals Gal to Ga4 change from the sequential gate-on voltage to the gate-off voltage at intervals of one horizontal scanning period as shown in FIG. And change. As a result, the scanning signal lines GLl to GLm in the liquid crystal panel 500 ⁇ are shifted to the non-selected state step by step in four steps.
  • the flip-flops FFl to FFm are set by the selection control signal Gon generated by the first logic circuit 31, so that all the scanning signal lines GLl to GLm are selected, and thereafter Further, the flip-flops FFl to FFm are stepped by the first to fourth reset signals R1 to R4 generated by the reset signal generating circuit 33 based on the non-selection control signal Goff generated by the first logic circuit 31. As a result of the resetting, the scanning signal lines GLl to GLm are in a non-selected state in stages.
  • the first logic circuit 31 and the m flip-flops FFl to FFm function as a selection setting unit that selects the scanning signal lines GLl to GLm, and the first logic circuit 31 and the reset signal
  • the generation circuit 33 and the m flip-flops FFl to FFm function as a deselection unit for gradually deselecting the scanning signal lines GLl to GLm in the selected state.
  • the scanning signal line drive circuit 400 in the present embodiment uses the first to fourth area scanning signals Gal to Ga4 shown in FIG. 3 (H) or FIG. 4 (B) during the display ON sequence.
  • the scanning signal lines GLl to GLm of the liquid crystal panel 500 are limited to the above configuration shown in FIG. It is not a thing. [0051] ⁇ 1. 4 Effect>
  • the scanning signal lines GLl to GLm in the liquid crystal panel 500 are selected and become in the respective pixel formation portions Px.
  • the scanning signal lines GLl to GLm are deselected in stages, divided into multiple times (4 times in the example shown in FIG. 3 etc.). .
  • the number of scanning signal lines that change simultaneously with the applied voltage to the gate-on voltage force gate-off voltage is remarkably small.
  • the scanning signal lines GLl to GLm in the liquid crystal panel 500 are grouped into four groups of scanning signal lines, and the scanning signal lines GLl to GLm are divided into four steps accordingly.
  • the effect of preventing the malfunction can be increased by increasing the number of groups.
  • the configuration of the deselection unit for making the scanning signal lines GLl to GLm in a non-selected state in a complicated manner becomes complicated, so both the effect and the configuration are considered. It is preferable to set the number of groupings appropriately. This also applies to other embodiments described below.
  • the auxiliary capacitor Cs is formed by the pixel electrode Ep and the auxiliary electrode Es in each pixel forming portion Px in the liquid crystal panel 500, but the auxiliary capacitor Cs is not formed without the auxiliary electrode Es. There may be. This also applies to the other embodiments described below.
  • liquid crystal display device according to a second embodiment of the present invention will be described.
  • the overall configuration of this liquid crystal display device is the same as that of the first embodiment, but the operation when the scanning signal line once selected in the display ON sequence is set to the non-selected state and its operation
  • the configuration of the scanning signal line drive circuit for this is different from that of the first embodiment. Therefore, in the following, this embodiment will be described focusing on these differences.
  • the same or corresponding parts as those of the liquid crystal display device according to the second embodiment are denoted by the same reference numerals.
  • FIG. 6 is a waveform diagram of the vertical synchronization signal VSY, the gate-off voltage VGL, the gate-on voltage VGH, and the scanning signals (first to fourth area scanning signals Gal to Ga4) immediately after starting the liquid crystal display device. Also in this embodiment, in the display ON sequence, all the scanning signal lines GLl to GLm in the liquid crystal panel 500 are selected and the accumulated charges in the liquid crystal capacitance Clc and the auxiliary capacitance Cs in each pixel formation portion Px are discharged. After that, the scanning signal lines are brought into a non-selected state step by step in a plurality of times.
  • the liquid crystal panel 500 is divided into four areas, area 1 to area 4, as shown in FIG. 3 (H). Based on this division, as shown in FIG.
  • the scanning signal line is made non-selected step by step.
  • the non-selection state is gradually increased at intervals of one vertical scanning period (one frame period). It is said. That is, when the first to fourth area scanning signals Gal to Ga4 are defined as in the first embodiment, in this embodiment, all the scanning signal lines G in the liquid crystal panel 500 are only in the period T2 corresponding to several frame periods. After selecting Ll to GLm, change the voltages of the 1st to 4th area scan signals Gal to Ga4 as follows.
  • the first area scanning signal Gal is applied to the gate-on voltage when the vertical synchronization signal VSY first becomes active (low level). (Active) is changed to the gate-off voltage (inactive) .
  • the second area scanning signal Ga2 is changed from the gate-on voltage to the gate-off voltage.
  • the third area scanning signal Ga3 is also changed to the gate-off voltage, and when the fourth vertical scanning signal VSY becomes active, the fourth area scanning signal Ga4. To the gate-off voltage force.
  • All of the scanning signal lines GLl to GLm thus selected and made into the non-selected state in stages are divided into four times at intervals of one vertical scanning period, and then displayed.
  • the scanning signal lines GLl to GLm are sequentially selected, that is, scanned.
  • the force by which the liquid crystal panel 500 is divided into four areas As in the first embodiment, “four” is an example, and the number of scanning signal lines included in each area is one. If so, the number of sections of the liquid crystal panel 500 is not limited to four.
  • the order in which the scanning signal lines are selected from the selected state to the non-selected state for each area is not limited as long as a plurality of areas are not simultaneously selected. It may be in order.
  • FIG. 7 is a block diagram showing a configuration example of the scanning signal line drive circuit 400 in the present embodiment.
  • the reset signal generation circuit 33b includes the scanning signal line 33b.
  • the reset signals R1 to R4 are generated from the non-selection control signal Goff and the vertical synchronization signal V SY in which GLl to GLm are set to the non-selected state step by step at intervals of one vertical scanning period. Since the other points in the configuration of FIG. 7 are the same as those of the configuration of FIG. 5, the same or corresponding parts are denoted by the same reference numerals and description thereof is omitted.
  • the first to fourth reset signals R1 to R4 in this configuration example are the first to fourth after the period T2 in the display ON sequence, respectively, as shown in FIG. 6 (H).
  • the vertical synchronization signal VSY becomes active (low level)
  • the inactive (low level) force also changes to active (high level), and then remains active until the start of scanning (while the non-selection control signal Goff is active) It is a signal that maintains the state. Therefore, as shown in FIG. 6D, the non-selection control signal Goff is generated as a signal that becomes active (high level) for a period longer than the four vertical scanning periods after the period T2 elapses.
  • the first to fourth reset signals R1 to R4 By such first to fourth reset signals R1 to R4, the first to fourth sets of flip-flop groups FFl to FFma, FFma + l to FFmb, FFmb + ⁇ to FFmc, FFmc + in the shift register 35
  • the 1st to 4th area scan signals Gal to Ga4 are shown in Fig. 6 (G).
  • the gate-on voltage force also changes to the gate-off voltage sequentially at intervals of one vertical scanning period, and as a result, the scanning signal line GLl to GLm force in the liquid crystal panel 500 is divided into four times in the selected state from the selected state. Transition to.
  • the configuration of the scanning signal line drive circuit 400 in the present embodiment is such that the liquid crystal panel 500 scans in the display ON sequence like the first to fourth area scanning signals Gal to Ga4 shown in FIG.
  • the configuration shown in FIG. 7 is not limited to the above as long as the configuration is such that a running signal can be generated in which the signal line is once selected and then gradually deselected.
  • all the scanning signal lines GLl to GLm in the liquid crystal panel 500 are in the selected state in the display ON sequence when the liquid crystal display device is activated. After the accumulated charge in the liquid crystal capacitance Clc and auxiliary capacitance Cs in each pixel formation portion Px is discharged, the scanning signal lines GLl to GLm are divided into multiple steps (four times in the example shown in FIG. 6) step by step. It becomes a non-selected state. For this reason, unlike the conventional technology in which the scanning signal lines in the liquid crystal panel 500 are simultaneously unselected, the number of scanning signal lines that change simultaneously with the gate-on voltage force and the gate-off voltage is significantly reduced.
  • the display ON sequence period is longer than that in the first embodiment. Force The sequence is simple. Therefore, the first embodiment is preferable to accelerate the display start, but according to the present embodiment, it is possible to realize a selection canceling unit for making the scanning signal line in a non-selected state step by step. This is easier than in the first embodiment.
  • the scanning signal line that is selected in the display ON sequence In the configuration shown in FIG. 5 or FIG. 7 as the configuration of the scanning signal line drive circuit 400 of the first and second embodiments, the scanning signal line that is selected in the display ON sequence.
  • the flip-flop in the shift register 35 is reset in stages by the reset signals R1 to R4 so that the start pulse signal to be input to the shift register is changed instead.
  • the scanning signal lines may be brought into a non-selected state step by step.
  • a liquid crystal display device including such a scanning signal line driving circuit will be described.
  • the configuration other than the scanning signal line driving circuit is the same as that of the first embodiment, the same or corresponding parts are denoted by the same reference numerals, and description thereof is omitted.
  • FIG. 8 is a block diagram showing a configuration example of the scanning signal line driving circuit in the present embodiment. Similar to the configuration shown in FIG. 5 or FIG. 7, the scanning signal line drive circuit 400 according to this configuration example includes m stages of shift registers 35 including m flip-flops FFl to FFm, and each stage of the shift register 35. Level converter 36 that generates the scan signals G1 to Gm by converting the output level of the output signal, and the first logic that generates the selection control signal Gon and the non-selection control signal Goff from the display ON signal Son and the vertical synchronization signal VSY.
  • Level converter 36 that generates the scan signals G1 to Gm by converting the output level of the output signal, and the first logic that generates the selection control signal Gon and the non-selection control signal Goff from the display ON signal Son and the vertical synchronization signal VSY.
  • a power reset signal comprising a circuit 31 and a second logic circuit 32 for generating a clock signal GCK and a start pulse signal GSP for operating the shift register 35 from the horizontal synchronizing signal HSY and the vertical synchronizing signal VSY.
  • it includes an AND gate 38 that generates a logical product of the logical inversion signal of the non-selection control signal Goff and the start pulse signal GSP.
  • the non-selection control signal Goff is a signal that becomes active during a period for making the scanning signal line that has been selected in the display ON sequence in a non-selected state step by step. In this example, it is active (noise level) for one vertical scanning period. Therefore, during this time, the output signal of the AND gate 38 as the start pulse signal input to the shift register 35 is at a low level, so that the shift register is based on the clock signal GCK having one horizontal scanning period as a pulse period. 35 outputs Ql to Qm change from high level to low level in sequence. Accordingly, the scanning signals Gl to Gm sequentially change to the gate-on voltage force and the gate-off voltage. Therefore, the scanning signal lines GLl to GLm in the liquid crystal panel 500 are arranged at intervals of one horizontal scanning period in the one vertical scanning period. One by one is sequentially unselected.
  • the scanning signal lines in the liquid crystal panel 500 are displayed in the display ON sequence. By sequentially deselecting them one by one, the same effect as in the first and second embodiments can be obtained without generating a reset signal for the shift register 35 in the scanning signal line drive circuit 400. .
  • the scanning signal lines GLl to GLm in the liquid crystal panel 500 are set to the selected state, and then the scanning signal lines GLl to GLm for display are displayed.
  • the scanning signal lines GLl to GLm are not selected at the same time, but are set to the non-selected state step by step, so that the Baltha (silicon substrate) constituting the scanning signal line driving circuit 400 is formed.
  • the Baltha silicon substrate
  • the scanning signal lines GLl to GLm are simultaneously selected in the display ON sequence, an excessive current flows through the Baltha (silicon substrate) constituting the scanning signal line driving circuit 400 and the power supply potential fluctuates. As a result, the scanning signal line driver circuit may malfunction. Therefore, the scanning signal lines GLl to GLm are selected in stages in order to prevent malfunction due to fluctuations in the power supply potential when the scanning signal lines GLl to GLm are selected in the display ON sequence. It is preferable to configure the selection setting unit so that Hereinafter, a liquid crystal display device provided with a scanning signal line driving circuit including such a selection setting unit will be described as a fourth embodiment. However, since the configuration other than the scanning signal line driving circuit is the same as that of the first embodiment, the same or corresponding parts are denoted by the same reference numerals and description thereof is omitted.
  • FIG. 10 shows a configuration example of a scanning signal line driving circuit in the present embodiment that performs such an operation in the display ON sequence.
  • the scanning signal line driving circuit includes not only the reset signal generating circuit 33 that generates the first to fourth reset signals R1 to R4 (FIG. 9 CO), but also the shift in the scanning signal line driving circuit.
  • a set signal generation circuit 33c for generating first to fourth set signals S1 to S4 for setting the flip-flops constituting the register stepwise is provided. Since the other configuration is the same as that of the scanning signal line driving circuit having the configuration shown in FIG. 5, the same parts are denoted by the same reference numerals and the description thereof is omitted.
  • the flip-flops FFl to FFm in the shift register 35 do not receive the selection control signal Gon as a set signal.
  • the first set signal S1 force for the group FFl to FFma
  • the third set signal S3 is input to the fourth set of flip-flop groups FFmc + l to FFm.
  • the set signal generation circuit 33c generates, as these first to fourth set signals S1 to S4, signals that are sequentially activated every horizontal scanning period as shown in FIG. 9 (1).
  • the display ON sequence is started, all the scanning signal lines GL1 to GLm are not selected (gate off voltage VGL), and the selection control signal Gon is active.
  • the inactive (low level) force changes to active (noise level) when the horizontal synchronization signal HSY becomes active (low level) for the 1st to 4th respectively.
  • these set signals S1 to S4 are maintained in an active state while the selection control signal Gon is active, and become inactive when the selection control signal Gon becomes inactive.
  • the first to fourth sets of flip-flop groups FFl to FFma, FFma + l to FFmb, FF mb + l to FFmc, and FFmc + in the shift register 35 by such first to fourth set signals S1 to S4 l to FFm are set in order, so that the voltage of the first to fourth area running signals Gal to Ga4 (see Fig. 3) is sequentially turned off at intervals of one horizontal scanning period as shown in Fig. 9 (H).
  • the voltage force also changes to the gate-on voltage.
  • the scanning signal lines GLl to GLm in the liquid crystal panel 500 are changed into the non-selection state force selection state step by step in four steps.
  • the scanning signal lines GLl to GLm in the liquid crystal panel 500 are simultaneously selected in the display ON sequence.
  • the number of scanning signal lines that change simultaneously with the gate-off voltage applied to the gate-off voltage is remarkably reduced. Therefore, an excessive current is applied to the butter (silicon substrate) that constitutes the scanning signal line drive circuit 400. There is no flow. Therefore, fluctuations in the power supply potential due to the current flowing in the Balter in the scanning signal line drive circuit 400 are suppressed not only when the scanning signal lines GLl to GLm are not selected but also selected in the display ON sequence. Therefore, the malfunction of the scanning signal line drive circuit 400 due to the occurrence of latch-up can be prevented more reliably.
  • the scanning signal lines GLl to GLm in the liquid crystal panel 500 are grouped into four groups corresponding to the four areas, and the groups are selected in stages (for each area) step by step.
  • the force “4” is an example, and the number of sections of the liquid crystal panel 500 is not limited to four as long as the number of scanning signal lines included in each area is one or more.
  • the order in which the scanning signal lines are set to the non-selection state force selection state for each area is determined in any order unless a plurality of areas are simultaneously selected. There may be.
  • the scanning signal lines GLl to GLm are selected in stages at intervals of one horizontal scanning period, but the scanning signal lines GLl to GLm are not limited to this interval. It may be configured to be selected in stages at intervals of one vertical scanning period (one frame period).

Abstract

 本発明は、液晶表示装置の起動時における表示上の不具合の防止のための表示ONシーケンスにおいて走査信号線への電圧印加によって走査信号線駆動回路で生じる誤動作の防止を目的とする。  アクティブマトリクス型の液晶表示装置の起動時における表示ONシーケンスにおいて、液晶パネルの全ての走査信号線を選択状態として各画素形成部内の液晶容量および補助容量における電荷をデータ信号線を介して放電させた後、表示のための走査信号線の順次的な選択(走査)を開始する前に、走査信号線を複数回に分けて段階的に非選択状態とする。これにより、全ての走査信号線を同時に非選択状態としていた従来に比べ、走査信号線駆動回路のバルクに流れる電流が低減される。  本発明は、アクティブマトリクス型の液晶表示装置に適用されるものであり、より詳しくは、その駆動回路に適用される。                                                                                 

Description

液晶表示装置の駆動回路および駆動方法
技術分野
[0001] 本発明は、アクティブマトリクス型液晶表示装置の駆動回路および駆動方法に関し
、更に詳しくは、アクティブマトリクス型液晶表示装置の画素容量に蓄積される電荷を 当該表示装置の起動時に放電させるための駆動回路および駆動方法に関する。 背景技術
[0002] 従来のアクティブマトリクス型の液晶パネルは、液晶層を挟む 2枚の透明基板のうち の一方の基板上に、複数のデータ信号線 (以下「ソースライン」ともいう)と当該複数の データ信号線に交差する複数の走査信号線 (以下「ゲートライン」とも 、う)とを形成し 、各交差点に対応して形成される画素形成部をマトリクス状に配置した構成となって いる。そして、各画素形成部は、それに対応する交差点を通過するデータ信号線に スイッチング素子としての TFT (Thin Film Transistor)を介して接続された画素 電極を含み、その TFTのゲート端子は、その交差点を通過する走査信号線に接続さ れている。そして他方の透明基板には、上記複数の画素電極に共通の電極 (以下「 共通電極」という)が形成されている。このような構成のパネルを使用する液晶表示装 置は、その液晶パネルに画像を表示させるための駆動回路として、上記複数の走査 信号線を順次に選択するための走査信号を上記複数の走査信号線に印加する走査 信号線駆動回路(「ゲートドライノ とも呼ばれる)と、上記液晶パネルにおける各画素 形成部にデータを書き込むために上記複数のデータ信号線にデータ信号を印加す るデータ信号線駆動回路(「ソースドライバ」とも呼ばれる)とを備えて 、る。
[0003] このような液晶表示装置において表示すべき画像は、上記マトリクス状に配置され た複数の画素形成部によって形成される。各画素形成部は、図 11 (A)に示すような 回路構成であって、液晶層を挟むように配置される画素電極と共通電極 Ecとによつ て形成される容量(「液晶容量」という) Clcと、当該画素電極と補助電極 Esとによって 形成される容量 (以下「補助容量」 t ヽぅ) Csと、当該画素電極にドレイン端子が接続 された TFT10とを有しており、当該 TFT10のソース端子は当該画素形成部に対応 する交差点 CPjkを通過するデータ信号線 DLkに、ゲート端子は当該交差点 CPjkを 通過する走査信号線 GLjにそれぞれ接続されている。なお、表示すべき画像の画素 値に相当する電圧を保持するための画素容量は液晶容量 Clcと補助容量 Csとから なる。
[0004] このような液晶表示装置において、各画素形成部内の TFT10を介してデータ信号 線 DLkから画素電極にデータ信号 Dkを供給することにより、各画素電極と共通電極 Ecおよび補助電極 Esとの間に当該画素電極に対応する画素の値に相当する電圧 が印加されて液晶容量 Clcおよび補助容量 Csが充電され、その充電電圧に応じて 液晶層の透過率が変化することにより、上記液晶パネルに画像が表示される。
[0005] ところで、このような液晶表示装置を起動する際の問題として、液晶表示装置の起 動後、走査信号線を順次的に選択して上記複数の画素形成部に画像を形成させる 前に(すなわち表示の開始前に)、共通電極 Ecと補助電極 Esとが所定の電位に立ち 上がり、両電極の間の電位差に応じて液晶容量 Clcや補助容量 Csが充電され(図 1 1 (B) ) ,予定外の黒!、画面 (ノーマリ ·ホワイトの場合)、または白 、画面 (ノーマリ ·ブ ラックの場合)が表示されてしまうと ヽぅ現象が知られて!/ヽる。
[0006] この問題を解決するための従来技術として、表示を開始する直前に、ー且、全ての 走査信号線にアクティブ信号としてのオン電圧を印加することにより TFTをオン状態 とし、データ信号線 DLkを通じて液晶容量 Clcと補助容量 Csにおける蓄積電荷を放 電させる、という方法が知られている(図 11 (C) ) (例えば特許文献 1〜4参照)。
[0007] 図 12は、このような方法が採用されている場合に液晶表示装置を起動してから表 示を開始するまでの一連の動作 (以下「表示 ONシーケンス」 t 、う)を示す信号波形 図である。この方法では、当該液晶表示装置における電源投入の検出などに基づき 、表示 ONシーケンスの開始を示す信号として表示 ON信号 Sonが生成され、この表 示 ON信号 Sonがアクティブ(図ではハイレベル)になると、垂直同期信号 VSYに同 期して、全ての走査信号線にオン電圧 (TFTをオン状態とするアクティブ信号)を印 カロして一旦選択状態とし (時刻 tl)、その後、走査信号線により通常の走査を行う前 に全ての走査信号線にオフ電圧 (TFTをオフ状態とする非アクティブ信号)を印加し て非選択状態に戻している(時刻 t2)。このように従来技術では、表示 ONシーケンス において全ての走査信号線を選択状態力 非選択状態にする際に、全ての走査信 号線に同時にオフ電圧を印加していた。このような技術を含む本願発明に関連する 技術が記載された文献を以下に列記する。
特許文献 1 :日本特開平 2— 272490号公報
特許文献 2 :日本特開 2001— 272650号公報
特許文献 3 :日本特開 2002— 323875号公報
特許文献 4:曰本特開 2003— 295829号公報
特許文献 5 :日本特開平 6— 160806号公報
発明の開示
発明が解決しょうとする課題
[0008] しかし、上記のように全ての走査信号線を同時に選択状態力 非選択状態にすると 、全ての走査信号線が同時に高電圧 (オン電圧)から低電圧 (オフ電圧)へと変化す るので、走査信号線駆動回路内のバルタ (シリコン基板)に全走査信号線の容量に 対応する電流が流れて、バルタ自体の電位が大きく変動し、それに連動して走査信 号線駆動回路の電源電位も大きく変動することにより、走査信号線駆動回路が誤動 作を起こすことがある。
[0009] そこで本発明は、液晶表示装置において起動時に実行される表示 ONシーケンス における上記のような走査信号線への電圧印加により走査信号線駆動回路に生じる 誤動作を防止できる駆動回路および駆動方法を提供することを目的とする。
課題を解決するための手段
[0010] 本発明の第 1の局面は、複数のデータ信号線と、前記複数のデータ信号線と交差 する複数の走査信号線と、前記複数のデータ信号線と前記複数の走査信号線との 交差点にそれぞれに対応してマトリクス状に配置された複数の画素形成部とを備え、 各画素形成部は対応交差点を通過する走査信号線が選択されているときに当該対 応交差点を通過するデータ信号線の電圧を取り込んで保持するための容量を有す るアクティブマトリクス型の液晶表示装置にぉ 、て、表示すべき画像を表す複数のデ ータ信号を前記複数のデータ信号線に印加すると共に、当該表示すべき画像を前 記複数の画素形成部に形成させるために前記複数の走査信号線の順次的な選択を 行う駆動回路であって、
前記液晶表示装置での表示の開始を指示する信号を受け取ると、前記複数の走 查信号線を選択状態とする選択設定部と、
前記選択設定部によって前記複数の走査信号線が選択状態とされているときに、 前記複数の画素形成部内の前記容量に蓄積された電荷を前記複数のデータ信号 線を介して放電させる放電部と、
前記蓄積された電荷の前記放電部による放電の後、記複数の走査信号線の順次 的な選択が開始される前に、前記選択設定部により選択状態とされた前記複数の走 查信号線を段階的に非選択状態とする選択解除部とを備えることを特徴とする。
[0011] 本発明の第 2の局面は、本発明の第 1の局面において、
前記選択解除部は、前記複数の走査信号線をグループ化することにより得られる 複数組の走査信号線群を 1組ずつ段階的に非選択状態とすることを特徴とする。
[0012] 本発明の第 3の局面は、本発明の第 1の局面において、
前記選択解除部は、前記液晶表示装置における表示のための 1水平走査期間の 間隔で複数回に分けて前記複数の走査信号線を段階的に非選択状態とすることを 特徴とする。
[0013] 本発明の第 4の局面は、本発明の第 1の局面において、
前記選択解除部は、前記液晶表示装置における表示のための 1垂直走査期間の 間隔で複数回に分けて前記複数の走査信号線を段階的に非選択状態とすることを 特徴とする。
[0014] 本発明の第 5の局面は、本発明の第 1から第 4の局面のいずれかにおいて、
前記選択設定部は、前記複数の走査信号線を段階的に選択状態とすることを特徴 とする。
[0015] 本発明の第 6の局面は、本発明の第 5の局面において、
前記選択設定部は、前記複数の走査信号線をグループ化することにより得られる 複数組の走査信号線群を 1組ずつ段階的に選択状態とすることを特徴とする。
[0016] 本発明の第 7の局面は、液晶表示装置であって、本発明の第 1から第 4の局面のい ずれかの局面に係る駆動回路を備えたことを特徴とする。 [0017] 本発明の第 8の局面は、液晶表示装置であって、本発明の第 5の局面に係る駆動 回路を備えたことを特徴とする。
[0018] 本発明の第 9の局面は、複数のデータ信号線と、前記複数のデータ信号線と交差 する複数の走査信号線と、前記複数のデータ信号線と前記複数の走査信号線との 交差点にそれぞれに対応してマトリクス状に配置された複数の画素形成部とを備え、 各画素形成部は対応交差点を通過する走査信号線が選択されているときに当該対 応交差点を通過するデータ信号線の電圧を取り込んで保持するための容量を有す るアクティブマトリクス型の液晶表示装置にぉ 、て、表示すべき画像を表す複数のデ ータ信号を前記複数のデータ信号線に印加すると共に、当該表示すべき画像を前 記複数の画素形成部に形成させるために前記複数の走査信号線の順次的な選択を 行うための駆動方法であって、
前記液晶表示装置での表示の開始を示す信号を受け取ると、前記複数の走査信 号線を選択状態とする選択設定ステップ、
前記選択設定ステップによって前記複数の走査信号線が選択状態とされていると きに、前記複数の画素形成部内の前記容量に蓄積された電荷を前記複数のデータ 信号線を介して放電させる放電ステップと、
前記蓄積された電荷の前記放電ステップによる放電の後、前記複数の走査信号線 の順次的な選択が開始される前に、前記選択設定ステップにより選択状態とされた 前記複数の走査信号線を段階的に非選択状態とする選択解除ステップとを備えるこ とを特徴とする。
[0019] 本発明の第 10の局面は、本発明の第 9の局面において、
前記選択解除ステップでは、前記複数の走査信号線をグループィ匕することにより得 られる複数組の走査信号線群が 1組ずつ段階的に非選択状態とされることを特徴と する。
[0020] 本発明の第 11の局面は、本発明の第 9または第 10の局面において、
前記選択設定ステップでは、前記複数の走査信号線が段階的に選択状態とされる ことを特徴とする。
[0021] 本発明の第 12の局面は、本発明の第 11の局面において、 前記選択設定ステップでは、前記複数の走査信号線をグループィ匕することにより得 られる複数組の走査信号線群が 1組ずつ段階的に選択状態とされることを特徴とす る。
発明の効果
[0022] 本発明の第 1または第 9の局面によれば、液晶表示装置での表示が開始される際 に、全ての走査信号線が選択状態とされて各画素形成部内の容量における蓄積電 荷が放電され、その後、選択状態となっている走査信号線が段階的に非選択状態と される。このようして全ての走査信号線が非選択状態とされた後に、表示のための走 查信号線の順次的な選択すなわち走査が開始される。したがって、一旦選択状態と された走査信号線が同時に非選択状態とされていた従来とは異なり、選択状態から 非選択状態への推移のための印加電圧の変化が同時に生じる走査信号線の数が 格段に少なくなる。このため、走査信号線駆動回路を構成するバルタ (シリコン基板) に過大な電流が流れることはなぐ走査信号線を非選択状態とする際に走査信号線 駆動回路内のバルタに流れる電流による電源電位の変動が抑制される。その結果、 液晶表示装置の起動時において表示上の不具合を防止すべく行われる放電のため の一連の動作すなわち表示 ONシーケンスにおいて、ラッチアップの発生等による走 查信号線駆動回路の誤動作を防止することができる。
[0023] 本発明の第 2または第 10の局面によれば、液晶表示装置における走査信号線をグ ループ化することにより得られる複数組の走査信号線群が 1組ずつ段階的に非選択 状態とされるので、選択解除部を簡易な構成で実現することができる。
[0024] 本発明の第 3の局面によれば、 1水平走査期間の間隔で複数回に分けて走査信号 線を段階的に非選択状態とすることで、走査信号線を非選択状態とする際に走査信 号線駆動回路内のバルタに流れる電流による電源電位の変動を抑制し、表示 ONシ 一ケンスにおいて、ラッチアップの発生等による走査信号線駆動回路の誤動作を防 止することができる。
[0025] 本発明の第 4の局面によれば、 1垂直走査期間の間隔で複数回に分けて走査信号 線を段階的に非選択状態とすることで、走査信号線を非選択状態とする際に走査信 号線駆動回路内のバルタに流れる電流による電源電位の変動を抑制し、表示 ONシ 一ケンスにお 、てラッチアップの発生等による走査信号線駆動回路の誤動作を防止 することができる。なお、 1垂直走査期間の間隔で段階的に走査信号線が非選択状 態とされるので、 1水平走査期間の間隔で段階的に非選択状態とされる場合に比べ 、表示 ONシーケンスが長くなるが、選択解除部の実現は容易となる。
[0026] 本発明の第 5または第 11の局面によれば、液晶表示装置での表示の開始を指示 する信号を受け取ると、当該液晶表示装置の走査信号線が段階的に選択状態とさ れるので、走査信号線を選択状態とする際に走査信号線駆動回路内のバルタに流 れる電流による電源電位の変動も抑制される。したがって、表示 ONシーケンスにお いてラッチアップの発生等による走査信号線駆動回路の誤動作をより確実に防止す ることがでさる。
[0027] 本発明の第 6または第 12の局面によれば、液晶表示装置における走査信号線をグ ループ化することにより得られる複数組の走査信号線群が 1組ずつ段階的に選択状 態とされるので、走査信号線を段階的に選択状態とするための選択設定部を簡易な 構成で実現することができる。
図面の簡単な説明
[0028] [図 1]本発明の第 1の実施形態に係る液晶表示装置の構成を示すブロック図である。
[図 2]第 1の実施形態における液晶表示パネルの構成を示す模式図 (A)、および、 当該液晶表示パネルの一部(1画素に相当する部分)の等価回路を示す回路図(B) である。
[図 3]第 1の実施形態における表示 ONシーケンスの一例を説明するための信号波形 図(A〜I)である。
[図 4]第 1の実施形態における表示 ONシーケンスの他の例を説明するための信号波 形図 (A、 B)である。
[図 5]第 1の実施形態における走査信号線駆動回路の一構成例を示すブロック図で ある。
[図 6]本発明の第 2の実施形態における表示 ONシーケンスの一例を説明するための 信号波形図 (A〜H)である。
[図 7]第 2の実施形態における走査信号線駆動回路の一構成例を示すブロック図で ある。
[図 8]本発明の第 3の実施形態における走査信号線駆動回路の一構成例を示すプロ ック図である。
[図 9]本発明の第 4の実施形態における表示 ONシーケンスの一例を説明するための 信号波形図 (A〜J)である。
圆 10]第 4の実施形態における走査信号線駆動回路の一構成例を示すブロック図で ある。
圆 11]液晶表示装置の起動時における表示の不具合を説明するための回路図 (A 〜C)である。
[図 12]液晶表示装置における従来の表示 ONシーケンスを説明するための信号波形 図(A〜F)である。
符号の説明
10 · ••TFT (薄膜トランジスタ)
33, 33b · ' · ·リセット信号生成回路
33c · · ·セット信号生成回路
34, 34b · ' •ANDゲート
35 · "シフトレジスタ
38 · ••ANDゲート
200 · ··表示制御回路
300 · ··データ信号線駆動回路
400 · ··走査信号線駆動回路
500 · ··液晶パネル
Clc · · •:液晶容量
Cs · ··補助容量
Ep · ··画素電極
Ec · ··共通電極
Es · "補助電極
DLl〜DLn …データ信号線 GLl~GLm …走査信号線
Px · ··画素形成部
HSY …水平同期信号
VSY …垂直同期信号
D …デジタル画像信号
Dl〜Dm …データ信号
GCK …(走査信号線駆動回路の)クロック信号
GSP …(走査信号線駆動回路の)スタートパルス信号
Gon · ··選択制御信号
Goff · ·· •非選択制御信号
Gl〜Gm …走査信号
Gal〜Ga4 …第 1〜第 4エリア走査信号
R1〜R4 …リセット信号
S1〜S4 …セット信号
Son · ··表示 ON信号
VGL …ゲートオフ電圧
VGH …ゲートオン電圧
発明を実施するための最良の形態
[0030] 以下、本発明の実施形態について添付図面を参照して説明する。
< 1.第 1の実施形態 >
< 1. 1 全体の構成および動作 >
図 1は、本発明の第 1の実施形態に係る液晶表示装置の構成を示すブロック図で ある。この液晶表示装置は、表示制御回路 200と、データ信号線駆動回路 300およ び走査信号線駆動回路 400からなる駆動回路と、アクティブマトリクス型の液晶パネ ノレ 500とを備えて!/ヽる。
[0031] この液晶表示装置における表示部としての液晶パネル 500は、この液晶表示装置 を使用する電子機器の制御部等に相当する外部の CPU等力 受け取る画像データ Dvにおける 1水平走査分のデータにそれぞれが対応する複数本の走査信号線と、 それら複数本の走査信号線のそれぞれと交差する複数本のデータ信号線と、それら 複数本の走査信号線と複数本のデータ信号線との交差点にそれぞれ対応して設け られた複数の画素形成部とを含む。各画素形成部の構成は、基本的には従来のァク ティブマトリクス型液晶パネルにおける構成と同様である。
[0032] 本実施形態では、液晶パネル 500に表示すべき画像を表す (狭義の)画像データ および表示動作のタイミング等を決めるデータ (例えば表示用クロックの周波数を示 すデータ)(以下「表示制御データ」という)は、本実施形態に係る液晶表示装置の外 部、例えば当該液晶表示装置を使用する電子機器の制御部としての CPU等 (以下「 外部の CPU等」と 、う)力も表示制御回路 200に送られる(以下、外部から送られるこ れらのデータ Dvを「広義の画像データ」という)。すなわち、外部の CPU等は、広義 の画像データ Dvを構成する(狭義の)画像データおよび表示制御データとアドレス 信号 ADwとを表示制御回路 200に供給して、表示制御回路 200内の表示メモリおよ びレジスタにそれぞれ書き込む。
[0033] 表示制御回路 200は、レジスタに書き込まれた表示制御データに基づき、表示用 のクロック信号 CKや、水平同期信号 HSY、垂直同期信号 VSY等を生成する。また 、表示制御回路 200は、外部の CPU等によって表示メモリに書き込まれた (狭義の) 画像データを表示メモリから読み出して、デジタル画像信号 Dとして出力する。このよ うにして、表示制御回路 200によって生成される信号のうち、クロック信号 CKはデー タ信号線駆動回路 300に、水平同期信号 HSYおよび垂直同期信号 VSYはデータ 信号線駆動回路 300および走査信号線駆動回路 400に、デジタル画像信号 Dはデ ータ信号線駆動回路 300に、それぞれ供給される。また、表示制御回路 200は、外 部の CPU等から当該液晶表示装置での表示の開始を指示する信号として表示 ON 信号 Sonを受け取り、その表示 ON信号 Sonをデータ信号線駆動回路 300および走 查信号線駆動回路 400に供給する。なお、当該液晶表示装置での表示の開始を指 示する信号を当該液晶表示装置の外部から受け取らずに、表示制御回路 200にお いて、当該液晶表示装置の電源の投入等の検出に基づき、表示の開始を示す信号 を生成し、これを上記の表示 ON信号 Sonとしてデータ信号線駆動回路 300および 走査信号線駆動回路 400に供給するようにしてもよい。 [0034] データ信号線駆動回路 300には、上記のようにして、液晶パネル 500に表示すベ き画像を表すデータが画素単位でシリアルにデジタル画像信号 Dとして供給されると 共に、タイミングを示す信号としてクロック信号 CK、水平同期信号 HSYおよび垂直 同期信号 VSYが供給される。データ信号線駆動回路 300は、これらの信号 D, CK, HSY, VSYに基づき、液晶パネル 500を駆動するための画像信号(以下「データ信 号」という)を生成し、これを液晶パネル 500の各データ信号線に印加する。なお後述 のように、データ信号線駆動回路 300は、表示 ONシーケンスにおいては、表示 ON 信号 Sonに基づき、各画素容量の蓄積電荷を放電するための放電部として動作する
[0035] 走査信号線駆動回路 400は、水平同期信号 HSYおよび垂直同期信号 VSYに基 づき、液晶パネル 500における走査信号線を 1水平走査期間ずつ順次に選択する ために各走査信号線に印加すべき走査信号 (Gl, G2,……)を生成し、全走査信 号線のそれぞれを順に選択するためのアクティブな走査信号の各走査信号線への 印加を 1垂直走査期間(1フレーム期間)を周期として繰り返す。なお後述のように、 走査信号線駆動回路 400は、上記の順次的な走査信号線の選択すなわち走査を開 始する前の表示 ONシーケンスにおいて、表示 ON信号 Sonに基づき、各画素容量 の蓄積電荷を放電するための走査信号線の選択動作および選択解除動作を行う。
[0036] 液晶パネル 500は、上記のようにして、データ信号線にはデータ信号線駆動回路 3 00によってデジタル画像信号 Dに基づくデータ信号が印加され、走査信号線には走 查信号線駆動回路 400によって走査信号が印加される。これにより液晶パネル 500 は、外部の CPU等力 受け取った画像データ Dの表す画像を表示する。
[0037] 02 (A)は、本実施形態に係る液晶表示装置における液晶パネル 500の構成を示 す模式図であり、図 2 (B)は、この液晶パネル 500の一部(1画素に相当する部分)の 等価回路を示す回路図である。これらの図において、 Dl, D2, D3,…は、データ信 号線 DL1, DL2, DL3,…にそれぞれ印加されるデータ信号を表す。また、 Gl, G2 , G3,…は、走査信号線 GL1, GL2, GL3,…にそれぞれ印加される走査信号を表 す。
[0038] この液晶パネル 500は、データ信号線駆動回路 300の複数 (n個)の出力端子にそ れぞれ接続される複数 (n本)のデータ信号線 DLl〜DLnと、走査信号線駆動回路 400の複数 (m個)の出力端子にそれぞれ接続される複数 (m本)の走査信号線 GL1 〜GLmとを備え、当該複数のデータ信号線 DL 1〜DLnと当該複数の走査信号線 G Ll〜GLmとは、各データ信号線 DLk (k= l, 2, · ··, n)と各走査信号線 GLj (j = l, 2, · ··, m)とが交差するように格子状に配設されている。そして、当該複数のデータ 信号線 DL 1〜DLnと当該複数の走査信号線 GL 1〜GLmとの交差点にそれぞれ対 応してマトリクス状に配置された複数 (m X n個)の画素形成部 Pxが設けられて 、る。 各画素形成部 Pxは、図 2 (B)に示すように、従来と同様、液晶層を挟むように配置さ れる画素電極 Epと共通電極 Ecとによって形成される液晶容量 Clcと、当該画素電極 Epと補助電極 Esとによって形成される補助容量 Csと、当該画素電極 Epにドレイン端 子が接続された TFT10とを有しており、当該 TFT10のソース端子は当該画素形成 部 Pxに対応する交差点 CPjkを通過するデータ信号線 DLkに、ゲート端子は当該交 差点 CPjkを通過する走査信号線 GLjにそれぞれ接続されている。したがって、各画 素形成部 Pxは、それに対応する交差点 CPjkを通過する走査信号線 GLjが選択され ているときに(走査信号 Gjがアクティブのときに)、当該交差点 CPjkを通過するデー タ信号線 DLk上のデータ信号 Dkの値すなわち画素値に相当する電圧を取り込み、 上記液晶容量 Clcと補助容量 Csとからなる画素容量に当該電圧を保持する。
[0039] < 1. 2 表示 ONシーケンス >
以下、図 3を参照しつつ、本実施形態に係る液晶表示装置を起動してから走査信 号線 GLl〜GLmを順次に選択して表示を開始するまでに実行される一連の動作、 すなわち表示 ONシーケンスを説明する。図 3は、本実施形態に係る液晶表示装置 を起動した直後の垂直同期信号 VSY、ゲートオフ電圧 VGL、ゲートオン電圧 VGH 、および走査信号 Gl〜Gm等 (後述の第 1〜第 4エリア走査信号 Gal〜Ga4を含む) の波形図である。ここで、ゲートオフ電圧 VGLは、非選択状態とすべき走査信号線 に印加される非アクティブな走査信号の電圧であり、ゲートオン電圧 VGHは、選択 状態とすべき走査信号線に印加されるアクティブな走査信号の電圧である(以下に 述べる他の実施形態や変形例にお ヽても同様)。
[0040] 本実施形態にお!、ても、従来と同様、表示 ONシーケンスの開始を示す表示 ON信 号 Sonがアクティブ (ノヽィレベル)となってから、垂直同期信号 VSYに同期して各種 の信号が変化することで表示 ONシーケンスが実行される。すなわち、表示 ON信号 Sonがアクティブとなつてから最初に垂直同期信号 VSYがアクティブ(ローレベル)に なるときにゲートオフ電圧 VGLが本来の電圧 (TFT10をオフ状態とする所定の低電 圧)となり、その後 1フレーム期間 T1だけ経過した時点(次に垂直同期信号がァクティ ブとなる時点)でゲートオン電圧 VGHが本来の電圧 (TFT10をオン状態とする所定 の高電圧)になると共に、予定外の黒!、画面 (ノーマリ ·ホワイトの場合)または白い画 面 (ノーマリ ·ブラックの場合)が表示されることを防止するために、全ての走査信号 G l〜Gmがゲートオン電圧(アクティブ)となることで全ての走査信号線 GLl〜GLmが 選択状態とされる。このように表示 ONシーケンスで全ての走査信号線 GLl〜GLm が選択状態となっているときには、各画素形成部 Pxにおける TFT10はオン状態とな つており、従来と同様、各画素形成部 Px内の液晶容量 Clcおよび補助容量 Csに蓄 積された電荷はデータ信号線 DLkを介して放電される。したがって、このときデータ 信号線駆動回路 300は、各データ信号線 DLl〜DLnが共通電極 Ecおよび補助電 極 Esと同電位となるように各データ信号線 DLl〜DLnを駆動し、放電部として機能 する。
[0041] その後、数フレーム期間に相当する期間 T2が経過した後に、全ての走査信号 G1 〜Gmがゲートオフ電圧(非アクティブ)となることで全ての走査信号線 GLl〜GLm が非選択状態とされる。このとき、全ての走査信号線が同時に非選択状態となる従来 例とは異なり、以下に述べるように 4回に分けて段階的に走査信号線 GLl〜GLmが 非選択状態とされる。
[0042] 本実施形態では、図 3 (H)に示すように液晶パネル 500をエリア 1〜エリア 4の 4つ のエリアに区分し、この区分に基づき 4回に分けて 1水平走査期間の間隔で段階的 に走査信号線 GLl〜GLmを非選択状態とする。すなわち、エリア 1に含まれる走査 信号線に印加される走査信号 Gl〜Gmaを総称的に「第 1エリア走査信号」と呼び、 記号" Gal"で示し、エリア 2に含まれる走査信号線に印加される走査信号 Gma+1〜 Gmbを総称的に「第 2エリア走査信号」と呼び、記号" Ga2"で示し、エリア 3に含まれ る走査信号線に印加される走査信号 Gmb+l〜Gmcを総称的に「第 3エリア走査信号 」と呼び、記号" Ga3"で示し、エリア 4に含まれる走査信号線に印加される走査信号 Gmc+l〜Gmを総称的に「第 4エリア走査信号」と呼び、記号" Ga4"で示すものとした とき、第 1〜第 4エリア走査信号 Gal〜Ga4の電圧を次のように変化させる。
[0043] 上記期間 T2の経過後において、図 3 (H)に示すように、最初に水平同期信号 HS Yがアクティブ (ローレベル)となるときに第 1エリア走査信号 Galをゲートオン電圧 (ァ クティブ)からゲートオフ電圧 (非アクティブ)へと変化させ、 2番目に水平同期信号 H SYがアクティブとなるときに第 2エリア走査信号 Ga2をゲートオン電圧力もゲートオフ 電圧へと変化させ、 3番目に水平同期信号 HSYがアクティブとなるときに第 3エリア 走査信号 Ga3をゲートオン電圧力 ゲートオフ電圧へと変化させ、 4番目に水平同期 信号 HSYがアクティブとなるときに第 4エリア走査信号 Ga4をゲートオン電圧カもゲ ートオフ電圧へと変化させる。
[0044] このようにしてー且選択状態となった全ての走査信号線 GLl〜GLmが 1水平走査 期間の間隔で 4回に分けて段階的に非選択状態となり、その後、表示を行うための走 查信号線 GLl〜GLmの順次的な選択すなわち走査が開始される。
[0045] なお、上記説明では液晶パネル 500が 4つのエリアに区分される力 「4つ」は例示 であり、各エリアに含まれる走査信号線の数が 1以上であれば、液晶パネル 500の区 分数は 4つには限定されない。また、エリア毎に走査信号線を選択状態力も非選択 状態とする順序 (印加電圧をゲートオン電圧力 ゲートオフ電圧へと変化させる順序) は複数のエリアを同時に非選択状態としなければ、どのような順番であってもよい。例 えば図 4に示すように、第 1〜第 4エリア走査信号 Gal〜Ga4を、 Gal→Ga3→Ga2 →Ga4と 、う順序で選択状態から非選択状態に変化させてもよ!、。
[0046] < 1. 3 走査信号線駆動回路の構成 >
次に図 5を参照して、表示 ONシーケンスにおいてー且選択状態となった全ての走 查信号線 GLl〜GLmを上記のように段階的に非選択状態とする走査信号線駆動 回路 400の構成を説明する。図 5は、本実施形態における走査信号線駆動回路 400 の一構成例を示すブロック図である。この構成例による走査信号線駆動回路 400は 、 m個のフリップフロップ FFl〜FFmからなる m段のシフトレジスタ 35と、このシフトレ ジスタ 35の各段の出力レベルを変換して走査信号 G 1〜Gmを生成するレベル変換 器 36と、表示 ON信号 Sonおよび垂直同期信号 VSYから選択制御信号 Gonおよび 非選択制御信号 Goffを生成する第 1の論理回路 31と、水平同期信号 HSYおよび 垂直同期信号 VSYからシフトレジスタ 35を動作させるためのクロック信号 GCKおよ びスタートパルス信号 GSPを生成する第 2の論理回路 32と、非選択制御信号 Goff および水平同期信号 HSYからシフトレジスタ 35内のフリップフロップ FFl〜FFmをリ セットするためのリセット信号 R1〜R4を生成するリセット信号生成回路 33とを備えて いる。ここで、選択制御信号 Gonは、図 3 (C)に示すように表示 ONシーケンスにおい て(表示 ON信号 Sonがハイレベルとなった時点以降において)走査信号線 GL1〜 GLmを選択状態とすべき期間 T2にアクティブ (ハイレベル)となる信号であり、非選 択制御信号 Goffは、図 3 (D)に示すように表示 ONシーケンスにおいてー且選択状 態となつた走査信号線 GLl〜GLmを段階的に非選択状態とするための期間にァク ティブ (ノヽィレベル)となる信号である。そして選択制御信号 Gonは、シフトレジスタ 35 における各フリップフロップ FFl〜FFmにセット信号として入力され、選択制御信号 Gonがアクティブとなる期間 T2において各フリップフロップ FFl〜FFmがセット状態 とされる(シフトレジスタ 35の各段の出力 Ql〜Qmがハイレベルとなる)。
上記構成において、レベル変換器 36は、シフトレジスタ 35の各段の出力 Qkがハイ レベルのときにゲートオン電圧 VGHを走査信号 Gkとして出力し、各段の出力 Qkが ローレベルのときにゲートオフ電圧 VGLを走査信号 Gkとして出力する(k= l〜! n)。 また、上記の液晶パネル 500の区分けに基づく第 1〜第 4エリア走査信号 Ga 1〜Ga 4に応じて、シフトレジスタ 35内のフリップフロップ FFl〜FFmは、第 1の組のフリップ フロップ群 FFl〜FFmaと、第 2の組のフリップフロップ群 FFma+l〜FFmbと、第 3の 組のフリップフロップ群 FFmb+l〜FFmcと、第 4の組のフリップフロップ群 FFmc+l〜 FFmという 4組にグループ化されている。そして、リセット信号生成回路 33にて生成さ れるリセット信号 R1〜R4のうち、第 1のリセット信号 R1は第 1の組のフリップフロップ 群 FFl〜FFmaのリセット信号として、第 2のリセット信号 R2は第 2の組のフリップフロ ップ群 FFma+l〜FFmbのリセット信号として、第 3のリセット信号 R3は第 3の組のフリ ップフ口ップ群 FFmb+l〜FFmcのリセット信号として、第 4のリセット信号 R4は第 4の 組のフリップフロップ群 FFmc+l〜FFmのリセット信号として、それぞれシフトレジスタ 35に入力される。
[0048] ここで、第 1〜第 4のリセット信号 R1〜R4は、図 3 (G)〜(I)に示すように、表示 ON シーケンスにおける上記期間 T2 (全走査信号線が選択状態である期間)の経過後に おいてそれぞれ第 1〜第 4番目に水平同期信号 HSYがアクティブ(ローレベル)にな るときに非アクティブ(ローレベル)力もアクティブ (ノヽィレベル)へと変化し、その後は 走査の開始まで (非選択制御信号 Goffがアクティブである間)アクティブ状態を維持 する信号である。したがって、上記第 1〜第 4のリセット信号 R1〜R4によってシフトレ ジスタ 35における第 1〜第 4の組のフリップフロップ群 FFl〜FFma, FFma+l〜FFm b, FFmb+l〜FFmc, FFmc+l〜FFmが順にリセットされ、これにより、第 1〜第 4のェ リア走査信号 Gal〜Ga4の電圧が図 3 (H)に示すように 1水平走査期間の間隔で順 次ゲートオン電圧からゲートオフ電圧へと変化する。これにより、液晶パネル 500〖こ おける走査信号線 GLl〜GLmが、 4回に分けて段階的に選択状態力も非選択状態 へと遷移する。
[0049] 上記のように、第 1の論理回路 31で生成される選択制御信号 Gonによって各フリツ プフロップ FFl〜FFmがセットされることで、全ての走査信号線 GLl〜GLmが選択 状態となり、その後に、第 1の論理回路 31で生成される非選択制御信号 Goffに基づ きリセット信号生成回路 33で生成される第 1〜第 4のリセット信号 R1〜R4によってフ リップフロップ FFl〜FFmが段階的にリセットされることで、走査信号線 GLl〜GLm が段階的に非選択状態となる。したがって本構成例では、第 1の論理回路 31と m個 のフリップフロップ FFl〜FFmは、走査信号線 GLl〜GLmを選択状態とする選択 設定部として機能し、第 1の論理回路 31とリセット信号生成回路 33と m個のフリップフ ロップ FFl〜FFmは、選択状態の走査信号線 GLl〜GLmを段階的に非選択状態 とする選択解除部として機能して 、る。
[0050] なお、本実施形態における走査信号線駆動回路 400は、表示 ONシーケンスにお Vヽて図 3 (H)または図 4 (B)に示す第 1〜第 4エリア走査信号 Gal〜Ga4のように液 晶パネル 500の走査信号線 GLl〜GLmを一旦選択状態とした後に段階的に非選 択状態とする走査信号を生成できる構成であればよぐ図 5に示す上記構成に限定 されるものではない。 [0051] < 1. 4 効果 >
上記のように本実施形態によれば、液晶表示装置の起動時における表示 ONシー ケンスにおいて液晶パネル 500における全ての走査信号線 GLl〜GLmがー且選 択状態となって各画素形成部 Px内の液晶容量 Clcと補助容量 Csにおける電荷が放 電された後に、走査信号線 GLl〜GLmが複数回(図 3等に示した例では 4回)に分 けて段階的に非選択状態となる。このため、液晶パネル 500における走査信号線 GL l〜GLmを同時に非選択状態としていた従来技術とは異なり、印加電圧がゲートォ ン電圧力 ゲートオフ電圧へと同時に変化する走査信号線の数は格段に少なくなる ので、走査信号線駆動回路 400を構成するバルタ (シリコン基板)に過大な電流が流 れることはない。したがって、走査信号線 GLl〜GLmを非選択状態とする際に走査 信号線駆動回路 400内のバルタに流れる電流による電源電位の変動を抑制し、ラッ チアップの発生等による走査信号線駆動回路 400の誤動作を防止することができる
[0052] なお、上記実施形態では、液晶パネル 500における走査信号線 GLl〜GLmが 4 組の走査信号線群にグループィ匕され、それに応じて走査信号線 GLl〜GLmが 4回 に分けて段階的に非選択状態とされるが、このグループィ匕の組数を多くすることによ り上記誤動作防止の効果を大きくすることができる。しかし、このグループィ匕の組数が 多くなると、走査信号線 GLl〜GLmを段階的に非選択状態とするための選択解除 部の構成が複雑化するので、効果と構成の両者を考慮してグループ化の組数を適 切に設定するのが好ましい。この点は、以下に述べる他の実施形態においても同様 である。また、上記実施形態では、液晶パネル 500内の各画素形成部 Pxにおいて 画素電極 Epと補助電極 Esにより補助容量 Csが形成されているが、補助電極 Esがな く補助容量 Csが形成されない構成であってもよい。この点も、以下に述べる他の実 施形態において同様である。
[0053] < 2.第 2の実施形態 >
次に、本発明の第 2の実施形態に係る液晶表示装置について説明する。この液晶 表示装置の全体構成は上記第 1の実施形態と同様であるが、表示 ONシーケンスに おいて一旦選択状態とされた走査信号線を非選択状態とするときの動作およびその ための走査信号線駆動回路の構成については上記第 1の実施形態と相違する。そこ で以下では、これらの相違点を中心に本実施形態を説明する。なお、第 1の実施形 態に係る液晶表示装置のうち第 2の実施形態に係る液晶表示装置と同一または対応 する部分には同一の参照符号を付すものとする。
[0054] < 2. 1 表示 ONシーケンス >
図 6は、液晶表示装置を起動した直後の垂直同期信号 VSY、ゲートオフ電圧 VGL 、ゲートオン電圧 VGH、および走査信号 (第 1〜第 4エリア走査信号 Gal〜Ga4)等 の波形図である。本実施形態においても、表示 ONシーケンスにおいて液晶パネル 5 00における全ての走査信号線 GLl〜GLmがー且選択状態となって各画素形成部 Px内の液晶容量 Clcおよび補助容量 Csにおける蓄積電荷が放電された後に、走査 信号線が複数回に分けて段階的に非選択状態とされる。
[0055] 本実施形態においても、図 3 (H)に示すように液晶パネル 500がエリア 1〜エリア 4 の 4つのエリアに区分され、図 6 (G)に示すように、この区分に基づき 4回に分けて段 階的に走査信号線が非選択状態とされる。しかし、 1水平走査期間の間隔で段階的 に非選択状態とされる第 1の実施形態とは異なり、本実施形態では、 1垂直走査期間 (1フレーム期間)の間隔で段階的に非選択状態とされる。すなわち、第 1の実施形態 と同様に第 1〜第 4エリア走査信号 Gal〜Ga4を定義したとき、本実施形態では、数 フレーム期間に相当する期間 T2だけ液晶パネル 500における全ての走査信号線 G Ll〜GLmを選択状態とした後に、第 1〜第 4エリア走査信号 Gal〜Ga4の電圧を次 のように変化させる。
[0056] 全ての走査信号線 GLl〜GLmが選択状態となる上記期間 T2の経過後において 、最初に垂直同期信号 VSYがアクティブ (ローレベル)となるときに第 1エリア走査信 号 Galをゲートオン電圧 (アクティブ)からゲートオフ電圧 (非アクティブ)へと変化させ 、 2番目に垂直同期信号 VSYがアクティブとなるときに第 2エリア走査信号 Ga2をゲ ートオン電圧カゝらゲートオフ電圧へと変化させ、 3番目に垂直同期信号 VSYがァクテ イブとなるときに第 3エリア走査信号 Ga3をゲートオン電圧力もゲートオフ電圧へと変 化させ、 4番目に垂直同期信号 VSYがアクティブとなるときに第 4エリア走査信号 Ga 4をゲートオン電圧力 ゲートオフ電圧へと変化させる。 [0057] このようにしてー且選択状態となった全ての走査信号線 GLl〜GLmが 1垂直走査 期間の間隔で 4回に分けて段階的に非選択状態となり、その後、表示を行うための走 查信号線 GLl〜GLmの順次的な選択すなわち走査が開始される。
[0058] なお、上記説明では液晶パネル 500が 4つのエリアに区分される力 第 1の実施形 態と同様、「4つ」は例示であり、各エリアに含まれる走査信号線の数が 1以上であれ ば、液晶パネル 500の区分数は 4つには限定されない。また、エリア毎に走査信号線 を選択状態から非選択状態とする順序 (印加電圧をゲートオン電圧からゲートオフ電 圧へと変化させる順序)は複数のエリアを同時に非選択状態としなければ、どのような 順番であってもよい。
[0059] < 2. 2 走査信号線駆動回路の構成 >
図 7は、本実施形態における走査信号線駆動回路 400の一構成例を示すブロック 図である。この構成例による走査信号線駆動回路 400では、非選択制御信号 Goff および水平同期信号 HSYからリセット信号 R1〜R4が生成されていた図 5の構成と 異なり、リセット信号生成回路 33bは、走査信号線 GLl〜GLmを 1垂直走査期間の 間隔で段階的に非選択状態とすべぐ非選択制御信号 Goffおよび垂直同期信号 V SYからリセット信号 R1〜R4を生成する。図 7の構成におけるその他の点については 図 5の構成と同様であるので、同一または対応する部分に同一の参照符号を付して 説明を省略する。
[0060] この構成例における第 1〜第 4のリセット信号 R1〜R4は、図 6 (H)に示すように、表 示 ONシーケンスにおける上記期間 T2の経過後においてそれぞれ第 1〜第 4番目に 垂直同期信号 VSYがアクティブ(ローレベル)になるときに非アクティブ(ローレベル) 力もアクティブ (ハイレベル)へと変化し、その後は走査の開始まで (非選択制御信号 Goffがアクティブである間)アクティブ状態を維持する信号である。このため、非選択 制御信号 Goffは、図 6 (D)に示すように、上記期間 T2の経過後に 4垂直走査期間よ りも長い期間だけアクティブ (ハイレベル)となる信号として生成される。このような第 1 〜第 4のリセット信号 R1〜R4によってシフトレジスタ 35における第 1〜第 4の組のフリ ップフ口ップ群 FFl〜FFma, FFma+l〜FFmb, FFmb+丄〜 FFmc, FFmc+l〜FFm が順にリセットされることで、第 1〜第 4のエリア走査信号 Gal〜Ga4が図 6 (G)に示 すように 1垂直走査期間の間隔で順次ゲートオン電圧力もゲートオフ電圧へと変化し 、これにより、液晶パネル 500における走査信号線 GLl〜GLm力 4回に分けて段 階的に選択状態から非選択状態へと遷移する。
[0061] なお、本実施形態における走査信号線駆動回路 400の構成は、表示 ONシーケン スにおいて図 6 (G)に示す第 1〜第 4エリア走査信号 Gal〜Ga4のように液晶パネル 500における走査信号線を一旦選択状態とした後に段階的に非選択状態とする走 查信号を生成できる構成であればよぐ図 7に示す上記構成に限定されるものではな い。
[0062] < 2. 3 効果 >
上記のように本実施形態によれば、第 1の実施形態と同様、液晶表示装置の起動 時における表示 ONシーケンスにおいて液晶パネル 500における全ての走査信号線 GLl〜GLmがー且選択状態となって各画素形成部 Px内の液晶容量 Clcおよび補 助容量 Csにおける蓄積電荷が放電された後に、走査信号線 GLl〜GLmが複数回 (図 6に示した例では 4回)に分けて段階的に非選択状態となる。このため、液晶パネ ル 500における走査信号線を同時に非選択状態としていた従来技術とは異なり、印 加電圧がゲートオン電圧力 ゲートオフ電圧へと同時に変化する走査信号線の数は 格段に少なくなるので、走査信号線駆動回路 400内のバルタに過大な電流が流れる ことはない。したがって、走査信号線 GLl〜GLmを非選択状態とする際に走査信号 線駆動回路 400内のバルタに流れる電流による電源電位の変動を抑制し、ラッチァ ップの発生等による走査信号線駆動回路 400の誤動作を防止することができる。
[0063] なお、本実施形態では、全ての走査信号線が 1垂直走査期間の間隔で段階的に 非選択状態となるので、第 1の実施形態に比べ、表示 ONシーケンスの期間が長くな る力 当該シーケンスは単純なものとなる。したがって、表示の開始を早くするには第 1の実施形態の方が好ましいが、本実施形態によれば、走査信号線を段階的に非選 択状態とするための選択解除部の実現が第 1の実施形態に比べて容易となる。
[0064] < 3.第 3の実施形態 >
上記第 1および第 2の実施形態の走査信号線駆動回路 400の構成として図 5また は図 7に示した構成では、表示 ONシーケンスでー且選択状態となった走査信号線 を段階的に非選択状態とするためにシフトレジスタ 35内のフリップフロップがリセット 信号 R1〜R4によって段階的にリセットされる力 これに代えて、シフトレジスタに入力 すべきスタートパルス信号を変更することで走査信号線を段階的に非選択状態にす るようにしてもよい。以下、第 3の実施形態として、このような走査信号線駆動回路を 備えた液晶表示装置について説明する。ただし、走査信号線駆動回路以外の構成 については、第 1の実施形態と同様であるので同一または対応する部分に同一の参 照符号を付して説明を省略する。
[0065] 図 8は、本実施形態における走査信号線駆動回路の一構成例を示すブロック図で ある。この構成例による走査信号線駆動回路 400は、図 5または図 7に示した構成と 同様、 m個のフリップフロップ FFl〜FFmからなる m段のシフトレジスタ 35と、このシ フトレジスタ 35の各段の出力レベルを変換して走査信号 G 1〜Gmを生成するレベル 変換器 36と、表示 ON信号 Sonおよび垂直同期信号 VSYから選択制御信号 Gonお よび非選択制御信号 Goffを生成する第 1の論理回路 31と、水平同期信号 HSYおよ び垂直同期信号 VSYからシフトレジスタ 35を動作させるためのクロック信号 GCKお よびスタートパルス信号 GSPを生成する第 2の論理回路 32とを備えている力 リセット 信号生成回路を含まず、一方、非選択制御信号 Goffの論理反転信号とスタートパル ス信号 GSPとの論理積の信号を生成する ANDゲート 38を含んでいる。
[0066] ここで、非選択制御信号 Goffは、表示 ONシーケンスにお 、てー且選択状態となつ た走査信号線を段階的に非選択状態とするための期間にアクティブとなる信号であ つて、この例では、 1垂直走査期間の間アクティブ(ノヽィレベル)となる。したがって、こ の間、シフトレジスタ 35に入力されるスタートパルス信号としての ANDゲート 38の出 力信号はローレベルとなるので、 1水平走査期間をパルス周期とするクロック信号 GC Kに基づき、シフトレジスタ 35の出力 Ql〜Qmがハイレベルからローレベルへと順次 変化して!/、く。これに応じて走査信号 Gl〜Gmはゲートオン電圧力 ゲートオフ電圧 へと順次変化していくので、液晶パネル 500における走査信号線 GLl〜GLmは、 当該 1垂直走査期間において、 1水平走査期間の間隔で 1本ずつ順次に非選択状 態となる。
[0067] このようにして表示 ONシーケンスにおいて液晶パネル 500における走査信号線を 1本ずつ順次に非選択状態とすることで、走査信号線駆動回路 400内のシフトレジス タ 35に対するリセット信号を生成することなぐ上記第 1および第 2の実施形態と同様 の効果を得ることができる。
[0068] <4.第 4の実施形態 >
上記第 1および第 2の実施形態では、表示 ONシーケンスにおいて、液晶パネル 50 0における走査信号線 GLl〜GLmがー且、選択状態とされた後、表示のための走 查信号線 GLl〜GLmの順次的な選択すなわち走査を開始する前に、走査信号線 GLl〜GLmを同時に非選択状態とせずに段階的に非選択状態とすることで、走査 信号線駆動回路 400を構成するバルタ (シリコン基板)に流れる電流による電源電位 の変動を抑制している。し力し、表示 ONシーケンスの開始直後には、図 3、図 4、お よび図 6に示すように、液晶パネル 500における走査信号線 GLl〜GLmが同時に 非選択状態から選択状態とされる。このように表示 ONシーケンスにおいて走査信号 線 GLl〜GLmが同時に選択状態とされる際にも、走査信号線駆動回路 400を構成 するバルタ (シリコン基板)に過大な電流が流れて電源電位が変動することによって、 走査信号線駆動回路が誤動作を起こす可能性も考えられる。したがって、このように 表示 ONシーケンスにおいて走査信号線 GLl〜GLmが選択状態とされる際の電源 電位の変動による誤動作を防止するために、走査信号線 GLl〜GLmが段階的に選 択状態とされるように選択設定部を構成するのが好ましい。以下、第 4の実施形態と して、このような選択設定部を含む走査信号線駆動回路を備えた液晶表示装置につ いて説明する。ただし、走査信号線駆動回路以外の構成については、第 1の実施形 態と同様であるので同一または対応する部分に同一の参照符号を付して説明を省 略する。
[0069] 例えば上記第 1の実施形態では、図 3に示すように、非選択制御信号 Goffがァクテ イブ (ハイレベル)である期間において、走査信号線 GLl〜GLmが 4回に分けて 1水 平走査期間の間隔で段階的に非選択状態とされるが、これに加えて、図 9に示すよう に、選択制御信号 Gonがアクティブ (ハイレベル)となったときに、走査信号線 GL1〜 GLmが 4回に分けて 1水平走査期間の間隔で段階的に非選択状態力 選択状態と されるようにしてちょい。 [0070] 図 10は、表示 ONシーケンスにおいてこのような動作を行う本実施形態における走 查信号線駆動回路の一構成例を示している。この構成例による走査信号線駆動回 路は、第 1〜第 4のリセット信号 R1〜R4 (図 9 CO )を生成するリセット信号生成回路 3 3のみならず、当該走査信号線駆動回路内のシフトレジスタを構成するフリップフロッ プを段階的にセットするための第 1〜第 4のセット信号 S1〜S4を生成するセット信号 生成回路 33cを備えている。その他の構成は図 5に示した構成の走査信号線駆動回 路と同様であるので、同一部分に同一の参照符号を付して説明を省略する。
[0071] この構成例では、シフトレジスタ 35内の各フリップフロップ FFl〜FFmには、セット 信号として選択制御信号 Gonが入力されるのではなぐフリップフロップ FFl〜FFm のうち、第 1の組のフリップフロップ群 FFl〜FFmaには第 1のセット信号 S1力 第 2の 組のフリップフロップ群 FFma+l〜FFmbには第 2のセット信号 S2が、第 3の組のフリツ プフロップ群 FFmb+l〜FFmcには第 3のセット信号 S3が、第 4の組のフリップフロッ プ群 FFmc+l〜FFmには第 4のセット信号 S4力 それぞれ入力される。セット信号生 成回路 33cは、これらの第 1〜第 4のセット信号 S1〜S4として、図 9 (1)に示すように 1 水平走査期間毎に順次アクティブとなる信号を生成する。すなわち、第 1〜第 4のセ ット信号 S1〜S4は、表示 ONシーケンスが開始され、全ての走査信号線 GL1〜GL mが非選択状態 (ゲートオフ電圧 VGL)となり、選択制御信号 Gonがアクティブ (ハイ レベル)となった後において、それぞれ第 1〜第 4番目に水平同期信号 HSYがァク ティブ(ローレベル)になるときに非アクティブ(ローレベル)力 アクティブ(ノヽィレベル )へと変化する。その後、これらのセット信号 S1〜S4は、選択制御信号 Gonがァクテ イブである間はアクティブ状態を維持し、選択制御信号 Gonが非アクティブになると 非アクティブとなる。このような第 1〜第 4のセット信号 S 1〜S4によってシフトレジスタ 35における第 1〜第 4の組のフリップフロップ群 FFl〜FFma, FFma+l〜FFmb, FF mb+l〜FFmc, FFmc+l〜FFmが順にセットされ、これにより、第 1〜第 4のエリア走 查信号 Gal〜Ga4 (図 3参照)の電圧が図 9 (H)に示すように 1水平走査期間の間隔 で順次ゲートオフ電圧力もゲートオン電圧へと変化する。これにより、液晶パネル 500 における走査信号線 GLl〜GLmが 4回に分けて段階的に非選択状態力 選択状 態へと遷移する。 [0072] したがって、上記構成の走査信号線駆動回路を備えた本実施形態に係る液晶表 示装置によれば、液晶パネル 500における走査信号線 GLl〜GLmを表示 ONシー ケンスで同時に選択状態としていた従来技術とは異なり、印加電圧がゲートオフ電圧 力 ゲートオン電圧へと同時に変化する走査信号線の数は格段に少なくなるので、 走査信号線駆動回路 400を構成するバルタ (シリコン基板)に過大な電流が流れるこ とはない。よって、表示 ONシーケンスにおいて走査信号線 GLl〜GLmを非選択状 態とする際のみならず選択状態とする際においても、走査信号線駆動回路 400内の バルタに流れる電流による電源電位の変動が抑制されるので、ラッチアップの発生等 による走査信号線駆動回路 400の誤動作をより確実に防止することができる。
[0073] なお、上記構成では、液晶パネル 500における走査信号線 GLl〜GLmを 4つの エリアに対応する 4つの組にグループ分けし、 1組ずつ(エリア毎に)段階的に選択状 態とされる力 「4つ」は例示であり、各エリアに含まれる走査信号線の数が 1以上であ れば、液晶パネル 500の区分数は 4つには限定されない。また、エリア毎に走査信号 線を非選択状態力 選択状態とする順序 (印加電圧をゲートオフ電圧力 ゲートオン 電圧へと変化させる順序)は複数のエリアを同時に選択状態としなければ、どのような 順番であってもよい。さら〖こ、上記構成では、走査信号線 GLl〜GLmが 1水平走査 期間の間隔で段階的に選択状態とされるが、この間隔も限定されるものではなぐ走 查信号線 GLl〜GLmが例えば 1垂直走査期間(1フレーム期間)の間隔で段階的に 選択状態とされる構成であってもよ 、。

Claims

請求の範囲
[1] 複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と
、前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれに対応 してマトリクス状に配置された複数の画素形成部とを備え、各画素形成部は対応交 差点を通過する走査信号線が選択されているときに当該対応交差点を通過するデ ータ信号線の電圧を取り込んで保持するための容量を有するアクティブマトリクス型 の液晶表示装置にお!、て、表示すべき画像を表す複数のデータ信号を前記複数の データ信号線に印加すると共に、当該表示すべき画像を前記複数の画素形成部に 形成させるために前記複数の走査信号線の順次的な選択を行う駆動回路であって、 前記液晶表示装置での表示の開始を指示する信号を受け取ると、前記複数の走 查信号線を選択状態とする選択設定部と、
前記選択設定部によって前記複数の走査信号線が選択状態とされているときに、 前記複数の画素形成部内の前記容量に蓄積された電荷を前記複数のデータ信号 線を介して放電させる放電部と、
前記蓄積された電荷の前記放電部による放電の後、記複数の走査信号線の順次 的な選択が開始される前に、前記選択設定部により選択状態とされた前記複数の走 查信号線を段階的に非選択状態とする選択解除部とを備えることを特徴とする駆動 回路。
[2] 前記選択解除部は、前記複数の走査信号線をグループィ匕することにより得られる 複数組の走査信号線群を 1組ずつ段階的に非選択状態とすることを特徴とする、請 求項 1に記載の駆動回路。
[3] 前記選択解除部は、前記液晶表示装置における表示のための 1水平走査期間の 間隔で複数回に分けて前記複数の走査信号線を段階的に非選択状態とすることを 特徴とする、請求項 1に記載の駆動回路。
[4] 前記選択解除部は、前記液晶表示装置における表示のための 1垂直走査期間の 間隔で複数回に分けて前記複数の走査信号線を段階的に非選択状態とすることを 特徴とする、請求項 1に記載の駆動回路。
[5] 前記選択設定部は、前記複数の走査信号線を段階的に選択状態とすることを特徴 とする、請求項 1から請求項 4までのいずれか 1項に記載の駆動回路。
[6] 前記選択設定部は、前記複数の走査信号線をグループィ匕することにより得られる 複数組の走査信号線群を 1組ずつ段階的に選択状態とすることを特徴とする、請求 項 5に記載の駆動回路。
[7] 請求項 1から請求項 4までのいずれか 1項に記載の駆動回路を備えることを特徴と する液晶表示装置。
[8] 請求項 5に記載の駆動回路を備えることを特徴とする液晶表示装置。
[9] 複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と 、前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれに対応 してマトリクス状に配置された複数の画素形成部とを備え、各画素形成部は対応交 差点を通過する走査信号線が選択されているときに当該対応交差点を通過するデ ータ信号線の電圧を取り込んで保持するための容量を有するアクティブマトリクス型 の液晶表示装置にお!、て、表示すべき画像を表す複数のデータ信号を前記複数の データ信号線に印加すると共に、当該表示すべき画像を前記複数の画素形成部に 形成させるために前記複数の走査信号線の順次的な選択を行うための駆動方法で あって、
前記液晶表示装置での表示の開始を示す信号を受け取ると、前記複数の走査信 号線を選択状態とする選択設定ステップ、
前記選択設定ステップによって前記複数の走査信号線が選択状態とされていると きに、前記複数の画素形成部内の前記容量に蓄積された電荷を前記複数のデータ 信号線を介して放電させる放電ステップと、
前記蓄積された電荷の前記放電ステップによる放電の後、前記複数の走査信号線 の順次的な選択が開始される前に、前記選択設定ステップにより選択状態とされた 前記複数の走査信号線を段階的に非選択状態とする選択解除ステップと を備えることを特徴とする駆動方法。
[10] 前記選択解除ステップでは、前記複数の走査信号線をグループィ匕することにより得 られる複数組の走査信号線群が 1組ずつ段階的に非選択状態とされることを特徴と する、請求項 9に記載の駆動方法。
[11] 前記選択設定ステップでは、前記複数の走査信号線が段階的に選択状態とされる ことを特徴とする、請求項 9または請求項 10に記載の駆動方法。
[12] 前記選択設定ステップでは、前記複数の走査信号線をグループィ匕することにより得 られる複数組の走査信号線群が 1組ずつ段階的に選択状態とされることを特徴とす る、請求項 11に記載の駆動方法。
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