KR102435257B1 - 게이트 보호회로 및 이를 포함하는 표시장치 - Google Patents

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Abstract

본 발명에 의한 게이트 보호회로는, 복수의 게이트 클럭신호를 생성하는 클럭신호 생성부; 상기 복수의 게이트 클럭신호에 기초하여 게이트 신호를 출력하며 서로 종속적으로 연결된 복수의 게이트 구동회로를 포함하는 게이트 구동부; 및 상기 복수의 게이트 구동회로를 경유한 상기 복수의 게이트 클럭신호에 기초한 피드백 신호를 상기 클럭신호 생성부에 전송하는 모니터링 배선을 포함하되, 상기 클럭신호 생성부는 상기 피드백 신호에 대응하여 상기 복수의 게이트 클럭신호의 생성을 차단한다.

Description

게이트 보호회로 및 이를 포함하는 표시장치{GATE PROTECTION CIRCUIT AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 게이트 보호회로 및 이를 포함하는 표시장치에 관한 것으로, 특히 비정상 동작시 게이트 구동부를 보호할 수 있는 게이트 보호회로 및 이를 포함하는 표시장치 에 관한 것이다.
액정 표시장치와 같은 표시장치는 영상을 표시하기 위한 표시부와 표시부를 구동하는 데이터 구동부 및 게이트 구동부를 포함한다. 표시부는 게이트선들 및 데이터선들과 연결되는 복수의 화소들을 포함한다. 화소들 각각은 스위칭 소자, 액정 커패시터 및 스토리지 커패시터를 포함한다.
여기서, 게이트 구동부는 서로 종속적으로 연결되는 복수의 게이트 구동회로를 포함하고, 각각의 게이트 구동회로는 게이트 클럭신호에 기초하여 표시패널로 게이트 신호를 공급한다. 그런데, 정전기, 노이즈 등에 의해 게이트 구동회로에 에러가 발생하거나 게이트 클럭신호 배선에 단락(short)이 발생한 경우, 게이트 구동회로의 구동이 불가하고 큰 전압과 전류가 흐르던 배선이므로 화재의 가능성이 있다.
특히, 게이트 구동부가 표시패널에 직접적으로 실장된 경우 각종 노이즈에 의해 보다 높은 위험에 노출된다. 또한, 복수의 게이트 클럭신호를 이용하는 멀티 채널 구조일 경우, 멀티 채널 각각에 대하여 에러를 검출해야 하는 문제점이 있다.
따라서, 본 발명의 목적은 게이트 구동부의 에러 검출률을 높이고, 신뢰성과 안정성이 향상된 게이트 보호회로 및 이를 포함하는 표시장치를 제공하는 것이다.
본 발명의 실시예에 의한 게이트 보호회로는, 복수의 게이트 클럭신호를 생성하는 클럭신호 생성부; 상기 복수의 게이트 클럭신호에 기초하여 게이트 신호를 출력하며 서로 종속적으로 연결된 복수의 게이트 구동회로를 포함하는 게이트 구동부; 및 상기 복수의 게이트 구동회로를 경유한 상기 복수의 게이트 클럭신호에 기초한 피드백 신호를 상기 클럭신호 생성부에 전송하는 모니터링 배선을 포함하되, 상기 클럭신호 생성부는 상기 피드백 신호에 대응하여 상기 복수의 게이트 클럭신호의 생성을 차단한다.
일 실시예에서, 하나의 모니터링 배선에 상기 복수의 게이트 클럭신호에 대응되는 복수의 게이트 클럭배선이 병렬로 접속될 수 있다. 일 실시예에서, 상기 복수의 게이트 클럭배선 각각은 역전류를 방지하기 위한 다이오드가 연결될 수 있다. 일 실시예에서, 상기 피드백 신호는 상기 복수의 게이트 클럭신호가 중첩된 전압일 수 있다. 일 실시예에서, 상기 복수의 게이트 클럭신호는 동일한 주기를 가지되 서로 다른 위상일 수 있다. 일 실시예에서, n개의 게이트 클럭신호는 각각 1주기를 1/n만큼 위상 쉬프트하여 순차적으로 출력될 수 있다.
일 실시예에서, 상기 클럭신호 생성부는 상기 피드백 신호에 블랭크(Blank) 구간 또는 로우 레벨이 발생한 경우, 상기 복수의 게이트 클럭신호의 생성을 차단할 수 있다. 일 실시예에서, 상기 게이트 구동부를 제어하기 위한 복수의 게이트 생성신호를 생성하는 타이밍 제어부를 더 포함하고, 상기 클럭신호 생성부는 상기 복수의 게이트 생성신호에 응답하여 상기 복수의 게이트 클럭신호를 생성할 수 있다.
일 실시예에서, 상기 클럭신호 생성부는 상기 복수의 게이트 생성신호를 승압하여 상기 복수의 게이트 클럭신호를 출력하는 승압부; 상기 피드백 신호가 기준전압 이하인지 여부를 검출하는 에러 검출회로; 상기 피드백 신호가 상기 기준전압 이하인 경우, 상기 복수의 게이트 클럭신호의 생성을 차단하기 위한 스위칭 오프 제어신호를 출력하는 스위칭 제어회로; 및 상기 스위칭 오프 제어신호에 응답하여 상기 복수의 게이트 생성신호의 전송 채널을 오프시키는 스위칭부를 포함할 수 있다.
본 발명의 실시예에 의한 표시장치는, 게이트 신호 및 데이터 신호에 응답하여 발광하는 복수의 화소들을 포함하는 표시패널; 상기 표시패널로 상기 데이터 신호를 출력하는 데이터 구동부; 복수의 게이트 클럭신호를 생성하는 클럭신호 생성부; 상기 복수의 게이트 클럭신호에 기초하여 상기 게이트 신호를 출력하며 서로 종속적으로 연결된 복수의 게이트 구동회로를 포함하는 게이트 구동부; 및 상기 복수의 게이트 구동회로를 경유한 상기 복수의 게이트 클럭신호에 기초한 피드백 신호를 상기 클럭신호 생성부에 전송하는 모니터링 배선을 포함하되, 상기 클럭신호 생성부는 상기 피드백 신호에 대응하여 상기 복수의 게이트 클럭신호의 생성을 차단한다.
일 실시예에서, 상기 게이트 구동부는 상기 표시패널의 일측 사이드 영역에 실장된 제1 게이트 구동부와, 상기 표시패널의 타측 사이드 영역에 실장된 제2 게이트 구동부를 포함할 수 있다. 일 실시예에서, 상기 모니터링 배선은 상기 제1 게이트 구동부로부터 제1 피드백 신호를 상기 클럭신호 생성부에 전송하는 제1 모니터링 배선과, 상기 제2 게이트 구동부로부터 제2 피드백 신호를 상기 클럭신호 생성부에 전송하는 제2 모니터링 배선을 포함할 수 있다. 일 실시예에서, 상기 제1 모니터링 배선은 상기 표시패널의 일측 사이드 영역에 형성되고, 상기 제2 모니터링 배선은 상기 표시패널의 타측 사이드 영역에 형성될 수 있다.
일 실시예에서, 상기 클럭신호 생성부는 상기 제1 및 제2 피드백 신호 중 적어도 하나에 블랭크(Blank) 구간 또는 로우 레벨이 발생한 경우, 상기 복수의 게이트 클럭신호의 생성을 차단할 수 있다. 일 실시예에서, 상기 게이트 구동부를 제어하기 위한 복수의 게이트 생성신호를 생성하는 타이밍 제어부를 더 포함하고, 상기 클럭신호 생성부는 상기 복수의 게이트 생성신호에 응답하여 상기 복수의 게이트 클럭신호를 생성할 수 있다.
일 실시예에서, 상기 클럭신호 생성부는 상기 복수의 게이트 생성신호를 승압하여 상기 복수의 게이트 클럭신호를 출력하는 승압부; 상기 제1 및 제2 피드백 신호 중 적어도 하나가 기준전압 이하인지 여부를 검출하는 에러 검출회로; 상기 제1 및 제2 피드백 신호 중 적어도 하나가 상기 기준전압 이하인 경우, 상기 복수의 게이트 클럭신호의 생성을 차단하기 위한 스위칭 오프 제어신호를 출력하는 스위칭 제어회로; 및 상기 스위칭 오프 제어신호에 응답하여 상기 복수의 게이트 생성신호의 전송 채널을 오프시키는 스위칭부를 포함할 수 있다.
일 실시예에서, 상기 에러 검출회로는 상기 제1 및 제2 피드백 신호를 입력받아 논리곱 연산을 수행하는 논리곱 회로(AND gate)와, 상기 논리곱 회로의 출력전압과 상기 기준전압을 비교하는 비교기를 포함할 수 있다. 일 실시예에서, 상기 스위칭 제어회로는 상기 에러 검출회로의 출력전압이 로우 레벨인 경우, 상기 스위칭 오프 제어신호를 출력할 수 있다.
일 실시예에서, 상기 표시패널은 비정질-실리콘 게이트(ASG, Amorphous Silicon Gate) 타입일 수 있다.
이와 같은 본 발명에 의하면, 복수의 게이트 클럭신호에 기초한 피드백 신호를 하나의 모니터링 배선으로 전송하고, 상기 피드백 신호에 대응하여 상기 복수의 게이트 클럭신호의 생성을 차단하도록 게이트 보호회로를 구성함으로써, 게이트 구동부의 에러 검출률을 높이고, 신뢰성과 안정성이 향상될 수 있다.
또한, 게이트 클럭신호의 수에 관계없이 하나의 모니터링 배선을 통해 에러를 검출함으로써, 공간의 활용성을 높일 수 있다.
도 1a는 본 발명의 일 실시예에 따른 표시장치의 개략적인 구성도이고, 도 1b는 도 1a에 도시된 표시장치의 부분 확대도이다.
도 2는 본 발명의 일 실시예에 따른 클럭신호 생성부의 세부 구성도이다.
도 3a는 정상 구동시 게이트 보호회로의 파형도들이고, 도 3b는 에러 발생시 게이트 보호회로의 파형도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.
도 1a는 본 발명의 일 실시예에 따른 표시장치의 개략적인 구성도이고, 도 1b는 도 1a에 도시된 표시장치의 부분 확대도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 표시장치는 표시패널(100), 게이트 구동부(110a, 110b), 데이터 구동부(120), 타이밍 제어부(130) 및 클럭신호 생성부(140)를 포함할 수 있다.
표시패널(100)은 게이트 신호 및 데이터 신호에 응답하여 발광하는 복수의 화소들을 포함한다. 표시패널(100)은 복수의 픽셀들이 구비된 표시영역(DA) 및 표시영역(DA)에 인접한 비표시영역(NDA)을 포함한다. 표시영역(DA)은 영상이 표시되는 영역이고, 비표시영역(NDA)은 영상이 표시되지 않는 영역이다. 표시패널(110)은 유리 기판, 실리콘 기판, 또는 필름 기판 등이 채용될 수 있다.
본 실시예의 표시패널(100)은 비정질-실리콘 게이트(ASG, Amorphous Silicon Gate) 타입의 액정 표시패널로서, 게이트 구동부(110a, 110b)가 표시패널(100)에 실장될 수 있다. 단, 본 발명이 적용될 수 있는 표시패널(100)은 액정 표시패널 외에, 유기발광 표시패널, 전기영동 표시패널, 플라즈마 표시패널 등 다양한 표시패널이 사용될 수 있다.
게이트 구동부(110a, 110b)는 제어 보드(CB)로부터 공급되는 복수의 게이트 클럭신호(CKVs)에 기초하여 표시패널(100)에 게이트 신호를 출력한다. 본 실시예의 게이트 구동부(110a, 110b)는 표시패널(100)의 일측 사이드 영역에 실장된 제1 게이트 구동부(110a)와, 표시패널(100)의 타측 사이드 영역에 실장된 제2 게이트 구동부(110b)를 포함할 수 있다. 예컨대, 제1 및 제2 게이트 구동부(110a, 110b)는 표시패널(100)의 표시영역(DA)을 사이에 두고 비표시영역(NDA) 중 좌측 사이드 영역과 우측 사이드 영역에 각각 배열될 수 있다. 제1 및 제2 게이트 구동부(110a, 110b)의 구성 및 동작원리는 실질적으로 동일하므로, 이하, 제1 게이트 구동부(110a)에 관하여만 설명하기로 한다.
제1 게이트 구동부(110a)는 서로 종속적으로 연결된 복수의 게이트 구동회로(115)를 포함한다. 복수의 게이트 구동회로(115)는 제어 보드(CB) 또는 이전 게이트 구동회로로부터 복수의 게이트 클럭신호(CKVs)를 제공받아 구동하고 다음 게이트 구동회로에 게이트 클럭신호(CKVs)를 넘겨주는 케스케이드(cascade) 구조로 구성된다.
복수의 게이트 구동회로(115) 중 마지막 게이트 구동회로는 모니터링 배선(CKV_ML1)에 연결된다. 모니터링 배선(CKV_ML1)은 복수의 게이트 구동회로(115)를 경유한 복수의 게이트 클럭신호(CKVs)에 기초한 피드백 신호(VLeft)를 클럭신호 생성부(140)에 전송한다. 즉, 모니터링 배선(CKV_ML1)은 표시패널(100)에 실장된 게이트 구동부(110a)와 제어 보드(CB)에 실장된 클럭신호 생성부(140)를 전기적으로 연결하여, 피드백 전압(Vfb)의 도전 경로를 제공한다. 모니터링 배선(CKV_ML1)의 일부는 게이트 구동부(110a) 내에 포함되거나, 표시패널(100) 상에 형성될 수 있다.
구체적으로, 복수의 게이트 클럭신호(CKVs)에 대응되는 복수의 게이트 클럭배선이 하나의 모니터링 배선(CKV_ML1)에 병렬로 접속된다. 즉, 복수의 게이트 구동회로(115) 중 마지막 게이트 구동회로로부터 출력되는 복수의 게이트 클럭신호(CKVs)는 서로 중첩되어 하나의 피드백 전압(Vfb)이 되고, 이 피드백 전압(Vfb)이 모니터링 배선(CKV_ML1)을 통해 전송된다.
데이터 구동부(120)는 표시패널(100)로 데이터 신호를 출력한다. 데이터 구동부(120)는 데이터 구동회로(121), 데이터 연성회로기판(123) 및 소스 보드(SB)를 포함할 수 있다. 데이터 구동회로(121)는 표시패널(100)에 인가되는 데이터 신호를 생성한다. 데이터 연성회로기판(123) 상에는 상기 데이터 구동칩(121)이 실장되고, 표시패널(100)과 소스 보드(SB)를 서로 전기적으로 연결시킨다. 소스 보드(SB)는 데이터 연성회로기판(123)과 접속되고, 제어 보드(CB)로부터 제공되는 데이터 구동신호를 데이터 연성회로기판(123)에 전달한다. 소스 보드(SB)는 소스 PBA(Source Printed Board Assembly)일 수 있다.
제어 보드(CB)는 제어 케이블(CL)을 통해 소스 보드(SB)와 전기적으로 연결되며, 게이트 구동부(110a, 110b)와 데이터 구동부(120)를 제어하기 위한 각종 제어신호를 출력한다. 제어 보드(CB) 상에는 타이밍 제어부(130)와 클럭신호 생성부(140)가 실장될 수 있다.
타이밍 제어부(130)는 게이트 구동부(110a, 110b)와 데이터 구동부(120)를 구동하기 위한 제어신호를 생성한다. 특히, 타이밍 제어부(130)는 게이트 구동부(110a, 110b)를 제어하기 위한 복수의 게이트 생성신호(CPVs)를 생성한다. 게이트 생성신호(CPVs)는 게이트 신호의 게이트 온 펄스의 출력 시기를 제어하기 위한 신호이다.
클럭신호 생성부(140)는 복수의 게이트 생성신호(CPVs)에 응답하여 복수의 게이트 클럭신호(CKVs)를 생성한다. 단, 클럭신호 생성부(140)는 피드백 신호(VLeft)에 대응하여 복수의 게이트 클럭신호(CKVs)의 생성을 차단한다. 구체적으로, 클럭신호 생성부(140)는 피드백 신호(VLeft)에 블랭크(Blank) 구간 또는 로우 레벨이 발생한 경우, 복수의 게이트 클럭신호(CKVs)의 생성을 차단한다. 피드백 신호(VLeft)는 복수의 게이트 구동회로(115)를 경유한 복수의 게이트 클럭신호(CKVs)에 기초한 신호이므로, 게이트 클럭배선이 단선되거나 쇼트가 발생한 경우, 클럭신호 생성부(140)는 피드백 신호(VLeft)를 분석하여 정상동작 유무를 판단할 수 있다. 일 실시예에서, 클럭신호 생성부(140)는 PMIC(Power Management IC) 형태로 구성될 수 있다.
도 2는 본 발명의 일 실시예에 따른 클럭신호 생성부의 세부 구성도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 클럭신호 생성부(140)는 제1 모니터링 배선(CKV_ML1)을 통해 제1 게이트 구동부(110a)로부터 제1 피드백 신호(VLeft)를 전송받고, 제2 모니터링 배선(CKV_ML2)을 통해 제2 게이트 구동부(110b)로부터 제2 피드백 신호(VRight)를 전송받는다. 제1 및 제2 모니터링 배선(CKV_ML1, CKV_ML2) 각각은 복수의 게이트 클럭신호(CKV1, CKV2, CKV3)에 대응되는 복수의 게이트 클럭배선(CKVL1, CKVL2, CKVL3)이 병렬로 접속된다.
일 실시예에서, 제1 게이트 클럭신호(CKV1)는 제1 게이트 클럭배선(CKVL1)을 통해 전송되고, 제2 게이트 클럭신호(CKV2)는 제2 게이트 클럭배선(CKVL2)을 통해 전송되고, 제3 게이트 클럭신호(CKV3)는 제3 게이트 클럭배선(CKVL3)을 통해 전송된다. 여기서, 복수의 게이트 클럭배선(CKVL1, CKVL2, CKVL3) 각각의 라인 상에는 역전류를 방지하기 위한 다이오드가 삽입된다. 이와 같이, 복수의 게이트 클럭배선(CKVL1, CKVL2, CKVL3)이 하나의 제1 모니터링 배선(CKV_ML1)에 병렬 연결되는 구조로 인하여, 제1 피드백 신호(VLeft)는 복수의 게이트 클럭신호(CKV1, CKV2, CKV3)가 중첩된 전압값을 갖는다. 이때, 복수의 게이트 클럭신호(CKV1, CKV2, CKV3)는 동일한 주기를 가지되 서로 다른 위상을 갖는다. 일 실시예에서, 3개의 게이트 클럭신호(CKV1, CKV2, CKV3)는 각각 1주기를 1/3만큼 위상 쉬프트하여 순차적으로 출력된다.
클럭신호 생성부(140)는 복수의 게이트 생성신호(CPV1, CPV2, CPV3)를 승압하여 상기 복수의 게이트 클럭신호(CKV1, CKV2, CKV3)를 출력하는 승압부(141)와, 승압부(141)로 인가되는 복수의 게이트 생성신호(CPV1, CPV2, CPV3)의 전송 채널을 온 또는 오프시키는 스위칭부(143)를 포함한다. 그리고, 클럭신호 생성부(140)는 제1 및 제2 피드백 신호(VLeft, VRight) 중 적어도 하나가 기준전압(Vref) 이하인지 여부를 검출하는 에러 검출회로(145)와, 제1 및 제2 피드백 신호(VLeft, VRight) 중 적어도 하나가 기준전압(Vref) 이하인 경우, 복수의 게이트 클럭신호(CKV1, CKV2, CKV3)의 생성을 차단하기 위한 스위칭 오프 제어신호(SOCS)를 출력하는 스위칭 제어회로(147)를 포함할 수 있다. 스위칭부(143)는 상기 스위칭 오프 제어신호(SOCS)에 응답하여 복수의 게이트 생성신호(CPV1, CPV2, CPV3)의 전송 채널을 오프시킨다.
일 실시예에서, 상기 에러 검출회로(145)는 제1 및 제2 피드백 신호(VLeft, VRight)를 입력받아 논리곱(AND) 연산을 수행하는 논리곱 회로(145a)와, 논리곱 회로(145a)의 출력전압(Vckv)과 기준전압(Vref)을 비교하는 비교기(145b)를 포함할 수 있다. 예를 들면, 제1 게이트 구동부(110a)의 제2 게이트 클럭배선(CKVL2)이 단락된 경우, 제1 피드백 신호(VLeft)는 제2 게이트 클럭신호(CKV2)를 제외한 제1 및 제3 게이트 클럭신호(CKV1, CKV3)가 중첩된 파형을 갖게 되고, 이때의 제1 피드백 신호(VLeft)는 일정한 전압레벨이 아닌 블랭크(Blank) 구간 또는 로우 레벨을 갖는다. 논리곱 회로(145a)는 제1 피드백 신호(VLeft)와 제2 피드백 신호(VRight) 중 어느 하나에 로우 레벨이 발생하였으므로, 로우 레벨의 출력전압(Vckv)를 출력하게 된다. 다음으로, 비교기(145b)는 출력전압(Vckv)을 비반전 입력단(+)으로, 기준전압(Vref)을 반전 입력단(-)으로 입력받아, 출력전압(Vckv)이 기준전압(Vref)보다 낮으므로, 로우 레벨의 출력전압(Vout)을 출력한다. 그리고, 스위칭 제어회로(147)는 상기 에러 검출회로(145)의 출력전압(Vout)이 로우 레벨이므로, 스위칭 오프 제어신호(SOCS)를 출력하고, 복수의 게이트 생성신호(CPV1, CPV2, CPV3)의 전송 채널이 오프되어 승압부(141)로의 공급이 차단된다.
단, 클럭신호 생성부(140)는 상기 회로 구조에 한정되는 것은 아니며, 피드백 신호가 비정상일 경우 복수의 게이트 클럭신호(CKV1, CKV2, CKV3)의 출력을 차단시킬 수 있는 다양한 회로 구조로 변형될 수 있을 것이다.
도 3a는 정상 구동시 게이트 보호회로의 파형도들이고, 도 3b는 에러 발생시 게이트 보호회로의 파형도들이다.
도 3a 및 도 3b를 참조하면, 복수의 게이트 클럭신호(CKV1, CKV2, CKV3)는 로우 레벨과 하이 레벨을 스윙하는 펄스파형이다. 복수의 게이트 클럭신호(CKV1, CKV2, CKV3)는 동일한 주기를 가지되 서로 다른 위상을 갖는다. 일 실시예에서, 3개의 게이트 클럭신호(CKV1, CKV2, CKV3)는 각각 1주기를 1/3만큼 위상 쉬프트하여 순차적으로 출력된다. 제1 게이트 클럭신호(CKV1)를 기준으로 할 때, 제2 게이트 클럭신호(CKV2)는 제1 게이트 클럭신호(CKV1)보다 1/3 주기만큼 딜레이되어 출력되고, 제3 게이트 클럭신호(CKV3)는 제2 게이트 클럭신호(CKV2)보다 1/3 주기만큼 딜레이되어 출력된다.
복수의 게이트 클럭신호(CKV1, CKV2, CKV3)가 모든 게이트 구동회로에 정상적으로 인가되는 정상 상태일 경우, 제1 피드백 신호(VLeft)는 복수의 게이트 클럭신호(CKV1, CKV2, CKV3)의 중첩에 의해 끊김없는 하이 레벨을 갖는다. 예컨대, 복수의 게이트 클럭신호(CKV1, CKV2, CKV3)의 하이 레벨은 32V이고, 로우 레벨은 0V일 수 있다. 따라서, 제1 피드백 신호(VLeft)는 32V의 직류 전압이다. 또한, 제2 피드백 신호(VRight) 역시 제1 피드백 신호(VLeft)와 동일한 직류 전압이다.
에러 검출회로(145)의 논리곱 회로(145a)에는 하이 레벨의 제1 및 제2 피드백 신호(VLeft, VRight)가 입력되므로, 하이 레벨의 출력전압(Vckv)을 출력하고, 비교기(145b)는 논리곱 회로(145a)의 출력전압(Vckv)와 기준전압(Vref)을 비교한다. 여기서, 기준전압(Vref)은 로우 레벨인 0V보다 높은 0.5V로 설정될 수 있다. 예컨대, 논리곱 회로(145a)의 출력전압(Vckv)의 하이 레벨이 1V이면, 기준전압(Vref)인 0.5V보다 높으므로, 비교기(145b)의 출력전압(Vout)은 역시 하이 레벨인 1V를 유지한다.
만약, 제1 게이트 구동부(110a)의 제2 게이트 클럭배선(CKVL2)이 단락된 비정상 상태일 경우, 제2 게이트 클럭신호(CKV2)는 실질적으로 로우 레벨이다. 이때, 제1 피드백 신호(VLeft)는 블랭크(Blank) 구간 또는 로우 레벨을 갖는다. 즉, 제1 피드백 신호(VLeft)는 하이 레벨이 유지되다가 일정 구간 로우 레벨로 떨어지는 펄스 파형을 갖는다. 에러 검출회로(145)의 논리곱 회로(145a)에 로우 레벨의 제1 피드백 신호(VLeft)가 입력되는 타이밍에서는 로우 레벨의 출력전압(Vckv)이 출력되고, 논리곱 회로(145a)의 출력전압(Vckv)이 로우 레벨이면 기준전압(Vref)인 0.5V보다 낮으므로, 비교기(145b)의 출력전압(Vout)은 역시 로우 레벨인 구간이 발생한다. 그리고, 스위칭 제어회로(147)는 상기 에러 검출회로(145)의 출력전압(Vout)이 로우 레벨이므로, 스위칭 오프 제어신호(SOCS)를 출력하고, 복수의 게이트 생성신호(CPV1, CPV2, CPV3)의 전송 채널이 오프되어 승압부(141)로의 공급이 차단된다.
이와 같은 본 발명에 의하면, 복수의 게이트 클럭신호에 기초한 피드백 신호를 하나의 모니터링 배선으로 전송하고, 상기 피드백 신호에 대응하여 상기 복수의 게이트 클럭신호의 생성을 차단하도록 게이트 보호회로를 구성함으로써, 게이트 구동부의 에러 검출률을 높이고, 신뢰성과 안정성이 향상될 수 있다.
또한, 게이트 클럭신호의 수에 관계없이 하나의 모니터링 배선을 통해 에러를 검출함으로써, 공간의 활용성을 높일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
100: 표시패널 110a, 110b: 게이트 구동부
115: 게이트 구동회로 120: 데이터 구동부
121: 데이터 구동회로 123: 데이터 연성회로기판
SB: 소스 보드 CB: 제어 보드
130: 타이밍 제어부 140: 클럭신호 생성부
141: 승압부 143: 스위칭부
145: 에러 검출회로 145a: 논리곱 회로
145b: 비교기 147: 스위칭 제어회로
CKVL1, CKVL2, CKVL3: 복수의 게이트 클럭배선
CKV_ML1, CKV_ML2: 모니터링 배선

Claims (19)

  1. 복수의 게이트 클럭신호를 생성하는 클럭신호 생성부;
    상기 복수의 게이트 클럭신호에 기초하여 게이트 신호를 출력하며 서로 종속적으로 연결된 복수의 게이트 구동회로를 포함하는 게이트 구동부; 및
    상기 복수의 게이트 구동회로를 경유한 상기 복수의 게이트 클럭신호에 기초한 피드백 신호를 상기 클럭신호 생성부에 전송하는 모니터링 배선을 포함하고,
    상기 모니터링 배선에 상기 복수의 게이트 클럭신호에 대응되는 복수의 게이트 클럭 배선이 병렬로 접속되고,
    상기 클럭신호 생성부는 상기 피드백 신호에 대응하여 상기 복수의 게이트 클럭신호의 생성을 차단하고,
    상기 피드백 신호는 상기 복수의 게이트 클럭신호가 중첩된 전압에 해당하고,
    상기 복수의 게이트 클럭신호는 동일한 주기를 가지되, 서로 다른 위상에 해당하고, n개의 게이트 클럭신호는 각각 1주기를 1/n 만큼 위상 쉬프트하여 순차적으로 출력하는 게이트 보호회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 복수의 게이트 클럭배선 각각은 역전류를 방지하기 위한 다이오드가 연결됨을 특징으로 하는 게이트 보호회로.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서, 상기 클럭신호 생성부는
    상기 피드백 신호에 블랭크(Blank) 구간 또는 로우 레벨이 발생한 경우, 상기 복수의 게이트 클럭신호의 생성을 차단함을 특징으로 하는 게이트 보호회로.
  8. 제 7 항에 있어서,
    상기 게이트 구동부를 제어하기 위한 복수의 게이트 생성신호를 생성하는 타이밍 제어부를 더 포함하고,
    상기 클럭신호 생성부는 상기 복수의 게이트 생성신호에 응답하여 상기 복수의 게이트 클럭신호를 생성함을 특징으로 하는 게이트 보호회로.
  9. 제 8 항에 있어서, 상기 클럭신호 생성부는
    상기 복수의 게이트 생성신호를 승압하여 상기 복수의 게이트 클럭신호를 출력하는 승압부;
    상기 피드백 신호가 기준전압 이하인지 여부를 검출하는 에러 검출회로;
    상기 피드백 신호가 상기 기준전압 이하인 경우, 상기 복수의 게이트 클럭신호의 생성을 차단하기 위한 스위칭 오프 제어신호를 출력하는 스위칭 제어회로; 및
    상기 스위칭 오프 제어신호에 응답하여 상기 복수의 게이트 생성신호의 전송 채널을 오프시키는 스위칭부를 포함함을 특징으로 하는 게이트 보호회로.
  10. 게이트 신호 및 데이터 신호에 응답하여 발광하는 복수의 화소들을 포함하는 표시패널;
    상기 표시패널로 상기 데이터 신호를 출력하는 데이터 구동부;
    복수의 게이트 클럭신호를 생성하는 클럭신호 생성부;
    상기 복수의 게이트 클럭신호에 기초하여 상기 게이트 신호를 출력하며 서로 종속적으로 연결된 복수의 게이트 구동회로를 포함하는 게이트 구동부; 및
    상기 복수의 게이트 구동회로를 경유한 상기 복수의 게이트 클럭신호에 기초한 피드백 신호를 상기 클럭신호 생성부에 전송하는 모니터링 배선을 포함하고,
    상기 모니터링 배선에 상기 복수의 게이트 클럭신호에 대응되는 복수의 게이트 클럭 배선이 병렬로 접속되고,
    상기 클럭신호 생성부는 상기 피드백 신호에 대응하여 상기 복수의 게이트 클럭신호의 생성을 차단하고,
    상기 피드백 신호는 상기 복수의 게이트 클럭신호가 중첩된 전압에 해당하고,
    상기 복수의 게이트 클럭신호는 동일한 주기를 가지되, 서로 다른 위상에 해당하고, n개의 게이트 클럭신호는 각각 1주기를 1/n 만큼 위상 쉬프트하여 순차적으로 출력하는 표시장치.
  11. 제 10 항에 있어서, 상기 게이트 구동부는
    상기 표시패널의 일측 사이드 영역에 실장된 제1 게이트 구동부와, 상기 표시패널의 타측 사이드 영역에 실장된 제2 게이트 구동부를 포함함을 특징으로 하는 표시장치.
  12. 제 11 항에 있어서, 상기 모니터링 배선은
    상기 제1 게이트 구동부로부터 제1 피드백 신호를 상기 클럭신호 생성부에 전송하는 제1 모니터링 배선과, 상기 제2 게이트 구동부로부터 제2 피드백 신호를 상기 클럭신호 생성부에 전송하는 제2 모니터링 배선을 포함함을 특징으로 하는 표시장치.
  13. 제 12 항에 있어서,
    상기 제1 모니터링 배선은 상기 표시패널의 일측 사이드 영역에 형성되고, 상기 제2 모니터링 배선은 상기 표시패널의 타측 사이드 영역에 형성됨을 특징으로 하는 표시장치.
  14. 제 13 항에 있어서, 상기 클럭신호 생성부는
    상기 제1 및 제2 피드백 신호 중 적어도 하나에 블랭크(Blank) 구간 또는 로우 레벨이 발생한 경우, 상기 복수의 게이트 클럭신호의 생성을 차단함을 특징으로 하는 표시장치.
  15. 제 14 항에 있어서,
    상기 게이트 구동부를 제어하기 위한 복수의 게이트 생성신호를 생성하는 타이밍 제어부를 더 포함하고,
    상기 클럭신호 생성부는 상기 복수의 게이트 생성신호에 응답하여 상기 복수의 게이트 클럭신호를 생성함을 특징으로 하는 표시장치.
  16. 제 15 항에 있어서, 상기 클럭신호 생성부는
    상기 복수의 게이트 생성신호를 승압하여 상기 복수의 게이트 클럭신호를 출력하는 승압부;
    상기 제1 및 제2 피드백 신호 중 적어도 하나가 기준전압 이하인지 여부를 검출하는 에러 검출회로;
    상기 제1 및 제2 피드백 신호 중 적어도 하나가 상기 기준전압 이하인 경우, 상기 복수의 게이트 클럭신호의 생성을 차단하기 위한 스위칭 오프 제어신호를 출력하는 스위칭 제어회로; 및
    상기 스위칭 오프 제어신호에 응답하여 상기 복수의 게이트 생성신호의 전송 채널을 오프시키는 스위칭부를 포함함을 특징으로 하는 표시장치.
  17. 제 16 항에 있어서, 상기 에러 검출회로는
    상기 제1 및 제2 피드백 신호를 입력받아 논리곱 연산을 수행하는 논리곱 회로(AND gate)와,
    상기 논리곱 회로의 출력전압과 상기 기준전압을 비교하는 비교기를 포함함을 특징으로 하는 표시장치.
  18. 제 17 항에 있어서,
    상기 스위칭 제어회로는 상기 에러 검출회로의 출력전압이 로우 레벨인 경우, 상기 스위칭 오프 제어신호를 출력함을 특징으로 하는 표시장치.
  19. 제 10 항에 있어서,
    상기 표시패널은 비정질-실리콘 게이트(ASG, Amorphous Silicon Gate) 타입임을 특징으로 하는 표시장치.



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