JP2000180885A

JP2000180885A - アレイ基板およびその検査方法

Info

Publication number: JP2000180885A
Application number: JP10359416A
Authority: JP
Inventors: Nobuo Konda; 田信生昆
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-12-17
Filing date: 1998-12-17
Publication date: 2000-06-30

Abstract

(57)【要約】【課題】製造コストの上昇を可及的に抑制するととも
に検査を容易に行うことのできることを可能にする。【解決手段】複数の画素電極がマトリクス状に配置さ
れた画素領域部２４ａ，２４ｂと、制御信号に基づいて
入力されるシリアル画像信号を直並列変換するシフトレ
ジスタを含む駆動回路部１２ａ，１２ｂ，１３ａ，１３
ｂと、制御信号を駆動回路に入力するための入力端子
６，７と、を各々が有する第１および第２のデバイスア
レイ２，３を基板上に備えたアレイ基板において、第１
のデバイスアレイのシフトレジスタの一出力と、第２の
デバイスアレイの入力端子とを接続する接続配線１１ａ
を基板上に備えたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はアレイ基板及びその
検査方法に関する。

【０００２】

【従来の技術】近年、メモリや液晶表示装置（以下、Ｌ
ＣＤともいう）に使用されるアレイ基板は、生産コスト
を低減させるために１枚の大判アレイ基板から、複数個
のアレイ基板を取り出す「多面取り」（または「多個取
り」）と呼ばれる構造が主流になっている。

【０００３】この多個取り構造の大判アレイ基板の従来
例を図７に示す。この従来の大判アレイ基板１００はＬ
ＣＤに用いられるものであって、この大判アレイ基板に
は複数個（図面上では４個）のＬＣＤ用のデバイスアレ
イ２，３，４，５が各々独立して面付けされている。こ
こで独立とはデバイスアレイ同士が電気的に接続されて
いないことを意味する。

【０００４】デバイスアレイ２は複数の入出力端子６
と、信号線駆動回路１２ａおよび走査線駆動回路１２ｂ
と、画素領域部２４ａとを備えている。画素領域部２４
ａは複数本の走査線２５と、これらの走査線２５に交差
するように設けられた複数本の信号線２６と、走査線２
５と信号線２６との交差点毎に設けられたＴＦＴ（Thin
Film Transistor）からなるスイッチング素子２７と、
各スイッチング素子２７に対応して設けられ、対応する
スイッチング素子を介して受信した信号データを記憶す
る容量２８とを備えている。駆動回路１２ａおよび１２
ｂは各々Ｄ型のフリップフロップ（以下、ＤＦＦともい
う）１９が縦続接続された構成のダイナミック型シフト
レジスタを有しており、入出力端子６を介して入力され
た電力、制御信号、および論理信号に基づいて画素領域
部２４ａを駆動する。このＤＦＦを用いて構成されるシ
フトレジスタの構成を図９（ａ）に示し、このシフトレ
ジスタの動作を図９（ｂ）のタイミングチャートに示
す。

【０００５】デバイスアレイ３は、複数の入出力端子７
と、信号線駆動回路１３ａおよび走査線駆動回路１３ｂ
と、画素領域部２４ｂとを備えている。画素領域部２４
ｂは画素領域部２４ａと同じ構成を有している。駆動回
路１３ａおよび１３ｂは各々ＤＦＦ２０が縦続接続され
た構成のダイナミック型シフトレジスタを有しており、
入出力端子７を介して入力された電力、制御信号、およ
び論理信号に基づいて画素領域部２４ｂを駆動する。

【０００６】デバイスアレイ４は複数の入出力端子８
と、信号線駆動回路１４ａおよび走査線駆動回路１４ｂ
と、画素領域部２４ｃとを備えている。画素領域部２４
ｃは画素領域部２４ａと同じ構成を有している。駆動回
路１４ａおよび１４ｂは各々ＤＦＦ２１が縦続接続され
た構成のダイナミック型シフトレジタを有しており、入
出力端子８を介して入力された電力、制御信号、および
論理信号に基づいて画素領域部２４ｃを駆動する。

【０００７】デバイスアレイ５は複数の入出力端子９
と、信号線駆動回路１５ａおよび走査線駆動回路１５ｂ
と、画素領域部２４ｄとを備えている。画素領域部２４
ｄは画素領域部２４ａと同一の構成を有している。駆動
回路１５ａおよび１５ｂは各々ＤＦＦ２２が縦続接続さ
れた構成のダイナミック型シフトレジスタを有してお
り、入出力端子９を介して入力された電力、制御信号、
および論理信号に基づいて画素領域部２４ｄを駆動す
る。

【０００８】次にこの従来の大判アレイ基板１００の検
査方法を図８を参照して説明する。まず、検査装置のス
テージ２０１上に基板１００を載置する。そして上記検
査装置のヘッド２０５に接続されたプローブ２０８を、
デバイスアレイ２の入出力端子６に接触させる。その
後、ヘッド２０５からプローブ２０８および入出力端子
６を介して電力および制御信号ならびに論理信号を駆動
回路１２ａに入力し、デバイスアレイ２の駆動回路１２
ａまたは駆動回路１２ｂを動作させる。

【０００９】駆動回路１２ａまたは駆動回路１２ｂを構
成しているシフトレジスタを検査する場合は、シフトレ
ジスタを構成している最終段のＤＦＦの出力波形に基づ
いて行う。この出力波形は例えば入出力端子６を介して
得ることができるよう構成される。その他の部分の検査
も入出力端子６を介して得られる出力波形に基づいて行
うよう構成される。

【００１０】そして全検査項目終了後、再びステージ２
０１とヘッド２０５を相対的に移動させてプローブ２０
８をデバイスアレイ３の入出力端子７に接触し、デバイ
スアレイ３の検査を行う。

【００１１】以下、同様にしてデバイスアレイ４，５の
検査を順次行う。

【００１２】

【発明が解決しようとする課題】このように従来は、デ
バイスアレイを１つずつ順番に検査を行っていた。この
ため、１枚の大判アレイ基板１００に面付けされている
デバイスアレイの個数（以下、「面付け数」ともいう）
が多くなると、製造コスト的に有利になるが、逆にデバ
イスアレイの全体の検査時間が長くなるという問題があ
る。

【００１３】この対策として、２個、３個など複数個の
デバイスアレイを同時にプロービングし（微細な針をデ
バイスの入力端子に接触させ）、回路を動作させ、同時
に検査する方法がある。しかし、この方法も以下のよう
な問題がある。

【００１４】１．同時に検査に使うための検査用微細針
セット（プローブカードと呼ぶ）などが製品毎に必要
で、コストが大きい。単純に一度に２つのデバイスアレ
イを測定するならば２セットのプローブカードが必要に
なる。

【００１５】２．同時に多数の検査端子にプロービング
するため、技術的に限界がある。また、一台のテスト装
置で数種類のデバイスアレイを検査することが多いた
め、検査するデバイスアレイを切り替える時、段取り替
えの準備に時間がかかり検査工程としての効率が悪い。

【００１６】３．多数のデバイスアレイから得られる検
査結果データを平行して処理する難しさがある。

【００１７】本発明は上記事情を考慮してなされたもの
であって、製造コストの上昇を可及的に抑制するととも
に検査を容易に行うことのできるアレイ基板およびその
検査方法を提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明によるアレイ基板
の第１の態様は複数の画素電極がマトリクス状に配置さ
れた画素領域部と、制御信号に基づいて入力されるシリ
アル画像信号を直並列変換するシフトレジスタを含む駆
動回路部と、前記制御信号を前記駆動回路に入力するた
めの入力端子と、を各々が有する第１および第２のデバ
イスアレイを基板上に備えたアレイ基板において、前記
第１のデバイスアレイの前記シフトレジスタの一出力
と、前記第２のデバイスアレイの前記入力端子とを接続
する接続配線を基板上に備えたことを特徴とする。

【００１９】なお、前記第２のデバイスアレイは、この
デバイスアレイのシフトレジスタの一出力に接続される
出力端子を含むことが好ましい。

【００２０】なお、前記接続配線の途中には増幅回路が
設けられるように構成しても良い。

【００２１】また、上述のアレイ基板の検査方法は、前
記第１のデバイスアレイの入力端子に信号を入力し、前
記第２のデバイスアレイの出力端子から得られる信号に
基づいて前記デバイスアレイの良否を決定することを特
徴とする。

【００２２】なお、前記デバイスアレイの良否を決定し
た後、前記アレイ基板をカッティングし、各デバイスア
レイに分割する。

【００２３】また、本発明によるアレイ基板の第２の態
様は複数の画素電極がマトリクス状に配置された画素領
域部と、制御信号に基づいて入力されるシリアル画像信
号を直並列変換するシフトレジスタを含む駆動回路部
と、前記制御信号を前記駆動回路に入力するための入力
端子と、を各々が有する第１および第２のデバイスアレ
イを基板上に備えたアレイ基板において、前記第１のデ
バイスアレイの前記入力端子と前記第２のデバイスアレ
イの前記入力端子とを接続する第１の接続配線を基板上
に備えたことを特徴とする。

【００２４】なお、前記デバイスアレイの駆動回路部の
それぞれは前記画素電極を順次選択する走査線駆動回路
を含み、前記第１のデバイスアレイの前記走査線駆動回
路の一出力と、前記第２のデバイスアレイの前記走査線
駆動回路の入力とを接続する第２の接続配線を基板上に
備えたことを特徴とする。

【００２５】なお、前記デバイスアレイの駆動回路部の
それぞれは前記画素電極を順次選択する走査線駆動回路
を含み、前記第１のデバイスアレイの前記走査線駆動回
路の入力と、前記第２の前記デバイスアレイの前記走査
線駆動回路の入力とを接続する第２の接続配線を基板上
に備えるように構成することが好ましい。

【００２６】なお、前記デバイスアレイの駆動回路部の
それぞれは前記画素電極を順次選択する走査線駆動回路
を含み、前記第１のデバイスアレイの前記走査線駆動回
路の一出力と、前記第２のデバイスアレイの前記走査線
駆動回路の入力とを接続する第２の接続配線と、前記第
１の前記デバイスアレイの前記走査線駆動回路の入力
と、前記第２のデバイスアレイの前記走査線駆動回路の
入力とを接続する第３の接続配線と、前記第２の接続配
線と前記第３の接続配線のいずれか一方を選択的に導通
させ他方を遮断する制御手段と、を前記基板上に備える
ことが好ましい。

【００２７】なお、前記接続配線の途中には増幅回路が
設けられるように構成しても良い。

【００２８】また、上述のアレイ基板の検査方法は、前
記制御手段を動作させて前記第３の接続配線を導通させ
るステップと、前記第１のデバイスアレイの入力端子に
信号を入力し、前記第１および第２のデバイスアレイの
画素領域部にデータを書込むステップと、前記制御手段
を動作させて前記第２のの接続配線を導通させるステッ
プと、前記第１のデバイスアレイの入力端子に信号を入
力し前記第１および第２のデバイスアレイの画素電極か
らデータを順次読み出し、この読み出しデータに基づい
て前記第１および第２のデバイスアレイの良否を決定す
るステップと、を備えたことを特徴とする。

【００２９】なお、前記第１および第２のデバイスアレ
イの良否を決定した後、前記アレイ基板をカッティング
し、各デバイスアレイに分割する。

【００３０】

【発明の実施の形態】本発明による大判のアレイ基板の
第１の実施の形態の構成を図１に示す。この第１の実施
の形態のアレイ基板１はＬＣＤに用いられるものであっ
て、この大判アレイ基板１には複数個（図面上では４
個）のＬＣＤ用のデバイスアレイ２，３，４，５と、こ
れらのデバイスアレイ間を電気的に接続する複数本の配
線１１ａ，１１ｂ，１１ｃ，１１ｄと、パッド１６とが
形成されている。すなわち、本実施の形態の大判アレイ
基板１は図７に示す従来の大判アレイ基板１００におい
て配線１１ａ，１１ｂ，１１ｃ，１１ｄと、パッド１６
とを新たに設けた構成となっている。

【００３１】デバイスアレイ２は複数の入出力端子６
と、信号線駆動回路１２ａおよび走査線駆動回路１２ｂ
と、画素領域部２４ａとを備えている。画素領域部２４
ａは複数本の走査線２５と、これらの走査線２５に交差
するように設けられた複数本の信号線２６と、走査線２
５と信号線２６との交差点毎に設けられたＴＦＴからな
るスイッチング素子２７と、各スイッチング素子２７に
対応して設けられ、対応するスイッチング素子を介して
受信した信号データを記憶する容量２８とを備えてい
る。駆動回路１２ａおよび１２ｂは各々ＤＦＦ（Ｄ型フ
リップフロップ）１８が縦続接続された構成のダイナミ
ック型シフトレジスタを有しており、入出力端子６を介
して入力された電力、制御信号、および論理信号（デー
タ）に基づいて画素領域部２４ａを駆動する。

【００３２】デバイスアレイ３は、複数の入出力端子７
と、信号線駆動回路１３ａおよび走査線駆動回路１３ｂ
と、画素領域部２４ｂとを備えている。画素領域部２４
ｂは画素領域部２４ａと同じ構成を有している。駆動回
路１３ａおよび１３ｂは各々ＤＦＦ２０が縦続接続され
た構成のダイナミック型シフトレジスタを有しており、
入出力端子７を介して入力された電力、制御信号、およ
び論理信号（データ）に基づいて画素領域部２４ｂを駆
動する。

【００３３】デバイスアレイ４は複数の入出力端子８
と、信号線駆動回路１４ａおよび走査線駆動回路１４ｂ
と、画素領域部２４ｃとを備えている。画素領域部２４
ｃは画素領域部２４ａと同じ構成を有している。駆動回
路１４ａおよび１４ａは各々ＤＦＦ２１が縦続接続され
た構成のダイナミック型シフトレジスタを有しており、
入出力端子８を介して入力された電力、制御信号、およ
び論理信号（データ）に基づいて画素領域部２４ｃを駆
動する。

【００３４】デバイスアレイ５は複数の入出力端子９
と、信号線駆動回路１５ａおよび走査線駆動回路１５ｂ
と、画素領域部２４ｄとを備えている。画素領域部２４
ｄは画素領域部２４ａと同一の構成を有している。駆動
回路１５ａおよび１５ｂは各々ＤＦＦ２２が縦続接続さ
れた構成のダイナミック型シフトレジスタを有してお
り、入出力端子９を介して入力された電力、制御信号、
および論理信号に基づいて画素領域部２４ｄを駆動す
る。

【００３５】パッド１６はデバイスアレイ２の入出力端
子６の近くに設けられている。配線１１ａはデバイスア
レイ２の出力端子６とデバイスアレイ３の入力端子７と
を接続し、配線１１ｂはデバイスアレイ３の出力端子７
とデバイスアレイ４の入力端子８とを接続する。配線１
１ｃはデバイスアレイ４の出力端子８とデバイスアレイ
５の入力端子９とを接続し、配線１１ｄはデバイスアレ
イ５の出力端子９とパッド１６とを接続している。した
がって、この実施の形態においては、図２に示すように
デバイスアレイ２，３，４，５の各々の信号線駆動回路
１２ａ，１３ａ，１４ａ，１５ａまたは走査線駆動回路
１２ｂ，１３ｂ，１４ｂ，１５ｂを構成するシフトレジ
スタは配線１１ａ，１１ｂ，１１ｃ，１１ｄによって縦
続接続された構成となっている。なお、配線１１ａ，１
１ｂ，１１ｃ，１１ｄは、大判アレイ基板１のデバイス
アレイ２，３，４，５が形成された領域を除いた領域す
なわち周辺領域１０に形成される。

【００３６】なお、各デバイスアレイ２，３，４，５の
電力が供給される入出力端子は、アレイ基板１の周辺領
域１０に形成された図示しない電源用配線によって共通
に接続される。また同様に各デバイスアレイ２，３，
４，５の駆動回路１２ａ，１３ａ，１４ａ，１５ａに供
給されるクロック信号を受ける入出力端子は、アレイ基
板１の周辺領域１０に形成された図示しない配線によっ
て共通に接続される。

【００３７】次にこの第１の実施の形態の大判アレイ基
板１の検査方法を図３を参照して説明する。まず、アレ
イ基板１を検査する検査装置のステージ２０１上にアレ
イ基板１を載置する（図３参照）。続いて検査装置のヘ
ッド２０５に接続されたプローブ２０８をデバイスアレ
イ２の入出力端子６およびパッド１６に接触させる。そ
の後、ヘッド２０５から、プローブ２０８および入出力
端子６を介して電力および制御信号ならびに論理信号を
信号線駆動回路１２ａに入力する。すると、信号線駆動
回路１２ａ，１３ａ，１４ａ，１５ａまたは走査線駆動
回路１２ｂ，１３ｂ，１４ｂ，１５ｂを構成するシフト
レジスタは縦続接続された構成となっているため、全て
の信号線駆動回路１２ａ，１３ａ，１４ａ，１５ａまた
は全ての走査線駆動回路１２ｂ，１３ｂ，１４ｂ，１５
ｂが順次動作し、全ての駆動回路が動作することにな
る。そして、デバイスアレイ５の出力端子９、配線１１
ｄ、およびパッド１６を介して得られるデバイスアレイ
５の出力をヘッド２０５を用いてモニタすることによっ
て駆動回路１２ａ，１３ａ，１４ａ，１５ａまたは走査
線駆動回路１２ｂ，１３ｂ，１４ｂ，１５ｂが正常動作
しているか否かが決定される。

【００３８】なお、この検査に用いられるスタートパル
スは、信号線駆動回路１２ａ，１３ａ，１４ａ，１５ａ
または走査線駆動回路１２ｂ，１３ｂ，１４ｂ，１５ｂ
に直列に送られ、クロック、電力等は図示しない配線に
よって並列に送られるように構成されている。

【００３９】以上説明したように本実施の形態のアレイ
基板の検査においては、１個のデバイスアレイに対応し
た検査用ヘッドを用いてアレイ基板上の各デバイスアレ
イの検査を一度に行うことができる。このため、検査を
容易に行うことができるとともに検査時間を従来の場合
に比べて約１／４に短縮することができる。また、従来
のアレイ基板の各デバイスアレイの周辺領域に配線１１
ａ〜１１ｄとパッド１６とを同一プロセスにて設ければ
良いため、製造コストの上昇を可及的に抑えることがで
きる。

【００４０】なお、デバイスアレイ２の場合と同様に他
のデバイスアレイ３，４，５の入力端子の近くにパッド
を設けるとともにこのパッドと対応するデバイスアレイ
の出力端子とを配線で接続しておけば、駆動回路１２
ａ，１２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂ，１５
ａ，１５ｂのうちのいずれかが正常に動作しない場合
に、個々の駆動回路を検査することが可能となり、デバ
イスアレイの歩留りを高くすることができる。

【００４１】なお、上記実施の形態において、配線１１
ａ，１１ｂ，１１ｃ，１１ｄが長い場合には、これらの
配線１１ａ，１１ｂ，１１ｃ，１１ｄを伝送される波形
が減衰したり、なまる問題が生じる。この場合には図４
に示すように、各配線１１ａ，１１ｂ，１１ｃ，１１ｄ
に増幅器２３を設置することにより、上記問題を解消す
ることができる。

【００４２】次に本発明によるアレイ基板の第２の実施
の形態の構成を図５に示す。

【００４３】この第２の実施の形態のアレイ基板１Ａは
複数個（図面上では２個）のＬＣＤ用デバイスアレイ
２，３と、これらのデバイスアレイを電気的に接続する
複数本の配線１７，１８ａ，１８ｂ，１８ｃと、スイッ
チ回路５０と、パッド６０とを備えている。

【００４４】デバイスアレイ２は複数の入出力端子６ａ
と、入力端子６ｂ，６ｃと、信号線駆動回路１２ａおよ
び走査線駆動回路１２ｂと、画素領域部２４ａとを備え
ている。画素領域部２４ａは、複数本の走査線２５と、
これらの走査線に交差するように設けられた複数本の信
号線２６と、走査線２５と信号線２６との交差点毎に設
けられたＴＦＴからなるスイッチング素子２７と、各ス
イッチング素子に対応して設けられ、対応するスイッチ
ング素子を介して受信した信号データを記憶する容量２
８とを備えている。

【００４５】信号線駆動回路１２ａは複数個の入出力端
子６ａを介して入力された電力、クロックＸ_ck、スター
トパルスＸ_ST、およびデータＤＡＴＡに基づいて画素領
域部２４ａの信号線２６を駆動する。また走査線駆動回
路１２ｂは、入力端子６ｂおよび６ｃを介して入力され
たクロックＹ_ckおよびスタートパルスＹ_STに基づいて画
素領域部２４ａの走査線２５を駆動する。なお走査線駆
動回路１２ｂの駆動電力は図示しない配線を介して信号
線駆動回路１２ａから供給される。

【００４６】デバイスアレイ３は複数の入出力端子７ａ
と、入力端子７ｂ，７ｃと、信号線駆動回路１３ａおよ
び走査線駆動回路１３ｂと、画素領域２４ｂとを備えて
いる。画素領域部２４ｂは画素領域部２４ａと同一の構
成を有している。

【００４７】信号線駆動回路１３ａは複数の入出力端子
７ａを介して入力された電力、クロック、スタートパル
スおよびデータに基づいて画素領域部２４ｂの信号線２
６を駆動する。また走査線駆動回路１２ｂは、入力端子
７ｂおよび７ｃを介して入力されたクロックおよびスタ
ートパルスに基づいて、画素領域部２４ｂの走査線２５
を駆動する。なお走査線駆動回路１３ｂの駆動電力は図
示しない配線を介して信号線駆動回路１３ｂから供給さ
れる。

【００４８】なお、デバイスアレイ２の複数の入出力端
子６ａの各々はデバイスアレイ３の対応する入出力端子
７ａと配線１７によって接続される構成となっている。

【００４９】スイッチ回路５０は、スイッチ５１と、イ
ンバータ５２と、スイッチ５３とを有している。スイッ
チ５１はパッド６０を介して入力されたスイッチ信号
（切換え指令）ＳＷに基づいて、デバイスアレイ２の入
力端子６ｂ，６ｃと、デバイスアレイ３の入力端子７
ｂ，７ｃとを配線１８ａを介して各々接続するかまたは
接続を切るように動作する。インバータ５２は上記スイ
ッチ信号ＳＷを反転する。スイッチ５３はインバータ５
２の出力に基づいて、走査線駆動回路１２ｂの出力端に
接続された配線１８ｂと、走査線駆動回路１３ｂの入力
端に接続された配線１８ｃとを接続するかまたは接続を
切るように動作する。

【００５０】したがってスイッチ５１とスイッチ５３と
は常に反対の動作を行うように構成されておりスイッチ
５１がＯＮ状態のときはスイッチ５３はＯＦＦ状態にあ
り、スイッチ５１がＯＦＦ状態のときはスイッチ５３は
ＯＮ状態にある。

【００５１】なお、配線１７，１８ａ，１８ｂ，１８ｃ
およびスイッチ回路５０は、アレイ基板１Ａのデバイス
アレイ２，３が形成される領域以外の領域（デバイスア
レイの周辺領域）に形成される。またパッド６０は入力
端子６ｂ，６ｃの近くに設けられることが好ましい。

【００５２】次にこの第２の実施の形態のアレイ基板１
Ａの検査方法を説明する。この検査方法はアレイ基板１
Ａに形成されたデバイスアレイ２，３の画素領域部２４
ａ，２４ｂを検査する方法であって、図６に示す書込み
読出し回路３０を有する検査装置を使用する。この書込
み読出し回路３０はスイッチ３１と、センスアンプ３２
と、Ａ／Ｄコンバータ３２とを備えている。スイッチ３
１は３つの端子３１ａ，３１ｂ，３１ｃを有し、端子３
１ａとの接続を書込み側端子３１ｂまたは読取り側端子
３１ｃに切換える構成となっている。検査時に端子３１
ａはデバイスアレイ２，３のうちのどれか１つのデバイ
スアレイ、例えばデバイスアレイ２の駆動回路１２に入
出力端子６ａを介して接続される。書込み側端子３１ｂ
は信号源４０に接続され、読込み側端子３１ｃはセンス
アンプ３２を介してＡ／Ｄコンバータ３３に接続されて
いる。

【００５３】アレイ基板１Ａを検査する場合、第１の実
施の形態の場合と同様に検査装置のステージ（図示せ
ず）上にアレイ基板１Ａを載置する。続いて検査装置の
ヘッド（図示せず）に接続されたプローブ（図示せず）
をデバイスアレイ２の入出力端子６ａ、入力端子６ｂ，
６ｃおよびパッド６０に接触させる。その後、上記ヘッ
ドからプローブおよび入出力端子６ａを介して信号線駆
動回路１２ａに駆動電力を供給する。すると、配線１７
および入出力端子７ａを介して信号線駆動回路１３ａに
も駆動電力が供給される。また走査線駆動回路１２ｂお
よび１３ｂにも図示しない配線を介して信号線駆動回路
１２ａおよび１３ａから各々駆動電力が供給される。

【００５４】次に書込み読出し回路３０のスイッチ３１
の端子３１ａを書込み側端子３１ｂと接続するととも
に、上記ヘッドからプローブおよびパッド６０を介して
スイッチ回路５０にスイッチ信号ＳＷを送り、スイッチ
５１をＯＮさせるとともに、スイッチ５３をＯＦＦさせ
る。続いて、クロックＸ_ck、スタートパルスＸ_ST、およ
び信号源４０から出力される画像信号データを入力端子
６ａを介して検査装置のヘッドから信号線駆動回路１２
ａに送出するとともに、入力端子６ｂ，６ｃを介して上
記ヘッドから走査線駆動回路１２ｂにもクロックＹ_ckお
よびスタートパルスＹ_STを送出する。このとき、クロッ
クＸ_ck、スタートパルスＸ_ST、および上記画像信号デー
タは配線１７および入出力端子７ａを介してデバイス３
の信号線駆動回路１３ａにも送出される。またクロック
Ｙ_ckおよびスタートパルスＹ_STもスイッチ５１および配
線１８ａを介して走査線駆動回路１３ｂに送出される。

【００５５】そして、デバイスアレイ２においては走査
線駆動回路１２ｂによって選択された走査線２５に接続
されたＴＦＴ２７がＯＮにされて、これらのＴＦＴ２７
に接続された容量２８に信号線駆動回路１２ａによって
順次上記画像信号データが書込まれ、デバイスアレイ３
においても走査線駆動回路１３ｂによって選択された走
査線２５に接続されたＴＦＴ２７がＯＮにされて、これ
らのＴＦＴ２７に接続された容量２８に信号線駆動回路
１３ａによって順次上記画像データが書込まれる。すな
わち、デバイスアレイ２とデバイスアレイ３には同時に
対応する画素に同じデータが書込まれることになる。こ
のため、デバイスアレイ２，３に画像信号データを別々
に書込む従来の場合に比べて、書込み時間を半分にする
ことができる。

【００５６】次に上記書込まれた画像信号データの読出
し方法について説明する。

【００５７】まず、上記ヘッドからパッド６０を介して
スイッチ信号ＳＷをスイッチ回路５０に送出して、スイ
ッチ５１をＯＦＦにするとともにスイッチ５３をＯＮに
する。すると、デバイスアレイ３の走査線駆動回路１３
ｂの入力端はデバイスアレイ２の入力端子６ｂ，６ｃと
の接続がスイッチ５１によって切離され、デバイスアレ
イ２の走査線駆動回路１２ｂの出力端子と配線１８ｂ、
スイッチ５３、および配線１８ｃを介して接続される。

【００５８】次に書込み読取り回路３０のスイッチ３１
の端子３１ａを読取り側端子３１ｃに接続する。続いて
検査装置のヘッドから、入力端子６ｂ，６ｃを介してク
ロックＹ_ck、スタートパルスＹ_STをデバイスアレイ２の
走査線駆動回路１２ｂに送出するとともに、入出力端子
６ａを介してクロックＸ_ck、スタートパルスＸ_STをデバ
イスアレイ２の信号線駆動回路１２ａに送出する。する
と、走査線駆動回路１２ｂによって選択された走査線２
５に接続されているＴＦＴ２７がＯＮにされて、これら
のＴＦＴ２７に接続された容量２８に記憶されたデータ
が信号線駆動回路１２ａによって順次選択され、入出力
端子６ａを介して書込み読出し回路３０に送出される。
そして、これらのデータはセンスアンプ３２で検出さ
れ、この検出されたデータはＡ／Ｄコンバータ３３によ
ってデジタルデータに変換されて読出される。

【００５９】このようにしてクロックＹ_ck、スタートパ
ルスＹ_STに基づいて走査線駆動回路１２ｂによってデバ
イスアレイ２の走査線２５を順次選択するとともにクロ
ックＸ_STに基づいて信号線駆動回路１２ａによって信号
線２６を順次選択すれば、デバイスアレイ２の画素領域
部２４ａに書込まれたデータは全て読出されることにな
る。

【００６０】デバイスアレイ２に書込まれたデータの読
出しが終了すると、クロックＹ_ck、スタートパルスＹ_ST
は、走査線駆動回路１２ｂの出力端から配線１８ｂ、ス
イッチ５３、および配線１８ｃを介してデバイスアレイ
３の走査線駆動回路１３ｂに送出される。このとき、ク
ロックＸ_ck、スタートパルスＸ_STは配線１７を介してデ
バイスアレイ３の入出力端子７ａに送出されている。そ
して、クロックＹ_ck、スタートパルスＹ_STに基づいて走
査線駆動回路１３ｂがデバイスアレイ３の走査線２５を
順次選択するとともに、クロックＸ_ck、スタートパルス
Ｘ_STに基づいて信号線駆動回路１３ａがデバイスアレイ
３の信号線を順次選択することにより、デバイスアレイ
３の画素領域部２４ｂに書込まれたデータは入出力端子
７ａ、配線１７、および入出力端子６ａを介して検査装
置によって検出され読出される。

【００６１】以上説明したように、本実施の形態によれ
ば、１個の検査用ヘッドを用いてデバイスアレイ２，３
の画素領域部２４ａ，２４ｂに同時に画像信号データを
書込むことが可能となり、検査を行うことができるとと
もに検査時間を短縮することができる。また、本実施の
形態のアレイ基板１Ａは、従来のアレイ基板に配線１
７，１８ａ，１８ｂ，１８ｃ、スイッチ回路５０、およ
びパッド６０を設けることによって構成されるため、製
造コストの上昇を可及的に抑えることができる。

【００６２】なお、配線１７，１８ａ，１８ｂ，１８ｃ
を伝達される波形が減衰したり、なまる場合には、第１
の実施の形態で説明した場合と同様に、配線１７，１８
ａ，１８ｂ，１８ｃ中に増幅回路を設ければ良い。

【００６３】なお、第１および第２の実施の形態のアレ
イ基板は、検査終了後、各デバイスアレイの周辺領域を
カッティングして個々のデバイスアレイに分割すること
により、良好な各デバイスを得ることができる。

【００６４】

【発明の効果】以上説明したように、本発明によれば、
製造コストの上昇を可及的に抑えることができるととも
に、検査を容易に行うことができ、検査時間を短縮する
ことができる。

【図面の簡単な説明】

【図１】本発明によるアレイ基板の第１の実施の形態の
構成を示す図。

【図２】第１の実施の形態のアレイ基板に形成されたデ
バイスアレイの駆動回路の接続を説明するブロック図。

【図３】第１の実施の形態のアレイ基板の検査方法を説
明する図。

【図４】第１の実施の形態の変形例を説明するブロック
図。

【図５】本発明によるアレイ基板の第２の実施の形態の
構成を示す図。

【図６】第２の実施の形態のアレイ基板の検査に用いら
れる検査回路の構成を示す図。

【図７】従来のアレイ基板の構成を示す図。

【図８】従来のアレイ基板の検査方法を説明する図。

【図９】駆動回路の構成を示す図。

【符号の説明】

１アレイ基板１Ａアレイ基板２，３，４，５デバイスアレイ６，７，８，９入出力端子１０周辺領域１１ａ〜１１ｄ，１７，１８ａ〜１８ｃ配線１２ａ，１３ａ，１４ａ，１５ａ信号線駆動回路１２ｂ，１３ｂ，１４ｂ，１５ｂ走査線駆動回路１６パッド１９，２０，２１，２２Ｄ型フリップフロップ２３増幅回路２４ａ〜２４ｄ画素領域部２５走査線２６信号線２７ＴＦＴ２８容量３０書込読出し回路３１スイッチ３１ａ〜３１ｃ端子３２センスアンプ３３Ａ／Ｄコンバータ４０信号源５０スイッチ回路６０パッド

Claims

【特許請求の範囲】

【請求項１】複数の画素電極がマトリクス状に配置され
た画素領域部と、制御信号に基づいて入力されるシリア
ル画像信号を直並列変換するシフトレジスタを含む駆動
回路部と、前記制御信号を前記駆動回路に入力するため
の入力端子と、を各々が有する第１および第２のデバイ
スアレイを基板上に備えたアレイ基板において、前記第１のデバイスアレイの前記シフトレジスタの一出
力と、前記第２のデバイスアレイの前記入力端子とを接
続する接続配線を基板上に備えたことを特徴とするアレ
イ基板。
【請求項２】前記第２のデバイスアレイは、このデバイ
スアレイのシフトレジスタの一出力に接続される出力端
子を含むことを特徴とする請求項１記載のアレイ基板。
【請求項３】前記接続配線の途中には増幅回路が設けら
れたことを特徴とする請求項１または２記載のアレイ基
板。
【請求項４】請求項２または３記載のアイレ基板を検査
するアレイ基板の検査方法であって、前記第１のデバイスアレイの入力端子に信号を入力し、
前記第２のデバイスアレイの出力端子から得られる信号
に基づいて前記デバイスアレイの良否を決定することを
特徴とするアレイ基板の検査方法。
【請求項５】前記デバイスアレイの良否を決定した後、
前記アレイ基板をカッティングし、各デバイスアレイに
分割することを特徴とする請求項４記載のアレイ基板の
検査方法。
【請求項６】複数の画素電極がマトリクス状に配置され
た画素領域部と、制御信号に基づいて入力されるシリア
ル画像信号を直並列変換するシフトレジスタを含む駆動
回路部と、前記制御信号を前記駆動回路に入力するため
の入力端子と、を各々が有する第１および第２のデバイ
スアレイを基板上に備えたアレイ基板において、前記第１のデバイスアレイの前記入力端子と前記第２の
デバイスアレイの前記入力端子とを接続する第１の接続
配線を基板上に備えたことを特徴とするアレイ基板。
【請求項７】前記デバイスアレイの駆動回路部のそれぞ
れは前記画素電極を順次選択する走査線駆動回路を含
み、前記第１のデバイスアレイの前記走査線駆動回路の一出
力と、前記第２のデバイスアレイの前記走査線駆動回路
の入力とを接続する第２の接続配線を基板上に備えたこ
とを特徴とする請求項６記載のアレイ基板。
【請求項８】前記デバイスアレイの駆動回路部のそれぞ
れは前記画素電極を順次選択する走査線駆動回路を含
み、前記第１のデバイスアレイの前記走査線駆動回路の入力
と、前記第２の前記デバイスアレイの前記走査線駆動回
路の入力とを接続する第２の接続配線を基板上に備えた
ことを特徴とする請求項６記載のアレイ基板。
【請求項９】前記デバイスアレイの駆動回路部のそれぞ
れは前記画素電極を順次選択する走査線駆動回路を含
み、前記第１のデバイスアレイの前記走査線駆動回路の一出
力と、前記第２のデバイスアレイの前記走査線駆動回路
の入力とを接続する第２の接続配線と、前記第１の前記デバイスアレイの前記走査線駆動回路の
入力と、前記第２のデバイスアレイの前記走査線駆動回
路の入力とを接続する第３の接続配線と、前記第２の接続配線と前記第３の接続配線のいずれか一
方を選択的に導通させ他方を遮断する制御手段と、を前記基板上に備えたことを特徴とする請求項６記載の
アレイ基板。
【請求項１０】前記接続配線の途中には増幅回路が設け
られたことを特徴とする請求項６乃至９記載のアレイ基
板。
【請求項１１】請求項１０記載のアレイ基板を検査する
アレイ基板の検査方法であって、前記制御手段を動作させて前記第３の接続配線を導通さ
せるステップと、前記第１のデバイスアレイの入力端子に信号を入力し、
前記第１および第２のデバイスアレイの画素領域部にデ
ータを書込むステップと、前記制御手段を動作させて前記第２のの接続配線を導通
させるステップと、前記第１のデバイスアレイの入力端子に信号を入力し前
記第１および第２のデバイスアレイの画素電極からデー
タを順次読み出し、この読み出しデータに基づいて前記
第１および第２のデバイスアレイの良否を決定するステ
ップと、を備えたことを特徴とするアレイ基板の検査方法。
【請求項１２】前記第１および第２のデバイスアレイの
良否を決定した後、前記アレイ基板をカッティングし、
各デバイスアレイに分割することを特徴とする請求項１
１記載のアレイ基板の検査方法。