KR101109645B1 - 검사회로 및 이 검사회로를 가진 표시장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

불량 유무의 판정 및 결함 개소의 특정을 용이하고 정확하게 행할 수 있는 검사회로 및 검사방법을 제공한다. 본 발명의 검사회로는 복수의 시프트 레지스터, 복수의 래치 회로, 복수의 제1 NOR 회로, 복수의 제2 NOR 회로, 복수의 제1 NAND 회로, 복수의 제2 NAND 회로, 및 복수의 인버터를 가지고 있다. 화소부에 제공된 복수의 소스 신호선이 상기 복수의 래치 회로에 각각 접속되고, 최종 단의 인버터로부터 검사 출력이 얻어진다.
검사회로, 표시장치, 시프트 레지스터, NOR 회로, NAND 회로, 인버터

Description

검사회로 및 이 검사회로를 가진 표시장치{Test circuit and display device having the same}
도 1(A) 및 도 1(B)는 본 발명의 일 실시형태를 나타내는 도면.
도 2는 소스 드라이버의 타이밍 차트.
도 3은 정상 동작 시의 타이밍 차트.
도 4는 동작 불량 모드 A에서의 타이밍 차트.
도 5는 동작 불량 모드 B에서의 타이밍 차트.
도 6은 동작 불량 모드 C에서의 타이밍 차트.
도 7은 동작 불량 모드 D에서의 타이밍 차트.
도 8은 동작 불량 모드 E에서의 타이밍 차트.
도 9는 동작 불량 모드 F에서의 타이밍 차트.
도 10은 동작 불량 모드 G에서의 타이밍 차트.
도 11(A) 및 도 11(B)는 본발명의 모듈과, 프로브(probe)를 이용한 품질검사의 개략을 각각 나타내는 도면.
도 12(A)～도 12(H)는 본 발명의 표시장치를 가지는 전자장치의 예를 나타내는 도면.
도 13은 종래의 검사회로를 가지는 표시장치의 구성을 나타내는 도면.
도 14(A) 및 도 14(B)는 각각 종래의 모듈과, 프로브를 이용한 종래의 품질검사의 개략을 나타내는 도면.
본 발명은 화소가 매트릭스 형상으로 배치된 화소 영역을 가지는 표시장치에 마련된 검사회로, 및 표시장치의 검사방법에 관한 것이다.
최근, 액정 디스플레이(LCD) 및 일렉트로루미네슨스(EL) 디스플레이와 같은 표시장치의 대화면화 및 고정세화(高精細化)가 진행되고 있고, 또한, 화소부와 그 화소부를 제어하기 위한 주변회로를 동일 기판위에 일체로 형성하는 것에 의한 회로의 고집적화가 진행되고 있다.
제작공정에서, 패터닝 불량, 정전 파괴(ESD) 등에 의한 소자 파괴가 발생한 경우, 표시장치 자체의 정상 동작을 기대하기 어렵기 때문에, 품질검사에 의해 제외되어야 한다. 일반적으로, 표시장치의 품질검사는, 소스 드라이버(1203), 게이트 드라이버(1204), 화소 영역(1205), 신호 입력 단자(1206) 등이 형성된 TFT 기판(1201)에 대향 기판(1202)을 부착하여, 도 14(A)에 나타내는 바와 같은 모듈(1200)이 완성된 단계에서, 도 14(B)에 도시된 바와 같이, 실제로 지그(jig) 등을 이용하여 모듈(1200)에 신호를 입력하여, 화상(테스트 패턴(1212) 등)을 표시하여, 화면의 시인(視認)에 의해 표시 불량의 유무를 관찰함으로써 행해진다.
그러나, 이 방법은, 표시장치 자체가 모듈(1200)로서 거의 완성된 단계에서 표시장치가 검사되기 때문에, 불량으로 판정된 모듈에 드는 비용이 커진다는 결점이 있다. 즉, 회로 불량에 의한 결함은 TFT 기판(1201)에만 기인하는 것이고, 대향 기판(1202) 등의 부착공정이 팔요없게 된다. 또한, 화소부와 주변회로가 TFT 등에 의해 형성되어 있는 기판(TFT 기판)만을 제조하고, 반완성품으로서 출하하는 경우도 생각할 수 있지만, 이 경우, 실제로 화상을 표시하여 품질검사를 행하는 것은 사실상 불가능하고, TFT 기판 위의 회로가 정상으로 동작하는지의 여부를 판단하는 수단이 필요하게 된다.
도 13은 그러한 품질검사를 실현하는 구성의 일례이다. 시프트 레지스터(SR), NAND 회로, 래치, D/A 컨버터(DAC) 등을 가지는 디지털 소스 드라이버(18), 게이트 드라이버(5), 화소(3)가 매트릭스 형상으로 배치된 화소 영역, 및 구동회로(30), 아날로그 스위치(25), 검사 라인(27), 검사 단자(28) 등을 가지는 검사회로가 기판 위에 형성되어 있다.
도 13에 나타낸 표시장치에서는, 각 게이트 신호선(6)에 의해 해당 라인에 접속된 화소가 제어되고, 영상 신호가 디지털 소스 드라이버(18)에 입력되고, 소스 신호선(9)으로 출력되고, 각 화소에 기입된다.
이 검사회로에서는, 아날로그 스위치(25)가 구동회로(30)에 의해 제어되고, 화소에 영상 신호가 기입될 때 보유되는 전하가 순차적으로 검사 라인(27)을 통해 검사 단자(28)로 출력됨으로써, 화소에의 기입의 양부(良否)의 판정을 행하는 것이다(일본국 공개특허공고 2002-116423호 공보 참조). 또한, 각 소스 신호선(9)에 검사용 패드를 제공하고, 각 패드에 프로브(probe)(탐침)을 대는 것에 의해 출력을 검사하는 방법도 있다(일본국 특허 제2618042호 공보 참조).
TFT 기판을 대향 기판에 부착하기 전에 행해지는 검사방법으로서, 검사용 커패시터를 화소부의 구동용 TFT의 드레인 영역에 접속되도록 제공하고, 검사용 커패시터의 충전 및 방전을 확인하여, 구동용 TFT가 정상으로 동작하는지의 여부를 판정하는 방법이 있다(일본국 공개특허공고 2002-032035호 공보 참조). 또 다른 방법으로서, 코일로부터의 전자(電磁) 유도를 이용하여 소자 기판 위의 회로를 구동하고, 그 회로에서 발생된 전자파 또는 전계를 모니터하는 방법이 있다(일본국 공개특허공고 2002-350513호 및 일본국 공개특허공고 2003-031814호 공보 참조).
그러나, 상기 특허문헌들에 개시된 방법들은, 고정세(高精細)하고 대화면을 가지는 표시장치에서는 검사 처리량이 현저하게 저하하고, 또한 구동회로(30) 등에 의한 제어가 필수이어서, 기판위에서의 검사회로의 실장 면적의 확대 등과 같은 문제들을 가진다. 특히, 일본국 공개특허공고 2002-116423호 공보에 개시된 방법은 고정세한 표시장치에서는 현실적이지 않다.
본 발명은 상기한 문제들을 감안하여, 회로 동작, 선 결함, 및 결함 개소를 매우 정확하게 특정할 수 있는 검사회로 및 검사방법을 제공하는 것이다.
상기한 문제들을 해결하기 위해, 본 발명에서는 아래와 같은 수단을 강구하였다.
고정세화에 따라 신호선의 수가 증가하기 때문에 신호선으로 출력되는 각 신 호를 프로브에 의해 검사하는 것은 현실적이지 않다. 따라서, 본 발명에서는, 모든 단(段)의 신호선의 출력을 검사회로에 입력하고, 그 입력된 신호들 중에서 특정 패턴에 대응하는 출력만을 측정한다.
어느 하나의 신호선의 출력이 부정한 경우에는, 상기한 출력과는 다른 출력이 얻어지도록 한다. 따라서, 하나 이상의 출력을 측정하고, 그것을 정상 상태에서 얻어지는 출력과 비교함으로써, 결함 유무의 판정 및 결함 개소의 특정을 행할 수 있다.
본 발명에 의하면, 매트릭스 형상으로 배치된 복수의 화소와, 그 복수의 화소 각각에 영상 신호를 입력하기 위한 복수의 소스 신호선을 가지는 표시장치의 검사회로로서, 그 검사회로는 복수의 시프트 레지스터, 복수의 래치 회로, 복수의 제1 NOR 회로, 복수의 제2 NOR 회로, 복수의 제1 NAND 회로, 복수의 제2 NAND 회로, 및 복수의 인버터를 포함하고, 상기 복수의 시프트 레지스터는 서로 직렬로 접속되고, 상기 복수의 시프트 레지스터는 각각 상기 복수의 래치 회로에 전기적으로 접속되고, 상기 복수의 제1 NOR 회로의 제1 입력 단자는 각각 상기 복수의 시프트 레지스터에 전기적으로 접속되고, 상기 복수의 제1 NOR 회로의 제2 입력 단자는 각각 상기 복수의 래치 회로에 전기적으로 접속되고, 상기 복수의 소스 신호선은 각각 상기 복수의 래치 회로에 전기적으로 접속되고, 상기 복수의 제2 NOR 회로는 서로 병렬로 접속되고, 상기 복수의 제2 NOR 회로는 각각 상기 제1 NOR 회로에 전기적으로 접속되고, 상기 복수의 제1 NAND 회로는 서로 병렬로 접속되고, 상기 복수의 제1 NAND 회로는 각각 상기 복수의 제2 NOR 회로에 전기적으로 접속되고, 상기 복수의 제1 NAND 회로는 각각 상기 복수의 제2 NAND 회로에 전기적으로 접속되고, 직렬로 접속된 상기 복수의 제2 NAND 회로 중 첫번째 단의 NAND 회로의 제2 입력 단자는 전원에 전기적으로 접속되고, 상기 복수의 인버터의 입력 단자는 상기 복수의 제2 NAND 회로의 출력 단자에 전기적으로 접속되고, 상기 복수의 인버터의 출력 단자는 상기 복수의 인버터의 입력 단자에 접속된 상기 복수의 제2 NAND 회로와는 다른 복수의 제2 NAND 회로의 입력 단자에 전기적으로 접속되고, 최종 단의 상기 인버터의 출력 단자는 검사 출력 단자에 전기적으로 접속된 것을 특징으로 하는 표시장치의 검사회로가 제공된다. 또한, 본 발명은 이 검사회로를 가지는 기판, 및 이 검사회로를 가지는 표시장치도 포함한다.
본 발명에 따른 표시장치의 검사방법은, 상기한 구성을 가지는 표시장치의 검사회로를 이용하여, 상기 표시장치에 검사용 신호를 입력하여, 검사 출력 단자에 검사 출력을 출력하는 단계를 가지는 것을 특징으로 한다.
본 발명의 검사방법에 의해 얻어진 검사 출력을 확인함으로써, 불량 개소를 특정할 수 있다.
도 11(A)는 상기한 검사회로를 나타낸다. 검사회로(1102)가 화소 TFT와 동시에 기판 위에 형성되고, 패널의 외측에 탑재된다. 각각의 소스 신호선에 대하여 검사용 패드가 제공되고, 각각의 패드에 프로브(1101)가 대어진다. 각 소스 신호선은 검사회로에 전기적으로 접속되도록 화소부를 통과하여 패널의 외측으로 수직으로 연장한다. 대향 기판이 이때에는 패널에 부착되지 않고, 검사가 완료된 후에 증착 등에 의해 부착된다. 검사회로는 검사 후에 떼내어질 수 있고, 패널 사이즈 에 영향을 주지 않는다.
도 11(B)에 도시된 바와 같이 구동회로가 제공되지 않은 때라도, 각 소스 신호선이 화소부를 통과하여 검사회로(1113)에 전기적으로 접속되면 검사가 행해질 수 있다. 입력을 위한 프로브(1111)와는 다른 프로브(1112)가 검사회로의 출력 단자에 사용될 수 있다. 또한, 2개의 구동회로 사이에 화소부가 끼어 있는 구성에서 검사회로와 화소부 사이에 구동회로가 제공되는 경우라도, 소스 신호선이 검사회로에 접속되는 한 검사가 행해질 수 있다.
본 발명에 따른 표시장치의 검사방법에서, 검사용 영상 신호로서는, 화소부에 제공된 소스 신호선의 출력이 모든 단에서 H 레벨 또는 L 레벌로 되게 하는 영상 신호가 사용된다.
본 발명에 의하면, 실제 테스트 패턴 표시의 시인(視認)에 의한 검사를 행하지 않고도, TFT 기판이 완성된 상태에서 표시장치를 검사할 수 있다. 또한, 결함 개소가 매우 정확하게 특정될 수 있어, 효율적인 품질검사를 가능하게 한다. 예를 들면, 불량 원인이 이물(異物)에 의한 배선 등의 단락(短絡) 등인 경우, 바로 결함 개소를 특정할 수 있고, TFT 기판이 노출되어 있기 때문에, 이물이 제거될 수 있다.
구체적으로는, 디지털 영상 신호를 받고, 소스 신호선에 디지털 영상 신호를 출력하는 형식의 드라이버를 이용하는, LCD, EL 디스플레이, 플라즈마 디스플레이와 같은 각종 표시장치에서, 회로가 정상으로 동작하는지의 여부를 판정할 수 있다. 또한, 소스 신호선의 수에 관계없이, 검사 출력 단자의 출력의 H 레벨 또는 L 레벨을 확인하는 것만으로, 모든 단에서 결함 유무의 판정 및 결함 개소의 특정을 바로 행할 수 있기 때문에, 본 발명의 검사방법은 대화면 및 고정세한 패널에 사용되는 표시장치의 검사에도 유효하다.
상기한 검사방법에 의하면, 선 순차 디지털 구동 방식을 채용한 표시장치에서는, 소스 신호선의 모든 출력 또는 소스 신호선에 접속된 검사회로의 모든 출력을 확인할 필요가 없고, 최종 단에 접속된 검사 출력 단자의 출력을 확인하는 것만으로 모든 단에서 결함 유무의 판정 및 결함 개소의 특정이 가능하다. 고정세화 및 대면적화에 따라 소스 신호선의 수가 증가하게 되는 경우에도, 매우 높은 처리량으로 검사할 수 있게 된다.
[실시형태 1]
도 1(A)는 본 발명의 일 실시형태를 나타낸다. 소스 드라이버(101), 게이트 드라이버(102), 화소 영역(106), 검사회로, 검사 출력 단자(107)가 기판위에 형성되어 있다. 화소 영역(106)은 매트릭스 형상으로 배치된 복수의 화소(105)를 포함하고, 각 화소는 소스 신호선(103) 및 게이트 신호선(104)에 의해 제어된다.
소스 드라이버(101)에서는, 클럭 신호(SCK) 및 스타트 펄스(SSP)의 입력에 의해 SR 및 NAND 회로로부터 샘플링 펄스가 순차적으로 출력된다. 그 후, 레벨 시프터 및 버퍼에서, 진폭 변환 또는 증폭이 실행되고, 영상 신호(Data)가 샘플링되어, 소스 신호선(S1～Sn)으로 순차적으로 출력된다.
게이트 드라이버(102)에서는, 클럭 신호(GCK) 및 스타트 펄스(GSP)의 입력에 의해 SR 및 NAND 회로로부터 행(行) 선택 펄스가 순차적으로 출력된다. 그 후, 레 벨 시프터 및 버퍼에서, 진폭 변환 또는 증폭이 실행되어, 게이트 신호선(G1～Gm)들을 순차적으로 선택한다.
도 1(B)는 검사회로(111)의 구성을 나타낸다. 검사회로(111)에서는, 복수의 시프트 레지스터(112)가 각각 복수의 래치 회로(113)에 접속되고, 각각의 소스 신호선(103)이 래치 회로(113)에 접속되고, 복수의 시프트 레지스터(112) 및 복수의 래치 회로(113)는 각각 복수의 제1 NOR 회로(114)에 접속되고, 복수의 제1 NOR 회로(114) 및 다음 단(段)의 복수의 제1 NOR 회로(114)는 각각 복수의 제2 NOR 회로(115)에 접속되고, 복수의 제2 NOR 회로(115) 및 다음 단의 복수의 제2 NOR 회로는 각각 복수의 제1 NAND 회로(116)에 접속되고, 복수의 제1 NAND 회로(116) 및 다음 단의 복수의 제1 NAND 회로는 각각 복수의 제2 NAND 회로(117)에 접속되고, 복수의 제2 NAND 회로(117)은 복수의 인버터(118)를 통하여 직렬로 접속되고, 최종 단으로부터의 신호는 검사 출력 단자(107)로 출력된다.
검사회로 내의 시프트 레지스터(112)들 각각은, 클럭 신호(CCK), 반전된 클럭 신호(CCKB), 및 스타트 펄스(CSP)의 입력에 의해 순차적으로 펄스를 출력한다.
검사회로 내의 래치 회로(113)들은 각각 시프트 레지스터(112)에 접속되어 있다. 소스 신호선(103)들 각각은 하나의 클럭드 인버터(clocked invertoer)에는 직접 접속되고, 다른 클럭드 인버터에는 인버터를 통하여 접속되고, 홀수 단과 짝수 단에서 인버터의 위치가 역으로 된다.
구체적으로는, m번째 단(1＜m＜n, m 및 n은 자연수)의 래치 회로(113)는 m번째 단의 시프트 레지스터(112)의 출력인 스캔 펄스에 접속되고, 또한 소스 신호선 (Sm)에 접속되어 있다. m번째 단의 제1 NOR 회로(114)의 제1 입력 단자는 m번째 단의 래치 회로(113)의 출력 단자에 접속되고, 그 제1 NOR 회로(114)의 제2 입력 단자는 제1 입력 단자에 접속된 래치 회로에 접속되어 있는 m번째 단의 시프트 레지스터(112)의 출력 단자에 접속되어 있다. m번째 단의 제2 NOR 회로(115)의 제1 입력 단자는 m번째 단의 제1 NOR 회로(114)의 출력 단자에 접속되고, 그 제2 NOR 회로(115)의 제2 입력 단자는 다음 단, 즉, m+1번째 단의 제1 NOR 회로의 출력 단자에 접속되어 있다. m번째 단의 제1 NAND 회로(116)의 제1 입력 단자는 m번째 단의 제2 NOR 회로(115)의 출력 단자에 접속되고, 그 제1 NAND 회로(116)의 제2 입력 단자는 m+1번째 단의 제2 NOR 회로의 출력 단자에 접속되어 있다. 첫번째 단의 제2 NAND 회로(117)의 제1 입력 단자는 전원(VDD)에 접속되고, 그 제2 NAND 회로(117)의 제2 입력 단자는 첫번째 단의 제1 NAND 회로(119)의 출력 단자에 접속되고, 첫번째 단의 제2 NAND 회로(120)의 출력 단자는 첫번째 단의 인버터(121)의 입력 단자에 접속된다. 2번째 단 이후, 예를 들어, k번째(2≤k≤n, k는 자연수) 단에서는, k번째 단의 제2 NAND 회로의 제1 입력 단자는 k-1번째 단의 인버터(118)의 출력 단자에 접속되고, 그 제2 NAND 회로의 제2 입력 단자는 k번째 단의 제1 NAND 회로의 출력 단자에 접속되고, 그의 출력 단자는 k번째 단의 인버터의 입력 단자에 접속되어 있다. k번째 단의 인버터의 출력 단자는 k+1번째 단의 제2 NAND 회로의 제1 입력 단자에 접속되어 있다. 최종 단의 인버터로부터의 출력이 검사 출력 단자(107)로 출력된다.
다음에, 선 순차 디지털 구동 방식을 채택하는 소스 드라이버를 예로 하여 실제 검사 단계를 설명한다.
검사를 행하기 위해, 소스 드라이버(101)를 동작시킨다. 동작 방법으로서는 통상의 영상 표시를 행하는 경우와 마찬가지로 하여도 상관없다. 그러나, 영상 신호는 모든 소스 신호선의 출력을 H 레벨 또는 L 레벨로 하도록 입력된다.
도 2는 소스 드라이버(101)의 간단한 타이밍 차트를 나타내고, 아래에 그의 동작에 대하여 순차적으로 설명한다. 도 2에는, 입력 신호로서, 클럭 신호(SCK), 스타트 펄스(SSP), 래치 펄스(SLAT), 디지털 영상 신호(Data)를 나타내고, 출력 신호로서, 첫번째 내지 세번째 단과 최종 단의 샘플링 펄스(SROut1～SROut3, SROut last), 소스 신호선 출력(SLine)을 나타내고 있다.
먼저, 제1 라인 기간(Period 1)에 대하여 설명한다. 클럭 신호와 스타트 펄스(201)에 따라 시프트 레지스터가 동작하고, 샘플링 펄스(205)를 순차적으로 출력한다. 샘플링 펄스(205)는 디지털 영상 신호의 샘플링을 행하여 래치 회로에 데이터를 보유한다.
또한, 제1 라인 기간에서, 디지털 영상 신호(207)는 모두 H 레벨에 있다.
최종 단의 디지털 영상 신호의 샘플링이 완료된 후, 래치 펄스(203)가 입력되면, 래치 회로에 보유되어 있던 데이터가 일제히 소스 신호선으로 출력된다. 이때의 소스 신호선의 출력도, 다음 래치 펄스(204)가 입력될 때까지 래치 회로에 보유된다.
이때, 소스 신호선의 출력은 모든 단에서 H 레벨이 된다(210).
그 다음, 제2 라인 기간(Period 2)을 개시한다. 제1 라인 기간과 마찬가지 로, 클럭 신호와 스타트 펄스(202)에 따라 샘플링 펄스(206)가 순차적으로 출력되고, 디지털 영상 신호의 샘플링이 행해진다.
또한, 제2 라인 기간에서, 디지털 영상 신호(208)는 모두 L 레벨에 있다.
이어서, 래치 펄스(204)가 입력되면, 래치 회로에 보유되어 있던 데이터가 일제히 소스 신호선으로 출력된다. 이때, 소스 신호선의 출력은 모든 단에서 L 레벨이 된다(211).
다음에, 검사회로의 동작 등에 대하여 설명한다. 부호 210으로 나타내는 기간에서, 소스 신호선에는 모든 단에서 H 레벨 신호가 출력되고 있다. 한편, 부호 211로 나타내는 기간에서, 소스 신호선에는 모든 단에서 L 레벨 신호가 출력되고 있다. 도 3에 도시된 바와 같이, 소스 신호선(SLine)의 각각의 레벨이 동일한 기간을 가지도록 디지털 영상 신호를 조절한다. 구체적으로는, 소스 신호선과 동일 레벨에 있는 클럭 신호(CCK)와, 그 클럭 신호의 반전 신호인 반전된 클럭 신호(CCKB)가 검사회로의 시프트 레지스터(112)에 입력된다. 또한, 클럭 신호의 1주기와 동일한 펄스폭을 가지는 스타트 펄스 신호(CSP)(301)가 시프트 레지스터에 입력된다.
시프트 레지스터에 접속된 래치 회로(113)의 출력 펄스(LATOut1～LATOut3, LATOutn)는 도 3과 같이 클럭 신호의 반주기만큼 지연되고, 그 래치 회로(113)는 시프트 레지스터와 같은 동작을 행한다. 첫번째 단으로부터의 출력(302)은 클럭 신호의 1주기만큼 CSP로부터 지연되고, 2번째 단 이후의 출력은 순차적으로 반주기(a)만큼 지연된다.
검사회로의 제2 NAND 회로(117)의 출력 단자에 접속된 인버터(118)의 출력 펄스(INVout1～INVout3, INVoutn) 각각은 L 레벨 기간의 단이 증가할 때마다 클럭 신호의 반주기(a)만큼 길어진다. 따라서, 검사 출력 단자(107)로 출력되는 n번째 단으로부터의 출력 펄스(INVOutn)의 L 레벨 기간은 a×n이 된다.
이때의 검사 출력 단자의 상태는, 소스 신호선의 출력이 모든 단에서 H 레벨과 L 레벨을 번갈아 반복하고 또한 각 기간의 길이가 같은 정상적인 검사 출력이 된다.
여기에서, 아래에 나타내는 종류의 동작 불량 모드 A～G를 가정한다.
A : 소스 신호선(S4)의 출력이 H 레벨로 고정되는 경우.
B : 소스 신호선(S4)의 출력이 L 레벨로 고정되는 경우.
C : 소스 신호선(S4)의 출력이 통상의 레벨에 대하여 반전되는 경우.
D : 소스 신호선(S3, S5)의 출력이 H 레벨로 고정되는 경우.
E : 소스 신호선(S2)의 출력이 H 레벨로 고정되고, 소스 신호선(Sn, n은 짝수)의 출력이 L 레벨로 고정되는 경우.
F : 소스 신호선(S2)의 출력이 L 레벨로 고정되고, 소스 신호선(Sn, n은 짝수)의 출력이 통상의 레벨에 대하여 반전되는 경우.
G : 소스 신호선(S2)의 출력이 L 레벨로 고정되고, 소스 신호선(S3)의 출력이 H 레벨로 고정되는 경우.
이들 동작 불량 모드는, 예를 들어, 에칭 불량에 의한 소스 신호선과 전원선 등의 단락이나 또는 제작공정 중의 정전 파괴에 의해 야기되는 소자 파괴에 의한 회로의 동작 불량 등에 의해 초래될 수 있는 것이다. 아래에, 동작 불량 모드 A～G 각각에서의 검사회로의 동작에 대하여 셜명한다.
도 4는 동작 불량 모드 A에서의 타이밍 차트를 나타낸다. 이 동작 불량 모드에서는, 소스 신호선(S4)이 디지털 영상 신호에 관계없이 H 레벨로 고정되어 있다. 이 경우, L 레벨로 고정된 출력(LATOut4)(401)이 4번째 단의 래치 회로(113)로부터 출력된다. 4번째 단의 인버터(118)의 출력(INVOut4)에서, 클럭 신호의 반주기로 분할하면, L 레벨 기간의 4번째의 출력(402)이 H 레벨로 된다. 또한, 검사 출력 단자(INVOutn)(107)의 출력들 중 4번째 출력(403)만이 L 레벨 기간(a×n)에서 H 레벨이 되고, 따라서, 4번째의 소스 신호선(S4)이 불량인 것으로 판정된다.
도 5는 동작 불량 모드 B에서의 타이밍 차트를 나타낸다. 이 동작 불량 모드에서는, 소스 신호선(S4)이 디지털 영상 신호에 관계없이 L 레벨로 고정되어 있다. 이 경우, 4번째 단의 래치 회로(113)는 시프트 레지스터(112)로부터 입력된 펄스와 동일한 파형을 가지는 출력(LATOut4)(501)을 출력한다. 4번째 단의 인버터(118)의 출력(INVOut4)에서, 클럭 신호의 반주기로 분할하면, L 레벨 기간의 4번째 출력(502)이 H 레벨로 된다. 또한, 검사 출력 단자(INVOutn)(107)의 출력들 중 4번째 출력(503)만이 L 레벨 기간(a×n)에서 H 레벨이 되고, 따라서, 4번째 소스 신호선(S4)이 불량인 것으로 판정된다.
도 6은 동작 불량 모드 C에서의 타이밍 차트를 나타낸다. 이 동작 불량 모드에서는, 소스 신호선(S4)의 출력이 디지털 영상 신호에 대하여 반전되어 있다. 이 경우, 4번째 단의 래치 회로(113)는 시프트 레지스터(112)로부터 입력된 펄스와 동일한 파형을 가지는 출력(LATOut4)(601)을 출력한다. 4번째 단의 인버터(118)의 출력(INVOut4)에서, 클럭 신호의 반주기로 분할하면, L 레벨 기간의 4번째 출력(602)이 H 레벨로 된다. 또한, 검사 출력 단자(INVOutn)(107)의 출력들 중 4번째 출력(603)만이 L 레벨 기간(a×n)에서 H 레벨이 되고, 따라서, 4번째 소스 신호선(S4)이 불량인 것으로 판정된다.
여기까지는 모든 소스 신호선에서 하나의 소스 신호선만이 불량인 경우에 대하여 설명한 것이다. 동작 불량 모드 D～F는 복수의 소스 신호선이 불량인 경우를 나타낸다.
도 7은 동작 불량 모드 D에서의 타이밍 차트를 나타낸다. 이 동작 불량 모드에서는, 2개의 소스 신호선(S3, S5)이 디지털 영상 신호에 관계없이 H 레벨로 고정되어 있다. 이 경우, 세번째 단의 래치 회로(113)는 시프트 레제스터(112)로부터 입력된 펄스와 동일한 파형을 가지는 출력(LATOut3)(701)을 출력한다. 3번째 단의 인버터(118)의 출력(INVOut3)에서, 클럭 신호의 반주기로 분할하면, L 레벨 기간의 3번째 출력(703)이 H 레벨로 된다. 마찬가지로, 5번째 단의 래치 회로(113)는 시프트 레지스터(112)로부터 입력된 펄스와 동일한 파형을 가지는 출력(LATOut5)(702)을 출력한다. 5번째 단의 인버터(118)의 출력(INVOut5)에서, 클럭 신호의 반주기로 분할하면, L 레벨 기간의 5번째 출력(704)이 H 레벨로 된다. 검사 출력 단자(INVOutn)(107)의 출력들 중 3번째 출력(705)과 5번째 출력(706)은 L 레벨의 기간(a×n)에서 H 레벨이 되고, 따라서, 3번째 및 5번째 소스 신호선(S3, S5)은 불량인 것으로 판정된다. 이와 같이, 복수의 소스 신호선이 불량인 경우에도, 불량 개소가 정확하게 판정될 수 있다.
도 8은 동작 불량 모드 E에서의 타이밍 차트를 나타낸다. 이 동작 불량 모드에서는, 소스 신호선(S2)이 디지털 영상 신호에 관계없이 H 레벨로 고정되고, 또한 소스 신호선(Sn)이 디지털 영상 신호에 관계없이 L 레벨로 고정되어 있다. 이 경우, 2번째 단의 래치 회로(113)가 L 레벨로 고정된 출력(801)을 출력한다. 2번째 단의 인버터(118)의 출력(INVOut2)에서, 클럭 신호의 반주기로 분할하면, L 레벨 기간의 2번째 출력(803)이 H 레벨로 된다. 마찬가지로 n번째 단의 래치 회로(113)가 시프트 레지스터(112)로부터 입력된 펄스와 동일한 파형을 가지는 출력(LATOutn)(802)을 출력한다. 검사 출력 단자(INVOutn)(107)의 출력들 중 2번째 출력(804)과 n번째 출력(805)이 L 레벨 기간(a×n)에서 H 레벨이 되고, 따라서, 2번째와 n번째 소스 신호선(S2, Sn)이 불량인 것으로 판정된다. 이와 같이, 복수의 소스 신호선이 상이한 양태로 불량인 경우에도, 불량 개소가 서로의 검사 출력을 저해함이 없이 정확하게 판정될 수 있다.
도 9는 동작 불량 모드 F에서의 타이밍 차트를 나타낸다. 이 동작 불량 모드에서는, 소스 신호선(S2)이 디지털 영상 신호에 관계없이 L 레벨로 고정되고, 또한 소스 신호선(Sn)의 출력이 디지털 영상 신호에 대하여 반전되어 있다. 이 경우, 2번째 단의 래치 회로(113)가 시프트 레지스터(112)로부터 입력된 펄스와 동일한 파형을 가지는 출력(LATOut2)(901)을 출력한다. 2번째 단의 인버터(118)의 출력(INVOut2)에서, 클럭 신호의 반주기로 분할하면, L 레벨 기간의 2번째 출력(903)이 H 레벨로 된다. 마찬가지로 n번째 단의 래치 회로(113)는 시프트 레지스터(112)로부터 입력된 펄스와 동일한 파형을 가지는 출력(LATOutn)(902)을 출력한다. 검사 출력 단자(INVOutn)(107)의 출력들 중 2번째 출력(904)과 n번째 출력(905)이 L 레벨 기간(a×n)에서 H 레벨이 되고, 따라서, 2번째와 n번째 소스 신호선(S2, Sn)이 불량인것으로 판정된다. 이와 같이, 복수의 소스 신호선이 상이한 양태로 불량인 경우에도, 불량 개소가 서로의 검사 출력을 저해함이 없이 정확하게 판정될 수 있다.
도 10은 동작 불량 모드 G에서의 타이밍 차트를 나타낸다. 이 동작 불량 모드에서는, 소스 신호선(S2)이 디지털 영상 신호에 관계없이 L 레벨로 고정되고, 또한 소스 신호선(S3)이 디지털 영상 신호에 관계없이 H 레벨로 고정되어 있다. 이 경우, 2번째 단의 래치 회로(113)가 시프트 레지스터(112)로부터 입력된 펄스와 동일한 파형을 가지는 출력(LATOut2)(1001)을 출력한다. 2번째 단의 인버터(118)의 출력(INVOut2)에서, 클럭 신호의 반주기로 분할하면, L 레벨 기간의 2번째 출력(1003)이 H 레벨로 된다. 마찬가지로, 3번째 단의 래치 회로(113)가 시프트 레지스터(112)로부터 입력된 펄스와 동일한 파형을 가지는 출력(LATOut2)(1002)을 출력한다. 3번째 단의 인버터(118)의 출력(INVOut3)에서, 클럭 신호의 반주기로 분할하면, L 레벨 기간의 3번째 출력(1004)이 H 레벨로 된다. 검사 출력 단자(INVOutn)(107)의 출력들 중 2번째와 3번째 출력(1005)이 L 레벨 기간(a×n)에서 H 레벨이 되고, 따라서, 2번째와 3번째 소스 신호선(S2, S3)이 불량인 것으로 판정된다. 이와 같이, 서로 인접하는 소스 신호선이 불량인 경우에도, 불량 개소가 서로의 검사 출력을 저해함이 없이 정확하게 판정될 수 있다.
이상과 같이, 본 발명의 검사회로에 의하면, 각종 불량 모드에 대하여 불량 유무의 판정 및 결함 개소의 특정이 매우 정확하게 행해질 수 있고, 또한, 디지털 영상 신호를 받고, 디지털 영상 신호를 소스 신호선에 출력하는 형식의 드라이버를 이용하는, LCD, EL 디스플레이, 플라즈마 디스플레이와 같은 각종 표시장치에서, 회로가 정상으로 동작하는지의 여부가 판정될 수 있다.
또한, 도 1(A) 및 도 1(B)에 도시된 검사회로는 표시장치의 실제 동작을 필요로 하지 않는다. 따라서, 화소 영역을 형성하고, 기판을 완성된 모듈로서 원하는 사이즈로 절단할 때, 검사회로를 제거할 수 있다.
[실시형태 2]
본 발명의 검사회로를 사용한 효율적인 검사에 의해 양품(良品)이라고 판단된, 또는 검사 후의 개선 공정을 거쳐 양품이라고 판단된 표시장치가 적용될 수 있는 각종 전자장치로서는, 카메라(비디오 카메라 또는 디지털 카메라), 고글형 디스플레이(헤드 장착형 디스플레이), 내비게이션 시스템, 퍼스널 컴퓨터, 게임 기기, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 휴대형 게임기 또는 전자 책), 기록 매체를 구비한 화상 재생 장치(구체적으로는, 디지털 비디오 디스크(DVD)를 표시할 수 있는 표시장치를 구비한 장치) 등을 들 수 있다. 이들 전자장치의 구체 예를 도 12(A)～도 12(H)에 나타낸다. 또한, 검사회로는 표시부에 제공될 수 있지만, 실시형태 1에서 설명된 바와 같이 제거될 수도 있다.
도 12(A)는 하우징(13001), 지지대(13002), 표시부(13003), 스피커부(13004), 비디오 입력 단자(13005) 등을 포함하는 표시장치를 나타낸다. 본 발명 의 표시장치는 표시부(13003)에 적용될 수 있다. 또한, 표시장치에는, 퍼스널 컴퓨터용, 텔레비전 방송 수신용, 광고 표시용 등의 모든 정보 표시용 장치가 포함된다.
도 12(B)는 본체(13101), 표시부(13102), 수상부(13103), 조작 키(13104), 외부 접속 포트(13105), 셔터(13106) 등을 포함하는 디지털 카메라를 나타낸다. 본 발명의 표시장치는 디지털 카메라를 완성하기 위해 표시부(13102)에 적용될 수 있다.
도 12(C)는 본체(13201), 하우징(13202), 표시부(13203), 키보드(13204), 외부 접속 포트(13205), 포인팅 마우스(13206) 등을 포함하는 노트북 컴퓨터를 나타낸다. 본 발명의 표시장치는 표시부(13203)에 적용될 수 있다.
도 12(D)는 본체(13301), 표시부(13302), 스위치(13303), 조작키(13304), 적외선 포트(13305) 등을 포함하는 모바일 컴퓨터를 나타낸다. 본 발명의 표시장치는 표시부(13302)에 적용될 수 있다.
도 12(E)는 본체(13401), 하우징(13402), 표시부 A(13403), 표시부 B(13404), 기록 매체(DVD 등) 판독부(13405), 조작 키(13406), 스피커부(13407) 등을 포함하는, 기록 매체를 구비한 휴대형 화상 재생 장치(구체적으로는, DVD 재생 장치)를 나타낸다. 표시부 A(13403)는 주로 화상 정보를 표시하고, 표시부 B(13404)는 주로 문자 정보나 조작을 위한 정보를 표시한다. 본 발명의 표시장치는 표시부 A(13403) 및 표시부 B(13404)에 적용될 수 있다. 또한, 기록 매체를 구비한 화상 재생 장치에는 가정용 게임 기기 등도 포함된다.
도 12(F)는 본체(13501), 표시부(13502), 암(arm)부(13503) 등을 포함하는 고글형 디스플레이(헤드 장착형 디스플레이)를 나타낸다. 본 발명의 표시장치는 표시부(13502)에 적용될 수 있다.
도 12(G)는 본체(13601), 표시부(13602), 하우징(13603), 외부 접속 포트(13604), 리모콘 수신부(13605), 수상부(13606), 배터리(13607), 음성 입력부(13608), 조작 키(13609), 접안부(13610) 등을 포함하는 비디오 카메라를 나타낸다. 본 발명의 표시장치는 비디노 카메라를 완성하기 위해 표시부(13602)에 적용될 수 있다.
도 12(H)는 본체(13701), 하우징(13702), 표시부(13703), 음성 입력부(13704), 음성 출력부(13705), 조작 키(13706), 외부 접속 포트(13707), 안테나(13708) 등을 포함하는 휴대 전화기를 나타낸다. 본 발명의 표시장치는 표시부(13703)에 적용될 수 있다.
본 발명에 의하면, 실제 테스트 패턴 표시의 시인(視認)에 의한 검사를 행하지 않고도, TFT 기판이 완성된 상태에서 표시장치를 검사할 수 있다. 또한, 결함 개소가 매우 정확하게 특정될 수 있어, 효율적인 품질검사를 가능하게 한다. 예를 들면, 불량 원인이 이물(異物)에 의한 배선 등의 단락(短絡) 등인 경우, 바로 결함 개소를 특정할 수 있고, TFT 기판이 노출되어 있기 때문에, 이물이 제거될 수 있다.
구체적으로는, 디지털 영상 신호를 받고, 소스 신호선에 디지털 영상 신호를 출력하는 형식의 드라이버를 이용하는, LCD, EL 디스플레이, 플라즈마 디스플레이와 같은 각종 표시장치에서, 회로가 정상으로 동작하는지의 여부를 판정할 수 있다. 또한, 소스 신호선의 수에 관계없이, 검사 출력 단자의 출력의 H 레벨 또는 L 레벨을 확인하는 것만으로, 모든 단에서 결함 유무의 판정 및 결함 개소의 특정을 바로 행할 수 있기 때문에, 본 발명의 검사방법은 대화면 및 고정세한 패널에 사용되는 표시장치의 검사에도 유효하다.
상기한 검사방법에 의하면, 선 순차 디지털 구동 방식을 채용한 표시장치에서는, 소스 신호선의 모든 출력 또는 소스 신호선에 접속된 검사회로의 모든 출력을 확인할 필요가 없고, 최종 단에 접속된 검사 출력 단자의 출력을 확인하는 것만으로 모든 단에서 결함 유무의 판정 및 결함 개소의 특정이 가능하다. 고정세화 및 대면적화에 따라 소스 신호선의 수가 증가하게 되는 경우에도, 매우 높은 처리량으로 검사할 수 있게 된다.

Claims (15)

  1. 매트릭스 형상으로 배치된 복수의 화소와, 상기 복수의 화소 각각에 영상 신호를 입력하기 위한 복수의 소스 신호선을 가지는 표시장치의 검사회로로서,
    상기 검사회로는 복수의 시프트 레지스터, 복수의 래치 회로, 복수의 제1 NOR 회로, 복수의 제2 NOR 회로, 복수의 제1 NAND 회로, 복수의 제2 NAND 회로, 및 복수의 인버터를 포함하고,
    상기 복수의 시프트 레지스터는 서로 직렬로 접속되고,
    상기 복수의 시프트 레지스터는 각각 상기 복수의 래치 회로에 전기적으로 접속되고,
    상기 복수의 제1 NOR 회로의 제1 입력 단자는 각각 상기 복수의 시프트 레지스터에 전기적으로 접속되고,
    상기 복수의 제1 NOR 회로의 제2 입력 단자는 각각 상기 복수의 래치 회로에 전기적으로 접속되고,
    상기 복수의 소스 신호선은 각각 상기 복수의 래치 회로에 전기적으로 접속되고,
    상기 복수의 제2 NOR 회로는 서로 병렬로 접속되고,
    상기 복수의 제2 NOR 회로의 입력 단자는 각각 상기 복수의 제1 NOR 회로의 출력 단자에 전기적으로 접속되고,
    상기 복수의 제1 NAND 회로는 서로 병렬로 접속되고,
    상기 복수의 제1 NAND 회로의 입력 단자는 각각 상기 복수의 제2 NOR 회로의 출력 단자에 전기적으로 접속되고,
    상기 복수의 제1 NAND 회로의 출력 단자는 각각 상기 복수의 제2 NAND 회로의 제1 입력 단자에 전기적으로 접속되고,
    직렬로 접속된 상기 복수의 제2 NAND 회로 중 첫번째 단(段)의 NAND 회로의 제2 입력 단자는 전원에 전기적으로 접속되고,
    상기 복수의 인버터의 입력 단자는 상기 복수의 제2 NAND 회로의 출력 단자에 전기적으로 접속되고,
    상기 복수의 인버터의 출력 단자는 다음 단의 상기 복수의 제2 NAND 회로의 제2 입력 단자에 전기적으로 접속되고,
    최종 단의 인버터의 출력 단자는 검사 출력 단자에 전기적으로 접속된, 검사회로.
  2. 제 1 항에 있어서,
    상기 검사회로는 상기 복수의 화소와 동일 기판 위에 형성된, 검사회로.
  3. 제 1 항에 있어서,
    상기 복수의 시프트 레지스터는 클럭 신호, 반전된 클럭 신호, 및 스타트 펄스의 입력에 의해 순차적으로 펄스를 출력하는, 검사회로.
  4. 제 1 항에 있어서,
    상기 복수의 소스 신호선들 각각은 하나의 클럭드 인버터(clocked inverter)에는 직접 접속되고, 다른 클럭드 인버터에는 상기 복수의 래치 회로의 각각의 인버터를 통하여 접속되어 있는, 검사회로.
  5. 제 4 항에 있어서,
    상기 복수의 래치 회로의 홀수 단의 상기 인버터의 위치와, 상기 복수의 래치 회로의 짝수 단의 상기 인버터의 위치가 역으로 되어 있는, 검사회로.
  6. 제 1 항에 있어서,
    상기 검사회로는 패널의 외측에 탑재되는, 검사회로.
  7. 제 1 항에 있어서,
    상기 검사회로는 검사 후에 분리될 수 있는, 검사회로.
  8. 제 1 항에 있어서,
    상기 최종 단의 검사회로에 접속된 상기 검사 출력 단자의 출력을 확인함으로써 모든 단에서 결함 개소가 특정될 수 있는, 검사회로.
  9. 디지털 영상 신호를 사용하여 화상을 표시하는 표시장치의 검사회로로서,
    상기 검사회로는 복수의 시프트 레지스터, 복수의 래치 회로, 복수의 제1 NOR 회로, 복수의 제2 NOR 회로, 복수의 제1 NAND 회로, 복수의 제2 NAND 회로, 및 복수의 인버터를 포함하고,
    상기 복수의 시프트 레지스터는 서로 직렬로 접속되고,
    상기 복수의 시프트 레지스터는 각각 상기 복수의 래치 회로에 전기적으로 접속되고,
    상기 복수의 제1 NOR 회로의 제1 입력 단자는 각각 상기 복수의 시프트 레지스터에 전기적으로 접속되고,
    상기 복수의 제1 NOR 회로의 제2 입력 단자는 각각 상기 복수의 래치 회로에 전기적으로 접속되고,
    복수의 소스 신호선은 각각 상기 복수의 래치 회로에 전기적으로 접속되고,
    상기 복수의 제2 NOR 회로는 서로 병렬로 접속되고,
    상기 복수의 제2 NOR 회로의 입력 단자는 각각 상기 복수의 제1 NOR 회로의 출력 단자에 전기적으로 접속되고,
    상기 복수의 제1 NAND 회로는 서로 병렬로 접속되고,
    상기 복수의 제1 NAND 회로의 입력 단자는 각각 상기 복수의 제2 NOR 회로의 출력 단자에 전기적으로 접속되고,
    상기 복수의 제1 NAND 회로의 출력 단자는 각각 상기 복수의 제2 NAND 회로의 제1 입력 단자에 전기적으로 접속되고,
    직렬로 접속된 상기 복수의 제2 NAND 회로 중 첫번째 단의 NAND 회로의 제2 입력 단자는 전원에 전기적으로 접속되고,
    상기 복수의 인버터의 입력 단자는 상기 복수의 제2 NAND 회로의 출력 단자에 전기적으로 접속되고,
    상기 복수의 인버터의 출력 단자는 다음 단의 상기 복수의 제2 NAND 회로의 제2 입력 단자에 전기적으로 접속되고,
    최종 단의 인버터의 출력 단자는 검사 출력 단자에 전기적으로 접속된, 검사회로.
  10. 제 9 항에 있어서,
    상기 복수의 시프트 레지스터는 클럭 신호, 반전된 클럭 신호, 및 스타트 펄스의 입력에 의해 순차적으로 펄스를 출력하는, 검사회로.
  11. 제 9 항에 있어서,
    상기 복수의 소스 신호선들 각각은 하나의 클럭드 인버터에는 직접 접속되고, 다른 클럭드 인버터에는 상기 복수의 래치 회로 각각의 인버터를 통하여 접속되어 있는, 검사회로.
  12. 제 11 항에 있어서,
    상기 복수의 래치 회로의 홀수 단의 상기 인버터의 위치와, 상기 복수의 래치 회로의 짝수 단의 상기 인버터의 위치가 역으로 되어 있는, 검사회로.
  13. 제 9 항에 있어서,
    상기 검사회로는 패널의 외측에 탑재되는, 검사회로.
  14. 제 9 항에 있어서,
    상기 검사회로는 검사 후에 분리될 수 있는, 검사회로.
  15. 제 9 항에 있어서,
    상기 최종 단의 상기 검사회로에 접속된 상기 검사 출력 단자의 출력을 확인함으로써 모든 단에서 결함 개소가 특정될 수 있는, 검사회로.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10227332A1 (de) * 2002-06-19 2004-01-15 Akt Electron Beam Technology Gmbh Ansteuervorrichtung mit verbesserten Testeneigenschaften
US7205986B2 (en) * 2002-12-18 2007-04-17 Semiconductor Energy Laboratory Co., Ltd. Image display device and testing method of the same
JP4624109B2 (ja) * 2003-03-25 2011-02-02 株式会社半導体エネルギー研究所 半導体装置の検査回路
JP4600147B2 (ja) * 2005-05-20 2010-12-15 エプソンイメージングデバイス株式会社 検査回路、電気光学装置および電子機器
KR100812023B1 (ko) 2006-08-23 2008-03-10 삼성에스디아이 주식회사 유기전계발광 표시장치 및 그 모기판
KR100732819B1 (ko) * 2006-08-30 2007-06-27 삼성에스디아이 주식회사 유기전계발광 표시장치 및 그의 모기판
US9177521B2 (en) * 2009-06-09 2015-11-03 Sharp Kabushiki Kaisha Electronic device
KR20140042484A (ko) * 2012-09-28 2014-04-07 삼성디스플레이 주식회사 표시 장치
KR102270632B1 (ko) 2015-03-04 2021-06-30 삼성디스플레이 주식회사 표시 패널, 표시 장치 및 표시 패널의 구동 방법
CN105527558B (zh) * 2015-09-14 2019-01-11 杭州长川科技股份有限公司 测试系统的坐标图形显示单元及其显示方法
CN106782252B (zh) * 2017-02-13 2019-11-26 武汉华星光电技术有限公司 阵列基板行驱动电路的检测装置及方法
CN107967907B (zh) 2018-01-18 2021-03-09 京东方科技集团股份有限公司 反相电路、驱动方法、阵列基板、检测方法及显示装置
WO2019224955A1 (ja) * 2018-05-23 2019-11-28 堺ディスプレイプロダクト株式会社 接続システム
CN112924848B (zh) * 2021-01-25 2023-09-01 英孚康（浙江）工业技术有限公司 一种提高fct测试平台安全性的方法和系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990030341A (ko) * 1997-09-30 1999-04-26 니시무로 타이죠 반도체 검사회로 및 반도체 회로의 검사방법
KR20010071455A (ko) * 1998-06-11 2001-07-28 추후제출 메모리 장치 테스트를 위한 온-칩 회로 및 방법
JP2001215463A (ja) 2000-02-02 2001-08-10 Seiko Epson Corp Ｌｃｄドライバのコモン出力設定回路及び設定方法並びにｌｃｄドライバ用半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4775891A (en) 1984-08-31 1988-10-04 Casio Computer Co., Ltd. Image display using liquid crystal display panel
JP2618042B2 (ja) 1989-06-15 1997-06-11 松下電子工業株式会社 画像表示装置の検査方法
JP2906073B2 (ja) 1990-04-26 1999-06-14 キヤノン株式会社 Ｄｃテスト用回路を含むｌｓｉ
US5068547A (en) 1990-09-05 1991-11-26 Lsi Logic Corporation Process monitor circuit
JPH0511027A (ja) * 1991-07-04 1993-01-19 Sharp Corp スキヤン回路を内蔵した集積回路
JPH05256914A (ja) 1992-03-12 1993-10-08 Toshiba Corp テスト回路
US5825204A (en) 1996-03-21 1998-10-20 Hashimoto; Masashi Apparatus and method for a party check logic circuit in a dynamic random access memory
US6651196B1 (en) 1999-02-16 2003-11-18 Fujitsu Limited Semiconductor device having test mode entry circuit
US6542391B2 (en) 2000-06-08 2003-04-01 Netlogic Microsystems, Inc. Content addressable memory with configurable class-based storage partition
US6747289B2 (en) 2000-04-27 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating thereof
JP5057613B2 (ja) 2000-04-27 2012-10-24 株式会社半導体エネルギー研究所 半導体装置及び電子機器
JP5041627B2 (ja) 2000-05-12 2012-10-03 株式会社半導体エネルギー研究所 Ｅｌ表示装置、電子機器
US6762735B2 (en) 2000-05-12 2004-07-13 Semiconductor Energy Laboratory Co., Ltd. Electro luminescence display device and method of testing the same
JP2002116423A (ja) 2000-10-10 2002-04-19 Sharp Corp 液晶表示装置とその検査方法
JP4255645B2 (ja) 2001-03-19 2009-04-15 株式会社半導体エネルギー研究所 検査方法及び検査装置
US6850080B2 (en) 2001-03-19 2005-02-01 Semiconductor Energy Laboratory Co., Ltd. Inspection method and inspection apparatus
SG117406A1 (en) 2001-03-19 2005-12-29 Miconductor Energy Lab Co Ltd Method of manufacturing a semiconductor device
JP2003013814A (ja) 2001-06-26 2003-01-15 Aisan Ind Co Ltd キャニスタ
US6573774B1 (en) 2002-03-25 2003-06-03 Aeroflex Utmc Microelectronic Systems, Inc. Error correcting latch
US7205986B2 (en) 2002-12-18 2007-04-17 Semiconductor Energy Laboratory Co., Ltd. Image display device and testing method of the same
JP4624109B2 (ja) 2003-03-25 2011-02-02 株式会社半導体エネルギー研究所 半導体装置の検査回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990030341A (ko) * 1997-09-30 1999-04-26 니시무로 타이죠 반도체 검사회로 및 반도체 회로의 검사방법
KR20010071455A (ko) * 1998-06-11 2001-07-28 추후제출 메모리 장치 테스트를 위한 온-칩 회로 및 방법
JP2001215463A (ja) 2000-02-02 2001-08-10 Seiko Epson Corp Ｌｃｄドライバのコモン出力設定回路及び設定方法並びにｌｃｄドライバ用半導体装置

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