JP2014027644A - パワーオンリセット装置及びパワーオンリセット方法 - Google Patents

Abstract

【課題】ＢＯＤ機能を高精度に遂行することができるパワーオンリセット（Ｐｏｗｅｒ Ｏｎ Ｒｅｓｅｔ；ＰＯＲ）装置及びパワーオンリセット方法を提供する。
【解決手段】本発明によるパワーオンリセット装置１００は、遅延信号生成部１２０と、基準電圧生成部１３０と、遅延信号と基準電圧とを比較してリセット信号を生成するリセット信号生成部１４０と、を含むことができる。
【選択図】図２

Description

本発明は、パワーオンリセット（Ｐｏｗｅｒ Ｏｎ Ｒｅｓｅｔ；ＰＯＲ）装置及びパワーオンリセット方法に関する。

パワーオンリセット（Ｐｏｗｅｒ Ｏｎ Ｒｅｓｅｔ；ＰＯＲ）とは、電子装備の初期駆動時、電源が供給され始める時点から一定の時間経過後にデジタルレジスタなどをリセットしてシステムが安定して動作するようにすることを意味する。

また、電子装備の初期駆動時の他にも、様々な理由により電源供給が不安定になる場合、電子装備を保護し、誤作動を防止するためにデジタルレジスタなどをリセットする。

このような電源供給の一時的なダウン現象をブラウンアウト（Ｂｒｏｗｎ ｏｕｔ）現象ということもあり、これを検出して対応することをブラウンアウト検出（Ｂｒｏｗｎ Ｏｕｔ Ｄｅｔｅｃｔｉｏｎ；ＢＯＤ）という。

一方、従来は、ＰＯＲを遂行する回路とＢＯＤを遂行する回路とを、それぞれ備えることが一般的であったが、電子装備の小型化、スリム化、軽量化という要求に応えるには限界があった。

また、ＢＯＤを遂行する従来の方式は、ブラウンアウト状況を検出するための基準電圧をソフトウェア的に提供したり、電源電圧と基準電圧との比較もソフトウェア的に具現する場合が多かったが、このようなソフトウェア的な制御方式を適用する場合、電源電圧が不安定であるため制御部が誤作動する可能性が高く、電子装備の安定した動作信頼性を確保するのには限界があった。

また、一部では、ブラウンアウト検出の基準電圧として金属酸化物半導体（ＭＯＳＦＥＴ）のしきい値電圧（Ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を活用する場合もあるが、このような金属酸化物半導体のしきい値電圧は、金属酸化物半導体の製造工程や装備の温度による偏差が大きいため、ＢＯＤ遂行の正確性が低下し、これを補償するための別の温度補償回路などが必要とされるという問題点があった。

韓国公開特許第２０００‐００２３２０９号公報 韓国公開特許第２００１‐００８２０７３号公報

上記のような問題点を解決するため本発明は、ＢＯＤ機能を高精度に遂行することができるパワーオンリセット装置を提供することを目的とする。

また、本発明は必要に応じて、ＢＯＤの基準となる基準電圧を変化させることができるようにして、装備の使用条件に応じて最適化されたパワーオンリセット機能を遂行することができるパワーオンリセット装置を提供することを他の目的とする。

また、本発明は、ＢＯＤ機能を高精度に遂行することができるパワーオンリセット方法を提供することをさらに他の目的とする。

また、本発明は必要に応じて、ＢＯＤの基準となる基準電圧を変化させることができるようにして、装備の使用条件に応じて最適化されたパワーオンリセット機能を遂行することができるパワーオンリセット方法を提供することをさらに他の目的とする。

上記のような目的を達成するため本発明の一実施形態によるパワーオンリセット装置は、電源電圧を提供する電源部と、この電源部から提供された電源電圧を所定時間だけ遅延させて出力する遅延信号生成部と、この遅延信号生成部から出力される信号と所定の基準電圧とを比較してリセット信号を発生させるリセット信号生成部と、を含むことができる。

その際、前記リセット信号生成部は、前記遅延信号生成部から出力される信号が前記基準電圧より小さい場合にリセット信号を発生させることができる。

また、前記リセット信号生成部は、前記遅延信号生成部から出力される信号が入力される第１端子と、前記基準電圧が印加される第２端子と、からなる第１比較器を含むことができる。

その際、前記リセット信号生成部は、前記第１比較器の出力端に連結されたインバータをさらに含み、前記第１比較器の第１端子は非反転端子であり、前記第１比較器の第２端子は反転端子とすることができる。

また、前記電源部は、外部電源が入力される外部電源入力端と、前記外部電源入力端を介して入力された外部電源を調整するレギュレータと、を含むことができる。

また、前記遅延信号生成部は、前記電源電圧が一端に印加される第１キャパシタと、この第１キャパシタの他端に連結される第１ノードと、この第１ノードに第１端子が連結され、第２端子は接地される第１トランジスタと、前記第１キャパシタの一端に第１端子が連結され、前記第１ノードに制御端子が連結される第２トランジスタと、前記第１トランジスタの制御端子及び前記第２トランジスタの第２端子と連結される第２ノードと、この第２ノードに一端が連結され、他端は接地される第２キャパシタと、を含み、この第２キャパシタの電圧値が出力されるものとすることができる。

本発明の一実施形態によるパワーオンリセット装置は、電源電圧を提供する電源部と、この電源部から提供された電源電圧を所定時間だけ遅延させて出力する遅延信号生成部と、基準電圧を生成する基準電圧生成部と、前記遅延信号生成部から出力される信号と前記基準電圧とを比較してリセット信号を発生させるリセット信号生成部と、を含むことができる。

その際、前記基準電圧生成部は、前記電源電圧が第１端子に印加される第３トランジスタと、この第３トランジスタの第２端子に一端が連結される第１抵抗部と、この第１抵抗部の他端に一端が連結され、他端は接地される第２抵抗部と、前記第１抵抗部の他端が第１端子に連結され、第２端子にはコモンモード電圧信号（Ｃｏｍｍｏｎ Ｍｏｄｅ Ｖｏｌｔａｇｅ；ＶＣＭ）が印加され、出力端子は前記第３トランジスタの制御端子に連結される第２比較器と、を含み、前記第３トランジスタの第２端子に出力端を連結することができる。

また、前記第１抵抗部は、可変抵抗で具現することができる。

また、前記第１抵抗部は、前記第３トランジスタの第２端子に一端が連結される第１抵抗と、この第１抵抗の他端に一端が連結され、他端は、前記第２抵抗部の一端に備えられてオンまたはオフされる第１スイッチと、前記第３トランジスタの第２端子に一端が連結される第２抵抗と、前記第２抵抗の他端に一端が連結され、他端は前記第２抵抗部の一端に備えられてオンまたはオフされる第２スイッチと、を含み、前記第１スイッチ及び前記第２スイッチのオンまたはオフ動作に応じて、抵抗値を可変とすることができる。

本発明の一実施形態によるパワーオンリセット方法は、電源電圧が提供される段階と、この電源電圧を所定時間だけ遅延させた遅延信号を生成する段階と、前記遅延信号を所定の基準電圧と比較して、前記遅延信号が前記基準電圧より小さい場合にのみＨ、それ以外の場合にはＬのリセット信号を出力する段階と、を含むことができる。

本発明の一実施形態によるパワーオンリセット方法は、電源電圧が提供される段階と、この電源電圧を所定時間だけ遅延させた遅延信号を生成する段階と、基準電圧を生成する段階と、前記遅延信号を前記基準電圧と比較して、前記遅延信号が前記基準電圧より小さい場合にのみＨ、それ以外の場合にはＬのリセット信号を出力する段階と、を含むことができる。

その際、前記基準電圧を生成する段階は、前記電源電圧を所定比率で分配することにより前記基準電圧を生成し、前記電源電圧が所定の範囲を超えて変動する場合には、前記基準電圧を出力しないことができる。

また、前記所定比率を可変とすることができる。

上記のように構成された本発明は、ＰＯＲ機能及びＢＯＤ機能を共に遂行し、ＢＯＤ機能を従来より高精度に遂行できるという有用な効果を奏する。

また、ＢＯＤの基準となる基準電圧を、必要に応じて変化させることができるため、本発明の実施形態によるパワーオンリセット装置が、電源電圧環境の劣悪なシステムに用いられる場合には、ＢＯＤを遂行するための基準電圧を相対的に低く設定し、反対に電源電圧環境の良いシステムに用いられる場合には、ＢＯＤを遂行するための基準電圧を相対的に高く設定することができる。

これにより、装備またはシステムの安全性を向上させるとともに、不要なリセット現象を最小化して、装備またはシステムを、より効率的に活用することができる。

本発明の一実施形態によるパワーオンリセット装置を概略的に例示したブロック図である。 本発明の一実施形態によるパワーオンリセット装置を概略的に例示した図面である。 本発明の一実施形態によるパワーオンリセット装置の遅延信号生成部を概略的に例示した図面である。 本発明の一実施形態によるパワーオンリセット装置の基準電圧生成部を概略的に例示した図面である。 本発明の他の実施形態によるパワーオンリセット装置の基準電圧生成部を概略的に例示した図面である。 本発明のさらに他の実施形態によるパワーオンリセット装置の基準電圧生成部を概略的に例示した図面である。 本発明の一実施形態によるパワーオンリセット装置の入力及び出力信号の関係を概略的に例示した図面であって、（ａ）は遅延信号生成部から出力される遅延信号Ｖｄの波形を示したグラフであり、（ｂ）はリセット信号出力端に出力されるリセット信号Ｖｒの波形を示したグラフである。

本発明の利点及び特徴、そしてそれらを果たす方法は、添付図面とともに詳細に後述される実施形態を参照すると明確になるであろう。しかし、本発明は以下で開示される実施形態に限定されず、相異なる多様な形態で具現されることができる。本実施形態は、本発明の開示が完全になるようにするとともに、本発明が属する技術分野において通常の知識を有する者に発明の範疇を完全に伝達するために提供することができる。明細書全体に亘って、同一参照符号は同一構成要素を示す。

本明細書で用いられる用語は、実施形態を説明するためのものであり、本発明を限定しようとするものではない。本明細書で、単数型は特別に言及しない限り複数型も含む。明細書で用いられる「含む（ｃｏｍｐｒｉｓｅ）」及び／または「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素、段階、動作及び／または素子は一つ以上の他の構成要素、段階、動作及び／または素子の存在または追加を排除しない。

図示の簡略化及び明瞭化のために、図面は一般的な構成方式を図示し、本発明の説明された実施形態の論議を不要に不明瞭にすることを避けるために、公知された特徴及び技術の詳細な説明は省略されることがある。さらに、図面の構成要素は必ずしも縮尺に従って示されたものではない。例えば、本発明の実施形態の理解を容易にするために、図面における一部構成要素の大きさは他の構成要素に比べ誇張されることがある。互いに異なる図面の同一の参照符号は同一の構成要素を示し、類似の参照符号は、必ずしもそうではないが、類似の構成要素を示すことができる。

明細書及び特許請求の範囲において「第１」、「第２」、「第３」及び「第４」などの用語が存在する場合、類似する構成要素を互いに区分するために用いられるものであり、必ずしもそうではないが、特定順序または発生順序を記述するために用いられる。このように用いられる用語は、これに記述された本発明の実施形態が、例えば、これに図示または説明されたものでなく他のシーケンスで動作できるように適した環境下で互換可能であるということが理解されるであろう。同様に、ここで方法が一連の段階を含むと記述される場合、これに提示されたその段階の順序は、必ずしもその段階が実行される順序であるわけではなく、任意の記述された段階は省略されることができ、またはこれに記述されていない任意の他の段階がその方法に付加されることができる。

明細書及び特許請求の範囲において「左側」、「右側」、「前」、「後」、「上部」、「底部」、「上に」、「下に」などの用語が存在する場合、それは説明のために用いられるものであり、必ずしも不変の相対的位置を記述するためのものではない。このように用いられる用語は、これに記述された本発明の実施形態が、例えば、これに図示または説明されたものではなく他の方向に動作されるように適した環境下で互換可能であるということが理解されるであろう。ここで用いられた用語「連結された」は、電気的または非電気的方式で直接または間接的に接続されることを意味する。ここで互いに「隣接する」と記述された対象は、その文具が用いられた文脈に応じて適切に、互いに物理的に接触したり、互いに近接したり、互いに同一の一般的な範囲または領域にあることができる。ここで「一実施形態において」という文具の存在は必ずしもそうではないが、同一の実施形態を意味する。

以下、添付図面を参照して本発明の構成及び作用効果をより詳細に説明する。

図１は、本発明の一実施形態によるパワーオンリセット装置１００を概略的に例示したブロック図であり、図２は、本発明の一実施形態によるパワーオンリセット装置１００を概略的に例示した図面であり、図３は、本発明の一実施形態によるパワーオンリセット装置１００の遅延信号生成部１２０を概略的に例示した図面である。

図１及び図２を参照すると、本発明の一実施形態によるパワーオンリセット装置１００は、電源部１１０と、遅延信号生成部１２０と、リセット信号生成部１４０と、を含むことができる。

まず、電源部１１０は電源電圧Ｖｓを提供する機能を遂行する。

その際、電源部１１０は、外部電源が入力される外部電源入力端１１１を含むことができ、レギュレータ１１２をさらに備えて、外部電源を調整して装置に供給することができる。

次に、遅延信号生成部１２０は、電源部１１０により供給された電源電圧Ｖｓを受信して、所定時間だけ電源電圧Ｖｓを遅延させて出力する。

上述したように、大部分の電子装備には制御部とメモリ部などが含まれるが、このような電子装備に電源が供給され始めて駆動を開始した初期には、電源電圧Ｖｓが不安定である。このような不安定な電源電圧Ｖｓの環境では、制御部やメモリ部などが誤作動を起こすため、電源電圧Ｖｓが安定した後、制御部やメモリ部がリセットされるようにするリセット信号Ｖｒを提供する。

このようなリセット信号Ｖｒを提供する機能は、パワーオンリセット回路により遂行される。従って、電源電圧Ｖｓの波形が反映されたリセット信号Ｖｒが、装備に供給される電源電圧Ｖｓが安定した後に生成されるように、電源電圧Ｖｓが所定の時間間隔で遅延される。

さらに、電源電圧Ｖｓが一時的にダウンする、いわゆるブラウンアウト現象が発生する場合にも、電源電圧Ｖｓが所定の時間間隔で遅延される。

このように遅延信号生成部１２０により遅延された信号は、リセット信号生成部１４０に提供され、基準電圧Ｖｒｅｆとの比較により、リセット信号Ｖｒを生成することができる。

図２を参照すると、リセット信号生成部１４０は、第１比較器１４１とインバータ１４５とを含むことができる。

第１比較器１４１の非反転端子には、遅延信号生成部１２０から出力された信号が印加され、第１比較器１４１の反転端子には基準電圧Ｖｒｅｆを印加することができる。

これにより、電源電圧Ｖｓの遅延された信号が基準電圧Ｖｒｅｆより高いと第１比較器１４１ではＨ信号が出力され、反対に電源電圧Ｖｓの遅延された信号が基準電圧Ｖｒｅｆより低くなると第１比較器１４１ではＬ信号が出力される。また、第１比較器１４１の出力端に連結されたインバータ１４５により、出力信号が反転される。

従って、通常時には、リセット信号Ｖｒ出力端１５０により出力される信号はＬ状態を維持し、反対に電源電圧Ｖｓが基準電圧Ｖｒｅｆより低くなると、所定の時間だけ遅延された後にＨ信号がリセット信号Ｖｒ出力端１５０により出力されることにより、制御部やメモリ部などをリセットすることができる。

一方、基準電圧Ｖｒｅｆは、予め決められた所定の値であり、リセット信号生成部１４０に提供することができる。

図３は、本発明の一実施形態によるパワーオンリセット装置１００の遅延信号生成部１２０を概略的に例示した図面である。

図３に示すように、遅延信号生成部１２０は、二つのキャパシタＣ１、Ｃ２及び二つのトランジスタＭ１、Ｍ２を含んで具現することができる。

第１キャパシタＣ１は、その一端に電源電圧Ｖｓが印加され、他端は第１ノードＡと連結される。

第１トランジスタＭ１は、その第１端子が第１ノードＡと連結され、第２端子は接地される。

第２トランジスタＭ２は、その第１端子が第１キャパシタＣ１の一端と連結され、第２端子は第２ノードＢと連結される。

第２キャパシタＣ２は、第２ノードＢに一端が連結され、他端は接地される。

その際、第１トランジスタＭ１の制御端子は第２ノードＢに連結され、第２トランジスタＭ２の制御端子は第１ノードＡに連結される。

また、第２キャパシタＣ２の両端の電圧が遅延信号生成部１２０の出力信号である遅延信号Ｖｄとなる。

以下、上記のように構成された遅延信号生成部１２０の動作を具体的に説明する。

まず、電源電圧Ｖｓが増加すると、第１キャパシタＣ１の電圧が線形に増加し、第１ノードＡの電圧Ｖ_Ａが電源電圧Ｖｓの増加率と類似の比率で線形に増加する。

次に、第１トランジスタＭ１がオン状態になると、第１ノードＡの電圧Ｖ_Ａは増加率が低くなった状態で増加するため、第１ノードＡの電圧Ｖ_Ａと電源電圧Ｖｓとの差が大きくなる。

次に、第１ノードＡの電圧Ｖ_Ａと電源電圧Ｖｓとの差が、第２トランジスタＭ２のしきい値電圧より大きくなると、第２トランジスタＭ２がオンされ、第２ノードＢの電圧Ｖ_Ｂが線形に増加する。

これにより、電源電圧Ｖｓの波形が所定の時間だけ遅延されて、第２ノードＢに遅延信号Ｖｄが出力される。

図４は、本発明の一実施形態によるパワーオンリセット装置１００の基準電圧生成部１３０を概略的に例示した図面である。

図４に示すように、基準電圧生成部１３０は、第３トランジスタＭ３と、第１抵抗部Ｒ１と、第２抵抗部Ｒ２と、第２比較器１３２と、を含むことができる。

第３トランジスタＭ３は、第１端子に駆動電圧ＶＤＤを印加することができる。その際、駆動電圧は、上述の電源部１１０から提供される電源電圧Ｖｓとすることもできる。

第１抵抗部Ｒ１は、第３トランジスタＭ３の第２端子にその一端が連結される。

第２抵抗部Ｒ２は、第１抵抗部Ｒ１の他端にその一端が連結され、他端は接地される。

第２比較器１３２は、第１抵抗部Ｒ１の他端が非反転端子に連結され、反転端子にはコモンモード電圧信号（Ｃｏｍｍｏｎ Ｍｏｄｅ Ｖｏｌｔａｇｅ；ＶＣＭ）をコモンモード電圧信号入力端１３１により印加することができる。

その際、コモンモード電圧信号は、バンドギャップリファレンス（Ｂａｎｄ Ｇａｐ Ｒｅｆｅｒｅｎｃｅ；ＢＧＲ）等とすることができる。

また、第３トランジスタＭ３の第２端子の電圧は基準電圧生成部１３０の出力信号、即ち、基準電圧Ｖｒｅｆとすることができる。

これにより、第３トランジスタＭ３の第１端子に電源電圧Ｖｓが印加された場合、電源電圧Ｖｓを、第１抵抗部Ｒ１と第２抵抗部Ｒ２の合算抵抗値によって分配して基準電圧Ｖｒｅｆとして出力することができる。

また、第１抵抗部Ｒ１と第２抵抗部Ｒ２の連結ノードが第２比較器１３２の非反転端子に連結され、第２比較器１３２の反転端子にはコモンモード電圧信号が印加される。従って、電源電圧Ｖｓが変動して第２比較器１３２の非反転端子に印加される電圧がコモンモード電圧信号より低くなると、第３トランジスタＭ３はターンオフされて、基準電圧生成部１３０から基準電圧Ｖｒｅｆが出力されなくなる。

これにより、電源電圧Ｖｓが所定の範囲を超えて変動する場合には、基準電圧Ｖｒｅｆが出力されなくなって、基準電圧Ｖｒｅｆが急変する場合に、リセット信号生成部１４０が誤作動を起こす可能性を低下させることができる。

図５は、本発明の他の実施形態によるパワーオンリセット装置１００の基準電圧生成部１３０‐１を概略的に例示した図面であり、図６は、本発明のさらに他の実施形態によるパワーオンリセット装置１００の基準電圧生成部１３０‐２を概略的に例示した図面である。

図５を参照すると、基準電圧生成部１３０‐１の第１抵抗部Ｒ１‐１が可変抵抗からなることにより、電源電圧Ｖｓが分配されて生成される基準電圧Ｖｒｅｆを調節することができる。

また、図５で例示したように、第１抵抗部Ｒ１‐１は一つの可変抵抗で具現することができる。しかし、図６で例示したように、第１抵抗部Ｒ１‐１は、複数個の抵抗を並列に連結し、各抵抗をスイッチによって第２抵抗部Ｒ１‐２と第３トランジスタＭ３の第２端子の間で選択的に連結することにより具現することもできる。

その際、第１抵抗〜第５抵抗Ｒ、２Ｒ、３Ｒ、４Ｒ、及び５Ｒは、同一の抵抗値を有するように、または、互いに異なる抵抗値を有するように設定することができる。図面では５個の抵抗Ｒ、２Ｒ、３Ｒ、４Ｒ、及び５Ｒが、並列に連結された場合を例示したが、これに限定されるものではない。

また、第１抵抗〜第５抵抗Ｒ、２Ｒ、３Ｒ、４Ｒ、及び５Ｒを、それぞれに直列に連結される第１スイッチ〜第５スイッチｓｗ１、ｓｗ２、ｓｗ３、ｓｗ４、及びｓｗ５のオンまたはオフ動作に応じて、第１抵抗部Ｒ１‐２の抵抗値が可変するように設定できる。

これにより、本発明は必要に応じて、第１抵抗部Ｒ１‐１、Ｒ１‐２の抵抗値を互いに異ならせて、ＢＯＤの基準となる基準電圧Ｖｒｅｆを変化させることができる。

従って、本発明の実施形態によるパワーオンリセット装置１００が、電源電圧Ｖｓ環境の劣悪なシステムに用いられる場合には、ＢＯＤを遂行するための基準電圧Ｖｒｅｆを相対的に低く設定し、反対に電源電圧Ｖｓ環境の良いシステムに用いられる場合には、ＢＯＤを遂行するための基準電圧Ｖｒｅｆを相対的に高く設定することができる。

これにより、装備またはシステムの安全性を向上させるとともに、不要なリセット現象を最小化して、装備またはシステムをより効率的に活用することができる。

図７は、本発明の一実施形態によるパワーオンリセット装置１００の入力及び出力信号の関係を概略的に例示した図面であって、図７（ａ）は遅延信号生成部１２０から出力される遅延信号Ｖｄの波形を示したグラフであり、図７（ｂ）はリセット信号出力端１５０に出力されるリセット信号Ｖｒの波形を示したグラフである。

図７（ａ）及び図７（ｂ）を参照すると、電源電圧Ｖｓの変化を遅延させた信号である遅延信号Ｖｄが、所定の基準電圧Ｖｒｅｆ（図７では、基準電圧Ｖｒｅｆが４Ｖである場合を例示している）より低い場合にはＨ、それ以外の場合にはＬ、のリセット信号Ｖｒを形成することができることが理解できるであろう。

一方、本発明の一実施形態によるパワーオンリセット方法は、電源電圧Ｖｓを遅延させた遅延信号Ｖｄを生成した後、所定の基準電圧Ｖｒｅｆと比較してリセット信号Ｖｒを出力することにより具現されることができる。

その際、リセット信号Ｖｒは、遅延信号Ｖｄが基準電圧Ｖｒｅｆより小さい場合にのみＨ、それ以外の場合にはＬとなることができる。

また、基準電圧Ｖｒｅｆは、別の過程を経て生成することができる。例えば、電源電圧Ｖｓを所定の比率で分配することにより基準電圧Ｖｒｅｆを生成することができる。

また、電源電圧Ｖｓが所定の範囲を超えて変動した場合には、基準電圧Ｖｒｅｆを出力しないようにすることもできる。

１００ パワーオンリセット装置
１１０ 電源部
１１１ 外部電源入力端
１１２ レギュレータ
１２０ 遅延信号生成部
Ｍ１ 第１トランジスタ
Ｍ２ 第２トランジスタ
Ｍ３ 第３トランジスタ
Ｃ１ 第１キャパシタ
Ｃ２ 第２キャパシタ
Ａ 第１ノード
Ｂ 第２ノード
Ｖｓ 電源電圧
Ｖｄ 遅延信号
１３０ 基準電圧生成部
１３１ コモンモード電圧信号ＶＣＭ入力端
１３２ 第２比較器
Ｒ１、Ｒ１‐１、Ｒ１‐２ 第１抵抗部
Ｒ２ 第２抵抗部
１４０ リセット信号生成部
１４１ 第１比較器
１４５ インバータ
１５０ リセット信号出力端
Ｖｒｅｆ 基準電圧
Ｖｒ リセット信号

Claims (19)

1. 電源電圧を提供する電源部と、
   前記電源部から提供された電源電圧を所定時間だけ遅延させて出力する遅延信号生成部と、
   前記遅延信号生成部から出力される信号と所定の基準電圧とを比較してリセット信号を発生させるリセット信号生成部と、を含むパワーオンリセット装置。
2. 前記リセット信号生成部は、前記遅延信号生成部から出力される信号が前記基準電圧より小さい場合にリセット信号を発生させる、請求項１に記載のパワーオンリセット装置。
3. 前記リセット信号生成部は、
   前記遅延信号生成部から出力される信号が入力される第１端子と、前記基準電圧が印加される第２端子と、からなる第１比較器を含む、請求項２に記載のパワーオンリセット装置。
4. 前記リセット信号生成部は、
   前記第１比較器の出力端に連結されたインバータをさらに含み、
   前記第１比較器の第１端子は非反転端子であり、前記第１比較器の第２端子は反転端子である、請求項３に記載のパワーオンリセット装置。
5. 前記電源部は、
   外部電源が入力される外部電源入力端と、
   前記外部電源入力端を介して入力された外部電源を調整するレギュレータと、を含む、請求項１に記載のパワーオンリセット装置。
6. 前記遅延信号生成部は、
   前記電源電圧が一端に印加される第１キャパシタと、
   前記第１キャパシタの他端に連結される第１ノードと、
   前記第１ノードに第１端子が連結され、第２端子は接地される第１トランジスタと、
   前記第１キャパシタの一端に第１端子が連結され、前記第１ノードに制御端子が連結される第２トランジスタと、
   前記第１トランジスタの制御端子及び前記第２トランジスタの第２端子と連結される第２ノードと、
   前記第２ノードに一端が連結され、他端は接地される第２キャパシタと、を含み、
   前記第２キャパシタの電圧値が出力されるものである、請求項１に記載のパワーオンリセット装置。
7. 電源電圧を提供する電源部と、
   前記電源部から提供された電源電圧を所定時間だけ遅延させて出力する遅延信号生成部と、
   基準電圧を生成する基準電圧生成部と、
   前記遅延信号生成部から出力される信号と前記基準電圧とを比較してリセット信号を発生させるリセット信号生成部と、を含む、パワーオンリセット装置。
8. 前記基準電圧生成部は、
   前記電源電圧が第１端子に印加される第３トランジスタと、
   前記第３トランジスタの第２端子に一端が連結される第１抵抗部と、
   前記第１抵抗部の他端に一端が連結され、他端は接地される第２抵抗部と、
   前記第１抵抗部の他端が第１端子に連結され、第２端子にはコモンモード電圧信号（Ｃｏｍｍｏｎ Ｍｏｄｅ Ｖｏｌｔａｇｅ；ＶＣＭ）が印加され、出力端子は前記第３トランジスタの制御端子に連結される第２比較器と、を含み、
   前記第３トランジスタの第２端子に出力端が連結される、請求項７に記載のパワーオンリセット装置。
9. 前記第１抵抗部は可変抵抗である、請求項８に記載のパワーオンリセット装置。
10. 前記第１抵抗部は、
    前記第３トランジスタの第２端子に一端が連結される第１抵抗と、
    前記第１抵抗の他端に一端が連結され、他端は前記第２抵抗部の一端に備えられてオンまたはオフされる第１スイッチと、
    前記第３トランジスタの第２端子に一端が連結される第２抵抗と、
    前記第２抵抗の他端に一端が連結され、他端は前記第２抵抗部の一端に備えられてオンまたはオフされる第２スイッチと、を含み、
    前記第１スイッチ及び前記第２スイッチのオンまたはオフ動作に応じて抵抗値が可変される、請求項８に記載のパワーオンリセット装置。
11. 前記リセット信号生成部は、前記遅延信号生成部から出力される信号が前記基準電圧より小さい場合にリセット信号を発生させる、請求項８に記載のパワーオンリセット装置。
12. 前記リセット信号生成部は、
    前記遅延信号生成部から出力される信号が入力される第１端子と、前記基準電圧が入力される第２端子と、からなる第１比較器を含む、請求項１１に記載のパワーオンリセット装置。
13. 前記リセット信号生成部は、
    前記第１比較器の出力端に連結されたインバータをさらに含み、
    前記第１比較器の第１端子は非反転端子であり、前記第１比較器の第２端子は反転端子である、請求項１２に記載のパワーオンリセット装置。
14. 前記電源部は、
    外部電源が入力される外部電源入力端と、
    前記外部電源入力端を介して入力された外部電源を調整するレギュレータと、を含む、請求項８に記載のパワーオンリセット装置。
15. 前記遅延信号生成部は、
    前記電源電圧が一端に印加される第１キャパシタと、
    前記第１キャパシタの他端に連結される第１ノードと、
    前記第１ノードに第１端子が連結され、第２端子は接地される第１トランジスタと、
    前記第１キャパシタの一端に第１端子が連結され、前記第１ノードに制御端子が連結される第２トランジスタと、
    前記第１トランジスタの制御端子及び前記第２トランジスタの第２端子と連結される第２ノードと、
    前記第２ノードに一端が連結され、他端は接地される第２キャパシタと、を含み、
    前記第２キャパシタの電圧値が出力されるものである、請求項８に記載のパワーオンリセット装置。
16. 電源電圧が提供される段階と、
    前記電源電圧を所定時間だけ遅延させた遅延信号を生成する段階と、
    前記遅延信号を所定の基準電圧と比較して、前記遅延信号が前記基準電圧より小さい場合にのみＨ、それ以外の場合にはＬのリセット信号を出力する段階と、を含む、パワーオンリセット方法。
17. 電源電圧が提供される段階と、
    前記電源電圧を所定時間だけ遅延させた遅延信号を生成する段階と、
    基準電圧を生成する段階と、
    前記遅延信号を前記基準電圧と比較して、前記遅延信号が前記基準電圧より小さい場合にのみＨ、それ以外の場合にはＬのリセット信号を出力する段階と、を含む、パワーオンリセット方法。
18. 前記基準電圧を生成する段階は、前記電源電圧を所定比率で分配することにより前記基準電圧を生成し、前記電源電圧が所定の範囲を超えて変動される場合には前記基準電圧を出力しない、請求項１７に記載のパワーオンリセット方法。
19. 前記所定比率が可変される、請求項１８に記載のパワーオンリセット方法。

Images