JP4026585B2

JP4026585B2 - リセット信号生成装置

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Publication number: JP4026585B2
Application number: JP2003381308A
Authority: JP
Inventors: 俊一桑野; 浩之川田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-11-11
Filing date: 2003-11-11
Publication date: 2007-12-26
Anticipated expiration: 2023-11-11
Also published as: JP2005148827A

Description

本発明は、携帯用コンピュータなどの携帯用端末や携帯電話などの電子機器において、電子機器の電源のオン時または電源のオフ時に、フリップフロップ、メモリなどをリセットするためのリセット信号を生成するリセット信号生成装置に関するものである。

従来、携帯用コンピュータなどの電子機器では、電源の投入時などに、その投入から所定時間の経過後にフリップフロップ、メモリなどをリセットする必要があり、このためにリセット信号を生成するリセット信号生成回路が必要となる。
このリセット信号生成回路としては、例えば、抵抗とコンデンサからなるＣＲ回路を含み、そのＣＲ回路に所定の電源電圧を入力するようにしたものが知られている（例えば、特許文献１など）。

このようなリセット信号生成回路では、電源の投入時に、その電源電圧によりＣＲ回路が充電されてその充電電圧が所定値になると、すなわち、電源の投入時からその充電電圧が所定値になるまでの時間（遅延時間）の経過後に、リセット信号を出力するようになっている。
また、携帯用コンピュータなどの電子機器において、複数のリセット機能が必要な場合があり、この場合には異なる複数のリセット信号を生成するために、複数のリセット信号生成回路が必要となる。この各リセット信号生成回路は、例えばリセット用の集積回路（ＩＣ）と、外付けの抵抗およびコンデンサとで構成されている。そして、その各リセット信号生成回路が生成する各リセット信号の出力の相関関係は、外付けの抵抗およびコンデンサの各値を変えることにより調整（設定）している。
特開平９−１４６８５２号公報

このように、従来技術では、各リセット信号生成回路は、異なるリセット用ＩＣと外付けの抵抗およびコンデンサとから構成され、各リセット信号の出力の相関関係は、外付けの抵抗およびコンデンサの各値を変えることにより調整している。
しかし、この場合には、抵抗およびコンデンサなどの部品に製造のばらつきや特性のばらつきがあり、その抵抗値や容量値にばらつきがあるので、各リセット信号の出力の相関関係が設計者の意図する場合と異なる場合が考えられる。この場合には、電子機器の動作の安定性の低下を招いたり、動作に支障をきたしたりするおそれがある。

また、従来技術では、各リセット信号の出力の相関関係の調整を行う際に、抵抗やコンデンサなどの部品の変更が必要となり、設計変更が必要な場合にその対応に時間がかかって迅速に対応できないという不都合がある。
さらに、従来技術では、複数のリセット信号を発生させるために複数のリセット信号生成回路を独立に設け、その各リセット信号生成回路は、それぞれリセット用ＩＣと外付けの抵抗およびコンデンサとの組み合わせからなる。このため、リセット信号発生のための装置としては部品点数が多くなり、部品点数の削減が望まれる。

そこで、本発明の目的は、上記の点に鑑み、複数のリセット信号の出力間に相関関係が必要な場合に、意図した相関関係が確実に得られるようにし、複数のリセット機能が必要な電子機器の動作の安定性を図ることができるリセット信号生成装置を提供することにある。
また、本発明の他の目的は、複数のリセット機能が必要な電子機器に適用され、その電子機器の設計変更などにより複数のリセット信号に変更がある場合に、そのような変更などに容易かつ柔軟に対応できるリセット信号生成装置を提供することにある。

さらに、本発明の他の目的は、出力間に相関関係のある複数のリセット信号を生成する場合に、装置全体の部品点数の削減化が図れるようにしたリセット信号生成装置を提供することにある。

上記の課題を解決して本発明の目的を達成するために、本発明は、以下のように構成した。
すなわち、本発明は、所定の電源電圧を分圧させた第１分圧電圧を所定の基準電圧と比較し、前記第１分圧電圧が前記基準電圧以上になったときに、第１リセット信号を出力する第１比較手段と、前記電源電圧を分圧させた第２分圧電圧を前記基準電圧と比較し、前記第２分圧電圧が前記基準電圧以上になったときに第２リセット信号を出力する第２比較手段と、前記第１比較手段から出力される前記第１リセット信号または前記第２比較手段から出力される前記第２リセット信号のいずれか一方を、設定されている遅延時間だけ遅延させて第３リセット信号として出力するとともに、前記遅延時間が設定されるようになっている遅延手段と、設定されている自己の出力電圧を検出し、この検出電圧を前記基準電圧と比較してその両電圧が一致するように制御するとともに、前記出力電圧が設定されるようになっている安定化電源と、前記遅延時間および前記出力電圧を予め記憶する不揮発性メモリと、電源の投入時に、前記不揮発性メモリに記憶される遅延時間および出力電圧を読み出し、この読み出した遅延時間を前記遅延手段に対して設定するとともに、その読み出した出力電圧を前記安定化電源に対して設定する設定手段と、を備え、前記第１比較手段、前記第２比較手段、前記遅延手段および前記設定手段を第１の電圧で動作させるとともに、前記不揮発性メモリを前記第１の電圧とは異なる第２の電圧で動作させ、かつ、前記第１の電圧として前記安定化電源の出力電圧を使用するようにした。

このような構成からなる本発明によれば、複数のリセット信号の出力間に相関関係が必要な場合に、意図した相関関係が確実に得られるので、複数のリセット機能が必要な電子機器の動作の安定性を図ることができる。
また、本発明によれば、複数のリセット機能が必要な電子機器に適用され、その電子機器の設計変更などにより複数のリセット信号に変更がある場合に、そのような変更などに容易かつ柔軟に対応できる。

さらに、本発明によれば、出力間に相関関係のある複数のリセット信号を生成する場合に、装置全体の部品点数の削減化が図れるリセット信号生成装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。
本発明のリセット信号生成装置の実施形態の構成について、図１を参照しながら説明する。
この実施形態に係るリセット信号生成装置は、複数のリセット機能が必要な電子機器（例えば、携帯用コンピュータ）に搭載され、その電子機器の電源のオン時またはオフ時などに、異なる複数（この例では３つ）のリセット信号を一括して生成するとともに、その各リセット信号の出力間に意図した相関関係が確実に得られるようにしたものである。

また、この実施形態は、複数のリセット信号の各遅延時間やその出力の各タイミングを予め任意に設定しておくことができ、動作時には、リセット信号はその設定に応じた遅延時間が得られる上に、設定に応じたタイミングで出力するようになっている。
さらに、この実施形態は、複数の安定化電源を備えるとともに、その各安定化電源の出力電圧を予め任意に設定しておくことができ、動作時には、各安定化電源は設定された出力電圧を出力するようになっている。

このために、この実施形態は、図１に示すように、分圧回路１と、基準電圧発生回路２と、第１コンパレータ３と、第２コンパレータ４と、バッファ回路５、６と、遅延回路７と、第１安定化電源（レギュレータ）８と、第２安定化電源９と、ＥＥＰＲＯＭ１０と、レベルシフタ１１と、制御回路（論理回路）１２と、アナログスイッチ１３、１４と、レベルシフタ１５、１６とを備えている。

分圧回路１は、図１に示すように、電源電圧ＶＤＤまたは第１安定化電源８の出力電圧ＶＣＣ１のうちの一方が切り換えスイッチＳＷ１０で選択されて入力され、この選択された入力電圧が分圧抵抗Ｒ１〜Ｒ９で分圧されるようになっている。さらに、分圧抵抗Ｒ１〜Ｒ９で分圧される分圧電圧Ｖ１，Ｖ２は、スイッチＳＷ１〜ＳＷ９のオンオフ制御により設定（調整）できるとともに、第１および第２コンパレータ３、４の＋入力端子にそれぞれ供給されるようになっている。

ここで、分圧電圧Ｖ１，Ｖ２は、Ｖ１＞Ｖ２の関係にある。
分圧回路１は、具体的には図１に示すように、切り換えスイッチＳＷ１０と、ＭＯＳトランジスタなどからなるスイッチＳＷ１〜ＳＷ９と、ＭＯＳトランジスタＱ１とが直列に接続され、切り換えスイッチＳＷ１０に電源電圧ＶＤＤおよび第１安定化電源８の出力電圧ＶＣＣ１が供給され、ＭＯＳトランジスタＱ１のソースが接地されている。また、抵抗Ｒ１〜Ｒ９には、対応するスイッチＳＷ１〜ＳＷ９がそれぞれ並列に接続され、その各スイッチＳＷ１〜ＳＷ９は制御回路１２によりオンオフ制御されるようになっている。さらに、ＭＯＳトランジスタＱ１は制御回路１２のよりオンオフされ、これにより分圧回路１の動作が制御されるようになっている。

基準電圧発生回路２は、所定の基準電圧ＶＲＥＦを発生する回路であり、この発生基準電圧ＶＲＥＦは第１および第２コンパレータ３、４の各−入力端子、第１安定化電源８内の誤差増幅器８２の＋入力端子、および第２安定化電源９内の誤差増幅器９２の＋入力端子にそれぞれ供給されるようになっている。
第１コンパレータ３は、分圧回路１から出力される分圧電圧Ｖ１を基準電圧発生回路２からの基準電圧ＶＲＥＦと比較し、その分圧電圧Ｖ１が基準電圧ＶＲＥＦ以上になったときにＨレベルの信号を出力し、この出力信号がバッファ回路５に供給されるようになっている。

バッファ回路５の出力は、リセット信号ＲＳ１として制御回路１２からそのまま出力されるようになっている。また、バッファ回路５の出力は、遅延回路７を構成する分周回路７２とアンド回路７３とにそれぞれ供給されるようになっている。
第２コンパレータ４は、分圧回路１から出力される分圧電圧Ｖ２を基準電圧発生回路２からの基準電圧ＶＲＥＦと比較し、その分圧電圧Ｖ２が基準電圧ＶＲＥＦ以上になったときにＨレベルの信号を出力し、この出力信号がバッファ回路６に供給されるようになっている。

バッファ回路６の出力は、リセット信号ＲＳ３として制御回路１２からそのまま出力ささせたり、必要に応じて制御回路１２内で所定の遅延時間だけ遅延させてリセット信号ＲＳ３として出力させるようになっている。
遅延回路７は、バッファ回路５からの出力信号、すなわちリセット信号ＲＳ１を所定時間だけ遅延させた信号を出力（生成）するとともに、その遅延の際の遅延時間が後述のように制御回路１２で設定されるようになっている。この遅延回路７の出力信号は、リセット信号ＲＳ２として制御回路１２からそのまま出力されるようになっている。このために、遅延回路７は、図１に示すように、発振回路７１と、分周回路７２と、アンド回路７３とから構成される。この各回路の具体的な構成については後述する。

第１安定化電源８は、自己の出力電圧ＶＣＣ１の一部を検出し、この検出電圧を基準電圧発生回路２からの基準電圧ＶＲＥＦと比較し、その両者が一致するように入力電圧ＶＤＤを制御して出力電圧ＶＣＣ１の安定化を図るようにしたものである。また、第１安定化電源８は、出力電圧ＶＣＣ１が後述のように制御回路１２により設定されるようになっている。

このために、第１安定化電源８は、図１に示すように、複数の分圧抵抗Ｒ１１〜Ｒ１４を直列接続した回路からなり出力電圧ＶＣＣ１を分圧する分圧回路８１と、分圧回路８１の分圧電圧Ｖ３を基準電圧発生回路２からの基準電圧ＶＲＥＦと比較しその比較結果に応じた信号を出力する誤差増幅器８２と、この誤差増幅器８２からの出力信号によりその導通抵抗が変化するＭＯＳトランジスタＱ４とを備えている。

また、この第１安定化電源８は、分圧抵抗Ｒ１１〜Ｒ１３に並列にスイッチＳＷ１１〜ＳＷ１３が接続され、このスイッチＳＷ１１〜ＳＷ１３は制御回路１２によりオンオフ制御されるようになっている。さらに、この第１安定化電源８は、自己の動作を制御するＭＯＳトランジスタＱ２を有し、このＭＯＳトランジスタＱ２は制御回路１２によりオンオフされるようになっている。

第２安定化電源９は、自己の出力電圧ＶＣＣ２の一部を検出し、この検出電圧を基準電圧発生回路２からの基準電圧ＶＲＥＦと比較し、その両者が一致するように入力電圧ＶＤＤを制御して出力電圧ＶＣＣ２の安定化を図るようにしたものである。また、第２安定化電源９は、出力電圧ＶＣＣ２が後述のように制御回路１２により設定されるようになっている。

このために、第２安定化電源９は、図１に示すように、複数の分圧抵抗Ｒ２１〜Ｒ２４を直列接続した回路からなり出力電圧ＶＣＣ２を分圧する分圧回路９１と、分圧回路９１の分圧電圧Ｖ４を基準電圧発生回路２からの基準電圧ＶＲＥＦと比較しその比較結果に応じた信号を出力する誤差増幅器９２と、この誤差増幅器９２からの出力信号によりその導通抵抗が変化するＭＯＳトランジスタＱ５とを備えている。

また、この第１安定化電源９は、分圧抵抗Ｒ２１〜Ｒ２３に並列にスイッチＳＷ２１〜ＳＷ２３が接続され、このスイッチＳＷ２１〜ＳＷ２３は制御回路１２によりオンオフ制御されるようになっている。さらに、この第２安定化電源９は、自己の動作を制御するＭＯＳトランジスタＱ３を有し、このＭＯＳトランジスタＱ３は制御回路１２によりオンオフされるようになっている。

ＥＥＰＲＯＭ１０は、分圧回路１に設定される第１設定電圧Ｖ１および第２設定電圧Ｖ２、遅延回路７に設定される遅延時間、第１安定化電源８に設定される出力電圧ＶＣＣ１、および第２安定化電源９に設定される出力電圧ＶＣＣ２などに関する各データを、予め記憶しておく不揮発性メモリである。
ＥＥＰＲＯＭ１０と制御回路１２との間には、データの授受の際にレベルシフトを行うレベルシフト回路１１が配置されている。

制御回路１２は、電源の投入時に、ＥＥＰＲＯＭ１０に予め記憶される分圧回路１に設定される第１設定電圧Ｖ１および第２設定電圧Ｖ２、遅延回路７に設定される遅延時間、第１安定化電源８に設定される出力電圧ＶＣＣ１、および第２安定化電源９に設定される出力電圧ＶＣＣ２に関する各データを読み出すようになっている。
また、制御回路１２は、その読み出した第１設定電圧Ｖ１および第２設定電圧を分圧回路１に設定し、その読み出した遅延時間を遅延回路７に設定し、その読み出した両出力電圧ＶＣＣ１，ＶＣＣ２を第１および第２安定化電源８、９にそれぞれ設定するように、各部に対して所定の制御を行うようになっている。

さらに、制御回路１２は、通常の動作時に、レベルシフト回路１５を介してアナログスイッチ１３をオンにさせてメイン電源（図示せず）の電源電圧ＶＤＤを各部に供給させ、バックアップ動作時に、レベルシフト回路１５を介してアナログスイッチ１４をオンさせてバックアップ用バッテリ（図示せず）のバックアップ電圧ＶＢＡＫを各部に供給させるようになっている。

なお、この実施形態では、コンパレータ３、４、バッファ回路５、６、遅延回路７、および制御回路１２は、第２安定化電源により駆動するのが、外部温度の影響の排除などができる点で好ましい。
次に、図１に示す発振回路７１の具体的な構成について、図２および図３を参照して説明する。

図２に示す発振回路は、水晶発振回路からなり、発振周波数の安定化を図ることができる。この発振回路は、図２に示すように、発振用インバータ７１１と、水晶振動子７１２と、バッファ用のシュミットトリガ回路７１３と、抵抗Ｒ３１，Ｒ３２と、コンデンサＣ１，Ｃ２とからなり、水晶振動子７１２が端子７１４、７１５に接続されるようになっている。

図３に示す発振回路は、ＣＲ発振回路からなり、その発振周波数が制御回路１２により設定されるようになっている。
このためＣＲ発振回路は、図３に示すように、縦続接続される３個のインバータ７１６〜７１８と、インバータ７１８の出力端子とインバータ７１６の入力端子との間に直列に接続される抵抗Ｒ４１〜Ｒ４３と、その各抵抗Ｒ４１〜４３に並列に接続されるスイッチＳＷ４１〜ＳＷ４３と、インバータ７１７の出力端子とインバータ７１６の入力端子との間に直列に接続されるコンデンサＣ３とを備えている。

このような構成のＣＲ発振回路では、ＥＥＰＲＯＭ１０に予め記憶される発振周波数が制御回路１２に読み出されて設定されるが、その設定の際には、その設定発振周波数に従って、制御回路１２はスイッチＳＷ４１〜ＳＷ４３に対して所定のオンオフ制御を行うようになっている。
次に、図１に示す分周回路７２の具体的な構成について、図４を参照して説明する。

この分周回路７２は、図４に示すように、分周器７２１と、インバータ７２２〜７２６と、切り換えスイッチＳＷ５３〜ＳＷ５６と、ナンド回路７２７と、フリップフロップ７２８と、バッファ回路７２９と、抵抗Ｒ５１とを備えている。
分周器７２１は、図４に示すように複数のフリップフロップ７２１１を縦続接続させて発振回路７１の出力を分周するようになっている。各フリップフロップ７２１１は、各リセット端子にリセット信号をに印加することによりリセット（初期化）されるようになっている。

インバータ７２３〜７２６は、複数のフリップフロップ７２１１のうち、例えば３段目〜６段目のフリップフロップ７２１１の各出力を反転するようになっている。切り換えスイッチＳＷ５３〜ＳＷ５６は、３段目〜６段目のフリップフロップ７２１１の各出力、またはインバータ７２３〜７２６の各出力を選択的に取り出し、この取り出した出力をナンド回路７２７に供給するようになっている。

ナンド回路７２７は、切り換えスイッチＳＷ５３〜ＳＷ５６で取り出された出力の論理積否定演算を行い、その演算結果をフリップフロップ７２８に出力するようになっている。フリップフロップ７２８は、ナンド回路７２７の出力がＨレベルになったときに、その状態を記憶するようになっている。フリップフロップ７２８は、リセット端子にリセット信号を印加することによりリセットされるようになっている。フリップフロップ７２８の出力は、バッファ回路７２９を介して図１のアンド回路７３に出力されるようになっている。

次に、図１に示す制御回路１２の具体的な構成について、図５を参照して説明する。
この制御回路１２は、図５に示すように、ＥＥＰＲＯＭインターフェース回路１２１と、シリアルインターフェース回路１２２と、論理回路１２３と、テストモード設定回路１２４とを備えている。
ＥＥＰＲＯＭインターフェース回路１２１は、図１に示すＥＥＰＲＯＭ１０との間でデータの授受を行うための回路であり、例えば、ＥＥＰＲＯＭ１０にデータを書き込む際のライト制御信号の生成、またはＥＥＰＲＯＭ１０からデータを読み出す際のリード制御信号などを生成するようになっている。従って、ＥＥＰＲＯＭ１０は、その内容が外部から書き換え可能である。

シリアルインターフェース回路１２２は、ＥＥＰＲＯＭインターフェース回路１２１や論理回路１２３が外部とデータの授受を行う際に、そのタイミングなどを制御するようになっている。
論理回路１２３は、この実施形態が適用される個別のアプリケーション（電子機器）に最適化させた論理回路である。このため、論理回路１２３は、この実施形態に適用される電子機器の必要とする複数のリセット信号の出力タイミングなどに応じて、各部の各スイッチをオンオフ制御し、遅延時間を遅延回路７に設定したり、出力電圧を定電圧電源８、９に設定するようになっている。

テストモード設定回路１２４は、外部からテスト信号を取り込み、この取り込んだテスト信号に従って、論理回路１２３のテストなどを行うようになっている。
次に、このような構成からなる実施形態の第１の動作例について、図面を参照して説明する。
この例では、この実施形態が適用される電子機器が、図６（Ｂ）〜（Ｄ）に示すようなタイミングで出力される３種類のリセット信号ＲＳ１〜ＲＳ３を必要としているものとする。このため、ＥＥＰＲＯＭ１０には、そのリセット信号ＲＳ１〜ＲＳ３が上記の出力タイミングの関係を満たすように、分圧回路１に設定すべき第１分圧電圧Ｖ１および第２分圧電圧Ｖ２の各値と、遅延回路７１に設定すべき遅延時間とに係るデータが予め記憶されているものとする。

また、この実施形態が適用される電子機器は、例えば２つの安定化電源８、９を使用するものとし、その２つの安定化電源８、９に設定すべき各出力電圧ＶＣＣ１，ＶＣＣ２の各値がが、ＥＥＰＲＯＭ１０に予め記憶されているものとする。
このような条件の下で、電源が投入されると、電源電圧ＶＤＤが第１安定化電源８、第２安定化電源９、およびＥＥＰＲＯＭ１０などに供給されるので、その各部は動作を開始する。このため、制御回路１２は、上記のようにＥＥＰＲＯＭ１０に予め記憶される分圧回路１に設定すべき第１分圧電圧Ｖ１および第２分圧電圧Ｖ２の各値と、遅延回路７１に設定すべき遅延時間と、安定化電源８、９に設定すべき各出力電圧ＶＣＣ１，ＶＣＣ２の値をそれぞれ読み出す。

そこで、制御回路１２は、その読み出した第１分圧電圧Ｖ１および第２分圧電圧Ｖ２を分圧回路１に対してそれぞれ設定するが、この設定のために制御回路１２は、図１に示す分圧回路１のスイッチＳＷ１〜ＳＷ９の所定のオンオフ制御を行う。この結果、その設定される第１分圧電圧Ｖ１および第２分圧電圧Ｖ２の各値に従って、スイッチＳＷ１〜ＳＷ９のうち、所定のスイッチがオンの状態になりその他のスイッチはオフの状態になる。

また、制御回路１２は、その読み出した遅延時間を遅延回路７に対して設定するが、この設定のために制御回路１２は、図４に示す分周回路７２の切り換えスイッチＳＷ５３〜ＳＷ５６に対して所定の切り換え制御を行う。この結果、その設定される遅延時間に従って、切り換えスイッチＳＷ５３〜ＳＷ５６はその各接点が所定の側に固定される（図４参照）。

さらに、制御回路１２は、その読み出した出力電圧ＶＣＣ１を第１安定化電源８に対して設定するが、この設定ために制御回路１２は、スイッチＳＷ１１〜ＳＷ１３に対して所定のオンオフ制御を行う。この結果、その設定される出力電圧ＶＣＣ１の値に従って、スイッチＳＷ１１〜ＳＷ１３のうち、所定のスイッチがオンの状態になりその他のスイッチはオフの状態になる。

また、制御回路１２は、その読み出した出力電圧ＶＣＣ２を第２安定化電源９に対して設定するが、この設定ために制御回路１２は、スイッチＳＷ２１〜ＳＷ２３に対して所定のオンオフ制御を行う。この結果、その設定される出力電圧ＶＣＣ２の値に従って、スイッチＳＷ２１〜ＳＷ２３のうち、所定のスイッチがオンの状態になりその他のスイッチはオフの状態になる。

このような制御回路１２の動作により、分圧回路１に対する第１分圧電圧および第２分圧電圧の設定、遅延回路７に対する遅延時間の設定、および安定化電源８、９に対する各出力電圧ＶＣＣ１，ＶＣＣ２の設定が終了し、各部はその設定された状態で動作を開始することになる。
そして、制御回路１２により、切り換えスイッチＳＷ１０が電源電圧ＶＤＤ側に接続されているものとすると、その電源電圧ＶＤＤは分圧回路１で第１分圧電圧Ｖ１と第２分圧電圧Ｖ２にそれぞれ分圧される。電源電圧ＶＤＤは、図６（Ａ）に示すように時間とともに上昇していく。この電源電圧ＶＤＤの上昇に伴い、第１分圧電圧Ｖ１と第２分圧電圧Ｖ２も時間とともに上昇していく。

第１コンパレータ３は、その第１分圧電圧Ｖ１を基準電圧発生回路２からの基準電圧ＶＲＥＦと比較する。そして、時刻ｔ１において、第１分圧電圧Ｖ１が基準電圧ＶＲＥＦ以上になると、第１コンパレータ３の出力信号は、ＬレベルからＨレベルに立ち上がり、その出力信号がバッファ回路５および制御回路１２を介してそのままリセット信号ＲＳ１として（図６（Ｂ）参照）、制御回路１２から出力される。

また、第２コンパレータ４は、その第２分圧電圧Ｖ２を基準電圧発生回路２からの基準電圧ＶＲＥＦと比較する。そして、時刻ｔ２において、第２分圧電圧Ｖ２が基準電圧ＶＲＥＦ以上になると、第２コンパレータ４の出力信号は、ＬレベルからＨレベルに立ち上がり、その出力信号がバッファ回路４および制御回路１２を介してそのままリセット信号ＲＳ３として（図６（Ｄ）参照）、制御回路１２から出力される。

一方、第１コンパレータ３の出力信号は、分周回路７２とアンド回路７３にそれぞれ供給される。分周回路７２は、その第１コンパレータ３からの出力信号と発振回路７１からの発振信号とに基づいて、上記のように設定されている遅延時間（例えば、図６に示すＴ１）だけ遅延させた遅延信号を生成し、これをアンド回路７３に出力する。
アンド回路７３は、第１コンパレータ３の出力信号と分周回路７２からの遅延信号との論理積演算を行い、その演算結果を出力する。このアンド回路７３からの出力信号は、制御回路１２を介してそのままリセット信号ＲＳ２として（図６（Ｃ）参照）、制御回路１２から出力される。図６に示すように、リセット信号ＲＳ２は、リセット信号ＲＳ１に対して遅延時間Ｔ１だけ遅延することになる。また、その遅延時間Ｔ１は上記のように任意に設定可能である。

次に、この実施形態の第２の動作例について、図面を参照して説明する。
この例では、この実施形態が適用される電子機器が、図７（Ｂ）〜（Ｄ）に示すようなタイミングで出力される３種類のリセット信号ＲＳ１〜ＲＳ３を必要としているものとする。このため、ＥＥＰＲＯＭ１０には、そのリセット信号ＲＳ１〜ＲＳ３が上記の出力タイミングの関係を満たすように、分圧回路１の第１分圧電圧Ｖ１および第２分圧電圧Ｖ２と、遅延回路７１の遅延時間とに係るデータが予め記憶されているものとする。

また、この実施形態が適用される電子機器は、例えば２つの安定化電源８、９を使用するものとし、その２つの安定化電源８、９の各出力電圧ＶＣＣ１，ＶＣＣ２が、ＥＥＰＲＯＭ１０に予め記憶されているものとする。
さらに、この例では、制御回路１２から出力されるリセット信号ＲＳ３が、制御回路１２内で遅延時間Ｔ２だけ遅延されるようになっており（図７（Ｄ）参照）、その遅延時間Ｔ２はＥＥＰＲＯＭ１０に予め記憶されている。そして、電源の投入時に、その遅延時間Ｔ２はＥＥＰＲＯＭ１０から読み出されて制御回路１２内に設定されるものとする。

このような条件の下で、電源が投入されると、上記の第１の動作例と同様に、制御回路１２の動作により、分圧回路１に対する第１分圧電圧および第２分圧電圧の設定、遅延回路７に対する遅延時間の設定、安定化電源８、９に対する各出力電圧ＶＣＣ１，ＶＣＣ２の設定、および制御回路１２に対する遅延時間Ｔ２の設定がそれぞれ終了し、各部はその設定された状態で動作を開始することになる。

そして、制御回路１２により、切り換えスイッチＳＷ１０が電源電圧ＶＤＤ側に接続されると、その電源電圧ＶＤＤは分圧回路１で第１分圧電圧Ｖ１と第２分圧電圧Ｖ２にそれぞれ分圧される。電源電圧ＶＤＤは、図７（Ａ）に示すように時間とともに上昇していき、この上昇に伴い第１分圧電圧Ｖ１と第２分圧電圧Ｖ２も上昇していく。
第１コンパレータ３は、その第１分圧電圧Ｖ１を基準電圧発生回路２からの基準電圧ＶＲＥＦと比較する。そして、時刻ｔ１において、第１分圧電圧Ｖ１が基準電圧ＶＲＥＦ以上になると、第１コンパレータ３の出力信号は、ＬレベルからＨレベルに立ち上がり、その出力信号がバッファ回路５および制御回路１２を介してそのままリセット信号ＲＳ１として（図７（Ｂ）参照）、制御回路１２から出力される。

また、第２コンパレータ４は、その第２分圧電圧Ｖ２を基準電圧発生回路２からの基準電圧ＶＲＥＦと比較する。そして、時刻ｔ２において、第２分圧電圧Ｖ２が基準電圧ＶＲＥＦ以上になると、第２コンパレータ４の出力信号は、ＬレベルからＨレベルに立ち上がり、その出力信号はバッファ回路６を介して制御回路１２に供給される。制御回路１２は、その出力信号を設定されている遅延時間Ｔ２だけ遅延させ、この遅延信号がリセット信号ＲＳ３として制御回路１２から出力される（図７（Ｄ）参照）。

一方、第１コンパレータ３の出力信号は、分周回路７２とアンド回路７３にそれぞれ供給される。分周回路７２は、その第１コンパレータ３からの出力信号と発振回路７１からの発振信号とに基づいて、上記のように設定されている遅延時間（例えば、図７に示すＴ１）だけ遅延させた遅延信号を生成し、これをアンド回路７３に出力する。
アンド回路７３は、第１コンパレータ３の出力信号と分周回路７２からの遅延信号との論理積演算を行い、その演算結果を出力する。このアンド回路７３からの出力信号は、制御回路１２を介してそのままリセット信号ＲＳ２として（図７（Ｃ）参照）、制御回路１２から出力される。図７に示すように、リセット信号ＲＳ２は、リセット信号ＲＳ１に対して遅延時間Ｔ１だけ遅延することになる。

以上説明したように、この実施形態によれば、複数のリセット信号の出力間に相関関係が必要な場合に、意図した相関関係が確実に得られるので、複数のリセット機能が必要な電子機器の動作の安定性を図ることができる。
また、この実施形態によれば、複数のリセット機能が必要な電子機器に適用され、その電子機器の設計変更などにより複数のリセット信号に変更がある場合に、そのような変更などに容易かつ柔軟に対応できる。

さらに、この実施形態によれば、出力間に相関関係のある複数のリセット信号を生成する場合に、装置全体の部品点数の削減化が図れるリセット信号整形装置を実現することができる。
また、この実施形態では、安定化電源を備え、この安定化電源の安定化された電源で各部を動作させるようにした場合には、周辺温度などの悪影響による動作精度の低下を防止できる。

次に、本発明の他の実施形態について、以下に説明する。
上記の実施形態は、電源のオン時に出力タイミングの異なる複数のリセット信号を生成するものであるが、他の実施形態としては、電源がオフ時に出力タイミングの異なる複数のリセット信号を生成するものでも良い。
この他の実施形態は、図１に示す実施形態と基本的に同一の構成となるが、図１中の第１コンパレータ３と第４コンパレータ４については、以下のような機能を有するものに置換する必要がある。

すなわち、第１コンパレータ３は、第１分圧電圧Ｖ１を基準電圧ＶＲＥＦと比較し、第１分圧電圧Ｖ１が基準電圧ＶＲＥＦ以下になったときに、その出力信号を出力するように構成される。また、第２コンパレータ４は、第２分圧電圧Ｖ２を基準電圧ＶＲＥＦと比較し、第２分圧電圧Ｖ２が基準電圧ＶＲＥＦ以下になったときに、その出力信号を出力するように構成される。

さらに、本発明の他の実施形態について、以下に説明する。
上記の実施形態では、電源電圧を第１分圧電圧Ｖ１と第１分圧電圧Ｖ２に分圧するとともに、その両電圧がそれぞれ設定されるようになっている分圧回路を備えている。また、これに伴い、第１コンパレータ３は、第１分圧電圧Ｖ１を基準電圧ＶＲＥＦと比較し、第１分圧電圧Ｖ１が基準電圧ＶＲＥＦ以上になったときに、その出力信号を出力するように構成する。また、第２コンパレータ４は、第２分圧電圧Ｖ２を基準電圧ＶＲＥＦと比較し、第２分圧電圧Ｖ２が基準電圧ＶＲＥＦ以上になったときに、その出力信号を出力するように構成する。

しかし、他の実施形態としては、その分圧回路を省略し、図１に示す基準電圧発生回路２を、第１基準電圧と第２基準電圧に発生するとともに、その両電圧がそれぞれ設定されるように構成しても良い。
この場合には、図１示す第１コンパレータ３と第４コンパレータ４については、以下のような機能を有するもの置き換える必要がある。

すなわち、第１コンパレータ３は、電源電圧を第１基準電圧と比較し、電源電圧が第１基準電圧以上になったときに、その出力信号を出力するように構成される。また、第２コンパレータ４は、電源電圧を第２基準電圧と比較し、電源電圧が第２基準電圧以上になったときに、その出力信号を出力するように構成される。
なお、電源オフ時に出力タイミングの異なる複数のリセット信号を生成する場合には、第１コンパレータ３は、電源電圧を第１基準電圧と比較し、電源電圧が第１基準電圧以下になったときに、その出力信号を出力するように構成される。また、第２コンパレータ４は、電源電圧を第２基準電圧と比較し、電源電圧が第２基準電圧以下になったときに、その出力信号を出力するように構成される。

本発明の実施形態の構成を示す回路図である。図１に示す発振回路が水晶発振器である場合の具体的な構成を示す回路図である。図１に示す発振回路がＣＲ発振回路である場合の具体的な構成を示す回路図である。図１に示す分周回路の具体的な構成を示す回路図である。図１に示す制御回路の具体的な構成を示すブロック図である。この実施形態の動作時の主要信号の波形例を示す波形図である。この実施形態の他の動作時の主要信号の波形例を示す波形図である。

符号の説明

１・・・分圧回路、２・・・基準電圧発生回路、３・・・第１コンパレータ、４・・・第２コンパレータ、７・・・遅延回路、８・・・第１安定化電源、９・・・第２安定化電源、１０・・・ＥＥＰＲＯＭ（不揮発性メモリ）、１２・・・制御回路、７１・・・発振回路、７２・・・分周回路、７３・・・アンド回路、Ｒ１〜Ｒ９，Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ４１〜Ｒ４３・・・抵抗、ＳＷ１〜ＳＷ９，ＳＷ１１〜ＳＷ１３，ＳＷ２１〜ＳＷ２３・・・スイッチ。

Claims

所定の電源電圧を分圧させた第１分圧電圧を所定の基準電圧と比較し、前記第１分圧電圧が前記基準電圧以上になったときに、第１リセット信号を出力する第１比較手段と、
前記電源電圧を分圧させた第２分圧電圧を前記基準電圧と比較し、前記第２分圧電圧が前記基準電圧以上になったときに第２リセット信号を出力する第２比較手段と、
前記第１比較手段から出力される前記第１リセット信号または前記第２比較手段から出力される前記第２リセット信号のいずれか一方を、設定されている遅延時間だけ遅延させて第３リセット信号として出力するとともに、前記遅延時間が設定されるようになっている遅延手段と、
設定されている自己の出力電圧を検出し、この検出電圧を前記基準電圧と比較してその両電圧が一致するように制御するとともに、前記出力電圧が設定されるようになっている安定化電源と、
前記遅延時間および前記出力電圧を予め記憶する不揮発性メモリと、
電源の投入時に、前記不揮発性メモリに記憶される遅延時間および出力電圧を読み出し、この読み出した遅延時間を前記遅延手段に対して設定するとともに、その読み出した出力電圧を前記安定化電源に対して設定する設定手段と、を備え、
前記第１比較手段、前記第２比較手段、前記遅延手段および前記設定手段を第１の電圧で動作させるとともに、前記不揮発性メモリを前記第１の電圧とは異なる第２の電圧で動作させ、
かつ、前記第１の電圧として前記安定化電源の出力電圧を使用するようにしたことを特徴とするリセット信号生成装置。