KR20010029732A - 저전원 전압 하에서 안정적으로 내부 전압을 발생할 수있는 반도체 장치 - Google Patents

Abstract

내부 전압선 상의 내부 전압의 전압 변화를 MOS 트랜지스터를 통하여 용량 소자의 방전 전류로서 검출하여 이 용량 소자의 충전 전압을 변화시킨다. 이 용량 소자의 충전 전압에 따라서 전류 드라이브 트랜지스터를 구동하여 내부 전압선으로 전류를 공급한다. 저소비 전류뿐만 아니라 저점유 면적으로 안정적으로 내부 전압이 발생된다.

Description

저전원 전압 하에서 안정적으로 내부 전압을 발생할 수 있는 반도체 장치{SEMICONDUCTOR DEVICE CAPABLE OF STABLY GENERATING INTERNAL VOLTAGE WITH LOW SUPPLY VOLTAGE}

본 발명은 반도체 장치에 관한 것으로 특히, 필요한 전압을 내부에서 발생하는 반도체 장치에 관한 것이다. 보다 특징적으로는, 전압 레벨이 낮은 내부 전압을 안정적으로 발생하기 위한 구성에 관한 것이다.

통신 정보 처리 기기의 발전 및 보급에 따라 여러가지의 반도체 장치가 이들의 기기에 채용되고 있다. 이러한 반도체 장치에 요구되는 성능이 고도화되는 한편, 보드(board) 상에 다른 장치 및 부품이 함께 탑재되기 때문에, 부품 간의 사양 상의 정합성도 중요해지고 있다. 이러한 정합성이 중요시되는 사양의 일례로서 복수의 반도체 장치(부품)에 공급되는 전압을 예로 들 수 있다. 공통의 전압으로 모든 장치 및 부품이 동작하면 보드 상의 전원 설계가 용이해진다. 이 때문에, 기본적으로 1개의 반도체 칩(장치)은 1종류의 전원 전압(접지 전압을 제외한다)이 공급되면 동작하도록 요구된다.

그러나, 이 반도체 장치(칩) 내부의 회로에 공급되는 전압으로서, 외부 전원 전압 extVdd와 동일 전압 레벨의 전압을 사용할 수 있다고 한하지는 않는다. 고속 동작 및 고집적화가 진행되면 트랜지스터는 미세화된다. 예를 들면, MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)에서는 게이트 절연막의 신뢰성, 드레인-소스 간 내압 등을 고려하면, 외부 전원 전압 extVdd가 너무 높기 때문에, 그대로 MOS 트랜지스터를 구동하도록 이용할 수는 없다. 그래서, 외부 전원 전압 extVdd를 내부에서 필요한 전압 레벨로 강압하여 내부 회로로 공급하는 것이 행해진다.

도 13은 종래의 내부 강압 회로 VDC의 구성의 일례를 나타낸 도면이다. 도 13에서 내부 강압 회로 VDC는 기준 전압 Vrefs와 내부(전원) 전압 Vdds를 비교하는 비교기 CMP와, 이 비교기 CMP의 출력 신호에 따라서 외부 전원 노드로부터 내부 전압선으로 전류를 공급하는 전류 드라이브 트랜지스터 DR을 포함한다.

비교기 CMP는 외부 전원 노드에 결합되어 전류를 공급하는 p 채널 MOS 트랜지스터 Q1 및 Q2와, 이들의 MOS 트랜지스터 Q1 및 Q2로부터 전류가 공급되며, 기준 전압 Vrefs와 내부 전압 Vdds를 비교하는 n 채널 MOS 트랜지스터 Q3 및 Q4와, 활성화 신호 VDCON에 응답하여, 비교기 CMP에 동작 전류가 흐르는 경로를 형성하는 n 채널 MOS 트랜지스터 Q5를 포함한다. MOS 트랜지스터 Q2는 게이트 및 드레인이 상호 접속되며 또한 MOS 트랜지스터 Q1 및 Q2의 게이트가 상호 접속되어서 이들의 MOS 트랜지스터 Q1 및 Q2는 전류 미러(current mirror) 회로를 구성한다.

전류 드라이브 트랜지스터 DR은 p 채널 MOS 트랜지스터로 구성된다.

이 도 13에 도시하는 내부 강압 회로 VDC의 구성에서 활성화 신호 VDCON이 L 레벨일 때는 MOS 트랜지스터 Q5가 오프(OFF) 상태이며, 비교기 CMP의 출력 신호는 외부 전원 전압 extVdd 레벨이 되며 따라서 전류 드라이브 트랜지스터 DR은 오프 상태에 있다.

활성화 신호 VDCON이 H 레벨이 되면, MOS 트랜지스터 Q5가 온(ON) 상태가 되며 비교기 CMP가 비교 동작을 개시한다. 내부 전압 Vdds가 기준 전압 Vrefs보다도 높을 때는 비교기 CMP의 출력 신호가 하이(high) 레벨이 되며, 전류 드라이브 트랜지스터 DR은 오프 상태를 유지한다. 내부 전압 Vdds가 기준 전압 Vrefs보다도 낮을 때에는 이 비교기 CMP의 출력 신호가 로우(low) 레벨이 되며 전류 드라이브 트랜지스터 DR이 이 비교기 CMP의 출력 신호에 따라서 외부 전원 노드로부터 내부 전압선으로 전류를 공급하여, 이 내부 전압 Vdds의 전압 레벨을 상승시킨다. 따라서, 내부 전압 Vdds는 기준 전압 Vrefs의 전압 레벨로 유지된다.

이 내부 강압 회로 VDC로부터의 내부 전압 Vdds는 기준 전압 Vrefs의 전압 레벨과 동일 전압 레벨이며 외부 전원 전압 extVdd보다도 낮고 내부 회로에 예를 들면 동작 전원 전압으로서 공급된다.

이러한 내부 전압은 복수 종류로 존재하는 경우가 많다. 예를 들면, 반도체 기억 장치에서는 이 내부 전압으로서 메모리 어레이로 전달되는 전압 및 주변 회로를 동작시키기 위한 전압으로 2종류가 존재한다. 또한 필요한 중간 전압 레벨의 전압도 도 13에 도시한 바와 같은 강압 회로에서 형성하는 경우가 많다. 이들의 내부 전압 중, 비교적 전압 레벨이 낮은 전압 Vrl은 전류 저감을 위해서 많이 이용되고 있다.

도 14a는 이 전압 Vrl의 용도의 일례를 나타낸 도면이다. 도 14a에서는 전압 Vrl은 내부 회로 NK의 전류원 트랜지스터 Q6의 구동 전류량을 조정하기 위해서 이용된다. 이 전압 Vrl의 전압 레벨이 낮은 경우, 전류원 트랜지스터 Q6의 컨덕턴스도 작으며 내부 회로 NK로부터의 관통 전류 Ic를 저감할 수 있다. 즉 스탠바이 상태(stanby state)에서 흐르는 스탠바이(stanby) 전류를 저감할 수 있으며 따라서 전지(battery)로 구동되는 기기가 1개의 전지로 장시간 동작될 수 있다.

도 14b는 이 내부 전압 Vrl의 적용 용도를 나타낸 도면이다. 이 도 14b에 도시하는 구성에서는 트랜스미션 게이트(transmission gate) TG1 및 TG2를 전환 신호 HS에 의해 선택적으로 도통 상태로 하여 내부 전압 Vh 및 Vrl의 한쪽을 전류 드라이브 트랜지스터 Q6의 게이트로 제공한다. 내부 전압 Vh는 내부 전압 Vrl보다도 높은 전압 레벨이다.

전환 신호 HS가 로우 레벨일 때, 인버터 IV1의 출력 신호가 H 레벨이 되어서, 트랜스미션 게이트TG1이 도통하고, 전류 드라이브 트랜지스터 Q6의 게이트로는 내부 전압 Vh가 인가된다. 이 때에는 내부 회로 NK의 동작 전류(관통 전류) Ic가 커져서 내부 회로 NK는 고속으로 동작한다. 한편, 전환 신호 Hs가 H 레벨일 때는 인버터 IV1의 출력 신호가 L 레벨이 되어서 트랜스미션 게이트 TG2가 도통하고, 전류 드라이브 트랜지스터 Q6의 게이트에 내부 전압 Vrl이 인가되며 관통 전류 Ic가 저감된다.

따라서, 이 도 14b에 도시하는 구성에서는 동작 모드에 따라서 전류원 드라이브 트랜지스터 Q6의 구동 전류량을 조정함으로써, 스탠바이 상태 시에서의 소비 전류를 저감하고 또한 고속 동작하는 회로를 실현할 수 있다. 또한, 이 관통 전류 Ic를 동작 모드에 따라서 전환하기 위해서 전류원 트랜지스터를 여러개 배치하고, 이들을 동작 모드에 따라서 선택적으로 온 상태로 할 필요가 없으며 전류원 트랜지스터의 수를 저감할 수 있어 따라서 회로 전체로서의 점유 면적을 저감할 수 있다.

도 15a는 내부 전압 Vrl의 또 다른 적용예를 나타내는 도면이다. 이 도 15a에 도시하는 구성에서는 n 채널 MOS 트랜지스터 Q7의 소스에 내부 전압 Vrl이 주어진다. 이 MOS 트랜지스터 Q7의 드레인이 전원 전압 Vd를 받도록 결합된다. MOS 트랜지스터 Q7의 게이트로는 접지 전압 GND가 주어진다. 내부 전압 Vrl은 플러스의 전압이고, 따라서 MOS 트랜지스터의 게이트-소스 간 전압 Vgs가 마이너스가 되며, 누설 전류(서브 임계 전류) Ioff를 저감할 수 있다. 이 때 또, MOS 트랜지스터 Q7의 백 게이트 바이어스(back gate bias)가 소스에 인가되는 내부 전압 Vrl과 다른 경우, 기판-소스 간 전압 Vbs가 마이너스 방향으로 커지며, 백 게이트 바이어스 효과에 의해, 이 MOS 트랜지스터 Q7의 임계치 전압이 커져서, 서브 임계 전류 Ioff를 더 저감할 수 있다.

도 15a에 도시하는 구성은 예를 들면 계층 전원 구성에서 이용되고 있으며, 스탠바이 상태 시에서의 누설 전류를 저감한다.

이 도 15a에 도시하는 전압 인가 방식은 DRAM(다이내믹 랜덤 액세스 메모리)의 메모리 셀에 적용된다. 누설 전류를 저감하는 전압 인가 방식은 부스티드 감지 그라운드(Boosted Sense Ground; BSG) 방식이라고 불리고, 예를 들면, 아사쿠라(Asakura) 등에 의해, ISSCC, 다이제스트·오브·테크니컬·페이퍼즈, 제1303페이지 내지 제1308페이지, 1994(Digest of Technical Papers, 1994, pp.1303-1309)에서 진술되고 있다.

도 15b는 이 BSG 방식에 따른 메모리셀의 전압 인가를 나타낸 도면이다. 메모리셀 MC는 정보를 기억하는 메모리 캐패시터 Ms와, 워드선(word line) WL 상의 신호 전압에 따라서 이 메모리 캐패시터 Ms를 비트선(bit line) BL(또는 /BL)에 접속하는 액세스 트랜지스터 MT를 포함한다. 액세스 트랜지스터 MT는 n 채널 MOS 트랜지스터로 구성되며, 그 게이트는 워드선 WL에 접속되며, 그 드레인이 비트선 BL(또는 /BL)에 접속되고, 그 백 게이트에 일정한 바이어스 전압 Vbb를 받는다.

스탠바이 사이클(cycle) 시에서, 비트선 BL은 중간 전압 레벨로 유지되며, 워드선 WL은 접지 전압 GND 레벨이다. 지금, 액티브 사이클이 시작되며, 메모리셀이 선택되고, 이 비트선 BL에 L 레벨 데이터가 전달된 경우를 생각한다. 메모리셀 MC가 비선택 메모리셀일 때는 워드선 WL의 전압은 접지 전압 GND 레벨이다. 따라서, 이 때 비트선 BL의 L 레벨 데이터에 대응하는 전압 Vbsg를 내부 전압 Vrl 레벨로 하면, 액세스 트랜지스터 MT의 게이트-소스 간 전압 Vgs는 마이너스 전압이 된다. 또한, 액세스 트랜지스터 MT의 백 게이트 전압 Vbb와 비트선 BL 상의 전압 Vbsg의 차도 마이너스 방향으로 깊어져서, 메모리 캐패시터 Ms로부터 액세스 트랜지스터 MT를 통하여 비트선 BL로 흐르는 누설 전류가 억제된다. 즉, 액티브 사이클 시에서 비선택 메모리셀의 H 레벨 데이터의 전압 레벨이 저하되는 것이 억제되며, 리프레시(refresh) 특성이 개선되어 데이터 유지 시간을 길게 할 수 있다.

상술한 바와 같은 낮은 레벨의 내부 전압 Vrl을 활용하는 것이 반도체 장치의 저소비 전류화를 위해서 필요적이다. 그러나, 이 내부 전압 Vrl로서 n 채널 MOS 트랜지스터의 임계치 전압 부근의 전압을 안정적으로 발생하는 것은 곤란하다. 예를 들면, n 채널 MOS 트랜지스터를 다이오드 접속하여 이 내부 전압 Vrl을 발생하는 경우, 내부 전압 Vrl의 전압 레벨은 MOS 트랜지스터의 임계치 전압의 온도 특성에 따라서 변화하고, 따라서 내부 전압 Vrl의 온도 의존성이 크다는 문제가 생긴다. 이것을 피하기 위해서, 도 13에 도시한 바와 같은 강압 회로를 이용하는 것이 생각된다. 이 경우, 기준 전압 Vrefs 및 Vdds가 MOS 트랜지스터 Q3 및 Q4의 임계치 전압 근방의 전압이 된다. 이들의 MOS 트랜지스터 Q3 및 Q4의 공통 소스 노드는 MOS 트랜지스터 Q5를 통하여 접지 노드에 결합된다. 따라서, 이들 MOS 트랜지스터 Q3 및 Q4의 공통 소스 노드는 이 MOS 트랜지스터 Q5의 채널 저항에 의해, 접지 전압보다도 높은 전압 레벨에 있다. 따라서, MOS 트랜지스터 Q3 및 Q4의 게이트로 이들의 MOS 트랜지스터 Q3 및 Q4의 임계치 전압에 가까운 레벨의 전압을 제공하여도, 이들의 MOS 트랜지스터 Q3 및 Q4는 거의 오프 상태에 있어서 비교 동작을 행할 수 없다.

도 16은 종래의 Vrl 발생 회로의 구성의 일례를 나타낸 도면이다. 도 16에서 Vrl 발생 회로는 외부 전원 노드와 노드 NA 간에 접속되며 또한 그 게이트에 접지 전압 GND를 받는 p 채널 MOS 트랜지스터 Q10과, 노드 NA와 노드 NB 간에 접속되며 또한 그 게이트에 기준 전압 Vrl0을 받는 p 채널 MOS 트랜지스터 Q11과, 노드 NA와 노드 NC 간에 접속되며 또한 그 게이트에 내부 전압 Vrl을 받는 p 채널 MOS 트랜지스터 Q12와, 노드 NB와 접지 노드 간에 접속되며 또한 그 게이트가 노드 NB에 접속되는 n 채널 MOS 트랜지스터 Q13과, 노드 NC와 접지 노드 간에 접속되며 또한 그 게이트가 노드 NB에 접속되는 n 채널 MOS 트랜지스터 Q14를 포함한다. MOS 트랜지스터 Q13 및 Q14가 전류 미러 회로를 구성한다.

이 도 16에 도시하는 구성에서 내부 전압 Vrl이 기준 전압 Vrl0보다도 높을 때는 MOS 트랜지스터 Q11을 통하여 흐르는 전류가 MOS 트랜지스터 Q12를 통하여 흐르는 전류보다도 많아진다. MOS 트랜지스터 Q13 및 Q14는 이 MOS 트랜지스터 Q11을 통하여 흐르는 전류와 동일 크기의 전류를 흘린다. 따라서, 노드 NC의 전압 레벨 즉 내부 전압 Vrl의 전압 레벨이 저하한다.

반대로, 내부 전압 Vrl이 기준 전압 Vrl0보다도 낮은 경우에는 MOS 트랜지스터 Q12를 통하여 흐르는 전류가 MOS 트랜지스터 Q11을 통하여 흐르는 전류보다도 커진다. MOS 트랜지스터 Q14는 이 MOS 트랜지스터 Q12로부터 공급되는 전류를 전부 방전할 수 없으므로, 노드 NC로부터의 내부 전압 Vrl의 전압 레벨이 상승한다. 즉, 내부 전압 Vrl은 기준 전압 Vrl0의 전압 레벨로 유지된다.

이 도 16에 도시하는 Vrl 발생 회로의 구성에서는 내부 전압 Vrl은 MOS 트랜지스터 Q12의 소스 전류에 의해 생성된다. 따라서, 이 Vrl 발생 회로의 관통 전류 Ica를 크게 할 필요가 있다. 특히, 이 내부 전압 Vrl이 도 15b에 도시한 바와 같은 BSG 방식의 DRAM에 이용되는 경우, 내부 전압 Vrl이 비트선을 방전하는데 이용되기 때문에, 이 내부 전압 발생 회로에는 큰 전류 구동력이 필요해진다(방전 전류에 의해 이 내부 전압 Vrl의 전압 레벨이 상승하는 것을 방지하기 때문). 따라서, 이 도 16에 도시하는 구성인 경우, 구성 요소의 MOS 트랜지스터의 사이즈(게이트 폭과 게이트 길이의 비)를 크게 할 필요가 있으며 회로 점유 면적이 증가하고 또한 소비 전류도 증대한다.

도 17은 종래의 Vrl 발생 회로의 다른 구성을 나타내는 도면이다. 도 17에 도시하는 Vrl 발생 회로는 기준 전압 Vrl0과 내부 전압선 INV 상의 내부 전압 Vrl을 비교하는 비교기 CMPP와, 비교기 CMPP의 출력 신호에 따라서 내부 전압선 INV를 접지 전압 레벨로 방전하는 전류 드라이브 트랜지스터 NQ를 포함한다. 이 전류 드라이브 트랜지스터 NQ는 n 채널 MOS 트랜지스터로 구성된다.

비교기 CMPP는 외부 전원 노드와 내부 노드 ND 간에 접속되며 또한 그 게이트가 접지 노드에 접속되는 p 채널 MOS 트랜지스터 Q15와, 내부 노드 ND와 내부 노드 NE 간에 접속되며 그 게이트에 기준 전압 Vrl0을 받는 p 채널 MOS 트랜지스터 Q16와, 내부 노드 ND와 내부 노드 NF 간에 접속되며 또한 그 게이트가 내부 전압선 INV에 접속되는 p 채널 MOS 트랜지스터 Q17과, 내부 노드 NE와 접지 노드 간에 접속되며 또한 그 게이트가 내부 노드 NF에 접속되는 n 채널 MOS 트랜지스터 Q18과, 내부 노드 NF와 접지 노드 간에 접속되며 또한 그 게이트가 내부 노드 NF에 접속되는 n 채널 MOS 트랜지스터 Q19를 포함한다.

이 도 17에 도시하는 비교기 CMPP는 도 13에 도시하는 비교기 CMP와 전압 극성 및 트랜지스터의 도전형을 반대로 한 것과 등가이다. 기준 전압 Vrl0보다도 내부 전압 Vrl이 높은 경우에는 MOS 트랜지스터 Q17을 통하여 흐르는 전류는 MOS 트랜지스터 Q16을 통하여 흐르는 전류보다도 작아진다. MOS 트랜지스터 Q18 및 Q19는 전류 미러 회로를 구성하고 있으며, 동일 크기의 전류가 이들의 MOS 트랜지스터 Q18 및 Q19에 흐른다. 따라서, 비교기 CMPP로부터의 출력 신호가 하이 레벨이 되며 전류 드라이브 트랜지스터 NQ의 컨덕턴스가 커지며, 내부 전압선 INV로부터 접지 노드로 전류를 방전하고, 내부 전압 Vrl의 전압 레벨을 저하시킨다. 한편, 내부 전압 Vrl이 기준 전압 Vrl0보다도 낮은 경우에는 반대로 비교기 CMPP의 출력 신호가 L 레벨이 되며 전류 드라이브 트랜지스터 NQ가 오프 상태가 된다.

이 도 17에 도시하는 Vrl 발생 회로의 구성에서, 내부 전압 Vrl의 변화에 대한 응답 속도를 고려하지 않은 경우, 관통 전류 Icb를 작게 하는 한편 전류 드라이브 트랜지스터 NQ의 채널 폭과 채널 길이의 비를 크게 하여 그 전류 구동력을 크게 함으로써, 직류적인(DC-wise) 전류 공급 능력이 점유 면적을 증대시키지 않고도 크게 할 수 있다. 다만, 내부 전압 Vrl의 허용 변동치로부터 내부 전압 Vrl에 대해 최소로 필요되는 응답 속도가 요구되기 때문에, 관통 전류 Icb에는 어느 정도의 크기가 요구된다.

이 도 17에 도시하는 Vrl 발생 회로를 이용함으로써 소점유 면적에서 큰 전류 공급 능력을 갖는 내부 전압 Vrl을 생성할 수 있다. 그러나, 비교기 CMPP에서는 p 채널 MOS 트랜지스터 Q16 및 Q17에 의해 기준 전압 Vrl0과 내부 전압 Vrl을 비교하고 있다. MOS 트랜지스터 Q16 및 Q17의 소스는 노드 ND이다. p 채널 MOS 트랜지스터 Q17의 전류 구동력은 그 게이트-소스 간 전압 Vgs에 의해 결정된다. 따라서, 이 노드 ND에 전달되는 외부 전원 전압 extVdd가 변동한 경우, 이들 MOS 트랜지스터 Q16 및 Q17을 통하여 흐르는 전류는 이들 MOS 트랜지스터 Q16 및 Q17의 게이트-소스 간 전압 Vgs와 임계치 전압의 차의 제곱에 비례하여 변화하기 때문에(MOS 트랜지스터 Q16 및 Q17은 포화 영역에서 동작함), 내부 전압 Vrl의 전압 레벨을 안정적으로 기준 전압 Vrl0 레벨로 안정적으로 유지할 수 없으며 내부 전압 Vrl의 전압 레벨이 외부 전원 전압 extVdd에 따라서 변화한다는 문제가 생긴다.

상술한 외부 전원 전압 extVdd의 전원 노이즈의 문제를 해소하기 위해서 이 내부 전압 Vrl이 소비될 때에도 안정 상태에 있는 다른 내부 전압 Vdd'를 이용하는 것도 생각된다. 그러나, 내부 전압 Vdd'를 발생하기 위한 회로를 별도로 내부 전압 Vrl의 안정 동작을 위해서 전용으로 설치할 필요가 있으며, 따라서 회로 면적이 증가하게 된다.

본 발명의 목적은 점유 면적을 증대시키지 않으면서, 간이한 회로 구성으로 안정적으로 원하는 전압 레벨의 내부 전압을 발생할 수 있는 반도체 장치를 제공하는 것이다.

본 발명의 다른 목적은 낮은 전압 레벨의 내부 전압 Vrl을 내부에서 안정적으로 발생할 수 있는 반도체 장치를 제공하는 것이다.

본 발명에 따른 반도체 장치는 내부 전압선과, 이 내부 전압선에 내부 전압을 발생하기 위한 내부 전압 발생 회로를 구비한다. 이 내부 전압 발생 회로는 기준 전압 발생 회로와, 용량 소자와, 기준 전압 발생 회로로부터의 기준 전압과 내부 전압선 상의 내부 전압과의 차에 따라서 용량 소자의 충전 전압을 변화시키는 차검출 회로와, 용량 소자의 충전 전압에 따라서 전원 노드와 내부 전압선 간에 전류를 흘리는 전류 드라이브 소자를 구비한다.

기준 전압과 내부 전압과의 차에 따라서 용량 소자의 충전 전압을 변화시켜서, 이 충전 전압에 따라서 전류 드라이브 소자를 구동하여 내부 전압을 생성하고 있다. 즉, 내부 전압에서의 미소한 변화를 이 용량 소자의 충전 전하량의 변화에 의해 증폭하여 전류 드라이브 소자를 구동한다. 따라서, 내부 전압의 변화에 대하여 고속으로 응답하여 전류 드라이브 소자를 통하여 내부 전압의 변화를 회복시킬 수 있다. 단순히 용량 소자의 충전/방전을 이용할 뿐이며 간이한 회로 구성으로 내부 전압의 변화를 검출할 수 있다. 또한, 단순히 전류 드라이브 소자의 제어 전극 노드를 구동하는 것이 용량 소자에 요구될 뿐이고 용량 소자의 점유 면적을 작게 할 수 있으며 회로 점유 면적을 작게 할 수 있다.

또한, 기준 전압과 내부 전압과의 차를 용량 소자의 충전 전압의 변화로서 표현하고 있기 때문에, 외부 전원 전압 등의 전원 전압의 변동의 영향을 받지 않고 전류 드라이브 소자를 구동할 수 있다.

또한, 전류 드라이브 소자를 이용함으로써 큰 전류 구동력으로 내부 전압을 발생시킬 수 있다.

도 1a는 본 발명의 실시 형태 1에 따른 내부 전압 발생 회로의 구성을 나타내는 도면.

도 1b는 도 1a에 도시하는 회로의 동작을 나타내는 타이밍차트.

도 2a는 도 1a에 도시하는 제어 신호를 발생하는 부분의 구성을 나타내는 도면.

도 2b는 도 2a에 도시하는 제어 신호 발생 회로의 동작을 나타내는 타이밍 차트.

도 3a는 본 발명의 실시 형태 2에 따른 내부 전압 발생 회로의 구성을 나타내는 도면.

도 3b는 도 2a에 나타내는 회로의 동작을 나타내는 신호 파형도.

도 4a는 도 3a에 도시하는 제어 신호를 발생하는 부분의 구성을 나타내는 도면.

도 4b는 도 4a에 도시하는 회로의 동작을 나타내는 타이밍차트.

도 5는 본 발명의 실시 형태 3에 따른 반도체 장치의 전체의 구성을 개략적으로 나타낸 도면.

도 6은 도 5에 도시하는 제어 신호 발생 회로의 구성을 개략적으로 나타낸 도면.

도 7은 도 6에 도시하는 체배(frequency multiplying) 회로의 구성을 개략적으로 나타낸 도면.

도 8은 도 7에 도시하는 분주기의 구성을 나타내는 도면.

도 9는 도 8에 도시하는 분주기의 동작을 나타내는 타이밍차트.

도 10은 본 발명의 실시 형태 4에 따른 반도체 장치의 구성을 개략적으로 나타낸 도면.

도 11a는 본 발명의 실시 형태 5에 따른 반도체 장치의 구성을 개략적으로 나타내는 도면.

도 11b는 도 11a에 도시하는 회로의 동작을 나타내는 타이밍차트도.

도 12a는 도 11a에 도시하는 π/4 시프트의 구성의 일례를 나타내는 도면.

도 12b는 도 12a에 도시하는 π/4 시프트의 동작을 나타내는 타이밍차트.

도 13은 종래의 내부 전압 발생 회로의 구성의 일례를 나타내는 도면.

도 14a는 내부 전압의 용도를 나타내는 도면.

도 14b는 내부 전압의 용도를 나타내는 도면.

도 15a는 내부 전압 외의 용도를 각각 나타내는 도면.

도 15b는 내부 전압 외의 용도를 각각 나타내는 도면.

도 16은 종래의 내부 전압 발생 회로의 구성을 나타내는 도면.

도 17은 종래의 내부 전압 발생 회로의 또 다른 구성을 나타내는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 내부 전압 발생 회로

2 : 기준 전압 발생 회로

3 : 레벨 시프트 회로

5 : n 채널 MOS 트랜지스터

6 : 용량 소자

7 : 프리차지 회로

8b : 트랜스미션 게이트

32a : 인버터

33b : NAND 회로

34 : 플립플롭

53 : 레벨 시프트 회로

57 : 프리차지 회로

65 : 전하 보유 회로

101 : 클럭 버퍼

102 : 제어 회로

103a : 체배 회로

[실시 형태 1]

도 1a는 본 발명의 실시 형태 1에 따른 내부 전압 발생 회로의 구성을 나타내는 도면이다. 도 1a에서 내부 전압 발생 회로(1)는 기준 전압 Vrl0을 발생하는 기준 전압 발생 회로(2)와, 이 기준 전압 발생 회로(2)로부터의 기준 전압 Vrl0을 받아서 레벨 시프트하여 기준 전압 Vrl0+Vthp를 생성하는 레벨 시프트 회로(3)와, 레벨 시프트 회로(3)로부터의 기준 전압과 내부 전압선(4) 상의 내부 전압 Vrl의 차를 검출하고, 그 차에 따른 전류를 흘리는 n 채널 MOS 트랜지스터(5)와, 차검출용 MOS 트랜지스터(5)에 의해 충전 전압이 조정되는 용량 소자(6)와, 용량 소자(6)를 소정 전압으로 프리차지(precharge)하는 프리차지 회로(7)와, 용량 소자(6)의 충전 전하를 유지하기 위한 전하 보유 회로(8)와, 용량 소자(6)의 충전 전압 Vpg에 따라서 외부 전원 노드로부터 내부 전압선(4)에 전류를 공급하는 p 채널 MOS 트랜지스터(9)를 포함한다.

기준 전압 발생 회로(2)는 내부 기준 전압 Vdd0을 받는 노드와 접지 노드 간에 직렬로 접속되는 가변 저항 소자 R1 및 R2를 포함한다. 이들의 가변 저항 소자 R1 및 R2의 접속 노드로부터 기준 전압 Vrl0이 출력된다. 가변 저항 소자 R1 및 R2는 예를 들면 퓨즈(fuse) 소자를 이용하여 저항치가 조정 가능하며, 이 기준 전압 Vrl0의 전압 레벨을 조정할 수 있고, 프로세스 파라미터의 변동 등이 생겨도 최적인 레벨의 기준 전압 Vrl0을 생성할 수 있다.

레벨 시프트 회로(3)는 내부 노드와 접지 노드 간에 직렬로 접속되는 저항 소자 R3 및 p 채널 MOS 트랜지스터 3p를 포함한다. 저항 소자 R3의 저항치는 p 채널 MOS 트랜지스터 3p의 채널 저항[온 저항(ON resistance)]보다도 충분히 큰 값으로 설정되고 있다. 따라서, 이 p 채널 MOS 트랜지스터(3p)는 소스 폴로워 모드(source follower mode)로 동작하고, 그 소스-게이트 간 전압을 임계치 전압의 절대치 Vthp의 전압 레벨로 유지한다. 저항 소자 R3의 저항치는 충분히 크게 하고 레벨 시프트 회로(3)에서의 소비 전류는 충분히 작게 할 수 있다. 이것은 레벨 시프트 회로(3)에 단순히 차검출용 MOS 트랜지스터(5)의 게이트 용량을 충전하는 것이 요구될 뿐이고, 큰 전류 공급 능력은 요구되지 않기 때문이다.

또한, 마찬가지로 기준 전압 발생 회로(2)에서도 이 MOS 트랜지스터(3p)의 게이트 용량을 충전한 후에는 전류를 소비하지 않는다. 따라서, 저항 소자 R1 및 R2의 저항치는 충분히 크게 할 수 있으며 소비 전류를 저감할 수 있다.

MOS 트랜지스터(5)는 그 게이트가 레벨 시프트 회로(3)의 출력 노드에 접속되며 그 소스가 내부 전압선(4)에 접속된다. 따라서, 이 레벨 시프트 회로(3)의 출력 전압과 내부 전압선(4) 상의 전압 Vrl의 차가 임계치 전압 Vthn 이상이 되면 도통하여 전류를 흘린다. MOS 트랜지스터(5)의 게이트에는 이 MOS 트랜지스터(5)의 게이트 전압을 안정화하기 위한 안정화 용량(10)이 설치된다.

프리차지 회로(7)는 외부 전원 전압 extVdd를 받는 외부 전원 노드와 노드(7d) 간에 직렬로 접속되는 p 채널 MOS 트랜지스터(7a, 7b)와, 노드(7d)와 MOS 트랜지스터(5) 간에 접속되는 n 채널 MOS 트랜지스터(7c)를 포함한다. MOS 트랜지스터(7a, 7c)는 각각의 게이트에 프리차지 지시 신호 ZPRE를 받는다. p 채널 MOS 트랜지스터(7b)는 그 게이트 및 드레인이 노드(7d)에 접속되며 다이오드 모드로 동작하고 임계치 전압의 절대치분의 전압 강하를 생기게 한다.

전하 보유 회로(8)는 전하 전송 지시 신호 CT를 반전하는 인버터(8a)와, 전하 전송 지시 신호 CT 및 인버터(8a)의 출력 신호에 따라서 도통하고, 노드(11)와 노드(7d)를 선택적으로 접속하는 트랜스미션 게이트(8b)를 포함한다. 트랜스미션 게이트(8b)가 비도통 상태가 되면, 용량 소자(6)가 프리차지 회로(7) 및 MOS 트랜지스터(5)로부터 분리되며, 용량 소자(6)의 충방전 경로가 차단되어 용량 소자(6)의 충전 전하가 유지된다.

내부 전압 발생 회로(1)는 또한 외부 전원 노드와 노드(11) 간에 접속되는 p 채널 MOS 트랜지스터(12a 및 12b)를 포함한다. MOS 트랜지스터(12a)는 게이트에 활성화 지시 신호 ACT를 받고, MOS 트랜지스터(12b)는 게이트가 노드(11)에 접속되며 다이오드 모드로 동작한다. 이 활성화 지시 신호 ACT는 내부 전압선(4) 상의 내부 전압 Vrl을 소비하는 내부 회로(15)의 동작을 활성화하는 신호이다. 내부 회로(15)는 활성화 지시 신호 ACT가 H 레벨의 활성 상태가 되면 동작하여 내부 전압 Vrl을 소비한다.

내부 전압선(4)에는 또한 내부 전압 Vrl을 안정화하기 위한 안정화 용량(16)이 접속된다. 외부 전원 전압 extVdd는 예를 들면 2.5V이다. 내부 기준 전압 Vdd0은 예를 들면 2.0V이며, 외부 전원 전압 extVdd에 의존하지 않은 일정 전압이다. 기준 전압 Vrl0은 예를 들면 0.5V이며 임계치 전압 Vthp 및 Vthn은 예를 들면 0.6V이다. 다음에, 이 도 1a에 도시하는 내부 전압 발생 회로의 동작을 도 1b에 도시하는 동작 파형을 참조하여 설명한다.

시각 T0 이전에서는 활성화 지시 신호 ACT는 L 레벨의 비활성 상태에서 내부 회로(15)는 동작하지 않는다. 이 상태에서 MOS 트랜지스터(12a)가 온 상태가 되며, 노드(11)는 extVdd-Vthp의 전압 레벨로 프리차지된다. 노드(11) 상의 전압 Vpg에 의해 MOS 트랜지스터(9)의 게이트-소스 간 전압이 그 임계치 전압과 동일하고 거의 오프 상태를 유지한다. p 채널 MOS 트랜지스터의 임계치 전압은 전부 같다고 한다. 내부 전압 Vrl보다도 낮은 전압(예를 들면 접지 전압 GND)을 주는 노드와 내부 전압선(4) 간의 누설 패스에 의해 내부 전압 Vrl이 서서히 저하한다.

또한, 활성화 지시 신호 ACT의 비활성 상태일 때, 프리차지 지시 신호 ZPRE가 L 레벨의 활성 상태에 있어서, 프리차지 회로(7)에서 MOS 트랜지스터(7a)는 온 상태, MOS 트랜지스터(7c)는 오프 상태가 되며, 노드(7d)가 전압 extVdd-Vthp의 전압 레벨로 프리차지된다. 또한 전하 전송 지시 신호 CT가 H 레벨이며, 트랜스미션 게이트(8b)가 도통하고, 노드(11)는 프리차지 회로(7)에 의해 전압 extVdd-Vthp의 전압 레벨로 프리차지된다. 후에 이들 신호 ZPRE 및 CT의 발생 방법이 상세하게 설명되지만, 이들 신호는 활성화 지시 신호 ACT의 활성화에 따라서 주기적으로 발생된다.

시각 T0에서 활성화 지시 신호 ACT가 H 레벨의 활성 상태로 구동되며, 내부 회로(15)가 동작하고, 내부 전압 Vrl을 소비한다. 이에 따라, 내부 전압 Vrl의 전압 레벨이 더 저하한다. MOS 트랜지스터(12a)는 활성화 지시 신호 ACT의 활성화에 응답하여 오프 상태가 된다.

시각 T1에서 프리차지 지시 신호 ZPRE는 H 레벨로 상승하고, MOS 트랜지스터(7a)는 오프 상태, MOS 트랜지스터(7c)는 온 상태가 되며, 프리차지 회로(7)에 의한 용량 소자(6)의 프리차지 동작이 완료된다. MOS 트랜지스터(12a)는 오프 상태에 있기 때문에, 노드(11)는 외부 전원 노드로부터 분리된다.

한편, MOS 트랜지스터(5)가 용량 소자(6)에 MOS 트랜지스터(7c) 및 트랜스미션 게이트(8b)를 통해 결합된다. MOS 트랜지스터(5)는 그 게이트에 전압 Vrl0+Vthp를 받고, 그 소스에 내부 전압 Vrl을 받는다. 따라서, MOS 트랜지스터(5)는 다음 [식 1]의 조건이 만족할 때 온 상태가 되며, 용량 소자(6)로부터 내부 전압선(4)으로 전류를 공급한다.

임계치 전압 Vthp 및 Vthn이 모두 같으면, 내부 전압 Vrl은 기준 전압 Vrl0과 같아지도록 그 전압 레벨이 제어된다. 임계치 전압의 절대치 Vthp는 이하 단순히 임계치 전압이라고 칭한다. 이들의 임계치 전압 Vthp 및 Vthn이 같지 않은 경우에는 기준 전압 Vrl0의 전압 레벨을 저항 소자 R1 및 R2의 저항치의 트리밍(trimming)에 의해 적절하게 설정하면 좋다. 따라서, 임계치 전압의 절대치 Vthp 및 Vthn이 같은지의 여부는 본질적인 문제가 아니다. 이하에서는 설명을 간단하게 하기 위해서 Vthp=Vthn이 성립된다고 가정한다.

MOS 트랜지스터(5)를 통하여 용량 소자(6)의 충전 전하가 내부 전압선(4)에 방전된다. 즉, 노드(3a) 상의 전압과 내부 전압선(4) 상의 내부 전압 Vrl과의 차에 따른 전류를 MOS 트랜지스터(5)가 방전하고, 이 방전 전류에 의해 용량 소자(6)의 충전 전압 Vpg가 변화한다. 용량 소자(6)의 용량치 Cpg는 안정화 용량(16)의 용량치 Cd1보다도 충분히 작으며, MOS 트랜지스터(5)에 의한 방전 전류에 의해 용량 소자(6)의 충전 전압 Vpg가 크게 변화한다.

시각 T2에서 전하 전송 지시 신호 CT가 L 레벨로 저하하고, 트랜스미션 게이트(8b)가 비도통 상태가 된다. 시각 T2 및 T1 간의 시간 T' 간에 MOS 트랜지스터(5)를 통하여 내부 전압선(4) 상에 유입되는 총 전하량 Qpg는 다음 식으로 나타낸다.

Qpg=∫Ipg·dT

단지, 적분 기간 T는 T1〈T〈T'≤T2이다.

시각 T'에서의 노드(11) 상의 전압 Vpg의 전압 레벨이 다음 [식 2]로 주어진다.

다만, Cg는 드라이브용 MOS 트랜지스터(9)가 온 상태가 되며 채널이 형성되었을 때 MOS 트랜지스터의 게이트 용량을 나타낸다. MOS 트랜지스터(9)가 온 상태가 되는 것은 게이트-소스 간 전압 Vgs가 임계치 전압과 같아졌을 때이다. 즉, 다음의 [식 3]이 만족했을 때 MOS 트랜지스터가 온 상태가 된다.

상기 [식 2] 및 [식 3]으로부터, MOS 트랜지스터(5)를 통하여 방전이 생기면, 바로 드라이브용 MOS 트랜지스터(9)가 온 상태가 되며, 외부 전원 노드로부터 내부 전압선(4)에 전류를 공급하는 것이 이해된다.

또한, 상기 [식 2]에 의해 노드(11)의 용량치(Cpg+Cg)가 작을수록 방전 전하량 Qpg가 미소해도 노드(11)의 전압 Vpg가 크게 변화하는 것을 알 수 있다. 즉, 내부 전압 Vrl이 기준 전압 Vrl0으로부터 약간 어긋나도 MOS 트랜지스터(5)를 통한 방전 전류에 의해 노드(11)의 전압 Vpg가 크게 변화하고, 드라이브용 MOS 트랜지스터(9)를 통하여 급속하게 외부 전원 노드로부터 내부 전압선(4)에 전류가 유입하여 내부 전압 Vrl의 전압 레벨이 상승한다.

시각 T2에서 전하 전송 지시 신호 CT가 L 레벨의 비활성 상태가 되며, 트랜스미션 게이트(8b)가 비도통 상태가 되며, 용량 소자(6)와 MOS 트랜지스터(5)가 분리되며, 노드(11) 상의 전압 Vpg는 이 시각 T2에서의 전압 레벨로 유지된다. 이 상태에서 드라이브 MOS 트랜지스터(9)는 일정한 전류를 내부 전압선(4)으로 공급한다. 이 노드(11)의 전압 Vpg를 일정하게 유지하는 동작은 이하의 이유 때문에 행해진다.

전하 전송 지시 신호 CT를 H 레벨의 활성 상태로 유지한 경우, 내부 전압 Vrl의 전압 레벨이 상승하기 시작하여도, 상기 [식 1]이 성립하는 한 노드(11)의 전압 Vpg의 전압 레벨은 계속 저하한다. 이 때문에, 드라이브용의 MOS 트랜지스터(9)의 전류 공급 능력이 점점 커지며, 필요 이상의 전류가 내부 전압선(4)에 공급되며, 내부 전압 Vrl이 오버슈트(overshoot)하고, 소정의 전압 레벨보다도 커지며 내부 회로(15)의 안정 동작을 보증할 수 없게 된다. 이 오버슈트를 방지하기 위해서, 시각 T2에서 전하 전송 지시 신호 CT를 비활성 상태로 하여, 노드(11)의 전압 Vpg를 일정 전압 레벨로 유지하며, 드라이브용 MOS 트랜지스터(9)의 전류 공급 능력을 일정하게 유지한다.

시각 T3에서 프리차지 지시 신호 ZPRE가 활성 상태가 되고 또한 전하 전송 지시 신호 CT가 활성 상태가 되고, MOS 트랜지스터(5)와 용량 소자(6)가 분리되고, 노드(11)가 프리차지 회로(7)에 의해 다시 extVdd-Vthp의 전압 레벨로 프리차지되어서 다음의 전압차 검출 동작에 구비한다.

상술한 노드(11)의 전압 Vpg의 프리차지 동작, 전압차 검출 동작 및 전압 유지 동작이 활성화 지시 신호 ACT가 활성 상태인 동안 반복하여 행해진다. 이들의 동작에 의해, 내부 전압 Vrl이 기준 전압 Vrl0에 동일해지도록 제어된다.

이 내부 전압 발생 회로에서 한 사이클(프리차지, 전압차 검출, 및 전하 보유의 사이클)에서 소비되는 전류 Ic는 내부 전압 Vrl의 전압 레벨에 따라 다르다. 내부 전압 Vrl이 기준 전압 Vrl0보다도 높은 경우에는 MOS 트랜지스터(5)는 오프 상태를 유지고, 이 경우에 소비 전류 Ic는 프리차지 지시 신호 ZPRE 및 전하 전송 지시 신호 CT를 게이트에 받는 MOS 트랜지스터의 게이트 용량에서의 충방전 전류이다. 총 게이트 용량을 Cga로 하고, 동작 사이클의 주기를 Tc로 하면 소비 전류 Ic는 다음 식으로 나타난다.

여기서, 제어 신호 ZPRE 및 CT는 외부 전원 전압 extVdd와 접지 전압 간에서 변화한다. 상기 [식 4]에 나타내듯이 전 게이트 용량 Cga는 충분히 작기 때문에 소비 전류 Ic도 매우 작은 값이다.

또한 내부 전압 Vrl이 기준 전압 Vrl0보다도 낮은 경우에는 MOS 트랜지스터(5)를 통한 용량 소자(6)의 방전 동작에 의해, 노드(11)의 전압 Vpg가 저하하기 때문에 이 노드(11)를 프리차지하기 위해서 전류가 소비된다. 노드(11)의 전압 Vpg는 최대 내부 전압 Vrl까지 저하하기 위해서 소비 전류 Ic는 다음 식으로 나타낸다.

단지, Ipg(av.)는 시간 T1〈T〈T2에서의 방전 전류 Ipg의 평균치를 나타낸다.

도 17에 도시하는 비교기를 이용하는 내부 전압 발생 회로의 경우, 이 도 1a에 도시하는 내부 전압 발생 회로와 동일 응답 속도를 갖기 위해서는 비교기 CMPP의 관통 전류 Icb가 다음 식을 만족할 필요가 있다.

Icb=k·Ipg(av.)

k〉1

즉, 도 17에 도시하는 비교기 CMPP의 경우, MOS 트랜지스터 Q16 및 Q17을 통하여 전류를 흘릴 필요가 있으며 한편 도 1a에 도시하는 내부 전압 발생 회로인 경우, 방전 경로는 MOS 트랜지스터(5)뿐이며 따라서, 계수 k는 1보다도 커진다. 따라서, 이 도 17에 도시하는 종래의 내부 전압 발생 회로의 구성에 비하여, 도 1a에 도시하는 내부 전압 발생 회로가 소비 전류를 보다 작게 할 수 있다. 특히, 내부 전압 Vrl이 기준 전압 Vrl0보다도 높은 상태에서는 소비 전류는 거의 0이 되기 때문에, 소비 전류를 저감할 수 있다.

이상과 같이, 본 발명의 실시 형태 1에 따른 내부 전압 발생 회로에서는 내부 전압의 미소한 전압 변화를 어느 시간 내의 프리차지된 용량의 전하 변화량으로서 검지하고, 이 용량의 전하 변화량을 전압 변화에 증폭하고, 이 용량의 전압 변화에 따라서 드라이브 트랜지스터를 제어하여 내부 전압 변화를 상쇄하고 있다. 따라서, 기준 전압으로부터 내부 전압의 미소한 전압차를 보다 큰 전압 변화에 용량 소자를 이용하여 변환함으로써, 고속으로 내부 전압의 변화를 보상할 수 있으며 또한 소비 전류를 억제할 수 있다.

도 2a는 도 1a에 도시하는 제어 신호를 발생하는 회로의 구성을 나타내는 도면이다. 도 2a에서 제어 신호 발생 회로는 활성화 지시 신호 ACT에 응답하여 활성화되어 소정의 주기를 갖는 내부 클럭 신호 CLKI를 발생하는 내부 클럭 발생 회로(20)와, 이 내부 클럭 발생 회로(20)로부터의 내부 클럭 신호 CLKI와 활성화 지시 신호 ACT에 따라서 프리차지 지시 신호 ZPRE 및 전하 전송 지시 신호 CT를 발생하는 구동 신호 발생 회로(30)를 포함한다.

내부 클럭 발생 회로(20)는 종속 접속(cascade)되는 지연 회로(21a-21c)와, 지연 회로(21a-21c)의 출력부에 각각 설치되는 퓨즈 소자(22a-22c)와, 활성화 지시 신호 ACT와 퓨즈 소자(22a-22c) 중 어느 하나로부터의 신호를 받는 NAND 회로(23)와, NAND 회로(23)의 출력 신호를 반전하여 내부 클럭 신호 CLKI를 생성하는 인버터(24)를 포함한다. NAND 회로(23)의 출력 신호는 지연 회로(21a)로 주어진다.

내부 클럭 신호 CLKI는 이 내부 전압 발생 회로의 동작 사이클을 규정한다. 내부 전압 Vrl이 도 14a 및 도 14b에 도시한 바와 같이, MOS 트랜지스터의 게이트로 주어지는 경우, 이 내부 전압 Vrl의 전압 레벨의 저하는 누설 전류에 의해 생길 뿐이다. 이 경우, 내부 전압 발생 회로는 큰 전류 구동력은 요구되지 않고 또한 고속의 응답 특성도 요구되지 않는다. 따라서, 이 경우 내부 전압 발생 동작 사이클 Tc를 길게 설정한다.

한편, 도 15a 및 도 15b에 도시한 바와 같이, 내부 전압 Vrl이 내부 회로의 동작에 의해, 정상적으로 소비되는 경우, 이 내부 회로의 동작에 따라서 동작 사이클 Tc를 설정할 필요가 있다. 지연 회로(21a-21c)와 퓨즈 소자(22a-22c)에 의해 내부 클럭 신호 CLKI의 주기를 프로그램한다. NAND 회로(23) 및 지연 회로(21a-21c)에 의해, 활성화 지시 신호 ACT의 활성화에 대해 링오실레이터(ring oscillator)가 구성되며, 프로그램된 지연 회로(21a-21c)의 지연 시간과 NAND 회로(23)가 갖는 지연 시간에 의해 내부 클럭 신호 CLKI의 주기가 설정된다. 지연 회로(21a-21c)로 이루어지는 지연단의 지연 시간을 퓨즈 소자(22a-22c)에 의해 프로그램함으로써, 이 지연단(delay stage)이 갖는 지연 시간은 NAND 회로(23)의 지연 시간을 무시하면, 동작 사이클의 주기 Tc의 1/2이 된다. 이에 따라, 적용 용도에 따라서 내부 전압 발생 동작 주기를 설정할 수 있다.

구동 신호 발생 회로(30)는 내부 클럭 신호 CLKI를 시간 D1 지연하는 지연 회로(31a)와, 지연 회로(31a)의 출력 신호를 반전하는 인버터(32a)와, 내부 클럭 신호 CLKI와 인버터(32a)의 출력 신호를 받는 NAND 회로(33a)와, NAND 회로(33a)의 출력 신호와 활성화 지시 신호 ACT를 받는 NAND 회로(33c)와, NAND 회로(33c)의 출력 신호를 반전하여 프리차지 지시 신호 ZPRE를 출력하는 인버터(32c)를 포함한다. 이 프리차지 지시 신호 ZPRE는 내부 클럭 신호 CLKI의 상승에 응답하여 지연 회로(31a)가 갖는 지연 시간 D1 동안 L 레벨이 된다.

구동 신호 발생 회로(30)는 또한 인버터(32a)의 출력 신호를 시간 D2만큼 지연하는 지연 회로(31b)와, 지연 회로(31b)의 출력 신호를 시간 D3만큼 지연하는 지연 회로(31c)와, 지연 회로(31c)의 출력 신호를 반전하는 인버터(32b)와, 지연 회로(31b)의 출력 신호와 인버터(32b)의 출력 신호를 받는 NAND 회로(33b)와, NAND 회로(33b)의 출력 신호 ZOS가 L 레벨일 때 세트되며 또한 프리차지 지시 신호 ZPRE가 L 레벨일 때 리세트되는 플립플롭(34)과, 플립플롭(34)의 출력 신호와 활성화 지시 신호 ACT를 받아서 전하 전송 지시 신호 CT를 출력하는 NAND 회로(33d)를 포함한다.

전하 전송 지시 신호 CT는 활성화 지시 신호 ACT의 활성화 시, NAND 회로(33b)의 출력 신호 ZOS의 하강에 응답하여 L 레벨이 되며 또한 프리차지 지시 신호 ZPRE의 활성화에 응답하여 H 레벨이 된다. 다음에, 이 도 2a에 도시하는 제어 신호 발생 회로의 동작을 도 2b에 도시하는 동작 파형을 참조하여 설명한다.

시각 T0 이전에, 활성화 지시 신호 ACT는 L 레벨의 비활성 상태에 있다. 이 상태에서는 내부 클럭 발생 회로(20)의 NAND 회로(23)의 출력 신호가 H 레벨로 고정되며 인버터(24)로부터의 출력되는 내부 클럭 신호 CLKI는 L 레벨에 고정된다.

시각 T0에서 활성화 지시 신호 ACT가 활성 상태의 H 레벨로 구동된다. 이 활성화 지시 신호 ACT의 활성화에 응답하여, 내부 클럭 발생 회로(20)에서 NAND 회로(23)의 출력 신호가 L 레벨로 하강하고, 인버터(24)로부터의 내부 클럭 신호 CLKI가 H 레벨로 상승한다. 이 활성화 지시 신호 ACT가 활성 상태인 동안, NAND 회로(23)가 인버터로서 동작하고, 지연 회로(21a-21c) 및 퓨즈 소자(22a-22c)로 링오실레이터를 구성하고 퓨즈 소자(22a-22c)에서 프로그램된 주기로 내부 클럭 신호 CLKI가 발생된다.

시각 ta에서 내부 클럭 신호 CLKI가 H 레벨로 상승하면, NAND 회로(33a)의 출력 신호가 L 레벨로 하강하고, NAND 회로(33c) 및 인버터(32c)로부터의 프리차지 지시 신호 ZPRE가 따라서 L 레벨로 하강한다. 지연 회로(31a)가 갖는 지연 시간 D1이 경과하면, 인버터(32a)의 출력 신호가 L 레벨이 되며, NAND 회로(33a)의 출력 신호가 H 레벨이 되며 따라서 NAND 회로(33c) 및 인버터(32c)로부터의 프리차지 지시 신호 ZPRE가 H 레벨로 상승한다. 활성화 지시 신호 ACT가 H 레벨일 때는 NAND 회로(33c)가 인버터로서 동작하고 있다. 따라서, 프리차지 지시 신호 ZPRE는 내부 클럭 신호 CLKI의 상승에 응답하여 L 레벨로 하강하며 또한 시간 D1 경과 후(시각 tb)에 H 레벨로 상승한다. 따라서, 프리차지 지시 신호 ZPRE는 내부 클럭 신호 CLKI에 응답하여 주기적으로 L 레벨의 활성 상태로 구동된다.

내부 클럭 신호 CLKI가 H 레벨로 상승하고나서 시간 D1 및 D2 경과 후, 지연 회로(31b)의 출력 신호가 L 레벨로 하강한다. 지연 회로(31c), 인버터(32b) 및 NAND 회로(33b)는 단안정(one-shot pulse) 펄스 발생 회로를 구성하고 있다. 따라서, 이 지연 회로(31b)의 출력 신호가 H 레벨로 상승하면, NAND 회로(33b)에서부터의 신호 ZOS가 지연 회로(31c)가 갖는 지연 시간 D3 동안(시각 td 내지 시각 te 동안) L 레벨이 된다. 즉, 시각 tc에서 내부 클럭 신호 CLKI가 L 레벨로 하강하여 시간 D1 및 D2 경과 후, NAND 회로(33b)로부터의 신호 ZOS가 L 레벨로 하강하고, 플립플롭(34)이 세트되며, 따라서 NAND 회로(33d)로부터의 전하 전송 지시 신호 CT가 L 레벨로 하강한다. 시각 tf에서 프리차지 지시 신호 ZPRE가 L 레벨로 하강하면 플립플롭(34)이 리세트되어 플립플롭(34)으로부터의 출력 신호가 L 레벨이 되며, NAND 회로(33d)로부터의 전하 전송 지시 신호 CT가 H 레벨로 하강한다. 여기서, 지연 시간 D1, D2 및 D3은 이하의 관계를 만족한다.

Tc/2〉D1+D2+D3

D1+D2〉D3

상술한 관계에 의해, 내부 클럭 신호 CLKI의 상승에 응답하여 프리차지 지시 신호 ZPRE가 L 레벨로 하강할 때 NAND 회로(33b)의 출력 신호 ZOS가 H 레벨로 상승하고 있는 조건이 보증된다.

전하 전송 지시 신호 CT도 내부 클럭 신호 CLKI에 따라서 활성/비활성화되고 있으며 또한 프리차지 지시 신호 ZPRE의 활성화에 의한 프리차지 동작 시에서는 전하 전송 지시 신호 CT가 H 레벨의 활성 상태가 되며, 확실하게 프리차지 지시 신호 ZPRE에 따라서 용량 소자의 프리차지를 행할 수 있다. 또한, 프리차지 지시 신호 ZPRE의 비활성 상태일 때 전하 전송 지시 신호 CT를 비활성 상태로 하고 용량 소자에서의 전하 보유 동작을 행하게 할 수 있다.

이상과 같이, 본 발명의 실시 형태 1에 따르면 내부 전압의 변화를 용량 소자의 충전 전하로 검출하여, 이 전하량의 변화를 용량 소자의 충전 전압의 변화로 증폭하고 있으며, 고속 응답 및 저소비 전류로 소정의 전압 레벨의 내부 전압을 안정적으로 생성하는 내부 전압 발생 회로를 실현할 수 있다.

[실시 형태 2]

도 3a는 본 발명의 실시 형태 2에 따른 내부 전압 발생 회로의 구성을 나타내는 도면이다. 도 3a에서 내부 전압 발생 회로(1)는 기준 전압 Vrl0을 발생하는 기준 전압 발생 회로(2)와, 이 기준 전압 Vrl0의 레벨을 시프트하는 레벨 시프트 회로(53)와, 레벨 시프트 회로(53)의 출력 노드(53a) 상의 전압과 내부 전압선(4) 상의 내부 전압 Vrl의 차에 따른 전류를 노드(61)로 흘리는 전압차 검출용 p 채널 MOS 트랜지스터(55)와, 프리차지 지시 신호 PRE에 응답하여 노드(61)를 소정 전압으로 프리차지하는 프리차지 회로(57)와, 노드(61)에 접속되는 한쪽 전극 노드와 인버터(60)를 통하여 펌프 신호 PMP를 받는 다른쪽 전극 노드를 갖는 용량 소자(56)와, 프리차지 지시 신호 PRE와 펌프 신호 PMP에 따라서 노드(61)의 전하를 유지하기 위한 전하 보유 회로(65)와, 노드(61)의 전압 Vpg에 따라서 내부 전압선(4)으로부터 전류를 인출하는 드라이브용 n 채널 MOS 트랜지스터(59)와, 내부 회로(15)의 활성화 지시 신호 ACT에 응답하여 도통하고 MOS 트랜지스터(59)와 접지 노드 간에 전류 경로를 형성하는 n 채널 MOS 트랜지스터(58)를 포함한다. 내부 전압선(4)에는 또한 안정화용의 용량(16)이 접속되며 또한 노드(53a)에는 안정화 용량(10)이 접속된다.

기준 전압 발생 회로(2)는 앞의 실시 형태 1에서의 기준 전압 발생 회로(2)와 마찬가지의 구성을 구비하고, 기준 전압 Vrl0의 전압 레벨을 가변 저항 소자 R1 및 R2의 퓨즈 프로그램 등에 의해 조정할 수 있다.

레벨 시프트 회로(53)는 전원 노드와 내부 노드(53a) 간에 접속되며 또한 그 게이트에 기준 전압 Vrl0을 받는 n 채널 MOS 트랜지스터(53n)와, 내부 노드(53a)와 접지 노드 간에 접속되는 고저항의 저항 소자 R4를 포함한다. 레벨 시프트 회로(53)는 MOS 트랜지스터(55)의 게이트 용량을 충전하는 것이 요구되는 것뿐이며, 그 소비 전류는 충분히 작아진다. 또한, 저항 소자 R4는 MOS 트랜지스터(53n)의 채널 저항(온 저항)보다도 충분히 큰 저항치를 가지고 있으며 MOS 트랜지스터(53n)는 소스 폴로워 모드로 동작한다. 따라서, 노드(53a)에는 Vrl0-Vthn의 전압이 나타난다.

MOS 트랜지스터(55)는 그 게이트가 노드(53a)에 접속되며 그 소스가 내부 전압선(4)에 접속되며, 드레인 및 백 게이트가 노드(61)에 접속된다. 따라서, 이 MOS 트랜지스터(55)는 노드(53a) 상의 전압보다도 그 임계치 전압(의 절대치) Vthp만 내부 전압선(4) 상의 전압 Vrl이 커졌을 때 도통하고, 내부 전압선(4)으로부터 내부 노드(61)로 전류를 흘린다. MOS 트랜지스터(55)의 게이트-소스 간 전압에 따라서 MOS 트랜지스터(55)의 드레인(소스) 전류가 결정되며, 노드(53a) 상의 전압과 내부 전압선 상의 전압차 즉 내부 전압 Vrl의 변화에 따른 전류를 MOS 트랜지스터(55)를 통하여 흘릴 수 있다.

프리차지 회로(57)는 노드(61)와 접지 노드 간에 직렬로 접속되는 n 채널 MOS 트랜지스터(57a 및 57b)를 포함한다. MOS 트랜지스터(57a)는 그 게이트 및 드레인이 서로 접속되며, 도통 시 다이오드 모드로 동작하고, 그 임계치 전압 Vthn의 전압 강하를 생기게한다. MOS 트랜지스터(57b)는 그 게이트에 프리차지 지시 신호 PRE를 받는다.

전하 보유 회로(65)는 프리차지 지시 신호 PRE와 펌프 신호 PMP를 받는 NOR 회로(65a)와, NOR 회로(65a)의 출력 신호를 반전하는 인버터(65b)와, NOR 회로(65a) 및 인버터(65b)의 출력 신호에 응답하여 선택적으로 도통하여 노드(61)로의 전하 충방전 경로를 형성하는 트랜스미션 게이트(65c)를 포함한다. 트랜스미션 게이트(65c)는 신호 PRE 및 PMP가 모두 L 레벨일 때 비도통 상태가 되며, 노드(61)의 전하를 유지한다.

펌프 신호 PMP는 외부 전원 전압 extVdd의 진폭을 갖는다. 따라서, 인버터(60)도 외부 전원 전압 extVdd를 한쪽 동작 전원 전압으로서 받는다.

또, 내부 전압 Vdd0은 외부 전원 전압 extVdd에 의존하지 않는 일정한 전압 레벨이다. 다음에, 이 도 3a에 도시하는 내부 전압 발생 회로의 동작을 도 3b에 도시하는 신호 파형을 참조하여 설명한다.

지금, 내부 회로(15)의 스탠바이 상태 시에서 이 내부 전압선(4) 상의 내부 전압 Vrl이 예를 들면 전원 노드로부터의 누설 전류에 의해, 그 전압 레벨이 상승한 상태를 생각한다. 내부 회로(15)가 스탠바이 상태에 있기 때문에, 활성화 지시 신호 ACT는 L 레벨의 비활성 상태에 있으며, 프리차지 지시 신호 PRE가 H 레벨의 활성 상태, 펌프 신호 PMP가 L 레벨에 고정된다. 이 상태에서는 전하 보유 회로(65)의 트랜스미션 게이트(65c)가 도통 상태에 있기 때문에, 내부 노드(61)는 프리차지 회로(57)에 의해 방전되며, 내부 노드(61) 상의 전압 Vpg는 MOS 트랜지스터(57a)의 임계치 전압 Vthn의 전압 레벨로 유지된다. 여기서, 내부 전압 Vrl이 상승하고, MOS 트랜지스터(55)를 통하여 전류가 흘러도 프리차지 지시 신호 PRE가 H 레벨에 있기 때문에, 이 MOS 트랜지스터(55)로부터의 전류는 프리차지 회로(57)를 통하여 방전된다. MOS 트랜지스터(55)의 전류 공급 능력보다도, 프리차지 회로(57)의 전류 구동 능력이 커진다. MOS 트랜지스터(55) 및 프리차지 회로(57)의 전류 구동 능력은 드라이브용 n 채널 MOS 트랜지스터(59)의 전류 구동 능력보다도 작게 설정되고 있으며, 이 내부 전압 Vrl의 상승을 억제할 수 없다.

내부 전압 Vrl이 소정 전압 레벨보다도 높을 때에 시각 T0에서 활성화 지시 신호 ACT가 활성화되며 내부 회로(15)가 동작한다. 시각 T0 에서 시각 T1까지, 프리차지 지시 신호 PRE는 H 레벨이며 또한 펌프 신호 PMP도 L 레벨이며 앞의 상태를 유지하고 내부 전압 Vrl이 계속 상승한다.

내부 전압 Vrl이 다음 [식 6]에서 나타내는 전압 레벨에 도달하면, MOS 트랜지스터(55)가 온 상태가 된다.

임계치 전압 Vthp 및 Vthn은 온도 특성이 동일하며, 온도 특성을 상쇄할 수 있다. 또한, 이 기준 전압 발생 회로(2)의 저항 소자 R1 및 R2의 트리밍에 의해, 기준 전압 Vrl0의 전압 레벨을 조정함으로써, 임계치 전압의 Vthp 및 Vthn의 전압차를 상쇄할 수 있다. 따라서, 이하에서는 설명을 간단하게 하기 위해서, Vthp=Vthn이라고 가정한다. 즉, 내부 전압 Vrl이 기준 전압 Vrl0보다도 커지면, MOS 트랜지스터(55)가 도통하고 내부 전압선(4)으로부터 노드(61)로 전류를 공급한다.

시각 T1에서 프리차지 지시 신호 PRE가 L 레벨의 비활성 상태로 하면, 따라서, 펌프 신호 PMP가 외부 전원 전압 extVdd 레벨로 상승한다. 이 펌프 신호 PMP의 상승에 응답하여 인버터(60)의 출력 신호가 접지 전압 레벨로 하강하며, 용량 소자(56)의 용량 결합(차지 펌프 동작)에 의해, 노드(61)의 전압 Vpg이 하강한다[프리차지 회로(57)는 MOS 트랜지스터(57b)가 오프 상태에 있음]. 즉, 전압 Vpg가 프리차지 전압 Vthn으로부터 펌프 신호 PMP의 진폭분의 마이너스 방향으로 변화한다. 따라서, 이 펌프 신호 PMP에 의해 전압 Vpg가 일단 Vthn-extVdd의 전압 레벨로 저하한다. 노드(61)의 전압 레벨이 마이너스 전압 레벨로 저하하면, 트랜스미션 게이트(65c)는 도통 상태에 있기 때문에, MOS 트랜지스터(55)로부터의 전류에 의해 용량 소자(56)가 충전되며 그 충전 전압 Vpg의 전압 레벨이 상승한다.

시각 T2에서 펌프 신호 PMP가 L 레벨로 하강하고, 인버터(60)의 출력 신호가 외부 전원 전압 extVdd 레벨로 상승한다. 이에 따라, 용량 소자(56)의 차지 펌프 동작에 의해, 노드(61)의 전압 Vpg가 외부 전원 전압 extVdd 레벨만큼 상승한다. 이 때의 전압 Vpg의 전압 레벨은 시각 T1 내지 시각 T2 간에 충전된 전하량에 따라서 결정된다. 내부 전압 Vrl과 기준 전압 Vrl0의 전위차가 큰 경우에는 MOS 트랜지스터(55)는 많은 전하를 용량 소자(56)로 공급하고, 이 전압 Vpg의 전압 레벨을 상승시킨다. 따라서, 이 펌프 신호 PMP의 하강 후, 노드(61)의 전압 Vpg가 도달하는 전압 레벨은 이 내부 전압 Vrl과 기준 전압 Vrl0의 차에 따라서 결정된다. 펌프 신호 PMP가 L 레벨로 하면, 전하 보유 회로(65)에서 NOR 회로(65a)의 출력 신호가 H 레벨이 되며, 트랜스미션 게이트(65c)가 비도통 상태가 되며, 노드(61)의 충전 전하가 유지되며 노드(61)의 전압 Vpg는 그 때의 전압 레벨을 유지한다.

드라이브용 MOS 트랜지스터(59)는 이 내부 노드(61) 상의 전압 Vpg가 자신의 임계치 전압 Vthn보다도 커지면, 노드(61) 상의 전압 Vpg에 따라서 내부 전압선(4)으로부터 접지 노드로 전류를 방전하고, 고속으로 이 내부 전압 Vrl을 저하시킨다. 그 동안 프리차지 지시 신호 PRE는 L 레벨의 비활성 상태에 있으며, 이 전류 드라이브 트랜지스터(59)의 방전 동작과 병행하여 차검출용 MOS 트랜지스터(55)도 전류를 구동하지만, 구동 전류는 미소하며 또한 이 내부 전압 Vrl의 드라이브용 MOS 트랜지스터(59)의 방전에 의한 급격한 저하에 의해, 그 방전 전류는 급격하게 저하한다. 노드(61)의 전압 Vpg는 전하 보유 회로(65)에 의해 이 방전 기간 중 즉 시각 T2부터 T3까지 일정한 전압 레벨로 유지된다.

시각 T=T'(T'〈T2)에서의 용량 소자(56)에 유입하는 전하량 Qpg는 앞의 실시 형태 1에서 도시한 것과 동일한 식으로 나타낸다. 따라서, 시각 T=T'에서의 전압 Vpg는 다음 [식 7]에서 나타낸다.

여기서, 게이트 용량 Cg가 [식 2]와 달리, [식 7]에 포함되어 있지 않은 것은 MOS 트랜지스터(55)로부터 용량 소자(56)로의 전하의 유입 시, MOS 트랜지스터(59)는 오프 상태에 있으며, 채널이 형성되어 있지 않고, 그 게이트 용량이 존재하지 않기 때문이다(여기서 게이트 용량은 게이트 전극과 게이트 절연막과 채널 간에 형성되는 용량으로 생각함).

상기 [식 7]에서부터 밝힌 바와 같이, 용량 소자(56)의 용량치 Cpg를 작게 설정함으로써, 전압 Vpg의 전압 레벨은 전하량 Qpg가 미소한 변화에 따라서 크게 변화한다. 즉, 내부 전압 Vrl의 미소한 변화를 용량 소자(56)의 충전 전압 Vpg가 큰 변화량으로 증폭할 수 있다.

상기 [식 7]에서의 전압 Vpg가 최대치를 취하는 것은 시각 T=T2에서 전압 Vpg가 내부 전압 Vrl과 같아질 때이다.

내부 전압 Vrl이 기준 전압 Vrl0보다도 낮은 경우에는 MOS 트랜지스터(55)에는 전류가 흐르지 않는다. 따라서, 이 상태에서는 전압 Vpg는 펌프 신호 PMP에 의한 전압 Vpg=Vthn-extVdd를 유지한다. 이것은 상기 [식 7]에서 Qpg=0으로 둠으로써 구해진다.

시각 T2부터 시각 T3까지 펌프 신호 PMP의 하강에 응답하여 인버터(60)의 출력 신호에 따라서 용량 소자(56)가 차지 펌프 동작을 행하고, 노드(61) 상의 전압이 상승한다. 내부 전압 Vrl이 기준 전압 Vrl0보다도 높은 경우에는 상기 [식 7]에서 나타내지는 전압 레벨로부터 더 외부 전원 전압 extVdd의 전압 레벨만큼 상승하고 전압 Vpg는 다음 식으로 나타내는 전압 레벨이 된다.

이 전압 레벨은 MOS 트랜지스터(59)의 임계치 전압보다도 커서, MOS 트랜지스터(59)는 온 상태가 되며, 내부 전압 Vrl을 그 방전 동작에 의해 저하시킨다. 이 드라이브용 MOS 트랜지스터(59)는 그 전류 구동 능력이 충분히 커지고 있기 때문에, 고속으로 내부 전압 Vrl을 저하시킨다.

전압 Vpg는 최대 extVdd+Vrl의 전압 레벨로까지 상승하고, 이 최대 전압 레벨은 외부 전원 전압 extVdd보다도 높은 전압 레벨이며, MOS 트랜지스터(59)의 전류 구동 능력이 대폭 증가하여 고속으로 내부 전압 Vrl을 저하시킨다.

한편, 시각 T2 내지 T3 간에서 내부 전압 Vrl이 기준 전압 Vrl0보다도 낮은 경우에는 노드(61)의 전압 Vpg는 원래의 프리차지 전압 Vthn 레벨로 복귀하며 드라이브용 MOS 트랜지스터(59)는 오프 상태를 유지한다.

시각 T3에서 프리차지 지시 신호 PRE가 H 레벨로 상승하면, 전하 보유 회로(65)의 트랜스미션 게이트(65c)가 도통하고, 활성화된 프리차지 회로(57)에 의해 노드(61) 상의 전압 Vpg는 강제적으로 전압 Vthn 레벨로 방전된다. 이에 따라, 드라이브용 MOS 트랜지스터(59)가 장기간에 걸쳐서 큰 전류 구동력으로 내부 전압선(4)을 방전하고 내부 전압 Vrl이 언더슈트(undershoot)하는 것을 방지한다.

내부 전압 Vrl이 기준 전압 Vrl0보다도 낮은 경우라도 펌프 신호 PMP에 의해 노드(61) 상의 전압 Vpg를 외부 전원 전압 extVdd만큼 진폭시킬 필요가 있다. 따라서, 이 도 3a에 도시하는 회로의 소비 전류 Ic는 다음 [식 9]에서 나타낸다.

여기서, Cgb는 프리차지 지시 신호 PRE 및 활성화 지시 신호 ACT를 받는 MOS 트랜지스터(57b 및 58)의 게이트 용량의 합계 용량을 나타낸다. 또한, 이들의 MOS 트랜지스터(57b 및 58)로 주어지는 프리차지 지시 신호 PRE 및 활성화 지시 신호 ACT의 진폭은, 외부 전원 전압 extVdd 레벨로 하고 있다. 이것은 전압 Vpg가 외부 전원 전압보다도 커지는 경우가 있으며, 프리차지 회로(57)에서 확실하게 고속으로 이 내부 노드(61)의 전압 Vpg를 방전할 필요가 있기 때문이다. 그러나, 내부 전압 발생 회로로 주어지는 프리차지 지시 신호 PRE 및 활성화 지시 신호 ACT의 진폭은 내부 전원 전압 레벨이어도 좋다.

프리차지 지시 신호 PRE를 활성화하며, 노드(61)의 전압 Vpg를 프리차지 전압 Vthn으로 설정함으로써, 펌프 신호 PMP에 의한 노드(61)의 전압 Vpg의 마이너스 방향의 구동 시, 이 전압 Vpg의 도달 전위를 각 사이클에 있어서 동일하다고 할 수 있고, 확실하게 드라이브용 MOS 트랜지스터(59)를 오프 상태로 할 수 있어, 내부 전압 Vrl과 기준 전압 Vrl0과의 차에 따른 전하를 용량 소자(59)에 축적할 수 있고 정확한 전압차 검출 및 증폭 동작을 행할 수 있다.

또한, 펌프 신호 PMP에 의해 전압 Vpg를 상승시킬 때, 이 전압 Vpg의 도달 전압 레벨은 내부 전압 Vrl과 기준 전압 Vrl0과의 차에 따른 전압 레벨이 되며, 이 전압차에 따른 전류 구동력으로 드라이브용 MOS 트랜지스터(59)가 내부 전압선(4)을 방전할 수 있으며 언더슈트가 생기는 것을 방지할 수 있다(작은 전압차를 큰 전류 구동력으로 방전하는 상태가 생기지 않기 때문임).

도 4a는 도 3a에 도시되는 제어 신호를 발생하는 부분의 구성을 나타내는 도면이다. 도 4a에서 제어 신호 발생 회로는 활성화 지시 신호 ACT의 활성화로 활성화되어 내부 클럭 신호 CLKI를 발생하는 내부 클럭 발생 회로(20)와, 이 내부 클럭 발생 회로(20)로부터의 내부 클럭 신호 CLKI에 따라서 각각 단안정 펄스 신호를 생성하여 프리차지 지시 신호 PRE 및 펌프 신호 PMP를 생성하는 구동 신호 발생 회로(70)를 포함한다. 내부 클럭 발생 회로(20)의 구성은 앞의 도 2a에 도시하는 내부 클럭 발생 회로의 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 붙여서 상세한 설명은 생략한다. 퓨즈 소자(22a-22c)의 프로그램[퓨즈블로윙(fuse blowing)]에 의해 내부 클럭 신호 CLKI의 주기 Tc가 결정된다.

구동 신호 발생 회로(70)는 내부 클럭 신호 CLKI를 시간 Da만큼 지연하는 지연 회로(71a)와, 지연 회로(71a)의 출력 신호를 시간 Db만큼 더 지연하는 지연 회로(71b)와, 지연 회로(71b)의 출력 신호를 반전하는 인버터(72a)와, 인버터(72a)의 출력 신호와 지연 회로(71a)의 출력 신호를 받아서 프리차지 지시 신호 PRE를 생성하는 NAND 회로(73a)와, 지연 회로(71a)의 출력 신호를 시간 Dc만큼 지연하는 지연 회로(71c)와, 지연 회로(71c)의 출력 신호를 반전하는 인버터(72b)와, 인버터(72b)의 출력 신호와 지연 회로(71a)의 출력 신호를 받는 NAND 회로(73b)와, NAND 회로(73b)의 출력 신호를 반전하여 펌프 신호 PMP를 생성하는 인버터(74)를 포함한다.

다음에 이 도 4a에 도시하는 제어 신호 발생 회로의 동작을 도 4b에 도시하는 동작 파형을 참조하여 설명한다.

시각 T0 이전에서는 활성화 지시 신호 ACT는 비활성 상태의 L 레벨이며 내부 클럭 신호 CLKI는 L 레벨로 고정된다. 이 상태에서는 프리차지 지시 신호 PRE는 H 레벨이며 펌프 신호 PMP는 L 레벨로 고정된다.

시각 T0에서 활성화 지시 신호 ACT가 H 레벨의 활성 상태로 구동된다. 이 활성화 지시 신호 ACT의 활성화에 응답하여 내부 클럭 신호 CLKI가 소정의 주기 Tc에서 발생된다. 내부 클럭 신호 CLKI가 H 레벨로 상승한 후 지연 회로(71a)가 갖는 지연 시간 Da만큼이 경과하면, NAND 회로(73a)는 그 양 입력이 모두 H 레벨이 되며 프리차지 지시 신호 PRE를 L 레벨로 구동한다. 지연 회로(71a)의 출력 신호가 H 레벨로 상승하고나서 지연 회로(71b)의 출력 신호가 H 레벨로 상승하면, 프리차지 지시 신호 PRE가 L 레벨에서부터 H 레벨로 구동된다. 따라서, 이 프리차지 지시 신호 PRE는 지연 회로(71b)가 갖는 지연 시간 Db의 기간동안 L 레벨이 된다.

한편, 지연 회로(71a)의 출력 신호가 H 레벨로 상승하면, NAND 회로(73b)의 출력 신호가 L 레벨로 하강하고, 따라서 인버터(74)로부터의 펌프 신호 PMP가 H 레벨로 구동된다. 지연 회로(71c)가 갖는 지연 시간 Dc가 경과하면, 인버터(72b)의 출력 신호가 L 레벨이 되며 따라서 인버터(74)로부터의 펌프 신호 PMP가 L 레벨로 구동된다. 따라서, 이 펌프 신호 PMP는 지연 회로(71c)가 갖는 지연 시간 Dc의 기간동안 H 레벨로 구동된다.

프리차지 지시 신호 PRE가 L 레벨로 하강하면 펌프 신호 PMP가 H 레벨로 상승하는 것은 동기하고 있다. 따라서, 프리차지 지시 신호 PRE가 L 레벨이 되며, 노드(61)가 접지 노드로부터 분리하였을 때에, 펌프 신호 PMP에 따라서 노드(61)의 전압 Vpg을 마이너스 전압 레벨로 구동할 수 있다. 충전 개시 전압 레벨을 각 사이클에서 일정한 전압 레벨로 설정할 수 있다. 지연 회로(71a)에 의한 지연 시간 Da를 설치하고 있는 것은 실시 형태 1과 마찬가지로, 내부 회로가 동작하고나서 전압차 검출 및 조정 동작을 안정적으로 행하기 때문이다.

이상과 같이, 본 발명의 실시 형태 2에 따르면 내부 전압의 미소 전압 변동을 용량 소자의 전하 변화량으로 검출하고, 이것을 이 용량 소자의 충전 전압의 변화에 증폭하고, 이 충전 전압으로 드라이브 트랜지스터를 통하여 내부 전압을 방전하도록 구성하고 있기 때문에, 저소비 전류 또한 고감도(high sensitivity)로 내부 전압의 상승을 검지하여 소정 전압 레벨에 내부 전압을 구동할 수 있다.

또한 인버터(60)를 이용하여 드라이브용 MOS 트랜지스터의 게이트 전압을 전압차에 따른 전압 레벨로 구동함으로써, 전압차 검출용 MOS 트랜지스터를 이 기간의 오프 상태로 셋팅할 수 있어서 드라이브용 MOS 트랜지스터를 통하여 효율적으로 내부 전압의 전압 레벨을 조정할 수 있다. 이에 따라, 회로 점유 면적을 증가시키지 않으면서, 프리차지 기간, 전압차 검출 시간, 및 전압 조정 기간에 따라서 드라이브용 MOS 트랜지스터의 게이트 전압을 원하는 상태로 효율적으로 구동할 수 있다.

[실시 형태 3]

도 5는 본 발명의 실시 형태 3에 따른 반도체 장치의 전체의 구성을 개략적으로 나타낸 도면이다. 도 5에서 이 반도체 장치(100)는 외부로부터의 클럭 신호 eCLKB를 버퍼 처리하여 내부 클럭 신호 CLKB를 생성하는 클럭 버퍼(101)와, 클럭 버퍼(101)로부터의 내부 클럭 신호에 동기하여 동작하며, 외부로부터의 제어 신호 CTL에 따라서 내부 제어 신호를 생성하는 제어 회로(102)와, 이 제어 회로(102)로부터의 활성화 지시 신호 ACT와 클럭 버퍼(101)로부터의 내부 클럭 신호 CLKB에 따라서 내부 전압 발생 회로(1)에 대한 제어 신호를 발생하는 제어 신호 발생 회로(103)를 포함한다.

이 도 5에 도시하는 반도체 장치(100)는 외부로부터 주어지는 클럭 신호 eCLKB 에 따라서 내부 클럭 신호 CLKB를 생성하고 있으며, 내부 클럭 신호 CLKB를 기본 클럭 신호로서 내부 회로의 동작 타이밍을 결정한다. 제어 신호 발생 회로(103)는 내부 클럭 신호 CLKB를 이용하여 각 종 필요한 제어 신호를 발생한다.

도 6은 도 5에 도시하는 제어 신호 발생 회로(103)의 구성을 개략적으로 나타낸 도면이다. 도 6에서 제어 신호 발생 회로(103)는 내부 클럭 신호 CLKB를 주파수 체배(frequency-multiplying)하는 체배 회로(103a)와, 이 체배 회로(103a)로부터의 클럭 신호 CLKI와 활성화 지시 신호 ACT에 따라서 내부 전압 발생 회로에 대한 제어 신호를 출력하는 구동 신호 발생 회로(103b)를 포함한다. 이 구동 신호 발생 회로(103b)는 앞의 실시 형태 1 및 2에서 도시하는 구동 신호 발생 회로(30 및 70)에 각각 대응하고, 신호 PRE 및 PMP 또는 ZPRE 및 CT를 생성한다.

클럭 버퍼(101)로부터의 내부 클럭 신호 CLKB를 이용함으로써, 이 내부 전압 발생 회로의 동작 사이클을 규정하기 위해서 링오실레이터 등을 설치할 필요가 없어서 회로 규모 및 소비 전류가 저감된다.

도 7은 도 6에 도시하는 체배 회로(103a)의 구성을 개략적으로 나타내는 도면이다. 도 7에서 체배 회로(103a)는 종속 접속(cascade)되는 복수의 분주기(frequency divider)(110a-110n)를 포함한다. 이들의 분주기(110a-110n)는 동일 구성을 가지고 분주 신호(frequency-divided signal)를 출력하는 출력 노드 OUT, 활성화 지시 신호 ACT를 받는 인에이블 노드 E 및 전단이 출력하는 클럭 신호를 받는 클럭 입력 C를 포함한다. 이들의 분주기(110a-110n)의 각각은 클럭 입력 C에 주어진 클럭 신호를 분주하여, 그 출력 OUT으로부터 출력한다. 따라서, 이들 분주기(110a-110n)에서 출력하는 클럭 신호의 체배율[분주비(frequency division rate)]이 이 배열순으로 커진다.

이 도 7에 도시하는 구성에서 최종단의 분주기(110n)로부터 클럭 신호 CLKI가 추출되고 있다. 그러나, 분주기(110a-110n) 중 어느 하나에 출력하는 클럭 신호를 선택적으로 추출함으로써, 이 체배 회로(103a)의 분주비를 프로그램 가능하게 할 수 있다. 예를 들면, 분주기(110a-110n) 각각의 출력 노드 OUT에 대하여 CMOS 트랜스미션 게이트를 설치하고, 이들의 CMOS 트랜스미션 게이트를 선택적으로 1개를 도통 상태로 함으로써, 주파수 체배비를 프로그램 가능하게 할 수 있다. CMOS 트랜스미션 게이트의 도통/비도통을 제어하는 신호는 퓨즈 소자에 의해 프로그램되어도 좋고 또한 레지스터 회로 등에 의해 분주비 데이터가 저장되며, 그 분주비 데이터에 따라서 제어 신호가 생성되는 구성이 이용되어도 좋다.

도 8은 도 7에 도시하는 분주기(110a-110n)의 구성을 나타내는 도면이다. 도 7에서는 1개의 분주기(110)를 대표적으로 나타낸다.

도 8에서 분주기(110)는 인에이블 입력 E에 주어지는 신호를 반전하는 인버터(112)와, 이 인버터(112)의 출력 신호와 인에이블 입력 E의 신호에 따라서 외부 전원 노드를 노드 NDA에 결합하는 트랜스미션 게이트(111)과, 노드 NDA 상의 신호를 반전하는 인버터(113)와, 클럭 입력 C 상의 신호에 따라서 활성화되며, 이 인버터(113)의 출력 신호를 노드 NDA에 전달하는 클럭된(clocked) 인버터(114)와, 인버터(113)의 출력 신호를 반전하는 인버터(115)와, 인버터(115)의 출력 신호를 반전하여 출력 노드 OUT으로부터 클럭 신호를 출력하는 인버터(116)와, 클럭 입력 C 및 ZC 상의 클럭 신호에 따라서 인버터(115)의 출력 신호를 통과시키는 트랜스미션 게이트(117)와, 이 트랜스미션 게이트(117)로부터 노드 NDB에 전달된 신호를 반전하는 인버터(118)와, 클럭 입력 C 및 ZC 상의 클럭 신호에 따라서 동작하여 인버터(118)의 출력 신호를 노드 NDB에 전달하는 클럭된 인버터(119)와, 클럭 입력 C 및 ZC 상의 신호에 응답하여 선택적으로 도통하고, 인버터(118)의 출력 신호를 노드 NDA에 전달하는 트랜스미션 게이트(120)를 포함한다. 트랜스미션 게이트(117 및 120)는 서로 상보적으로 도통 상태가 된다.

다음으로, 이 도 8에 도시하는 분주기(110)의 동작을 도 9에 도시하는 동작 파형도를 참조하여 설명한다. 클럭 입력 C 및 ZC에 주어지는 클럭 신호는 서로 상보인 클럭 신호이다. 인에이블 입력 E에 주어지는 활성화 지시 신호(ACT)가 L 레벨일 때는 트랜스미션 게이트(111)가 도통하고, 노드 NDA는 외부 전원 전압 extVdd 레벨의 H 레벨로 유지된다. 클럭 입력 C의 신호에 따라서 트랜스미션 게이트(117 및 120)가 서로 상보적으로 도통하고, 이 노드 NDA 상의 신호가 노드 NDB에 전달되며 마찬가지로 노드 NDB도 H 레벨이다.

인에이블 입력 E로 주어지는 활성화 지시 신호가 H 레벨로 상승하면, 트랜스미션 게이트(111)가 비도통 상태가 되며, 노드 NDA가 외부 전원 노드로부터 분리된다. 클럭 입력 C에 주어지는 클럭 신호(이하, 단순히 클럭 신호라고 칭한다)가 H 레벨이 되면, 트랜스미션 게이트(120)가 도통하고, 인버터(118)로부터의 L 레벨의 신호가 노드 NDA에 전달된다. 클럭된 인버터(114)는 출력 하이 임피던스 상태이며, 노드 NDA의 전압 레벨이 L 레벨로 하강한다. 한편, 트랜스미션 게이트(117)는 비도통 상태에 있으며 노드 NDB는 H 레벨을 유지한다. 이 노드 NDA의 신호의 하강에 응답하여 출력 노드 OUT에서부터의 클럭 신호가 H 레벨로 상승한다. 클럭 신호 C가 L 레벨로 하강하면, 클럭된 인버터(114)가 동작하고 노드 NDA의 L 레벨이 래치된다. 이 때 트랜스미션 게이트(117)가 도통하고, 한편, 트랜스미션 게이트(120)가 비도통 상태가 된다. 트랜스미션 게이트(117)를 통하여 인버터(115)로부터의 L 레벨의 신호가 노드 NDB에 전달되며, 클럭된 인버터(119)가 출력 하이 임피던스 상태이기 때문에, 이 노드 NDB의 신호 전위가 L 레벨로 하강한다. 트랜스미션 게이트(120)는 비도통 상태이기 때문에 노드 NDA는 L 레벨을 유지한다.

클럭 신호 C가 H 레벨로 상승하면, 트랜스미션 게이트(120)가 도통하고, 인버터(118)로부터의 H 레벨의 신호가 노드 NDA에 전달된다. 이 때 클럭된 인버터(114)는 출력 하이 임피던스 상태이며 노드 NDA의 전압이 H 레벨이 된다. 트랜스미션 게이트(117)는 비도통 상태이며 노드 NDB는 L 레벨을 유지한다.

계속해서 다시 클럭 신호 C가 L 레벨로 하강하면 트랜스미션 게이트(120)는 비도통 상태, 트랜스미션 게이트(117)가 도통 상태가 되며, 인버터(115)로부터의 H 레벨의 신호가 노드 NDB로 전달되며 노드 NDB의 전압 레벨이 H 레벨이 된다.

이후, 이 동작을 반복함으로써, 노드 NDA는 한 클럭 기간동안 H 레벨되고 또한 한 클럭 기간동안 L 레벨이 되며, 노드 NDB는 이 노드 NDA의 신호 변화에 클럭 신호 C의 반주기만큼 지연되어 변화한다. 따라서, 출력 노드 OUT으로부터의 클럭 신호는 클럭 입력 C에 주어진 클럭 신호를 2분주한 신호가 된다. 이 분주기(110)를 M개로 종속 접속함으로써, 분주비 (1/2)^M의 주파수 체배 회로를 실현할 수 있다.

분주기(110a-110n)의 출력 OUT를 먼저 설명한 바와 같이, 적당하게 선택함으로써, 베이스 클럭 신호 CLKB를 2의 누승으로 분주한(factor of power of 2) 내부 클럭 신호 CLKI를 얻을 수 있다.

이상과 같이, 본 발명의 실시 형태 3에 따르면, 외부로부터 주어지는 클럭 신호를 내부에서 주파수 체배하여 내부 클럭 신호를 생성하고 내부 전압 발생 동작의 동작 사이클을 결정하고 있으며, 내부에서 동작 사이클을 결정하기 위한 클럭 신호를 발생하는 링오실레이터가 불필요해져서 회로 점유 면적 및 소비 전류를 저감할 수 있다.

[실시 형태 4]

도 10은 본 발명의 실시 형태 4에 따른 반도체 장치의 구성을 개략적으로 나타낸 도면이다. 이 도 10에 도시하는 구성에서는 내부 전압선(4)에 대하여, 내부 전압선(4) 상의 내부 전압 Vrl의 저하를 보상하기 위한 내부 전압 발생 회로(1a)와, 내부 전압 Vrl의 상승을 보상하기 위한 내부 전압 발생 회로(1b)가 설치된다. 이 내부 전압 발생 회로(1a)는 도 1a에 도시하는 구성을 구비하고, 활성화 지시 신호 ACT의 활성화 시 이 내부 전압 Vrl이 소정 전압 레벨보다 저하했을 때, 외부 전원 노드로부터 내부 전압선(4)으로 전류를 공급하여 이 내부 전압 Vrl의 전압 레벨을 상승시킨다.

한편, 내부 전압 Vrl이 소정의 전압 레벨보다도 높을 때는 활성화 지시 신호 ACT의 활성화 시 내부 전압 발생 회로(1b)가 동작하고, 이 내부 전압선(4) 상의 내부 전압 Vrl을 접지 노드로 방전하여, 이 내부 전압 Vrl을 소정 전압 레벨에 구동한다. 이 내부 전압 발생 회로(1b)는 앞의 실시 형태 2에서의 도 3a에 도시하는 구성을 구비한다.

이 도 10에 도시한 바와 같이, 내부 전압 Vrl의 상승 및 저하 양자를 억제하기 위한 내부 전압 발생 회로(1a 및 1b)를 설치함으로써 안정적으로 내부 전압 Vrl을 소정 전압 레벨로 유지할 수 있다.

또, 내부 전압 Vrl의 상승 및 저하의 억제하는 구성으로서는 이하에 도시하는 구성도 이용할 수 있다. 즉, 도 1a에 도시하는 내부 전압 발생 회로의 구성에서 프리차지 회로 및 차검출용 MOS 트랜지스터 및 전류 드라이브용 MOS 트랜지스터의 도전형을 반대로 하고 또한 외부 전원 노드를 접지 노드로 하고 또한 제어 신호의 극성을 반전하면 내부 전압 Vrl의 상승을 억제하는 회로가 실현된다.

마찬가지로 도 3a에 도시하는 내부 전압 발생 회로의 구성에서 프리차지 회로(57) 및 전류 드라이브 트랜지스터(59), 및 차검출용 MOS 트랜지스터(55)의 도전형을 전부 역회전하고, 주어지는 제어 신호의 극성을 반전하고, 접지 노드를 외부 전원 노드라고 하면, 이 도 3a에 도시하는 내부 전압 발생 회로는 이 치환에 의해 내부 전압 Vrl의 저하를 억제하는 회로로서 작용한다.

[실시 형태 5]

도 11a는 본 발명의 실시 형태 5에 따른 반도체 장치의 구성을 개략적으로 나타낸 도면이다. 도 11a에서는 4개가 서로 병렬로 동작하는 내부 전압 발생 회로(130a-130d)와, 내부 전압 발생 회로(130b-130d) 각각에 대응하여, 주어진 클럭 신호를 90°(π/4) 위상 시프트하여 출력하는 π/4 시프터(125a-125c)가 설치된다.

π/4 시프터(125a)의 출력 클럭 신호 Ca는 대응하는 내부 전압 발생 회로(130b)로 주어지며 또한 π/4 시프터(125b)의 입력으로 주어진다. π/4 시프터(125b)의 출력 클럭 신호 Cb는 대응하는 내부 전압 발생 회로(130c)로 주어지며 또한 π/4 시프터(125c)의 입력으로 주어진다. π/4 시프터(125c)의 출력 클럭 신호 Cc는 대응하는 내부 전압 발생 회로(130d)로 주어진다. 내부 전압 발생 회로(130a)에는 클럭 신호 CLKI이 주어지며 또한 π/4 시프터(125a)에는 클럭 신호 CLKI가 주어진다. 따라서, 클럭 신호 CLKI, Ca, Cb, 및 Cc는 각각 위상이 서로 90°씩 어긋나고 있다. 내부 전압 발생 회로(130a-130d) 각각은 제어 신호 발생 회로 및 실시 형태 1, 2, 또는 4로 나타낸 내부 전압 발생 회로를 포함하고 있으며 그 동작 사이클이 주어지는 클럭 신호에 의해 결정된다.

따라서, 이들 내부 전압 발생 회로(130a-130d)는 각각 90°씩 위상이 어긋나서 프리차지, 전압차 검출, 및 내부 전압선 구동을 실행하고 있다. 따라서, 도 11b에 도시한 바와 같이 내부 전압 발생 회로(130a-130d) 각각은 위상이 90°씩 어긋난 클럭 신호 CLKI, Ca, Cb, 및 Cc에 따라서 동작하고 있기 때문에, 내부 전압선(4) 상의 내부 전압 Vrl에 대한 제어 동작 사이클은 이 클럭 신호 CLKI의 주기 Tc의 1/4이 된다.

내부 전압 Vrl의 허용 변동 범위를 ΔVa로 하면, 이 내부 전압 Vrl의 시간 적 변동 ΔVt가 ΔVa/Tc 이상인 경우, 한 사이클 주기 Tc 내에서 시간적 변동 ΔVt를 흡수하는 것이 곤란하며, 그 내부 전압 발생 회로의 반응 속도가 불충분하게 된다. 이 동작 사이클 Tc를 짧게 하기 위해서는 전압차 검출용 트랜지스터를 통하여 흐르는 전류 Ipg의 전류치를 크게 하고 또한 용량 소자(Cpg ; 6, 56)의 용량치 Cpg를 작게 함으로써 단시간에 전류 드라이브 트랜지스터를 충분하게 구동할 수 있는 전압 Vpg을 발생시키는 바와 같이 구성하면 좋다.

그러나, 전압차 검출용 MOS 트랜지스터(5 및 55)는 이 내부 전압 Vrl의 허용 범위 ΔVa가 작기 때문에, 그 게이트-소스 간 전압 Vgs와 임계치 전압 Vth(Vthn 또는 Vthp)의 차를 크게 취하는 것이 어렵다. 따라서, 이 전압차 검출용 MOS 트랜지스터(5 및 55)를 통하여 흐르는 용량 소자의 충방전 전류 Ipg는 비교적 작아진다. 이 전압차 검출용 MOS 트랜지스터(5 및 55)를 통하여 흐르는 전류 Ipg를 크게 하기 위해서, 이들 전압차 검출용 MOS 트랜지스터(5 및 55)의 채널 폭과 채널 길이의 비 W/L을 매우 크게 할 필요가 있어서 회로 점유 면적이 증가한다. 또한, 1개의 내부 전압 발생 회로에서 내부 전압 Vrl의 변동을 보상하는 경우, 이 내부 전압 Vrl이 시간적으로 큰 톱니형(large sawtooth manner)으로 변화한다.

그러나, 이 도 11a에 도시한 바와 같이, 동일한 구성의 내부 전압 발생 회로를 여러개(본 실시 형태에서는 4개)를 준비하고, 각각에 동작 사이클을 규정하는 클럭 신호의 위상을 90°씩 변이시켜 부여함으로써, 이들 내부 전압 발생 회로의 내부 전압 수정(correcting) 동작의 위상을 90° 변이시킬 수 있다. 따라서, 내부 전압 Vrl로부터 본 회로의 반응 속도가 등가적으로 Tc/4가 되며, 이 내부 전압 Vrl의 변동도 ΔVt(1/4)·Tc와 1개의 내부 전압 발생 회로를 이용하는 경우에 비하여 1/4로 억제할 수 있다.

도 12a는 도 11a에 도시하는 π/4 시프터(125a-125c)의 구성의 일례를 개략적으로 나타낸 도면이다. 이들 π/4 시프터(125a-125c)는 동일 구성을 가지고 있으며 도 12a에서는 1개의 π/4 시프터(125)를 대표적으로 나타낸다.

도 12a에서 π/4 시프터(125)는 클럭 신호 CK2 및 ZCK2에 따라서 도통하여 입력 클럭 신호 CK를 통과시키는 트랜스미션 게이트(135a)와, 이 트랜스미션 게이트(135a)를 통과한 클럭 신호를 래치하여 출력 클럭 신호 CK0을 출력하는 래치(135b)를 포함한다. 클럭 신호 CK2 및 ZCK2는 서로 상보인 클럭 신호이며 또한 이들의 클럭 신호 CK2 및 ZCK2의 주파수는 입력 클럭 신호 CK의 2배이다. 다음에, 이 도 12a에 도시하는 π/4 시프터(125)의 동작을 도 12b에 도시하는 동작 파형을 참조하여 설명한다.

입력 클럭 신호 CK와 전송 클럭 신호 CK2는 동상의 클럭 신호이다. 클럭 신호 CK가 상승했을 때, 전송 클럭 신호 CK2도 H 레벨로 상승하고, 트랜시미션 게이트(135a)는 비도통 상태가 되며, 래치(135b)의 출력 클럭 신호 CK0의 상태는 변화하지 않는다. 전송 클럭 신호 CK2가 L 레벨로 하강하면 트랜스미션 게이트(135a)가 도통하고, 입력 클럭 신호 CK를 통과시킨다. 따라서 래치(135b)로부터의 출력 클럭 신호 CK0이 H 레벨로 상승한다. 전송 클럭 신호 CK2가 L 레벨 동안일 때, 입력 클럭 신호 CK는 H 레벨이며, 출력 클럭 신호 CK0은 H 레벨을 유지한다. 전송 클럭 신호 CK2가 입력 클럭 신호 CK의 하강에 동기하여 H 레벨로 상승하면, 트랜스미션 게이트(135a)가 비도통 상태가 되며, 출력 클럭 신호 CK0은 입력 클럭 신호 CK와 분리되며 H 레벨을 유지한다. 계속해서 다시 전송 클럭 신호 CK2가 L 레벨로 하강하면, 트랜스미션 게이트(135a)가 도통하고, 래치(135b)에서부터의 출력 클럭 신호 CK0이 L 레벨로 하강한다.

따라서, 이 도 12a에 도시하는 π/4 시프터(125)는 전송 클럭 신호 CK2의 1/2 사이클만큼 지연하여 입력 클럭 신호 CK를 전송하여 출력 클럭 신호 CK0을 생성하고 있다. 전송 클럭 신호 CK2는 그 주파수가 입력 클럭 신호 CK의 주파수의 2배이다. 따라서, 출력 클럭 신호 CK0은 입력 클럭 신호 CK에 대하여, 위상이 π/4 어긋나고 있다. 이 도 12a에 도시하는 π/4 시프터의 출력 클럭 신호 CK0을 또한 위상 π/4 지연시키는 경우, 트랜스미션 게이트(135a)에 주어지는 전송 클럭 신호의 극성을 반전하여, 전송 클럭 신호 CK2가 H 레벨일 때 트랜스미션 게이트(135a)를 도통 상태로 한다. 이에 따라, 이 출력 클럭 신호 CK0에 대해 π/4 위상으로 더 변이시킬 수 있는 클럭 신호가 얻어진다. 즉, 입력 클럭 신호의 상승 시에 입력부의 트랜스미션 게이트를 비도통 상태로 하도록 클럭 신호 CK2 및 ZCK2를 트랜스미션 게이트로 인가한다.

또, 상술한 도 11a에 도시하는 구성에서는 4개의 내부 전압 발생 회로가 이용되고 있으며, 시분할 다중적(time division multiplex manner)으로 동작하고 있다. 그러나, 이 시분할 다중 동작하는 내부 전압 발생 회로의 수는 4로 한정되지 않고, 2 또는 8이어도 좋다.

이상과 같이, 본 발명의 실시 형태 5에 따르면, 복수의 내부 전압 발생 회로의 동작 위상을 변이시킬 수 있기 때문에, 내부 전압의 수정 동작 사이클이 등가적으로 저감되며 내부 전압을 안정적으로 소정의 전압 레벨로 유지할 수 있다.

[다른 적용 예]

상술한 설명에서는 내부 전압 Vrl은 접지 전압에 가까운 전압 레벨이라고 해서 설명하고 있다. 그러나, 기준 전압 Vrl0의 전압 레벨을 높게 함으로써 내부 전압의 전압 레벨을 높게 할 수 있다. 따라서, 비교적 높은 전압 레벨의 내부 전압이어도 본 발명은 적용 가능하다.

또한, 이 내부 전압 Vrl을 소비하는 내부 회로는 다이내믹 랜덤 액세스 메모리의 경우, 예를 들면 감지 증폭기 회로이며 내부 전압 Vrl 레벨에까지 비트선을 방전한다.

또한 단순하게 이 내부 전압 Vrl은 정전류원 트랜지스터의 게이트로 주어지는 정전압으로서 이용되어도 된다.

이상과 같이, 본 발명에 따르면 내부 전압의 미소한 변화를 용량 소자의 전하의 변화에 따라서 용량 소자의 충전 전하량을 변화시켜서 이 용량 소자의 충전 전압을 내부 전압의 전압차를 증폭하고, 계속해서 이 용량 소자의 충전 전압에 따라서 드라이브 트랜지스터에 의해 내부 전압의 레벨을 조정하고 있다. 따라서, 소점유 면적뿐만 아니라 저소비 전류로 안정적으로 내부 전압을 발생할 수 있는 내부 전압 발생 회로를 실현할 수 있다.

Claims (3)

1. 반도체 장치에 있어서,

   내부 전압선(4 : x) 및,

   상기 내부 전압선 상에 내부 전압을 발생하기 위한 내부 전압 발생 회로(1)를 구비하고,

   상기 내부 전압 발생 회로(1)는

   기준 전압 발생 회로(2),

   용량 소자(6 : 56),

   상기 기준 전압 발생 회로로부터의 기준 전압과 상기 내부 전압선 상의 내부 전압과의 차에 따라서 상기 용량 소자의 충전 전압을 변화시키는 차검출 수단(5 및 55), 및

   상기 용량 소자의 충전 전압에 따라서 전원 노드와 상기 내부 전압선 간에 전류를 흘리는 전류 드라이브 소자(9 : 59)를 구비하는 반도체 장치.
2. 제1항에 있어서, 상기 내부 전압 발생 회로(1)는 제어 신호에 응답하여 상기 용량 소자와 상기 차검출 회로를 분리하는 전하 보유 회로(8 : 65)를 더 구비하는 반도체 장치.
3. 제1항에 있어서, 상기 내부 전압 발생 회로(1)는 제어 신호에 응답하여 상기 용량 소자(6 : 56)를 상기 전원 노드에 결합하고 또한 상기 용량 소자와 상기 차검출 회로를 분리하는 프리차1지 회로(7 : 57)를 더 구비하는 반도체 장치.