DE10022665A1 - Halbleitereinrichtung - Google Patents

Abstract

Es wird eine Änderung der internen Spannung auf einer internen Spannungsleitung (4) als Entladestrom eines Kapazitätselementes (6) über einen MOS-Transistor (5) derart erfaßt, daß ein geladene Spannung des Kapazitätselementes (6) geändert wird. Gemäß der geladenen Spannung des Kapazitätselementes wird ein Stromtreibertransistor (9) derart getrieben, daß er einen Strom zur internen Spannungsleitung (4) liefert. Die interne Spannung wird stabil erzeugt mit einem geringen Stromverbrauch und einer kleinen Belegungsfläche.

Description

Die vorliegende Erfindung bezieht sich auf Halbleitereinrichtun­ gen. Speziell bezieht sie sich auf eine Halbleitereinrichtung, die intern eine notwendige Spannung erzeugt. Speziell bezieht sich die vorliegende Erfindung auf einen Aufbau zur stabilen Er­ zeugung einer internen Spannung mit einem niedrigen Stromversor­ gungsspannungspegel.

Mit der Entwicklung und weiten Verbreitung von Kommunikations- und Informationsverarbeitungsgeräten werden verschiedene Halb­ leitereinrichtungen in solchen Geräten eingesetzt. Eine höhere Leistungsfähigkeit wird für solche Halbleitereinrichtungen benö­ tigt, während die Einheitlichkeit der Spezifikation zwischen den Komponenten wichtiger wird, da die Halbleitereinrichtung auf ei­ ner Platine zusammen mit anderen Einrichtungskomponenten mon­ tiert ist. Ein Beispiel der Spezifikation, für eine Einheitlich­ keit erforderlich ist, ist eine Spannung, die zu einer Mehrzahl von Halbleitereinrichtungen (Komponenten) geliefert wird. Wenn alle Einrichtungen und Komponenten mit einer gemeinsamen Span­ nung arbeiten, ist der Entwurf einer Stromversorgung auf der Platine vereinfacht. Daher ist es grundsätzlich erforderlich, daß ein Halbleiterchip (Einrichtung) eine Art von Versorgungs­ spannung (außer der Massespannung) empfängt, um zu arbeiten.

Eine Spannung, die den gleichen Spannungspegel wie den der ex­ ternen Versorgungsspannung extVdd aufweist, ist nicht immer ver­ fügbar als Spannung, die zu einer Schaltung innerhalb der Halb­ leitereinrichtung (Chip) geliefert wird. Da die Betriebsge­ schwindigkeit und die Integration voranschreiten, verringern sich die Abmessungen eines Transistors beträchtlich. In dem Fall eines MOS-Transistors (Feldeffekttransistor mit isoliertem Gate) ist beispielsweise die externe Stromversorgungsspannung extVdd im Hinblick auf die Zuverlässigkeit eines Gateisolierfilmes und auf die Durchbruchsspannung zwischen dem Drain und Source zu hoch und kann somit nicht direkt zum Treiben des MOS-Transistors verwendet werden. Folglich wird die externe Stromversorgungs­ spannung extvdd intern auf einen erforderlichen Spannungspegel zur Anwendung bei einer internen Schaltung umgewandelt.

Fig. 13 zeigt einen Aufbau eines der Anmelderin bekannten Ab­ wärtswandlers VDC einer internen Spannung. Bezugnehmend auf Fig. 13 enthält der Abwärtswandler VDC einer internen Spannung einen Vergleicher CMP zum Vergleichen einer Referenzspannung Vrefs mit einer internen Spannung Vdds (interne Stromversorgungsspannung) und einen Stromtreibertransistor DR zum Liefern eines Stroms von einem externen Stromversorgungsknoten zu einer internen Span­ nungsleitung gemäß einem Ausgabesignal des Vergleichers CMP.

Der Vergleicher CMP enthält p-Kanal-MOS-Transistoren Q1 und Q2, die mit dem externen Stromversorgungsknoten gekoppelt sind, um Strom zu liefern, n-Kanal-MOS-Transistoren Q3 und Q4, die Strom von den MOS-Transistoren Q1 und Q2 empfangen, um die Referenz­ spannung Vrefs mit der internen Spannung Vdds zu vergleichen, und ein n-Kanal-MOS-Transistor Q5, der einen Pfad bereitstellt, um als Reaktion auf ein Aktivierungssignal VDCON zu bewirken, daß ein Betriebsstrom durch den Vergleicher CMP fließt. Das Gate und der Drain des MOS-Transistors Q2 sind zusammen mit dem Gate des MOS-Transistors Q1 verbunden, und die MOS-Transistoren Q1 und Q2 bilden eines Stromspiegelschaltung. Der Stromtreibertran­ sistor DR ist aus einem p-Kanal-MOS-Transistor gebildet.

Bei dem Aufbau des Abwärtswandlers VDC einer internen Spannung, der in Fig. 13 gezeigt ist, ist der MOS-Transistor Q5 in einem Aus-Zustand, ist ein Ausgabesignal des Vergleichers CMP auf dem Pegel der externen Versorgungsspannung extVdd und ist folglich der Stromtreibertransistor DR in einem Aus-Zustand, wenn das Ak­ tivierungssignal VDCON auf einem L-Pegel (logisch niedrig) ist.

Wenn das Aktivierungssignal VDCON einen H-Pegel (logisch hoch) erreicht, erreicht der MOS-Transistor Q5 einen Ein-Zustand und der Vergleicher CMP startet als Reaktion einen Vergleichsbe­ trieb. Wenn die interne Spannung Vdds höher ist als die Refe­ renzspannung Vrefs, erreicht ein Ausgabesignal des Vergleichers CMP einen H-Pegel, so daß der Stromtreibertransistor DR in dem Aus-Zustand bleibt. Wenn die interne Spannung Vdds niedriger ist als die Referenzspannung Vrefs, verringert sich ein Ausgabesi­ gnal des Vergleichers CMP, so daß der Stromtreibertransistor DR Strom von dem externen Versorgungsknoten zu der internen Span­ nungsleitung gemäß dem Ausgabesignal des Vergleichers CMP lie­ fert. Als Ergebnis steigt der Spannungspegel der internen Span­ nung Vdds an. Die interne Spannung Vdds wird somit auf dem Pegel der Referenzspannung Vrefs gehalten.

Die interne Spannung Vdds von dem Abwärtswandler VDC einer in­ ternen Spannung ist auf dem gleichen Pegel wie der der Referenz­ spannung Vrefs und niedriger als die externe Versorgungsspannung extVdd und wird beispielsweise einer internen Schaltung als eine Betriebsversorgungsspannung geliefert.

Bezüglich einer solchen internen Spannung gibt es in den meisten Fällen eine Mehrzahl von Arten. Bei einer Halbleiterspeicherein­ richtung gibt es beispielsweise zwei Arten von internen Spannun­ gen oder die Spannung, die zu einem Speicherfeld übertragen wird, und die Spannung zum Betreiben der peripheren Schaltungs­ anordnung. Die Spannung eines benötigten Zwischenpegels wird auch mit einem Spannungsabwärtswandler erzeugt, wie er in Fig. 13 gezeigt ist. Von diesen internen Spannungen wird eine Span­ nung Vrl auf einem relativ niedrigen Spannungspegel normalerwei­ se zur Reduzierung des Stromverbrauchs verwendet.

Fig. 14A zeigt ein Beispiel der Verwendung der Spannung Vrl. In Fig. 14A wird die Spannung Vrl zur Einstellung eines durch einen Stromquellentransistor Q6 einer internen Schaltung NK getriebe­ nen Stromes verwendet. Wenn der Pegel der Spannung Vrl niedrig ist, ist die Leitfähigkeit des Stromquellentransistors Q6 auch klein, so daß der Durchgangsstrom Ic in der internen Schaltung NK verringert werden kann. In anderen Worten, kann ein Bereit­ schaftszustandsstrom, der in einem Bereitschaftszustand fließt, verringert werden, und folglich können batteriebetriebene Geräte für eine lange Zeitdauer mit einer Batterie betrieben werden.

Fig. 14B zeigt eine andere Verwendung der internen Spannung Vrl. Bei dem in Fig. 14B gezeigten Aufbau werden Übertragungsgatter TG1 und TG2 durch ein Umschaltsignal HS selektiv in einen lei­ tenden Zustand gebracht, um eine der internen Spannungen Vh und Vrl zu dem Gate des Stromtreibertransistors Q6 zu liefern. Die interne Spannung Vh ist höher als die interne Spannung Vrl.

Wenn das Umschaltsignal HS auf einem L-Pegel ist, erreicht ein Ausgabesignal eines Inverters IV1 einen H-Pegel und als Reaktion wird das Übertragungsgatter TG1 leitend und die interne Spannung Vh wird zu dem Stromtreibertransistor Q6 geliefert. Zu dieser Zeit steigt der Betriebsstrom (Durchgangsstrom) Ic der internen Schaltung NK derart an, daß ermöglicht wird, daß die interne Schaltung NK mit hoher Geschwindigkeit arbeitet. Wenn das Um­ schaltsignal HS auf dem H-Pegel ist, fällt andererseits das Aus­ gabesignal des Inverters IV1 auf den L-Pegel und als Reaktion wird das Übertragungsgatter TG2 leitend und die interne Spannung Vrl wird zu dem Gate des Stromtreibertransistors Q6 geliefert und der Durchgangsstrom 1C steigt an.

Gemäß dem in Fig. 14B gezeigten Aufbau ist die durch den Strom­ quellentreibertransistor Q6 getriebene Strommenge gemäß einem Betriebsmodus derart eingestellt, daß der Stromverbrauch in dem Bereitschaftszustand verringert wird und daß eine Schaltung ver­ wirklicht wird, die mit hoher Geschwindigkeit arbeitet. Da der Durchgangsstrom Ic in Abhängigkeit des Betriebsmodusumschaltsi­ gnals HS verändert wird, ist es nicht notwendig eine Mehrzahl von Stromquellentransistoren anzuordnen und diese Transistoren gemäß dem Betriebsmodus selektiv in den Ein-Zustand zu setzen. Folglich kann die Anzahl der Stromquellentransistoren derart verringert werden, daß die durch die gesamte Schaltung belegte Fläche verringert wird.

Fig. 15A zeigt eine weitere Verwendung der internen Spannung Vrl. Bei dem in Fig. 15A gezeigten Aufbau wird die interne Span­ nung Vrl dem Source eines n-Kanal-MOS-Transistors Q7 geliefert. Der Drain des MOS-Transistors Q7 ist derart gekoppelt, daß er eine Versorgungsspannung Vd empfängt. Eine Massespannung GND wird zu dem Gate des MOS-Transistors Q7 geliefert. Die interne Spannung Vrl ist eine positive Spannung und die Gate-Source- Spannung Vgs des MOS-Transistors ist negativ, was den Leckstrom Ioff (Unterschwellenstrom) verringert. Wenn die Rückseitengate­ vorspannung des MOS-Transistors Q7 in diesem Fall geringer ist als die interne Spannung Vrl, die an den Source des MOS- Transistors Q7 angelegt ist, steigt die Substrat-Source-Spannung Vbs in einer negativen Richtung und die Schwellenspannung des MOS-Transistors Q7 steigt aufgrund des Rückseitengatevorspan­ nungseffekts an. Folglich kann der untere Schwellenstrom Ioff weiter ansteigen.

Das in Fig. 15A dargestellte Spannungsanwendungssystem wird bei einer Speicherzelle eines DRAM (Dynamischer Direktzugriffsspei­ cher) angewendet. Das Spannungsanwendungsschema zur Verringerung des Leckstroms wird als verstärktes Meßmasse-Schema (BSG-Schema, Boosted-Sense-Ground-Schema) bezeichnet, wie es bei Asakura et al. in ISSCC, Digest of Technical Papers, 1994, S. 1303-1309 diskutiert ist.

Fig. 15B zeigt schematisch die Spannungsanwendung auf eine Spei­ cherzelle gemäß dem BSG-Schema. Die Speicherzelle MC enthält ei­ nen Speicherkondensator Ms zum Speichern einer Information und einen Zugriffstransistor MT zum Verbinden eines Speicherkonden­ sators Ms mit einer Bitleitung BL (oder /BL) gemäß einer Si­ gnalspannung auf einer Wortleitung WL. Der Zugriffstransistor MT ist aus einem n-Kanal-MOS-Transistor gebildet und sein Gate ist mit der Wortleitung WL verbunden, sein Drain ist mit der Bitlei­ tung BL (oder /BL) verbunden und sein Rückseitengate empfängt eine konstante Vorspannung Vbb.

In einem Bereitschaftszustandszyklus wird die Bitleitung BL auf einem Zwischenspannungspegel gehalten und die Wortleitung WL ist auf einem Massespannungs-GND-Pegel. Es wird angenommen, daß ein aktiver Zyklus nun beginnt, eine Speicherzelle ausgewählt wird und ein L-Pegel Datenwert zu der Bitleitung BL übertragen wird. Wenn die Speicherzelle MC eine nicht ausgewählte Speicherzelle ist, ist die Spannung auf der Wortleitung WL auf dem Massespan­ nungs-GND-Pegel. Wenn die Spannung Vbsg, die einem L-Pegel Da­ tenwert auf der Bitleitung BL entspricht, auf dem internen Span­ nungs-Vrl-Pegel ist, wird daher die Gate-Source-Spannung Vgs des Zugriffstransistors MT eine negative Spannung. Ferner steigt die Differenz zwischen der Rückseitengatespannung Vbb des Zu­ griffstransistors MT und der Spannung Vbsg auf der Bitleitung BL in einer negativen Richtung derart an, daß der Leckstrom, der von dem Speicherzellenkondensator Ms zu der Bitleitung BL über den Zugriffstransistor MT fließt, verringert wird. In anderen Worten, wird in dem aktiven Zyklus die Verringerung des Span­ nungspegels eines H-Pegel Datenwerts in der nicht ausgewählten Speicherzelle verhindert, werden die Auffrischeigenschaften ver­ bessert und kann die Datenhaltezeit erhöht werden.

Ein Einsatz einer solchen internen Niedrigpegelspannung Vrl ist unerläßlich zum Erreichen eines niedrigen Stromverbrauchs bei einer Halbleitereinrichtung. Es ist jedoch schwierig, stabil ei­ ne Spannung als eine interne Spannung Vrl zu erzeugen, die nahe an der Schwellenspannung eines n-Kanal-MOS-Transistors ist. Wenn beispielsweise der n-Kanal-MOS-Transistor derart diodenverbunden ist, daß eine interne Spannung Vrl erzeugt wird, ändert sich der Pegel der internen Spannung Vrl gemäß den Temperatureigenschaf­ ten der Schwellenspannung des MOS-Transistors, was zu einer deutlichen Temperaturabhängigkeit der internen Spannung Vrl führt. Um diese Schwierigkeit der Temperaturabhängigkeit zu ver­ hindern, wird zum Beispiel der in Fig. 13 gezeigte Spannungsab­ wärtswandler eingesetzt. In diesem Fall entsprechen die Refe­ renzspannungen Vrefs und Vdds der Spannung, die nahe an den Schwellenspannungen der MOS-Transistoren Q3 und Q4 ist. Der ge­ meinsame Sourceknoten der MOS-Transistoren Q3 und Q4 ist über den MOS-Transistor Q5 mit dem Masseknoten verbunden. Der gemein­ same Sourceknoten dieser MOS-Transistoren Q3 und Q4 ist auf ei­ nem höheren Spannungspegel als der Massepegel aufgrund des Ka­ nalwiderstands des MOS-Transistors Q5. Selbst wenn die Spannung, die nahe an den Schwellenspannungen der MOS-Transistoren Q3 und Q4 ist, zu den Gates der MOS-Transistoren Q3 und Q4 geliefert wird, sind die MOS-Transistoren Q3 und Q4 im wesentlichen im Aus-Zustand und können nicht einen Vergleichsbetrieb durchfüh­ ren.

Fig. 16 zeigt ein Beispiel des Aufbaus einer der Anmelderin be­ kannten Vrl-Erzeugungsschaltung. Bezugnehmend auf Fig. 16 ent­ hält die Vrl-Erzeugungsschaltung einen p-Kanal-MOS-Transistor Q10, der zwischen einem externen Versorgungsknoten und einem Knoten NA verbunden ist und eine Massespannung GND an seinem Ga­ te empfängt, einen p-Kanal-MOS-Transistor Q11, der zwischen ei­ nem Knoten NA und einem Knoten NB verbunden ist und eine Refe­ renzspannung Vrl0 an seinem Gate empfängt, einen p-Kanal-MOS- Transistor Q12, der zwischen dem Knoten NA und einem Knoten NC verbunden ist und die interne Spannung Vrl an seinem Gate emp­ fängt, einen n-Kanal-MOS-Transistor Q13, der zwischen dem Knoten NB und einem Masseknoten verbunden ist und dessen Gate mit dem Knoten NB verbunden ist, und einen n-Kanal-MOS-Transistor Q14, der zwischen dem Knoten NC und dem Masseknoten verbunden ist und dessen Gate mit dem Knoten NB verbunden ist. Die MOS- Transistoren Q13 und Q14 bilden eine Stromspiegelschaltung.

Wenn die interne Spannung Vrl höher ist als die Referenzspannung Vr10, ist bei dem in Fig. 16 gezeigten Aufbau der Strom, der durch den MOS-Transistor Q11 fließt, mengenmäßig größer als der Strom, der durch den MOS-Transistor Q12 fließt. Die MOS- Transistoren Q13 und Q14 ermöglichen, daß der Strom, der dadurch fließt, die gleiche Größe aufweist wie der Strom, der durch den MOS-Transistor Q11 fließt. Folglich nimmt der Spannungspegel des Knotens NC, d. h. der Spannungspegel der internen Spannung Vrl ab.

Wenn die interne Spannung Vrl niedriger ist als die Referenz­ spannung Vr10, ist im Gegensatz dazu der Strom, der durch den MOS-Transistor Q12 fließt, mengenmäßig größer als der Strom, der durch den MOS-Transistor Q11 fließt. Der MOS-Transistor Q14 kann nicht den gesamten Strom ableiten, der von dem MOS-Transistor Q12 geliefert wird und der Pegel der internen Spannung Vrl von dem Knoten NC steigt an. In anderen Worten, die interne Spannung Vrl wird auf dem Pegel der Referenzspannung Vr10 gehalten.

Gemäß dem Aufbau der in Fig. 16 gezeigten Vrl- Erzeugungsschaltung wird die interne Spannung Vrl durch den Sourcestrom des MOS-Transistors Q12 erzeugt. Daher muß der Durchgangsstrom Ica der Vrl-Erzeugungsschaltung erhöht werden. Speziell wenn die interne Spannung Vrl für einen DRAM des BSG- Schemas, das in Fig. 15B gezeigt ist, verwendet wird, wird die interne Spannung Vrl zum Entladen der Bitleitungen verwendet und daher wird eine große Stromtreiberfähigkeit für die interne Spannungserzeugungsschaltung benötigt (um einen Anstieg des Spannungspegels der internen Spannung Vrl aufgrund des Entlade­ stroms zu verhindern). In dem Fall des in Fig. 16 gezeigten Auf­ baus sollte die Größe des MOS-Transistors einer Komponente er­ höht werden (das Verhältnis zwischen Gatebreite und Gatelänge), was zu einem Anstieg der durch die Schaltung belegten Fläche und einem Anstieg des Stromverbrauchs führt.

Fig. 17 zeigt einen anderen Aufbau einer der Anmelderin bekann­ ten Vrl-Erzeugungsschaltung. Die in Fig. 17 gezeigte Vrl- Erzeugungsschaltung enthält einen Vergleicher CMPP zum Verglei­ chen einer Referenzspannung Vrl0 mit einer Spannung Vrl auf ei­ ner internen Spannungsleitung INV und einen Stromtreibertransi­ stor NQ zum Entladen der internen Spannungsleitung INV auf einen Massespannungspegel gemäß einem Ausgabesignal des Vergleichers CMPP. Der Stromtreibertransistor NQ ist als n-Kanal-MOS- Transistor ausgebildet.

Der Vergleicher CMPP enthält einen p-Kanal-MOS-Transistor Q15, der zwischen einem externen Versorgungsknoten und einem internen Knoten ND verbunden ist und dessen Gate mit einem Masseknoten verbunden ist, einen p-Kanal-MOS-Transistor Q16, der zwischen dem internen Knoten ND und einem internen Knoten NE verbunden ist und dessen Gate die Referenzspannung Vrl0 empfängt, einen p- Kanal-MOS-Transistor Q17, der zwischen dem internen Knoten ND und einem internen Knoten NF verbunden ist und dessen Gate mit der internen Spannungsleitung INV verbunden ist, einen n-Kanal- MOS-Transistor Q18, der zwischen dem internen Knoten NE und dem Masseknoten verbunden ist und dessen Gate mit dem internen Kno­ ten NF verbunden ist, und einen n-Kanal-MOS-Transistor Q19, der zwischen dem internen Knoten NF und dem Masseknoten verbunden ist und dessen Gate mit dem internen Knoten NF verbunden ist.

Der in Fig. 17 gezeigte Vergleicher CMPP ist äquivalent zu dem in Fig. 13 gezeigten Vergleicher, wobei die Spannungspolarität und die Leitungstypen der Transistoren umgekehrt ist. Wenn die interne Spannung Vrl höher ist als die Referenzspannung Vrl0, ist der Strom, der durch den MOS-Transistor Q17 fließt, mengen­ mäßig geringer als der Strom, der durch den MOS-Transistor Q16 fließt. Die MOS-Transistoren Q18 und Q19 bilden eine Stromspie­ gelschaltung und somit fließt mengenmäßig der gleiche Strom durch die MOS-Transistoren Q18 und Q19. Folglich erreicht ein Ausgabesignal des Vergleichers CMPP einen hohen Pegel und die Leitfähigkeit des Stromtreibertransistors NQ steigt an, so daß Strom von der internen Spannungsleitung INV zu dem Masseknoten derart entladen wird, daß der Spannungspegel der internen Span­ nung Vrl abnimmt. Wenn die interne Spannung Vrl niedriger ist als die Referenzspannung Vrl0, ist andererseits das Ausgabesi­ gnal des Vergleichers CMPP auf einem L-Pegel und so wird der Stromtreibertransistor NQ ausgeschaltet.

Bei dem Aufbau der in Fig. 17 gezeigten Vrl-Erzeugungsschaltung, kann, wenn die Ansprechzeit auf eine Änderung der internen Span­ nung Vrl nicht berücksichtigt wird, die Gleichstromlieferfähig­ keit durch Verringern des Durchgangsstroms Icb erhöht werden, während das Verhältnis zwischen der Kanalbreite und der Ka­ nallänge des Stromtreibertransistors NQ zur Erhöhung seiner Stromtreiberfähigkeit erhöht wird, ohne die belegte Fläche zu erhöhen. Im Hinblick auf einen zulässigen Bereich der Änderung der internen Spannung Vrl wird jedoch die notwendige minimale Antwortgeschwindigkeit auf die interne Spannung Vrl benötigt und der Durchgangsstrom Icb muß eine gewisse Größe aufweisen.

Die Verwendung der in Fig. 17 gezeigten Vrl-Erzeugungsschaltung stellt eine interne Spannung Vrl mit einer großen Stromlieferfä­ higkeitserzeugung bereit und weist eine kleine belegte Fläche auf. Bei dem Vergleicher CMPP werden jedoch die Referenzspannung Vrl0 und die interne Spannung Vrl durch p-Kanal-MOS-Transistoren Q16 und Q17 verglichen. Die Source der MOS-Transistoren Q16 und Q17 entsprechen dem Knoten ND. Die Stromtreiberfähigkeit des p- Kanal-MOS-Transistors Q17 wird durch seine Gate-Source-Spannung Vgs bestimmt. Wenn die externe Versorgungsspannung extVdd, die zu dem Knoten ND übertragen wird, sich ändert, ändert sich der Strom, der durch die MOS-Transistoren Q16 und Q17 fließt, in Ab­ hängigkeit des Quadrats des Unterschiedes zwischen der Gate- Source-Spannung Vgs der MOS-Transistoren Q16 und Q17 und der Schwellenspannung von ihnen (die MOS-Transistoren Q16 und Q17 arbeiten in einem Sättigungsbereich). Daher kann der Pegel der internen Spannung Vrl nicht auf dem Referenzspannungs-Vrl0-Pegel in einer stabilen Weise gehalten werden, so daß sich der Pegel der internen Spannung Vrl gemäß der externen Versorgungsspannung extVdd ändert.

Um die Schwierigkeit des Stromversorgungsrauschens der externen Versorgungsspannung extvdd zu lösen, kann eine andere interne Spannung Vdd' verwendet werden, die in einem stabilen Zustand ist, sogar wenn die interne Spannung Vrl verbraucht wird. Jedoch sollte eine andere Schaltung zur Erzeugung der internen Spannung Vdd' nur für den stabilen Betrieb der internen Spannung Vrl vor­ gesehen werden, was zu einem Anstieg der Schaltungsfläche führt.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterein­ richtung bereitzustellen, die stabil eine interne Spannung eines gewünschten Spannungspegels mit einem einfachen Schaltungsaufbau und ohne Erhöhung der Belegungsfläche erzeugen kann.

Die Aufgabe wird durch die Halbleitereinrichtung des Anspruches 1 gelöst.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange­ geben.

Die Halbleitereinrichtung kann intern eine interne Spannung mit einem geringen Pegel stabil erzeugen.

Eine Halbleitereinrichtung gemäß der vorliegenden Erfindung ent­ hält eine interne Spannungsleitung und eine interne Spannungser­ zeugungsschaltung zum Erzeugen einer internen Spannung auf der internen Spannungsleitung. Die interne Spannungserzeugungsschal­ tung enthält eine Referenzspannungserzeugungsschaltung, ein Ka­ pazitätselement, eine Differenzerfassungsschaltung zur Änderung der geladenen Spannung des Kapazitätselementes gemäß einer Dif­ ferenz zwischen der Referenzspannung von der Referenzspannungs­ erzeugungsschaltung und der internen Spannung auf der internen Spannungsleitung und ein Stromtreiberelement zum Bewirken eines Stromflusses zwischen einem Stromversorgungsknoten und der in­ ternen Spannungsleitung gemäß der geladenen Spannung des Kapazi­ tätselementes.

Die geladene Spannung des Kapazitätselementes wird gemäß der Differenz zwischen der Referenzspannung und der internen Span­ nung geändert, und die interne Spannung wird folglich durch Treiben des Stromtreiberelements basierend auf der geladenen Spannung erzeugt. In anderen Worten, eine geringe Änderung in der internen Spannung wird durch eine Änderung der angesammelten Ladungsmenge des Kapazitätselementes derart verstärkt, daß das Stromtreiberelement getrieben wird. Folglich kann als Reaktion auf die Änderung der internen Spannung schnell die Änderung der internen Spannung über das Stromtreiberelement behoben werden. Das Laden/Entladen des Kapazitätselementes wird nur verwendet und die Änderung der internen Spannung kann mit einem einfachen Schaltungsaufbau erfaßt werden. Ferner wird nur ein Treiben ei­ nes Steuerelektrodenknotens des Stromtreiberelementes für das Kapazitätselement benötigt, und die durch das Kapazitätselement belegte Fläche kann verringert werden und folglich kann die durch die Schaltung belegte Fläche verringert werden.

Ferner wird eine Differenz zwischen der Referenzspannung und der internen Spannung durch die Änderung der geladenen Spannung des Kapazitätselementes dargestellt. Als Ergebnis kann das Strom­ treiberelement ohne Einfluß der Änderung der Versorgungsspan­ nung, wie zum Beispiel der externen Versorgungsspannung, getrie­ ben werden.

Unter Verwendung des Stromtreiberelementes kann die interne Spannung mit einer großen Stromtreiberleistungsfähigkeit erzeugt werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsformen der Erfin­ dung anhand der Figuren. Von den Figuren zeigen.

Fig. 1A einen Aufbau einer internen Spannungserzeu­ gungsschaltung gemäß einer ersten Ausführungs­ form der Erfindung,

Fig. 1B ein Zeitablaufdiagramm, das einen Betrieb der in Fig. 1A gezeigten Schaltung zeigt,

Fig. 2A einen Aufbau eines Abschnitts zur Erzeugung von in Fig. 1A gezeigten Steuersignalen,

Fig. 2B ein Zeitablaufdiagramm, das einen Betrieb der in Fig. 2A gezeigten Steuersignalerzeugungs­ schaltung zeigt,

Fig. 3A einen Aufbau einer internen Spannungserzeu­ gungsschaltung gemäß einer zweiten Ausfüh­ rungsform der Erfindung,

Fig. 3B eine Signalwellenformdarstellung, die einen Betrieb der in Fig. 3A gezeigten Schaltung zeigt,

Fig. 4A einen Aufbau eines Abschnitts zur Erzeugung von in Fig. 3A gezeigten Steuersignalen,

Fig. 4B eine Zeitablaufdarstellung, die einen Betrieb der in Fig. 4A gezeigten Schaltung darstellt,

Fig. 5 schematisch einen Gesamtaufbau einer Halblei­ tereinrichtung gemäß einer dritten Ausfüh­ rungsform der Erfindung,

Fig. 6 schematisch eine in Fig. 5 gezeigte Steuersi­ gnalerzeugungsschaltung,

Fig. 7 schematisch einen Aufbau einer in Fig. 6 ge­ zeigten Frequenzmultipliziererschaltung,

Fig. 8 einen Aufbau des in Fig. 7 gezeigten Frequenz­ teilers,

Fig. 9 ein Zeitablaufdiagramm, das einen Betrieb des in Fig. 8 gezeigten Frequenzteilers darstellt,

Fig. 10 schematisch einen Aufbau einer Halbleiterein­ richtung gemäß einer vierten Ausführungsform der Erfindung,

Fig. 11A schematisch einen Aufbau einer Halbleiterein­ richtung gemäß einer fünften Ausführungsform der Erfindung,

Fig. 11B eine Zeitablaufdarstellung, die den Betrieb der in Fig. 11A gezeigten Schaltung darstellt,

Fig. 12A ein Beispiel eines Aufbaus eines in Fig. 1A gezeigten π/4-Schiebers,

Fig. 12B eine Zeitablaufdarstellung, die einen Betrieb des in Fig. 12A gezeigten π/4-Schiebers zeigt,

Fig. 13 ein Beispiel eines Aufbaus einer der Anmelde­ rin bekannten internen Spannungserzeugungs­ schaltung,

Fig. 14A u. 14B die Verwendung der internen Spannung,

Fig. 15A u. 15B eine andere Verwendung der internen Spannung,

Fig. 16 einen Aufbau der der Anmelderin bekannten in­ ternen Spannungserzeugungsschaltung und

Fig. 17 einen anderen Aufbau der der Anmelderin be­ kannten internen Spannungserzeugungsschaltung.

Erste Ausführungsform

Fig. 1A zeigt einen Aufbau einer internen Spannungserzeugungs­ schaltung gemäß einer ersten Ausführungsform der Erfindung. Be­ zugnehmend auf Fig. 1A enthält die interne Spannungserzeugungs­ schaltung 1 eine Referenzspannungserzeugungsschaltung 2 zur Er­ zeugung einer Referenzspannung Vrl0, eine Pegelschiebeschaltung 3, die die Referenzspannung Vrl0 von der Referenzspannungserzeu­ gungsschaltung 2 empfängt und ein Pegelverschieben der Referenz­ spannung derart durchführt, daß eine Referenzspannung Vrl0 + Vthp erzeugt wird, einen n-Kanal-MOS-Transistor 5, der die Differenz zwischen der Referenzspannung von der Pegelschiebeschaltung 3 und der internen Spannung Vrl auf einer internen Spannungslei­ tung 4 erfaßt, um einen Stromfluß gemäß der Differenz zu bewir­ ken, ein Kapazitanzelement bzw. ein Kondensator 6 mit geladener Spannung, die durch den Differenzerfassungs-MOS-Transistor 5 eingestellt ist, eine Vorladeschaltung 7, die das Kapazitanzele­ ment 6 auf eine vorbestimmte Spannung vorlädt, eine Ladungshal­ teschaltung 8 zum Halten der geladenen elektrischen Ladungen des Kapazitanzelements 6 und einen p-Kanal-MOS-Transistor 9, der ei­ nen Strom von einem externen Versorgungsknoten zu der internen Spannungsleitung 4 gemäß der geladenen Spannung Vpg des Kapa­ zitanzelementes 6 liefert.

Die Referenzspannungserzeugungsschaltung 2 enthält variable Wi­ derstandselemente R1 und R2, die in Reihe zwischen einem Knoten, der die interne Referenzspannung Vdd0 empfängt, und einem Masse­ knoten verbunden sind. Von einem Verbindungsknoten zwischen den variablen Widerstandselementen R1 und R2 wird die Referenzspan­ nung Vrl0 geliefert. Bezugnehmend auf die variablen Widerstand­ selemente R1 und R2 können ihre Widerstandswerte unter Verwen­ dung von Schmelzelementen eingestellt werden, zum Beispiel kann der Spannungspegel der Referenzspannung Vrl0 entsprechend einge­ stellt werden und die Referenzspannung Vrl0 auf einem optimalen Pegel kann erzeugt werden, sogar wenn sich ein Prozeßparameter oder ähnliches ändert.

Die Pegelschiebeschaltung 3 enthält ein Widerstandselement R3 und einen p-Kanal-MOS-Transistor 3p, die in Reihe verbunden sind zwischen einem internen Knoten und dem Masseknoten. Der Wider­ standswert des Widerstandselements R3 ist auf einen Wert einge­ stellt, der ausreichend höher ist als ein Kanalwiderstand (Ein- Widerstand) des p-Kanal-MOS-Transistors 3p. Daher arbeitet der p-Kanal-MOS-Transistor 3p in einem Sourcefolgermodus und hält so die Source-Gate-Spannung des Transistors auf dem Spannungspegel eines Absolutwertes Vthp der Schwellenspannung des Transistors. Der Widerstandswert des Widerstandselementes R3 ist groß genug, um den Stromverbrauch in der Pegelschiebeschaltung 3 zu verrin­ gern. Dies ist deshalb, da die Pegelschiebeschaltung 3 nur benö­ tigt wird, um die Gatekapazität des Differenzerfassungs-MOS- Transistors 5 zu laden und somit keine große Stromlieferfähig­ keit benötigt wird.

Ähnlich wird in der Referenzspannungserzeugungsschaltung 2 kein Strom nach dem Laden der Gatekapazität des MOS-Transistors 3p verbraucht. Folglich können die Widerstandswerte der Wider­ standselemente R1 und R2 groß genug gemacht werden, um den Stromverbrauch zu verringern.

Das Gate des MOS-Transistors 5 ist mit dem Ausgabeknoten der Pe­ gelschiebeschaltung 3 verbunden und sein Source ist mit der in­ ternen Spannungsleitung 4 verbunden. Wenn der Unterschied zwi­ schen dem Ausgabepegel der Pegelschiebeschaltung 3 und der Span­ nung Vrl auf der internen Spannungsleitung 4 die Schwellenspan­ nung Vthn oder mehr erreicht, wird der MOS-Transistor 5 einge­ schaltet und ein Strom fließt. Das Gate des MOS-Transistors 5 ist mit einer Stabilisierungskapazität 10 zur Stabilisierung der Gatespannung des MOS-Transistors 5 versehen.

Die Vorladeschaltung 7 enthält p-Kanal-MOS-Transistoren 7a und 7b, die zwischen einem externen Versorgungsknoten, der eine ex­ terne Versorgungsspannung extVdd empfängt, und einem Knoten 7d in Reihe verbunden sind, und einen n-Kanal-MOS-Transistor 7c, der zwischen dem Knoten 7d und dem MOS-Transistor 5 verbunden ist. Die MOS-Transistoren 7a und 7c weisen Gates auf, die ein Vorladeanweisungssignal ZPRE empfangen. Das Gate und der Drain des p-Kanal-MOS-Transistors 7b sind mit dem Knoten 7d verbunden, und der p-Kanal-MOS-Transistor 7b arbeitet in einem Diodenmodus, um einen Spannungsabfall entsprechend dem Absolutwert einer Schwellenspannung von ihm zu verursachen.

Die Ladehalteschaltung 8 enthält einen Inverter 8a, der ein La­ deübertragungsanweisungssignal CT invertiert, und ein Übertra­ gungsgatter 8b, das gemäß dem Ladeübertragungsanweisungssignal CT und einem Ausgabesignal des Inverters 8a leitend gemacht wird, um selektiv einen Knoten 11 mit dem Knoten 7d zu verbin­ den. Wenn das Übertragungsgatter 8b in einen nicht-leitenden Zu­ stand eintritt, ist das Kapazitanzelement 6 von der Vorlade­ schaltung 7 und dem MOS-Transistor 5 getrennt, so daß ein Lade- und Entladeweg des Kapazitanzelementes 6 getrennt ist und ge­ speicherte Ladungen in dem Kapazitanzelement 6 gehalten werden.

Die interne Spannungserzeugungsschaltung 1 enthält ferner p- Kanal-MOS-Transistoren 12a und 12b, die zwischen dem externen Versorgungsknoten und dem Knoten 11 verbunden sind. Das Gate des MOS-Transistors 12a empfängt ein Aktivierungsanweisungssignal ACT, und das Gate des MOS-Transistors 12b ist mit dem Knoten 11 verbunden und der MOS-Transistor 12b arbeitet in einem Diodenmo­ dus. Das Aktivierungsanweisungssignal ACT wird zur Aktivierung eines Betriebs der internen Schaltung 15 verwendet, die die in­ terne Spannung Vrl auf der internen Spannungsleitung 4 ver­ braucht. Die interne Schaltung 15 beginnt einen Betrieb, wenn das Aktivierungsanweisungssignal ACT in einen aktiven Zustand des H-Pegels gelangt und verbraucht die interne Spannung Vrl.

Die interne Spannungsleitung 4 ist ferner mit einer Stabilisie­ rungskapazitanz bzw. einem Stabilisierungskondensator 16 zur Stabilisierung der internen Spannung Vrl verbunden. Die externe Versorgungsspannung extVdd beträgt beispielsweise 2,5 V. Die in­ terne Referenzspannung Vdd0 beträgt beispielsweise 2,0 V und ist eine konstante Spannung unabhängig von der externen Versorgungs­ spannung extVdd. Die Referenzspannung Vrl0 beträgt beispielswei­ se 0,5 V, und die Schwellenspannung Vthp und Vthn betragen bei­ spielsweise 0,6 V. Ein Betrieb der in Fig. 1A gezeigten internen Spannungserzeugungsschaltung wird nun in Verbindung mit dem Be­ triebswellenformen, die in Fig. 1B dargestellt sind, beschrie­ ben.

Vor dem Zeitpunkt T0 ist das Aktivierungsanweisungssignal ACT in einem inaktiven Zustand des L-Pegels und die interne Schaltung 15 arbeitet nicht. In diesem Zustand ist der MOS-Transistor 12a in einem Ein-Zustand und lädt so den Knoten 11 auf den Span­ nungspegel von extVdd-Vthp vor. Die Spannung Vpg am Knoten 11 gleicht die Gate-Source-Spannung des MOS-Transistors 9 mit sei­ ner Schwellenspannung aus und der MOS-Transistor 9 bleibt im we­ sentlichen im Aus-Zustand. Es wird nun angenommen, daß die Schwellenspannungen von allen p-Kanal-MOS-Transistoren gleich sind. Ein Leckweg zwischen einem Knoten, der eine Spannung lie­ fert, die niedriger ist als die interne Spannung Vrl (z. B. Massespannung GND), und der internen Spannungsleitung 4 verur­ sacht, daß die interne Spannung Vrl graduell geringer wird.

Wenn das Aktivierunganweisungssignal ACT in einem inaktiven Zu­ stand ist, ist das Vorladeanweisungssignal ZPRE in einem aktiven Zustand des L-Pegels, sind die MOS-Transistoren 7a und 7c in der Vorladeschaltung 7 entsprechend in einem Ein- bzw. Aus-Zustand, und folglich wird der Knoten 7d auf den Pegel der Spannung extVdd-Vthp vorgeladen. Das Ladeübertragungsanweisungssignal CT ist auf einem H-Pegel, das Übertragungsgatter 8b wird leitend gemacht und der Knoten 11 wird durch die Vorladeschaltung 7 auf den Pegel der Spannung extVdd-Vthp vorgeladen. Diese Signale ZPRE und CT werden gemäß der Aktivierung des Aktivierungsanwei­ sungssignals ACT periodisch erzeugt. Details des Verfahrens des Erzeugens dieser Signale werden später beschrieben.

Zum Zeitpunkt T0 wird das Aktivierungsanweisungssignal ACT in den aktiven Zustand des H-Pegels getrieben, und die interne Schaltung 15 startet ihren Betrieb und verbraucht so die interne Spannung Vrl. Folglich nimmt der Spannungspegel der internen Spannung Vrl weiter ab. Der MOS-Transistor 12a gelangt in den Aus-Zustand als Reaktion auf die Aktivierung des Aktivierungsan­ weisungssignals ACT.

Zum Zeitpunkt T1 steigt das Vorladeanweisungssignal ZPRE auf den H-Pegel an, gelangen die MOS-Transistoren 7a und 7c in den Aus- bzw. Ein-Zustand und ist folglich ein Vorladebetrieb für das Ka­ pazitanzelement 6 durch die Vorladeschaltung 7 abgeschlossen. Da der MOS-Transistor 12a in einem Aus-Zustand ist, wird der Knoten 11 von dem externen Versorgungsknoten getrennt. Andererseits ist der MOS-Transistor 5 mit dem Kapazitanzelement 6 über den MOS- Transistor 7c und das Übertragungsgatter 8b gekoppelt. Der MOS- Transistor 5 empfängt die Spannung Vrl0 + Vthp an seinem Gate und empfängt die interne Spannung Vrl an seinem Source. Daher er­ reicht der MOS-Transistor 5 den Ein-Zustand, wenn die Bedingung der folgenden Beziehung (1) erfüllt ist und so Strom von dem Ka­ pazitanzelement 6 zu der internen Spannungsleitung 4 geliefert wird:

Vrl0 + Vthp < Vrl + Vthn. (1)

Wenn die Schwellenspannung Vthp (im Absolutwert dargestellt) gleich zur Schwellenspannung Vthn ist, wird der Pegel der inter­ nen Spannung Vrl derart gesteuert, daß er gleich zu einer Refe­ renzspannung Vrl0 ist. Hier wird der Absolutwert Vthp der Schwellenspannung im folgenden einfach als Schwellenspannung be­ zeichnet. Wenn die Schwellenspannungen Vthp und Vthn nicht zu­ einander gleich sind, kann der Spannungspegel der Schwellenspan­ nung Vrl0 geeignet durch Abgleichen der Widerstandswerte der Wi­ derstandselemente R1 und R2 eingestellt werden. Daher ist es nicht im wesentlichen wichtig, ob oder ob nicht die Absolutwerte Vthp und Vthn der Schwellenspannungen zueinander gleich sind. Zur Vereinfachung der Beschreibung wird angenommen, daß die Be­ ziehung Vthp = Vthn erfüllt ist.

Die gespeicherten Ladungen des Kapazitanzelementes 6 werden zu der internen Spannungsleitung 4 über den MOS-Transistor 5 entla­ den. Speziell entlädt der MOS-Transistor 5 den Strom, der der Differenz zwischen der Spannung am Knoten 3a und der internen Spannung Vrl auf der internen Spannungsleitung 4 entspricht, und folglich verursacht der Entladestrom eine Änderung der geladenen Spannung Vpg des Kapazitanzelementes 6. Der Kapazitätswert Cpg des Kapazitanzelementes 6 ist ausreichend kleiner als der Kapa­ zitätswert Cdl der Stabilisierungskapazitanz 16, so daß der durch den MOS-Transistor 5 entladene Strom die geladenen Span­ nung Vpg des Kapazitanzelementes 6 deutlich ändert.

Zum Zeitpunkt T2 fällt das Ladeübertragungsanweisungssignal CT auf den L-Pegel und so wird das Übertragungsgatter 8b ausge­ schaltet. Die Gesamtmenge der Ladungen Qpq, die auf die interne Spannungsleitung 4 über den MOS-Transistor 5 währen der Zeitdau­ er T' zwischen dem Zeitpunkt T2 und dem Zeitpunkt T1 fließen, ist durch die folgende Gleichung dargestellt.

Qpg = ∫Ipg . dT,

wobei die Integrationsperiode T durch T1 < T1 < T' ≦ T2 dargestellt ist.

Der Spannungspegel Vpg am Knoten 11 zur Zeit T' wird durch die folgende Gleichung (2) dargestellt.

Vpg = extVdd - Vthp - Qpg/(Cpg + Cg) (2)

Cg in der obigen Gleichung (2) stellt eine Gatekapazität des Treiber-MOS-Transistors 9 dar, wenn der Treiber-MOS-Transistor 9 einen Ein-Zustand erreicht hat und einen gebildeten Kanal auf­ weist. Der MOS-Transistor 9 erreicht den Ein-Zustand, wenn die Gate-Source-Spannung Vgs gleich zu der Schwellenspannung von ihm wird. Speziell, wenn die folgende Beziehung (3) erfüllt ist, er­ reicht der MOS-Transistor den Ein-Zustand.

Vpg < extVdd - Vthp (3)

Es ist ergibt sich von den obigen Beziehungen (2) und (3), daß der Treiber-MOS-Transistor 9 unmittelbar den Ein-Zustand er­ reicht, wenn ein Entladen über den MOS-Transistor 5 auftritt, um Strom von dem externen Versorgungsknoten zur internen Spannungs­ leitung 4 zu liefern.

Gemäß der obigen Gleichung (2) wird mit einem kleineren Kapazi­ tätswert (Cpg + Cg) des Knotens 11 eine größer Änderung der Span­ nung Vpg am Knoten 11 bewirkt, sogar mit einer geringen Menge des Entladestroms Qpg. In anderen Worten, selbst wenn die inter­ ne Spannung Vrl etwas von der Referenzspannung Vrl0 abweicht, verursacht der Entladestrom über den MOS-Transistor 5 eine große Änderung der Spannung Vpg des Knotens 11, fließt ein Strom so­ fort über den Treiber-MOS-Transistor 9 von dem externen Versor­ gungsknoten in die interne Spannungsleitung 4 und steigt der Spannungspegel der internen Spannung Vrl an.

Zum Zeitpunkt T2 erreicht das Ladeübertragungsanweisungssignal CT den inaktiven Zustand des L-Pegels, gelangt das Übertragungs­ gatter 8b in den nicht-leitenden Zustand, werden das Kapazitan­ zelement 6 und der MOS-Transistor 5 getrennt und wird die Span­ nung Vbg des Knotens 11 folglich auf dem Spannungspegel zur Zeit T2 gehalten. In diesem Zustand liefert der Treiber-MOS- Transistor 9 einen konstanten Strom zur internen Spannungslei­ tung 4. Der Grund dafür, warum die Spannung Vpg am Knoten 11 auf einem konstanten Wert gehalten wird, wird im folgenden beschrie­ ben.

Wenn das Ladeübertragungsanweisungssignal CT in dem aktiven Zu­ stand des H-Pegels gehalten wird, nimmt der Pegel der Spannung Vpg am Knoten 11 kontinuierlich solange ab, wie die Gleichung (1) erfüllt ist, sogar wenn der Spannungspegel der internen Spannung Vrl zu steigen beginnt. Folglich wird die Stromliefer­ fähigkeit des Treiber-MOS-Transistors 9 ansteigend erhöht und mehr Strom als notwendig wird zu der internen Spannungsleitung 4 geliefert, so daß die Spannung Vrl überschwingt und folglich ei­ nen vorbestimmten Spannungspegel übersteigt. Als Ergebnis wird es unmöglich, einen stabilen Betrieb der internen Schaltung 15 zu garantieren. Um das Überschwingen zu verhindern, wird das La­ deübertragungsanweisungssignal CT in den inaktiven Zustand zum Zeitpunkt T2 gesetzt, wird die Spannung Vpg am Knoten 11 auf ei­ nem konstanten Spannungspegel gehalten, um die Stromlieferfähig­ keit des Treiber-MOS-Transistors 9 auf einem konstanten Pegel zu halten.

Zum Zeitpunkt T3 erreicht das Vorladeanweisungssignal ZPRE den aktiven Zustand, erreicht das Ladeübertragungsanweisungssignal CT auch den aktiven Zustand, werden der MOS-Transistor 5 und das Kapazitätselement 6 getrennt, wird der Knoten 11 durch die Vor­ ladeschaltung 7 wieder auf den Spannungspegel von extVdd - Vthp vorgeladen, und wird folglich die Vorbereitung für den folgenden Spannungsdifferenzerfassungsbetrieb durchgeführt.

Während einer Periode, in der das Aktivierungsanweisungssignal ACT in dem aktiven Zustand ist, werden der Vorladebetrieb, der Spannungsdifferenzerfassungsbetrieb und der Spannungsbeibehal­ tungsbetrieb für die Spannung Vpg am Knoten 11 wiederholt, wie sie oben beschrieben sind. Aufgrund dieser Vorgänge wird die in­ terne Spannung Vrl derart gesteuert, daß sie gleich zur Refe­ renzspannung Vrl0 ist.

Die in einem Zyklus (einschließlich Vorladen, Spannungsdiffe­ renzerfassen und Ladungshalten) in dieser internen Spannungser­ zeugungsschaltung verbrauchte Menge des Stroms Ic variiert in Abhängigkeit des Spannungspegels der internen Spannung Vrl. Wenn die interne Spannung Vrl höher ist als die Referenzspannung Vrl0, wird der MOS-Transistor 5 in dem Aus-Zustand gehalten. In diesem Fall entspricht der Stromverbrauch Ic dem Lade- und Ent­ ladestrom der Gatekapazität der MOS-Transistoren mit den Gates, die das Vorladeanweisungssignal ZPRE und das Ladeübertragungsan­ weisungssignal CT empfangen. Der Stromverbrauch Ic wird durch die folgende Gleichung dargestellt, wobei die Gesamtgatekapazi­ tät Cga beträgt und die Periode des Betriebszyklus Tc beträgt.

Ic = Cga . extVdd/Tc (4)

Die Steuersignale ZPRE und CT variieren zwischen der externen Versorgungsspannung extVdd und der Massespannung. Wie in der Gleichung (4) gezeigt ist, ist die Gesamtgatekapazität Cga aus­ reichend klein und folglich ist der Stromverbrauch Ic ein sehr kleiner Wert.

Wenn die interne Spannung Vrl niedriger ist als die Referenz­ spannung Vrl0, verursacht der Entladebetrieb des Kapazitätsele­ ments 6 über den MOS-Transistor 5, daß die Spannung Vpg am Kno­ ten 11 ansteigt. Strom wird verbraucht, um den Knoten 11 zum Kompensieren der Verringerung der Spannung dort vorzuladen. Die Spannung Vpg am Knoten 11 fällt auf die interne Spannung Vrl, und der Stromverbrauch Ic wird durch die folgende Gleichung dar­ gestellt.

Ic = (Cga . extVdd)/Tc + (Cpg + Cg) . (extVdd - Vthp - Vrl)/Tc = Cga . extVdd/Tc + Ipg(av.) (5)

Hier stellt Ipg(av.) einen Durchschnittswert des Entladestromes Ipg während der Periode T von T1 < T < T2 dar.

Wenn die interne Spannungserzeugungsschaltung den in Fig. 17 ge­ zeigten Komperator enthält, sollte der Durchgangsstrom Icb des Komperators CMPP die folgende Gleichung erfüllen, um die gleiche Antwortgeschwindigkeit wie bei der internen Spannungserzeugungs­ schaltung, die in Fig. 1A gezeigt ist, zu erreichen.

Icb = k . Ipg(av.),
K < 1

Speziell, wenn der in Fig. 17 gezeigte Vergleicher CMPP verwen­ det wird, sollte ein Strom über die MOS-Transistoren Q16 und Q17 fließen. Andererseits ist bei der internen Spannungserzeugungs­ schaltung, die in Fig. 1A gezeigt ist, der Entladeweg nur an dem MOS-Transistor 5 vorgesehen, so daß der Faktor K < 1 ist. Ver­ glichen mit dem Aufbau der der Anmelderin bekannten internen Spannungserzeugungsschaltung, die in Fig. 17 gezeigt ist, kann der Stromverbrauch in der in Fig. 1A gezeigten internen Span­ nungserzeugungsschaltung verringert werden. Speziell ist der Stromverbrauch ungefähr 0, wenn die interne Spannung Vrl höher ist als die Referenzspannung Vrl0, und der Stromverbrauch kann abnehmen.

Wie bis jetzt diskutiert wurde, wird bei der internen Spannungs­ erzeugungsschaltung gemäß der ersten Ausführungsform der Erfin­ dung eine geringe Änderung der internen Spannung als die Größe der Änderungen der Ladungen der vorgeladenen Kapazität innerhalb einer gewissen Periode erfaßt, wird die Größe der Änderung der Ladung der Kapazität in eine Änderung der Spannung verstärkt und wird der Treibertransistor basierend auf der Spannungsänderung der Kapazität derart gesteuert, daß die Änderung der internen Spannung beseitigt wird. Folglich kann die Änderung der internen Spannung schnell kompensiert werden und der Stromverbrauch kann durch Umwandeln der geringen Differenz zwischen der Referenz­ spannung und der internen Spannung auf eine größere Spannungsän­ derung unter Verwendung des Kapazitätselementes verringert wer­ den.

Fig. 2A zeigt einen Aufbau einer Schaltung zur Erzeugung der in Fig. 1A gezeigten Steuersignale. Bezugnehmend auf Fig. 2A ent­ hält die Steuersignalerzeugungsschaltung eine interne Takterzeu­ gungsschaltung 20, die als Reaktion auf das Aktivierungsanwei­ sungssignals ACT derart aktiviert wird, daß ein internes Taktsi­ gnal CLKI mit einer vorbestimmten Periode erzeugt wird, und eine Treibersignalerzeugungsschaltung 30, die ein Vorladeanweisungs­ signal ZPRE und ein Ladeübertragungsanweisungssignal CT gemäß dem internen Taktsignal CLKI von der internen Takterzeugungs­ schaltung 20 und dem Aktivierungsanweisungssignal ACT erzeugt.

Die interne Takterzeugungsschaltung 20 enthält Verzögerungs­ schaltungen 21a-21c, die hintereinandergeschaltet sind, Schmel­ zelemente 22a-22c, die entsprechend an Ausgängen der Verzöge­ rungsschaltungen 21a-21c vorgesehen sind, eine NAND-Schaltung 23, die das Aktivierungsanweisungssignal ACT und ein Signal von einem der Schmelzelemente 22a-22c empfängt, und einen Inverter 24, der ein Ausgabesignal der NAND-Schaltung 23 derart ver­ stärkt, daß das interne Taktsignal CLKI erzeugt wird. Das Ausga­ besignal der NAND-Schaltung 23 wird auch zu der Verzögerungs­ schaltung 21a geliefert.

Das interne Taktsignal CLKI bestimmt einen Betriebszyklus der internen Spannungserzeugungsschaltung. Wenn die interne Spannung Vrl zu dem Gate des MOS-Transistors geliefert wird, wie in Fig. 14A und 14B gezeigt ist, wird eine Verringerung des Spannungspe­ gels der internen Spannung Vrl nur durch den Leckstrom bedingt. In diesem Fall werden eine große Stromtreiberfähigkeit und eine Hochgeschwindigkeitsantworteigenschaft für die interne Span­ nungserzeugungsschaltung nicht benötigt. Folglich wird der in­ terne Spannungserzeugungsbetriebszyklus Tc derart eingestellt, daß er lang ist.

Wie in Fig. 15A und 15B gezeigt ist, sollte der Betriebszyklus Tc gemäß dem Betrieb der internen Schaltung eingestellt sein, wenn die interne Spannung Vrl regelmäßig durch den Betrieb der internen Schaltung verbraucht wird. Unter Verwendung der Verzö­ gerungsschaltungen 21a-21c und der Schmelzelemente 22a-22c wird die Periode des internen Taktsignals CLKI programmiert. Die NAND-Schaltung 23 und die Verzögerungsschaltungen 21a-21c bilden einen Ringoszillator bei der Aktivierung des Aktivierungsanwei­ sungssignals ACT, und die Periode des internen Taktsignals CLKI wird durch die Verzögerungszeit der Verzögerungsschaltungen 21a- 21c und der programmierten Verzögerungszeit der NAND-Schaltung 23 bestimmt. Die Verzögerungszeit der Verzögerungsstufen, die durch die Verzögerungsschaltungen 21a-21c gebildet sind, wird durch die Schmelzelemente 22a-22c programmiert. In diesem Fall beträgt die Verzögerungszeit der Verzögerungsstufen die Hälfte der Periode des Betriebszyklus Tc; wenn die Verzögerungszeit der NAND-Schaltung 23 vernachlässigt wird. Der interne Spannungser­ zeugungsbetriebszyklus kann gemäß der Anwendung bestimmt werden.

Die Treibersignalerzeugungsschaltung 30 enthält eine Verzöge­ rungsschaltung 31a, die das interne Taktsignal CLKI um die Zeit D1 verzögert, einen Inverter 32a, der ein Ausgabesignal der Ver­ zögerungsschaltung 31a invertiert, eine NAND-Schaltung 33a, die das interne Taktsignal CLKI und ein Ausgabesignal des Inverters 32a empfängt, eine NAND-Schaltung 33c, die ein Ausgabesignal der NAND-Schaltung 33a und das Aktivierungsanweisungssignal ACT emp­ fängt, und einen Inverter 32a, der ein Ausgabesignal der NAND- Schaltung 33c derart invertiert, daß das Vorladeanweisungssignal ZPRE ausgegeben wird. Das Vorladeanweisungssignal ZPRE wird auf einen L-Pegel während der Verzögerungszeit D1 der Verzögerungs­ schaltung 31a als Reaktion auf den Anstieg des internen Taktsi­ gnals CLKI eingestellt.

Die Treibersignalerzeugungsschaltung 30 enthält ferner eine Ver­ zögerungsschaltung 31b, die das Ausgabesignal des Inverters 32a um die Zeit D2 verzögert, eine Verzögerungsschaltung 31c, die ein Ausgabesignal der Verzögerungsschaltung 31b um die Zeit D3 verzögert, einen Inverter 32b, der das Ausgabesignal der Verzö­ gerungsschaltung 31c verzögert, eine NAND-Schaltung 33b, die das Ausgabesignal der Verzögerungsschaltung 31b und ein Ausgabesi­ gnal des Inverters 32b empfängt, ein Flipflop 34, der gesetzt wird, wenn das Ausgabesignal ZOS der NAND-Schaltung 33b auf dem L-Pegel ist, und der zurückgesetzt wird, wenn das Vorladeanwei­ sungssignal ZPRE auf einem L-Pegel ist, und eine NAND-Schaltung 33d, die ein Ausgabesignal des Flipflops 34 und das Aktivie­ rungsanweisungssignal ACT empfängt, um das Ladeübertragungsan­ weisungssignal CT auszugeben.

Bei der Aktivierung des Aktivierungsanweisungssignals ACT fällt das Ladeübertragungsanweisungssignal CT als Reaktion auf das Ab­ fallen des Ausgabesignals ZOS der NAND-Schaltung 33b auf den L- Pegel und erreicht den H-Pegel als Reaktion auf die Aktivierung des Vorladeanweisungssignals ZPRE. Ein Betrieb der Steuersi­ gnalerzeugungsschaltung, die in Fig. 2A gezeigt ist, wird nun in Zusammenhang mit den Betriebswellenformen beschrieben, die in Fig. 2B gezeigt sind.

Vor dem Zeitpunkt T0 ist das Aktivierungsanweisungssignal ACT in dem inaktiven Zustand des L-Pegels. In diesem Zustand ist das Ausgabesignal der NAND-Schaltung 23 in der internen Takterzeu­ gungsschaltung 20 auf einen H-Pegel fixiert, und das interne Taktsignal CLKI, das von dem Inverter 24 geliefert wird, ist auf dem L-Pegel fixiert.

Zum Zeitpunkt T0 wird das Aktivierungsanweisungssignal ACT in den aktiven Zustand des H-Pegels getrieben. Als Reaktion auf die Aktivierung des Aktivierungsanweisungssignals ACT fällt das Aus­ gabesignal der NAND-Schaltung 23 in der internen Takterzeugungs­ schaltung 20 auf den L-Pegel und das interne Taktsignal CLKI von dem Inverter 24 steigt auf den H-Pegel. Während der Periode, in der das Aktivierungsanweisungssignal ACT indem aktiven Zustand ist, arbeitet die NAND-Schaltung 23 als ein Inverter, Bilden die Verzögerungsschaltungen 21a-21c und die Schmelzelemente 22a-22c einen Ringoszillator und wird folglich ein internes Taktsignal CLKI mit einer Periode, die durch die Schmelzelemente 22a-22c programmiert ist, erzeugt.

Zum Zeitpunkt ta steigt das interne Taktsignal CLKI auf den H- Pegel, fällt das Ausgabesignal der NAND-Schaltung 33a auf den L- Pegel, fällt entsprechend das Vorladeanweisungssignal ZPRE von der NAND-Schaltung 33c und dem Inverter 32c auf den L-Pegel. Wenn die Verzögerungszeit D1 der Verzögerungsschaltung 31 vorbei ist, fällt das Ausgabesignal des Inverters 32a auf den L-Pegel, steigt das Ausgabesignal der NAND-Schaltung 33a auf den H-Pegel und folglich steigt das Vorladeanweisungssignal ZPRE von der NAND-Schaltung 33c und dem Inverter 32c auf den H-Pegel. Wenn das Aktivierungsanweisungssignal ACT auf dem H-Pegel ist, arbei­ tet die NAND-Schaltung 33c als ein Inverter. Das Vorladeanwei­ sungssignal ZPRE fällt auf den L-Pegel als Reaktion auf den An­ stieg des internen Taktsignals CLKI, und steigt auf den H-Pegel nachdem die Zeit D1 vergangen ist (Zeitpunkt tb). Das Vorladean­ weisungssignal ZPRE wird in den aktiven Zustand des L-Pegels pe­ riodisch als Reaktion auf das interne Taktsignal CLKI getrieben.

Nachdem das interne Taktsignal CLKI den H-Pegel erreicht und die Zeiten D1 und D2 vorbei sind, fällt das Ausgabesignal der Verzö­ gerungsschaltung 31b auf den L-Pegel. Die Verzögerungsschaltung 31c, der Inverter 32b und die NAND-Schaltung 33b bilden eine Einzelimpulserzeugungsschaltung. Das Ausgabesignal der Verzöge­ rungsschaltung 31b steigt auf den H-Pegel, folglich fällt das Signal ZOS von der NAND-Schaltung 33b auf den L-Pegel während der Verzögerungszeit D3 (vom Zeitpunkt td zum Zeitpunkt te) der Verzögerungsschaltung 31c. Speziell, nachdem das interne Taktsi­ gnal CLKI auf den L-Pegel zur Zeit tc gefallen ist und die Zei­ ten D1 und D2 vorbei sind, fällt das Signal ZOS von der NAND- Schaltung 33b auf den L-Pegel, wird das Flipflop 34 gesetzt und folglich steigt das Ladeübertragungsanweisungssignal CT von der NAND-Schaltung 33d auf den L-Pegel. Wenn das Vorladeanweisungs­ signal ZPRE auf den L-Pegel zum Zeitpunkt tf fällt, wird das Flipflop 34 zurückgesetzt und das Ausgabesignal des Flipflops 34 fällt auf den L-Pegel, wodurch bedingt wird, daß das Ladeüber­ tragungsanweisungssignal CT von der NAND-Schaltung 33d auf den H-Pegel ansteigt. Die Verzögerungszeiten D1, D2 und D3 erfüllen hier folgende Beziehungen.

Tc/2 < D1 + D2 + D3,
D1 + D2 < D3.

Aufgrund der obigen Beziehungen erreicht das Ausgabesignal ZOS der NAND-Schaltung 33b sicher den H-Pegel, wenn das Vorladean­ weisungssignal ZPRE auf den L-Pegel als Reaktion auf den Anstieg des internen Taktsignals CLKI fällt.

Das Ladeübertragungsanweisungssignal CT wird auch gemäß dem in­ ternen Taktsignal CLKI aktiviert/deaktiviert. Bei dem Vorladebe­ trieb, der durch die Aktivierung des Vorladeanweisungssignals ZPRE bedingt wird, erreicht das Ladeübertragungsanweisungssignal CT den aktiven Zustand des H-Pegels, um das Vorladen des Kapazi­ tätselementes gemäß dem Vorladeanweisungssignal ZPRE sicherzu­ stellen. Ferner ist es möglich, das Ladeübertragungsanweisungs­ signal CT in einen inaktiven Zustand zu setzen, wenn das Vorla­ deanweisungssignal ZPRE in dem inaktiven Zustand ist, um den La­ dehaltungsbetrieb des Kapazitätselementes zu bewirken.

Gemäß der ersten Ausführungsform der Erfindung wird eine interne Spannungserzeugungsschaltung, die eine interne Spannung eines vorbestimmten Pegels mit einer Hochgeschwindigkeitsantwort sta­ bil erzeugt und einen geringen Stromverbrauch aufweist, durch Erfassen der Änderung der internen Spannung durch die gespei­ cherten Ladungen des Kapazitätselementes und Verstärken der Än­ derung der Menge der Ladungen durch die Änderung der gespeicher­ ten Spannung des Kapazitätselementes verwirklicht.

Zweite Ausführungsform

Fig. 3A zeigt einen Aufbau einer internen Spannungserzeugungs­ schaltung gemäß der zweiten Ausführungsform der Erfindung. Be­ zugnehmend auf Fig. 3A enthält die interne Spannungserzeugungs­ schaltung 1 eine Referenzspannungserzeugungsschaltung 2, die ei­ ne Referenzspannung Vrl0 erzeugt, eine Pegelschiebeschaltung 53 zum Verschieben des Pegels der Referenzspannung Vrl0, einen p- Kanal-Spannungsdifferenzerfassungs-MOS-Transistor 55, der einen Strom gemäß der Differenz zwischen einer Spannung an einem Aus­ gabeknoten 53a der Pegelschiebeschaltung 53 und einer internen Spannung Vrl auf einer internen Spannungsleitung 4 zu einem Kno­ ten 61 bewirkt, eine Vorladeschaltung 57, die den Knoten 61 auf eine vorbestimmte Spannung als Reaktion auf ein Vorladeanwei­ sungssignal PRE vorlädt, ein Kapazitätselement 56, dessen einer Elektrodenknoten mit dem Knoten 61 verbunden ist und dessen an­ derer Elektrodenknoten ein Pumpsignal PMP über einen Inverter 60 empfängt, eine Ladungshalteschaltung 65 zum Halten von Ladungen am Knoten 61 gemäß dem Vorladeanweisungssignal PRE und dem Pump­ signal PMP, einen n-Kanal-Treiber-MOS-Transistor 59 zum Senken bzw. Ableiten eines Stroms von der internen Spannungsleitung 4 gemäß der Spannung Vpg am Knoten 61 und einen n-Kanal-MOS- Transistor 58, der als Reaktion auf das Aktivierungsanweisungs­ signal ACT einer internen Schaltung 15 eingeschaltet wird, um einen Strompfad zwischen dem MOS-Transistor 59 und einem Masse­ knoten zu bilden. Die interne Spannungsleitung 4 ist mit einem Stabilisierungskondensator 16 verbunden, und ein Stabilisie­ rungskondensator 10 ist mit einem Knoten 53a verbunden.

Die Referenzspannungserzeugungsschaltung 2 weist eine ähnliche Struktur zu der der Referenzspannungserzeugungsschaltung 2 in der ersten Ausführungsform auf und kann den Spannungspegel der Referenzspannung Vrl0 durch Schmelzprogrammieren von variablen Widerstandselemente R1 und R2 einstellen.

Die Pegelschiebeschaltung 53 enthält einen n-Kanal-MOS- Transistor 53n, der zwischen einem Versorgungsknoten und dem in­ ternen Knoten 53a verbunden ist und dessen Gate die Referenz­ spannung Vrl0 empfängt, und ein Widerstandselement R4 mit hohem Widerstand, das zwischen dem internen Knoten 53a und dem Masse­ knoten verbunden ist. Die Pegelschiebeschaltung 53 wird nur be­ nötigt, um die Gatekapazität des MOS-Transistors 55 zu laden und ihr Stromverbrauch ist ausreichend klein. Der Widerstandswert des Widerstandselementes R4 ist ausreichend größer als ein Ka­ nalwiderstand (Ein-Zustand) des MOS-Transistors 53n, und der MOS-Transistor 53n arbeitet in dem Source-Folger-Modus. Folglich ist die Spannung Vrl0-Vthn an dem Knoten 53a vorhanden.

Das Gate des MOS-Transistors 55 ist mit dem Knoten 53a verbun­ den, der Source und das Rückseitengate des Transistors ist mit der internen Spannungsleitung 4 verbunden und sein Drain ist mit dem Knoten 61 verbunden. Daher wird der MOS-Transistor 55 einge­ schaltet, wenn die Spannung Vrl auf der internen Spannungslei­ tung 4 um (den Absolutwert der) die Schwellenspannung Vthp höher wird als die Spannung am Knoten 53a, um einen Stromfluß von der internen Spannungsleitung 4 zu dem internen Knoten 61 zu bewir­ ken. Gemäß der Gate-Source-Spannung des MOS-Transistors 55 wird der Drain-Strom (Source-Strom) des MOS-Transistors 55 bestimmt, und der Strom gemäß der Differenz zwischen der Spannung am Kno­ ten 53a und der Spannung an der internen Spannungsleitung, d. h. Änderung in der internen Spannung Vrl, kann über den MOS- Transistor 55 fließen.

Die Vorladeschaltung 57 enthält n-Kanal-MOS-Transistoren 57a und 57b, die in Reihe zwischen dem Knoten 61 und dem Masseknoten verbunden sind. Bei dem MOS-Transistor 57a sind das Gate und der Drain miteinander verbunden und er arbeitet in dem Diodenmodus, wenn er eingeschaltet ist, um einen Spannungsabfall um die Schwellenspannung Vthn zu bewirken. Der MOS-Transistor 57b emp­ fängt das Vorladeanweisungssignal PRE an seinem Gate.

Die Ladehaltungsschaltung 65 enthält eine NOR-Schaltung 65a, die das Vorladeanweisungssignal PRE und das Pumpsignal PMP empfängt, einen Inverter 65b, der ein Ausgabesignal NOR-Schaltung 65a in­ vertiert, ein Übertragungsgatter 65c, das als Reaktion auf die Ausgabesignale der NOR-Schaltung 65a und des Inverters 65b lei­ tend gemacht wird. Das Übertragungsgatter 65c gelangt in den nicht-leitenden Zustand, wenn beide Signale PRE und PMP auf dem L-Pegel sind, um die Ladungen des Knotens 61 zu halten.

Das Pumpsignal PMP weist eine Amplitude einer externen Versor­ gungsspannung extVdd auf. Daher empfängt der Inverter 60 die ex­ terne Versorgungsspannung extVdd als eine Betriebsversorgungs­ spannung.

Die interne Spannung Vdd0 ist auf einem konstanten Spannungspe­ gel unabhängig von der externen Versorgungsspannung extVdd. Ein Betrieb der in Fig. 3A gezeigten internen Spannungserzeugungs­ schaltung wird nun in Verbindung mit den in Fig. 3B dargestell­ ten Signalwellenformen beschrieben.

Es wird angenommen, daß die interne Spannung Vrl auf der inter­ nen Spannungsleitung 4 einen durch den Leckstrom von dem Versor­ gungsknoten erhöhten Pegel in dem Bereitschaftszustand der in­ ternen Schaltung 15 aufweist. Da die interne Schaltung 15 in dem Bereitschaftszustand ist, ist das Aktivierungsanweisungssignal ACT in dem inaktiven Zustand des L-Pegels, ist das Vorladeanwei­ sungssignal PRE in dem aktiven Zustand des H-Pegels fixiert und ist das Pumpsignal PMP auf dem L-Pegel fixiert. In diesem Zu­ stand ist das Übertragungsgatter 65c der Ladungshalteschaltung 65 in dem leitenden Zustand, so daß der interne Knoten 61 durch die Vorladeschaltung 57 entladen wird und die Spannung Vpg an dem internen Knoten 61 auf dem Spannungspegel der Schwellenspan­ nung Vthn des MOS-Transistors 57a gehalten wird.

Sogar wenn die interne Spannung Vrl ansteigt und bewirkt, daß ein Strom über den MOS-Transistor 55 fließt, wird der Strom von dem MOS-Transistor 55 über die Vorladeschaltung 57 entladen bzw. abgeleitet, da das Vorladeanweisungssignal PRE auf einem H-Pegel ist. Die Stromtreiberfähigkeit der Vorladeschaltung 57 ist höher ausgebildet als die Stromlieferfähigkeit des MOS-Transistors 55. Die Stromtreiberfähigkeit des MOS-Transistors 55 und die der Vorladeschaltung 57 sind niedriger ausgebildet als die des n- Kanal-Treiber-MOS-Transistors 59. Daher kann der Anstieg der in­ ternen Spannung Vrl nicht verhindert werden.

Wenn die interne Spannung Vrl höher ist als der vorbestimmte Spannungspegel, wird das Aktivierungsanweisungssignal ACT zum Zeitpunkt T0 aktiviert, um einen Betrieb der internen Schaltung 15 zu bewirken. Von dem Zeitpunkt T0 zum Zeitpunkt T1 ist das Vorladeanweisungssignal PRE auf dem H-Pegel und ist das Pumpsi­ gnal PMP auf dem L-Pegel, so daß der vorherige Zustand beibehal­ ten wird und die interne Spannung Vrl weiterhin ansteigt.

Wenn die interne Spannung Vrl den Spannungspegel erreicht, wie er durch die folgende Ungleichung (6) dargestellt ist, erreicht der MOS-Transistor 55 den Ein-Zustand.

Vrl < Vrl0 - Vthn + Vthp (6)

Die Temperatureigenschaften der Schwellenspannungen Vthp und Vthn sind gleich und somit können sich die Temperatureigenschaf­ ten aufheben. Die Widerstandselemente R1 und R2 der Referenz­ spannungserzeugungsschaltung 2 werden derart abgeglichen, daß der Spannungspegel der Referenzspannung Vrl0 eingestellt wird, und die Spannungsdifferenz zwischen den Schwellenspannungen Vthp und Vthn kann beseitigt werden. Zur Vereinfachung der Beschrei­ bung wird im folgenden angenommen, daß die Beziehung Vthp = Vthn erfüllt ist. Speziell, wenn die interne Spannung Vrl die Refe­ renzspannung Vrl0 übersteigt, wird der MOS-Transistor 55 derart angeschaltet, daß Strom von der internen Spannungsleitung 4 zum Knoten 61 geliefert wird.

Wenn das Vorladeanweisungssignal PRE den inaktiven Zustand des L-Pegels zum Zeitpunkt T1 erreicht, steigt das Pumpsignal PMP folglich auf den Pegel extVdd der externen Versorgungsspannung.

Als Reaktion auf den Anstieg des Pumpsignals PMP fällt das Aus­ gabesignal des Inverters 60 auf den Massepegel, und die Kapazi­ tätskopplung (Ladungspumpbetrieb) des Kapazitätselements 56 be­ wirkt, daß die Spannung Vpg am Knoten 61 fällt (in der Vorlade­ schaltung 67, MOS-Transistor 57b ist in dem Aus-Zustand). Spezi­ ell, es ändert sich die Spannung Vpg von der Vorladespannung Vthn in der negativen Richtung durch die Amplitude des Pumpsi­ gnals PMP. Das Pumpsignal PMP bewirkt, daß die Spannung Vpg vor­ übergehend auf den Spannungspegel von Vthn - extVdd fällt. Wenn der Spannungspegel am Knoten 61 auf den negativen Spannungspegel fällt, lädt der Strom von dem MOS-Transistor 55 das Kapazitätse­ lement 56 derart, daß der Spannungspegel der Ladespannung Vpg ansteigt, da das Übertragungsgatter 65c in dem leitenden Zustand ist.

Zum Zeitpunkt T2 fällt das Pumpsignal PMP auf den L-Pegel und das Ausgabesignal des Inverters 60 steigt auf den Pegel der ex­ ternen Versorgungsspannung extVdd. Folglich erhöht der Ladungs­ pumpbetrieb des Kapazitätselementes 56 die Spannung Vpg am Kno­ ten 61 um den Pegel der externen Versorgungsspannung extVdd. Zu dieser Zeit wird der Pegel der Spannung Vpg durch die Menge der vom Zeitpunkt T1 bis zum Zeitpunkt T2 angesammelten Ladungen be­ stimmt. Wenn die Differenz zwischen der, internen Spannung Vrl und der Referenzspannung Vrl0 groß ist, wird eine große Menge von Ladungen durch den MOS-Transistor 55 zu dem Kapazitätsele­ ment 56 geliefert, und der Pegel der Spannung Vpg wird erhöht. Nachdem das Pumpsignal PMP abfällt, wird der Pegel, den die Spannung Vpg am Knoten 61 erreicht, gemäß der Differenz zwischen der internen Spannung Vrl und der Referenzspannung Vrl0 be­ stimmt. Wenn das Pumpsignal PMP auf den L-Pegel fällt, erreicht in der Ladungshalteschaltung 65 das Ausgabesignal der NOR- Schaltung 65a den H-Pegel, gelangt das Übertragungsgatter 65c in den nicht-leitenden Zustand, werden die am Knoten 61 angesammel­ ten Ladungen beibehalten und wird der Pegel der Spannung Vpg am Knoten 61 zu dieser Zeit beibehalten.

Wenn die Spannung Vpg am internen Knoten 61 höher wird als die Schwellenspannung Vthn am Treiber-MOS-Transistor 59, leitet er den Strom von der internen Spannungsleitung 4 zu dem Masseknoten gemäß der Spannung Vpg am Knoten 61 ab, um sofort die interne Spannung Vrl zu verringern. Während dieser Periode ist das Vor­ ladeanweisungssignal PRE in dem inaktiven Zustand des L-Pegels, treibt der Differenzerfassungs-MOS-Transistor 55 den Strom par­ allel zu dem Entladebetrieb des Stromtreibertransistors 59. Je­ doch ist der Treiberstrom ein sehr kleiner und der Entladestrom verringert sich stark aufgrund der schnellen Verringerung der internen Spannung Vrl, die durch Entladen des Treiber-MOS- Transistors 59 bedingt ist. Die Spannung Vpg am Knoten 61 wird während dieser Entladeperiode, d. h. während der Periode zwischen dem Zeitpunkt T2 und dem Zeitpunkt T3, durch die Ladungshalte­ schaltung 65 auf einem konstanten Pegel gehalten.

Die Menge der Ladungen Qpg, die zum Zeitpunkt T = T'(T' < T2) in das Kapazitätselement 56 fließen, ist durch eine Gleichung darge­ stellt, die die gleiche ist, die in der ersten Ausführungsform beschrieben wurde. Daher wird die Spannung Vpg zum Zeitpunkt T = T' durch die unten gezeigte Gleichung (7) dargestellt.

Vpg = Vthn - extVdd + Qpg/Cpg (7)

Der Grund, warum die Gatekapazität Cg nicht in der Gleichung (7) enthalten ist, im Unterschied zur Gleichung (2), liegt darin, daß, wenn Ladungen von dem MOS-Transistor 55 in das Kapazitätse­ lement 56 fließen, der MOS-Transistor 59 in einem Aus-Zustand ist und kein Kanal darin gebildet ist und folglich keine Gateka­ pazität vorhanden ist. (Es wird hier angenommen, daß die Gateka­ pazität die ist, die durch die Gateelektrode, den Gateisolier­ film und den Kanal gebildet ist.)

Wie klar von der obigen Gleichung (7) ersichtlich ist, ändert sich der Pegel der Spannung Vpg beträchtlich gemäß einer gerin­ gen Änderung der Ladungsmenge Qpg durch Setzen des Kapazitäts­ wertes Cpg des Kapazitätselementes 56 auf einen kleinen Wert. In anderen Worten, es kann eine kleine Änderung der internen Span­ nung Vrl auf eine große Änderung der geladenen Spannung Vpg des Kapazitätselementes 56 verstärkt werden.

Die Spannung Vpg in der Gleichung (7) nimmt den Maximalwert an, wenn die Spannung Vpg gleich zur internen Spannung Vrl zum Zeit­ punkt T = T2 wird.

Wenn die interne Spannung Vrl kleiner ist als die Referenzspan­ nung Vrl0, fließt kein Strom durch den MOS-Transistor 55. In diesem Zustand wird die Spannung Vpg auf der Spannung Vpg = Vthn - extVdd, die durch das Pumpsignal PMP erzeugt ist, ge­ halten. Dies wird durch Ersetzen von Qpg mit 0 in der Gleichung (7) erreicht.

Während der Periode vom Zeitpunkt T2 zum Zeitpunkt T3 reagiert das Kapazitätselement 56 auf das Fallen des Pumpsignals PMP der­ art, daß ein Ladungspumpbetrieb gemäß dem Ausgabesignal des In­ verters 60 derart durchgeführt wird, daß die Spannung am Knoten 61 ansteigt. Wenn die interne Spannung Vrl höher ist als die Re­ ferenzspannung Vrl0, steigt der Pegel von dem Spannungspegel, der durch die Gleichung (7) dargestellt, ist, um den Pegel der externen Versorgungsspannung extvdd weiter an, und folglich wird die Spannung Vpg durch die folgende Gleichung (8) dargestellt.

Vpg = Vthn + Qpg/Cpg (8)

Der Spannungspegel der Spannung Vpg ist höher als die Schwellen­ spannung des MOS-Transistors 59, so daß der MOS-Transistor 59 angeschaltet wird und so die interne Spannung Vrl durch seinen Entladebetrieb verringert wird. Der Treiber-MOS-Transistor 59 weist eine Stromtreiberfähigkeit auf, die hoch genug eingestellt ist, um die interne Spannung Vrl schnell zu verringern.

Die Spannung Vpg steigt maximal auf den Spannungspegel extVdd + Vrl an. Dieser maximale Spannungspegel ist höher als der Pegel der externen Versorgungsspannung extVdd, so daß die Strom­ treiberfähigkeit des MOS-Transistors 59 deutlich ansteigt und so die interne Spannung Vrl schnell verringert wird.

Wenn die interne Spannung Vrl niedriger ist als die Referenz­ spannung Vrl0 in der Periode vom Zeitpunkt T2 zum Zeitpunkt T3, kehrt andererseits die Spannung Vpg am Knoten 61 zum Pegel der originalen Vorladespannung Vthn zurück und der Treiber-MOS- Transistor 59 bleibt in dem Aus-Zustand.

Zum Zeitpunkt T3, wenn das Vorladeanweisungssignal PRE auf den H-Pegel ansteigt, wird das Übertragungsgatter 65c der Ladehalte­ schaltung 65 leitend und die aktivierte Vorladeschaltung 57 ent­ lädt die Spannung Vpg am Knoten 61 zwangsweise auf den Pegel der Spannung Vthn. Folglich wird verhindert, daß der Treiber-MOS- Transistor 59 die interne Spannungsladung 4 mit einer großen Stromtreiberfähigkeit entlädt und so ein Unterschwingen der in­ ternen Spannung Vrl bewirkt.

Sogar wenn die interne Spannung Vrl niedriger ist als die Schwellenspannung Vrl0, sollte die Spannung Vpg am Knoten 61 um die externe Versorgungsspannung extVdd durch das Pumpsignal PMP schwingen. Daher ist der Stromverbrauch Ic der in Fig. 3A ge­ zeigten Schaltung durch die folgende Gleichung (9) dargestellt.

Ic = (Cpg + Cgb) . extVdd/Tc (9),

wobei Cgb das gesamte der Gatekapazität der MOS-Transistoren 57b und 58 ist, die das Vorladeanweisungssignal PRE und das Aktivie­ rungsanweisungssignal ACT empfangen. Es wird angenommen, daß die Amplituden des Vorladeanweisungssignals PRE und das Aktivie­ rungsanweisungssignals ACT, die zu den MOS-Transistoren 57b und 58 geliefert werden, der Pegel der externen Versorgungsspannung extVdd sind. Dies ist deshalb, da die Spannung Vpg am internen Knoten 61 zuverlässig mit hoher Geschwindigkeit in der Vorlade­ schaltung 57 entladen werden sollte, da die Spannung Vpg höher werden kann als die externe Versorgungsspannung. Jedoch können die Amplituden des Vorladeanweisungssignals PRE und des Aktivie­ rungsanweisungssignals ACT, die zu der internen Spannungserzeu­ gungsschaltung geliefert werden, der Pegel der internen Versor­ gungsspannung sein.

Durch Aktivieren des Vorladeanweisungssignals PRE, um die Span­ nung Vpg am Knoten 61 auf die Vorladespannung Vthn einzustellen, wenn der Knoten 61 in einer negativen Richtung durch das Pumpsi­ gnal PMP getrieben wird, kann das Potential, das die Spannung Vpg erreicht, auf den gleichen Pegel in jedem Zyklus gesetzt werden. Folglich wird der Aus-Zustand des Treiber-MOS-Transistor 59 sichergestellt, können Ladungen gemäß der Differenz zwischen der internen Spannung Vrl und der Referenzspannung Vrl0 in dem Kapazitätselement 59 angesammelt werden und kann der Spannungs­ differenzerfassungs- und Verstärkungsbetrieb korrekt durchge­ führt werden.

Wenn die Spannung Vpg durch das Pumpsignal PMP erhöht wird, ist der Spannungspegel, den die Spannung Vpg erreicht, auf einem Pe­ gel gemäß der Differenz zwischen der internen Spannung Vrl und der Referenzspannung Vrl0. Mit der Stromtreiberfähigkeit gemäß der Spannungsdifferenz kann folglich der Treiber-MOS-Transistor 59 die interne Spannungsleitung 4 derart entladen, daß ein Auf­ treten eines Unterschwingens verhindert wird (da der Zustand des Entladens einer kleinen Spannungsdifferenz mit einer großen Stromtreiberfähigkeit nicht auftritt).

Fig. 4A zeigt einen Abschnitt zur Erzeugung der in Fig. 3A ge­ zeigten Steuersignale. Bezugnehmend auf Fig. 4A enthält eine Steuersignalerzeugungsschaltung eine interne Takterzeugungs­ schaltung 20, die bei der Aktivierung des Aktivierungsanwei­ sungssignals ACT derart aktiviert wird, daß ein internes Taktsi­ gnal CLKI erzeugt wird, und eine Treibersignalerzeugungsschal­ tung 70 zur Erzeugung von Einzelimpulssignalen gemäß dem inter­ nen Taktsignal CLKI von der internen Taktsignalerzeugungsschal­ tung 20 derart, daß das Vorladeanweisungssignal PRE und das Pumpsignal PMP erzeugt werden. Der Aufbau der internen Takter­ zeugungsschaltung 20 ist ähnlich zu dem der in Fig. 2A gezeigten internen Takterzeugungsschaltung und die gleichen Bezugszeichen bezeichnen entsprechende Komponenten und die die detaillierte Beschreibung davon wird nicht wiederholt. Ein Programmieren (Durchschmelzen) der Schmelzelemente 22a-22c bestimmt eine Peri­ ode Tc des internen Taktsignals CLKI.

Die Treibersignalerzeugungsschaltung 70 enthält eine Verzöge­ rungsschaltung 71a, die das interne Taktsignal CLKI um die Zeit Da verzögert, eine Verzögerungsschaltung 71b, die ein Ausgabesi­ gnal der Verzögerungsschaltung 71a weiter um die Zeit Db verzö­ gert, einen Inverter 72a, der ein Ausgabesignal der Verzöge­ rungsschaltung 71b invertiert, eine NAND-Schaltung 73a, die ein Ausgabesignal des Inverters 72a und ein Ausgabesignal der Verzö­ gerungsschaltung 71a empfängt, um das Vorladeanweisungssignal PRE zu erzeugen, eine Verzögerungsschaltung 71c, die das Ausga­ besignal der Verzögerungsschaltung 71a weiter um die Zeit Dc verzögert, einen Inverter 72b, der ein Ausgabesignal der Verzö­ gerungsschaltung 71c verzögert, eine NAND-Schaltung 73b, die ein Ausgabesignals des Inverters 72b und das Ausgabesignal der Ver­ zögerungsschaltung 71a empfängt, und einen Inverter 74, der ein Ausgabesignal der NAND-Schaltung 73b derart invertiert, daß das Pumpsignal PMP erzeugt wird.

Ein Betrieb der Steuersignalerzeugungsschaltung, die in Fig. 4A gezeigt ist, wird nun in Zusammenhang mit den in Fig. 4B darge­ stellten Betriebswellenformen beschrieben.

Vor dem Zeitpunkt T0 ist das Aktivierungsanweisungssignal ACT in dem inaktiven Zustand des L-Pegels und das interne Taktsignal CLKI ist auf dem L-Pegel fixiert. In diesem Zustand ist das Vor­ ladeanweisungssignal PRE auf dem H-Pegel und das Pumpsignal PMP ist auf dem L-Pegel fixiert.

Zum Zeitpunkt T0 wird das Aktivierungsanweisungssignal ACT in den aktiven Zustand des H-Pegels getrieben. Als Reaktion auf die Aktvierung des Aktivierungsanweisungssignals ACT wird das inter­ ne Taktsignal CLKI mit einer vorbestimmten Periode Tc erzeugt. Nachdem das interne Taktsignal CLKI auf den H-Pegel angestiegen ist und die Verzögerungszeit Da der Verzögerungsschaltung 71a vorbei ist, sind beide Eingänge der NAND-Schaltung 73a auf den H-Pegel angestiegen und die NAND-Schaltung 73a treibt folglich das Vorladeanweisungssignal PRE auf den L-Pegel. Wenn das Ausga­ besignal der Verzögerungsschaltung 71b den H-Pegel erreicht, nachdem das Ausgabesignal der Verzögerungsschaltung 71a auf den H-Pegel angestiegen ist, wird das Vorladeanweisungssignal PRE von dem L-Pegel auf den H-Pegel getrieben. Folglich ist das Vor­ ladeanweisungssignal PRE auf dem L-Pegel während der Periode der Verzögerungszeit Db der Verzögerungsschaltung 71b.

Wenn das Ausgabesignal der Verzögerungsschaltung 71a auf den H- Pegel ansteigt, fällt das Ausgabesignal des NAND-Schaltung 73b auf den L-Pegel und folglich wird das Pumpsignal PMP von dem In­ verter 74 in den H-Pegel getrieben. Wenn die Verzögerungszeit Dc der Verzögerungsschaltung 71c vorbei ist, erreicht das Ausgabe­ signal des Inverters 72b den L-Pegel, und folglich wird das Pumpsignal PMP von dem Inverter 74 in den L-Pegel getrieben. Das Pumpsignal PMP wird während der Periode der Verzögerungszeit Dc der Verzögerungsschaltung 71c in den H-Pegel getrieben.

Das Abfallen des Vorladeanweisungssignals PRE auf den L-Pegel und das Ansteigen des Pumpsignals PMP auf den H-Pegel sind zu­ einander synchron. Daher kann, wenn das Vorladeanweisungssignal PRE auf den L-Pegel fällt und der Knoten 61 von dem Masseknoten getrennt ist, die Spannung Vpg am Knoten 61 auf den negativen Spannungspegel gemäß dem Pumpsignal PMP getrieben werden. In je­ dem Zyklus kann der Ladestartspannungspegel auf einen konstanten Spannungspegel gesetzt werden. Die Verzögerungszeit Da der Ver­ zögerungsschaltung 71a ist vorgesehen, um stabil den Spannungs­ differenzerfassungs- und Einstellbetrieb durchzuführen, nachdem die interne Schaltung startet, um zu arbeiten, wie bei der er­ sten Ausführungsform.

Gemäß der zweiten Ausführungsform wird eine geringe Änderung der internen Spannung durch die Änderungsmenge der Ladungen des Ka­ pazitätselementes erfaßt und wird die geringe Änderung zu einer Änderung der geladenen Spannung des Kapazitätselementes ver­ stärkt, und folglich wird die interne Spannung mit der geladenen Spannung über den Treibertransistor verringert. Folglich kann ein Anstieg der internen Spannung derart erfaßt werden, daß die interne Spannung auf einen vorbestimmten Spannungspegel mit niedrigem Stromverbrauch und hoher Empfindlichkeit getrieben wird.

Ferner wird die Gatespannung des Treiber-MOS-Transistors auf ei­ nen Spannungspegel gemäß der Spannungsdifferenz mittels des In­ verters 60 getrieben, so daß der MOS-Transistor für die Span­ nungsdifferenzerfassung in den Aus-Zustand während dieser Peri­ ode gesetzt werden kann, um den Pegel der internen Spannung ef­ fizient über den Treiber-MOS-Transistor einzustellen.

Folglich kann die Gatespannung des Treiber-MOS-Transistors effi­ zient in einen gewünschten Zustand in Abhängigkeit der Vorlade­ periode, der Spannungsdifferenzerfassungsperiode und der Span­ nungseinstellperiode ohne Anstieg der Schaltungsbelegfläche ge­ trieben werden.

Dritte Ausführungsform

Fig. 5 ist eine Darstellung, die einen Gesamtaufbau einer Halb­ leitereinrichtung gemäß der dritten Ausführungsform der Erfin­ dung zeigt. Bezugnehmend auf Fig. 5 enthält die Halbleiterein­ richtung 100 einen Taktpuffer 101, der ein extern angelegtes Taktsignal eCLKB derart puffert, daß ein internes Taktsignal CLKB erzeugt wird, eine Steuerschaltung 102, die synchron mit dem internen Taktsignal von dem Taktpuffer 101 derart arbeitet, daß ein internes Steuersignal gemäß einem extern angelegten Steuersignal CTL erzeugt wird, und eine Steuersignalerzeugungs­ schaltung 103 zur Erzeugung eines Steuersignales für eine inter­ ne Spannungserzeugungsschaltung 1 gemäß einem Aktivierungsanwei­ sungssignal ACT von der Steuerschaltung 102 und dem internen Taktsignal CLKB von dem Taktpuffer 101.

Die in Fig. 5 gezeigte Halbleitereinrichtung 100 erzeugt das in­ terne Taktsignal CLKB gemäß dem extern zugeführten Taktsignal eCLKB und bestimmt das Betriebstiming der internen Schaltung mit dem internen Taktsignal CLKB, das als Grundtaktsignal verwendet wird. Die Steuersignalerzeugungsschaltung 103 erzeugt verschie­ dene Steuersignale, die notwendig sind, unter Verwendung des in­ ternen Taktsignals CLKB.

Fig. 6 ist eine Darstellung, die einen Aufbau der Steuersi­ gnalerzeugungsschaltung 103 zeigt. Bezugnehmend auf Fig. 6 ent­ hält die Steuersignalerzeugungsschaltung 103 eine Frequenzmulti­ pliziererschaltung 103a zur Frequenzmultiplizierung des internen Taktsignals CLKB und eine Treibersignalerzeugungsschaltung 103b zum Liefern eines Steuersignales für die interne Spannungserzeu­ gungsschaltung gemäß dem Taktsignal CLKI von der Frequenzmulti­ pliziererschaltung 103a und dem Aktivierungsanweisungssignal ACT. Die Treibersignalerzeugungsschaltung 103b entspricht der Treibersignalerzeugungsschaltung 30 bzw. 70 in der ersten bzw. zweiten Ausführungsform und erzeugt die Signale PRE und PMP oder ZPRE und CT.

Der Betriebszyklus der internen Spannungserzeugungsschaltung wird unter Verwendung des internen Taktsignals CLKB von dem Taktpuffer 101 definiert. Daher wird kein Ringoszillator benö­ tigt und folglich kann die Schaltungsabmessung und der Stromver­ brauch verringert werden.

Fig. 7 ist eine schematische Darstellung, die einen Aufbau der in Fig. 6 gezeigten Frequenzmultipliziererschaltung 104 zeigt. Bezugnehmend auf Fig. 7 enthält die Frequenzmultipliziererschal­ tung 103a eine Mehrzahl von hintereinander geschalteten Fre­ quenzteilern 110a-110n. Die Frequenzteiler 110a-110n weisen den gleichen Aufbau auf und enthalten jeweils einen Ausgabeknoten OUT, der ein frequenzgeteiltes Signal ausgibt, einen Freigabe­ knoten E, der das Aktivierungsanweisungssignal ACT empfängt, und einen Takteingang C, der das von der vorhergehenden Stufe gelie­ ferte Taktsignal empfängt. Jeder der Teiler 110a-110n führt eine Frequenzteilung des dem Takteingang C zugeführten Taktsignals aus und liefert das resultierende Signal zum Ausgang OUT. Daher steigt der Multiplikationsfaktor (Frequenzteilungsrate) des Aus­ gabetaktsignales in der Reihe der Frequenzteiler von 110a zu 110n an.

Bei dem in Fig. 7 gezeigten Aufbau wird das Taktsignal CLKI von dem Frequenzteiler 110n in der Endstufe erhalten. Die Frequenz­ teilungsrate der Frequenzmultipliziererschaltung 103a kann durch selektives Empfangen eines Taktsignals von einem der Frequenz­ teiler 110a-110n jedoch programmierbar gemacht werden. Bei­ spielsweise kann die Frequenzmultiplikationsrate durch Vorsehen von CMOS-Übertragungsgattern an den Ausgabeknoten OUT der ent­ sprechenden Frequenzteilern 110a-110n und selektives Einschalten der CMOS-Übertragungsgatter programmiert werden. Ein Signal für das Leiten/Nicht-Leiten der CMOS-Übertragungsgatter kann durch das Schmelzelement programmiert werden. Alternativ kann eine Re­ gisterschaltung eingesetzt werden, um den Frequenzteilungsraten­ wert zu speichern, um ein Steuersignal gemäß der Frequenztei­ lungsratenwert zu erzeugen.

Fig. 8 zeigt einen Aufbau der Frequenzteiler 110a-110n, die in Fig. 7 gezeigt sind. Fig. 8 zeigt repräsentativ einen Frequenz­ teiler 110.

Bezugnehmend auf Fig. 8 enthält der Frequenzteiler 110 einen In­ verter 112, der ein zu einem Freigabeeingang E geliefertes Si­ gnal invertiert, ein Übertragungsgatter 111, das einen externen Versorgungsknoten mit einem Knoten NDA gemäß einem Ausgabesignal des Inverters 112 und eines Signals am Freigabeeingang E verbin­ det, einen Inverter 113, der ein Signa am Knoten NDA invertiert, einen getakteten Inverter 114, der gemäß einem Signal am Tak­ teingang C derart aktiviert wird, daß ein Ausgabesignal des In­ verters 113 zum Knoten NDA übertragen wird, einen Inverter 115, der ein Ausgabesignal des Inverters 113 invertiert, einen Inver­ ter 116, der ein Ausgabesignal des Inverters 115 invertiert, um ein Taktsignal von dem Knoten OUT auszugeben, ein Übertragungs­ gatter 117, das das Ausgabesignal des Inverters 115 gemäß den Taktsignalen an den Takteingängen C und 2C durchläßt, einen In­ verter 118, der ein von dem Übertragungsgatter 117 zum Knoten NDB übertragenes Signal invertiert, einen getakteten Inverter 119, der gemäß den Taktsignalen an den Takteingängen C und 2C arbeitet, um ein Ausgabesignal des Inverters 118 zum Knoten NDB zu übertragen, und ein Übertragungsgatter 120, das selektiv lei­ tend gemacht wird als Reaktion auf die Signale an den Taktein­ gängen C und 2C, um das Ausgabesignal des Inverters 118 zum Kno­ ten NDA zu übertragen. Die Übertragungsgatter 117 und 120 werden zueinander komplementär leitend.

Ein Betrieb des in Fig. 8 gezeigten Frequenzteilers wird nun in Verbindung mit einer Betriebswellenformdarstellung, die in Fig. 9 gezeigt ist, beschrieben. Die Taktsignale, die zu den Taktein­ gängen C und 2C geliefert werden, sind solche, die zueinander komplementär sind. Wenn das Aktivierungsanweisungssignal (ACT), das zu dem Eingang E geliefert wird, auf dem L-Pegel ist, wird das Übertragungsgatter 111 leitend und der Knoten NDA wird auf dem H-Pegel gehalten, der dem Pegel der externen Versorgungs­ spannung extVdd entspricht. Gemäß dem Signal am Takteingang C werden die Übertragungsgatter 117 und 120 zueinander komplemen­ tär leitend und das Signal am Knoten NDA wird zum Knoten NDB übertragen und der Knoten NDB ist auf dem H-Pegel.

Wenn das Aktivierungsanweisungssignal, das zum Freigabeingang E geliefert wird, auf den H-Pegel ansteigt, gelangt das Übertra­ gungsgatter 111 in den nicht-leitenden Zustand und der Knoten NDA wird von dem externen Versorgungsknoten getrennt. Wenn ein Taktsignal, das zum Takteingang C gel 17987 00070 552 001000280000000200012000285911787600040 0002010022665 00004 17868iefert wird (im folgenden einfach als Taktsignal bezeichnet), den H-Pegel erreicht, wird das Übertragungsgatter 120 derart leitend, daß ein Signal des L- Pegels vom Inverter 118 zum Knoten NDA übertragen wird. Der ge­ taktete Inverter 114 ist in einem Ausgabezustand hoher Impedanz und folglich fällt der Spannungspegel am Knoten NDA auf den L- Pegel. Andererseits ist das Übertragungsgatter 117 in dem nicht­ leitenden Zustand und der Knoten NDB bleibt auf dem H-Pegel. Als Reaktion auf das Fallen des Signals am Knoten NDA steigt das Taktsignal vom Ausgabeknoten OUT auf den H-Pegel. Wenn das Takt­ signal C auf den L-Pegel fällt, beginnt der getaktete Inverter 114 zu arbeiten und der L-Pegel am Knoten NDA wird gehalten. Zu dieser Zeit wird das Übertragungsgatter 117 leitend und das Übertragungsgatter 120 gelangt in den nicht-leitenden Zustand. Das Signal des L-Pegels vom Inverter 115 wird über das Übertra­ gungsgatter 117 zum Knoten NDB übertragen. Da der getaktete In­ verter 119 in dem Ausgabezustand hoher Impedanz ist, fällt das Signalpotential am Knoten NDB auf den L-Pegel. Da das Übertra­ gungsgatter 120 in dem nicht-leitenden Zustand ist, bleibt der Knoten NDA auf dem L-Pegel.

Wenn das Taktsignal C auf den H-Pegel ansteigt, wird das Über­ tragungsgatter 120 leitend und ein Signal des H-Pegels vom In­ verter 118 wird zum Knoten NDA übertragen. Zu dieser Zeit ist der getaktete Inverter 114 in dem Ausgabezustand hoher Impedanz und die Spannung am Knoten NDA erreicht den H-Pegel. Das Über­ tragungsgatter 117 ist in dem nicht-leitenden Zustand und der Knoten NDB bleibt auf dem L-Pegel.

Wenn das Taktsignal C wieder auf den L-Pegel fällt, gelangt als nächstes das Übertragungsgatter 120 in den nicht-leitenden Zu­ stand und gelangt das Übertragungsgatter 117 in den leitenden Zustand, so daß ein Signal des H-Pegels vom Inverter 115 zum Knoten NDB übertragen wird und so der Spannungspegel am Knoten NDB auf den H-Pegel steigt.

Danach wird dieser Betrieb wiederholt und der Knoten NDA wird auf den H-Pegel für eine Taktperiode gesetzt und wird auf den L- Pegel für eine Taktperiode gesetzt. Die Spannung am Knoten NDB ändert sich gemäß der Signaländerung am Knoten NDA mit einer Verzögerung einer halben Periode des Taktsignals C. Folglich entspricht das Taktsignal vom Ausgabeknoten OUT dem, das durch Teilen der Frequenz des Taktsignals, das zu dem Takteingang C geliefert wird, durch einen Faktor 2 erhalten wird. Eine Fre­ quenzmultipliziererschaltung mit einer Frequenzteilerrate (1/2)^M kann durch Hintereinanderschalten von M Frequenzteilern 110 ver­ wirklicht werden.

Durch geeignetes Auswählen der Ausgabe OUT von einem der Fre­ quenzteilern 110a-110n, wie oben beschrieben wurde, kann ein in­ ternes Taktsignal CLKI, daß durch Frequenzteilen des Grundtakt­ signals CLKB durch einen Faktor der Potenz von 2 erzeugt ist, erhalten werden.

Gemäß der dritten Ausführungsform der Erfindung wird, wie oben diskutiert wurde, die Frequenz des extern angelegten Taktsignals intern derart multipliziert, daß das interne Taktsignal zum Be­ stimmen des Zyklus des internen Spannungserzeugungsbetriebs er­ zeugt wird. Folglich ist ein Ringoszillator zur internen Erzeu­ gung eines Taktsignals zur Bestimmung eines Betriebszyklus nicht notwendig, so daß die Schaltungsbelegungsfläche und der Strom­ verbrauch verringert werden können.

Vierte Ausführungsform

Fig. 10 ist eine schematische Ansicht, die einen Aufbau einer Halbleitereinrichtung gemäß der vierten Ausführungsform der Er­ findung zeigt. Bei dem in Fig. 10 gezeigten Aufbau sind eine in­ terne Spannungserzeugungsschaltung 1A zum Kompensieren der Ver­ ringerung der internen Spannung Vrl auf einer internen Span­ nungsleitung 4 und eine interne Spannungserzeugungsschaltung 1B zum Kompensieren einer Erhöhung der internen Spannung Vrl für die interne Spannungsleitung 4 vorgesehen. Die interne Span­ nungserzeugungsschaltung 1A weist einen Aufbau auf, wie er in Fig. 1A gezeigt ist, und liefert Strom von einem externen Ver­ sorgungsknoten zur internen Spannungsleitung 4, wenn die interne Spannung Vrl niedriger wird als ein vorbestimmte Spannungspegel beim Aktivieren des Aktivierungsanweisungssignals ACT, um den Spannungspegel der internen Spannung Vrl zu erhöhen.

Wenn die interne Spannung Vrl höher ist als der vorbestimmte Spannungspegel, arbeitet die interne Spannungserzeugungsschal­ tung 1B beim Aktivieren des Aktivierungsanweisungssignals ACT und entlädt die interne Spannung Vrl auf der internen Spannungs­ leitung 4 zu einem Masseknoten, um die interne Spannung Vrl zu dem vorbestimmten Spannungspegel zu treiben. Die interne Span­ nungserzeugungsschaltung 1B weist den Aufbau auf, wie er in Fig. 3A bezüglich der zweiten Ausführungsform gezeigt ist.

Wie in Fig. 10 gezeigt ist, sind die internen Spannungserzeu­ gungsschaltungen 1A und 1B zum Verhindern von sowohl einem An­ stieg als auch einem Abfall der internen Spannung Vrl vorgese­ hen, um die interne Spannung Vrl stabil auf einem vorbestimmten Spannungspegel zu halten.

Ein Aufbau, wie im folgenden beschrieben wird, kann als der Auf­ bau zum Verhindern des Anstiegs und der Verringerung der inter­ nen Spannung Vrl verwendet werden. Speziell, eine Schaltung zur Verhinderung eines Anstiegs der internen Spannung Vrl wird unter Verwendung des Aufbaus der in Fig. 1A gezeigten internen Span­ nungserzeugungsschaltung verwirklicht, wenn der Leitungstyp der Vorladeschaltung, der des MOS-Transistors zur Differenzerfassung und der des MOS-Transistors zum Stromtreiben umgekehrt sind und wenn der externe Versorgungsknoten durch den Masseknoten ersetzt ist und wenn die Polarität der Steuersignale umgedreht ist.

Die in Fig. 3A gezeigte interne Spannungserzeugungsschaltung ar­ beitet als Schaltung zur Verhinderung eines Abfalls der internen Spannung Vrl, wenn die Leitungstypen der Vorladeschaltung 57, des Stromtreibertransistors 59 und des Differenzerfassungs-MOS- Transistors 55 umgekehrt sind, wenn die Polarität der geliefer­ ten Steuersignale umgekehrt ist und wenn der Masseknoten durch den externen Versorgungsknoten ersetzt ist.

Fünfte Ausführungsform

Fig. 11A zeigt eine schematische Darstellung einer Halblei­ tereinrichtung gemäß der fünften Ausführungsform der vorliegen­ den Erfindung. Bezugnehmend auf Fig. 11A sind vier interne Span­ nungserzeugungsschaltungen 130a-130d, die zueinander parallel arbeiten, π/4-Schieber 125a-125c, die die Phase des zugeführten Taktsignals um 90° (π/4) verschieben, um das Resultat auszuge­ ben, die entsprechend den internen Spannungserzeugungsschaltun­ gen 130b-130d vorgesehen sind, vorgesehen.

Das Ausgabetaktsignal Ca des π/4-Schiebers 125a wird zu der ent­ sprechenden internen Spannungserzeugungsschaltung 130b und zum Eingang des p/4-Schiebers 125b geliefert. Das Ausgabetaktsignal Cb des π/4-Schiebers 125b wird zu der entsprechenden internen Spannungserzeugungsschaltung 130c geliefert und zum Eingang des π/4-Schiebers 125c. Das Ausgabetaktsignal Cc des π/4-Schiebers 125c wird zur entsprechenden internen Spannungserzeugungsschal­ tung 130d geliefert. Das Taktsignal CLKI wird zur internen Span­ nungserzeugungsschaltung 130a geliefert, und das Taktsignal CLKI wird zum π/4-Schieber 125 geliefert. Daher sind die Phasen der Taktsignale CLKI, Ca, Cb und Cc zueinander jeweils um 90° ver­ schoben. Jede der internen Spannungserzeugungsschaltungen 130a- 130d enthält die Steuersignalerzeugungsschaltung und die interne Spannungserzeugungsschaltung, die in der ersten, zweiten oder vierten Ausführungsform beschrieben sind, und ihr Betriebszyklus ist durch das gelieferte Taktsignal bestimmt.

Die internen Spannungserzeugungsschaltungen 130a-130d führen das Vorladen, die Spannungsdifferenzerfassung und das Treiben der internen Spannungsleitungen mit einem Phasenversatz von 90° zu­ einander durch. Wie in Fig. 11A gezeigt ist, arbeiten die inter­ nen Spannungserzeugungsschaltungen 130a-130d entsprechend gemäß den Taktsignalen CLKI, Ca, Cb und Cc, wobei ihre Phasen vonein­ ander jeweils um 90° verschoben sind, so daß der Steuerbetriebs­ zyklus für die interne Spannung Vrl auf der internen Spannungs­ leitung 4 ein Viertel des Zyklus Tc des Taktsignals CLKI ist.

Es wird nun angenommen, daß der zulässige Bereich der Änderung der internen Spannung Vrl ΔVa beträgt.

Wenn die Änderung ΔVt der internen Spannung Vrl bezüglich der Zeit gleich zu oder größer als ΔVA/Tc ist, ist es schwierig eine vorübergehende Änderung ΔVt innerhalb der einen Zyklusperiode Tc zu kompensieren und folglich ist die Antwortgeschwindigkeit der internen Spannungserzeugungsschaltung nicht zufriedenstellend. Um die Betriebszyklusperiode Tc zu verringern, ist es notwendig, den Wert des Stromes Ipg zu erhöhen, der über den Transistor zur Spannungsdifferenzerfassung fließt, und den Kapazitätswert Cpg des Kapazitätselementes (Cpg) 6 oder 56 zur Erzeugung der Span­ nung Vpg zu verringern, was wiederum den Stromtreibertransistor in einer ausreichend kurzen Zeitperiode treiben kann.

Jedoch ist bezüglich des MOS-Transistors 5 oder 55 zur Span­ nungsidfferenzerfassung der zulässige Bereich ΔVa der internen Spannung Vrl klein und folglich ist es schwierig, eine große Differenz zwischen der Gate-Source-Spannung Vgs und der Schwel­ lenspannung Vth (Vthn oder Vthp) sicherzustellen. Folglich ist der Lade- und Entladestrom Ipg für das Kapazitätselement, der über den Spannungsdifferenzerfassungs-MOS-Transistor 5 oder 55 fließt, relativ gering. Um den Strom Ipg, der über den Span­ nungsdifferenzerfassungs-MOS-Transistor 5 oder 55 fließt, zu er­ höhen, sollte das Verhältnis zwischen der Kanalbreite und der Kanallänge, W/L, des Spannungsdifferenzerfassungs-MOS-Transistor 5 und 55 einigermaßen groß gebildet werden, was in einem Anstieg der Schaltungsbelegungsfläche resultiert. Wenn die Änderung der internen Spannung Vrl durch eine interne Spannungserzeugungs­ schaltung kompensiert werden soll, variiert die interne Spannung Vrl in einer Sägezahnweise bezüglich der Zeit.

Wenn jedoch, wie in Fig. 11A gezeigt ist, eine Mehrzahl von (4 in dieser Ausführungsform) internen Spannungserzeugungsschaltun­ gen, die den gleichen Aufbau aufweisen, vorbereitet sind und ein Taktsignal zum Definieren eines Betriebszyklus zu diesen gelie­ fert wird, wobei jede Taktphase um 90° verschoben ist, können die Phasen der internen Spannungskorrekturvorgänge der internen Spannungserzeugungsschaltungen um 90° verschoben werden. Folg­ lich ist die Antwortgeschwindigkeit der Schaltung bezüglich der internen Spannung Vrl äquivalent zu Tc/4, und die Änderung der internen Spannung Vrl kann auf 1/4 oder ΔVt . (1/4) . Tc verringert werden verglichen mit dem Fall, bei dem nur eine interne Span­ nungserzeugungsschaltung eingesetzt wird.

Fig. 12A ist eine schematische Darstellung, die ein Beispiel des Aufbaus der π/4-Schieber 125a-125c, die in Fig. 11A gezeigt sind, zeigt. Die π/4-Schieber 125a-125c weisen den gleichen Auf­ bau auf, und Fig. 12A zeigt repräsentativ einen π/4-Schieber 125.

Bezugnehmend auf Fig. 12A enthält der π/4-Schieber 125 ein Über­ tragungsgatter 135a, das gemäß Taktsignalen CK2 und ZCK2 derart leitend gemacht wird, daß ein Eingabetaktsignal CK durchgeführt wird, und einen Haltekreis 135b zum Halten des Taktsignales, das durch das Übertragungsgatter 135a durchgeführt ist, und zum Lie­ fern eines Ausgabetaktsignals CKO. Die Taktsignale CK2 und ZCK2 sind zueinander komplementär und die Frequenzen der Taktsignale CK2 und ZCK2 sind um das zweifache höher als die des Eingabe­ taktsignals CK. Ein Betrieb des in Fig. 12A gezeigten π/4- Schiebers 125 wird nun in Verbindung mit den in Fig. 12B gezeig­ ten Betriebswellenformen beschrieben.

Das Eingabetaktsignal CK und das Übertragungstaktsignal CK2 sind zueinander in Phase. Wenn das Taktsignal CK ansteigt, steigt auch das Übertragungstaktsignal CK2 auf den H-Pegel an, und das Übertragungsgatter 135a gelangt in den nicht-leitenden Zustand, und keine Änderung tritt beim Zustand des Ausgabetaktsignals CKO des Haltekreises 135b ein. Wenn das Übertragungstaktsignal CK2 auf den L-Pegel fällt, wird das Übertragungsgatter 135a derart leitend, daß das Eingabetaktsignal CK durchgelassen wird. Folg­ lich steigt das Ausgabetaktsignal CKO von dem Haltekreis 135b auf den H-Pegel an. Während der Periode, in der das Übertra­ gungstaktsignal CK2 auf dem L-Pegel ist, ist das Eingabetaktsi­ gnal CK auf dem H-Pegel und bleibt das Ausgabetaktsignal CKO auf dem H-Pegel. Wenn das Übertragungstaktsignal CK2 synchron mit dem Fallen des Eingabetaktsignals CK den H-Pegel erreicht, ge­ langt das Übertragungsgatter 135a in den nicht-leitenden Zustand und das Ausgabetaktsignal CKO wird von dem Eingabetaktsignal CK getrennt, um den H-Pegel beizubehalten. Als nächstes wird, wenn das Übertragungstaktsignal CK2 auf den L-Pegel fällt, das Über­ tragungsgatter 135a leitend und das Ausabetaktsignal CKO vom Haltekreis 135b fällt auf den L-Pegel.

Folglich erzeugt der in Fig. 12A gezeigte π/4-Schieber 125 ein Ausgabetaktsignal CKO durch Übertragen des Eingabetaktsignals CK mit einer Verzögerung eines 1/2 Zyklus des Übertragungstaktsi­ gnals CK2. Das Übertragungstaktsignal CK2 weist eine Frequenz auf, die zweimal höher ist als die Frequenz des Eingabetaktsi­ gnals CK. Das Ausgabetaktsignal CKO weist eine Phase auf, die relativ zu der des Eingabetaktsignals CK um π/4 verschoben ist. Wenn das Ausgabetaktsignal CKO des π/4-Schiebers, der in Fig. 12A gezeigt ist, weiter um die Phase π/4 verzögert wird, wird die Polarität des Übertragungstaktsignals, das zum Übertragungs­ gatter 135a geliefert wird, umgekehrt bzw. umgedreht und das Übertragungsgatter 135a wird in den leitenden Zusatz gesetzt, wenn das Übertragungstaktsignal CK2 auf dem H-Pegel ist. Folg­ lich kann ein Taktsignal, dessen Phase um π/4 relativ zum Ausga­ betaktsignal CKO verschoben ist, erhalten werden. Die Taktsigna­ le CK2 und ZCK2 werden an das Übertragungsgatter derart ange­ legt, daß das Übertragungsgatter der Eingangsstufe in den nicht­ leitenden Zustand beim Anstieg des Eingangstaktsignals eintritt.

Bei dem in Fig. 11A gezeigten Aufbau werden 4 interne Takterzeu­ gungsschaltungen verwendet, die in einer Zeitteilungsmulti­ plexweise arbeiten. Die Anzahl der internen Spannungserzeugungs­ schaltungen, die in der Zeitteilungsmultiplexweise arbeiten, ist jedoch nicht auf 4 beschränkt, und 2 oder 8 interne Spannungser­ zeugungsschaltungen können verwendet werden.

Wie oben diskutiert wurde, werden gemäß der fünften Ausführungs­ form der Erfindung die Betriebsphasen der Mehrzahl von internen Spannungserzeugungsschaltungen verschoben, um äquivalent die Korrekturbetriebszyklusperiode der internen Spannung zu verrin­ gern. Als Ergebnis kann die interne Spannung auf dem vorbestimm­ ten Spannungspegel stabil gehalten werden.

Andere Anwendung

Die oben diskutierte interne Spannung Vrl wird so beschrieben, daß sie einen Spannungspegel aufweist, der nahe der Massespan­ nung ist. Jedoch kann der Pegel der internen Spannung durch Er­ höhen des Spannungspegels der Referenzspannung Vrl0 erhöht wer­ den. Daher ist die vorliegende Erfindung auf eine interne Span­ nung mit einem relativ hohen Pegel anwendbar.

Die interne Schaltung, die die interne Spannung Vrl verbraucht, ist eine Leseverstärkerschaltung, wenn die vorliegende Erfindung auf einen dynamischen Direktzugriffsspeicher angewendet wird und die Bitleitung auf den Pegel der internen Spannung Vrl entladen wird.

Die interne Spannung Vrl kann alternativ als Konstantspannung verwendet werden, die dem Gate eines Konstantstromsourcetransi­ stors bzw. Konstantstromquellentransistors geliefert wird.

Gemäß der vorliegenden Erfindung wird eine geringe Änderung der internen Spannung über die Änderung der angesammelten Ladungs­ menge des Kapazitätselementes in die geladene Spannung des Kapa­ zitätselementes verstärkt, und der Pegel der internen Spannung wird durch den Treibertransistor gemäß der geladenen Spannung des Kapazitätselementes eingestellt. Eine interne Spannungser­ zeugungsschaltung wird verwirklicht, die die interne Spannung mit einer kleinen Belegungsfläche und einem geringen Stromver­ brauch erzeugen kann.

Claims (13)

1. Halbleitereinrichtung mit
einer internen Spannungsleitung (4, X) und
einer internen Spannungserzeugungsschaltungsanordnung (1) zur Erzeugung einer internen Spannung auf der internen Spannungslei­ tung (4, X),
wobei die interne Spannungserzeugungsschaltungsanordnung (1) eine Referenzspannungserzeugungsschaltung (2) zur Erzeugung ei­ ner Referenzspannung,
ein Kapazitätselement (6, 56),
eine Differenzerfassungsschaltung (5, 55) zur Änderung einer ge­ ladenen Spannung des Kapazitätselementes (6, 56) gemäß einer Differenz zwischen der Referenzspannung von der Referenzspan­ nungserzeugungsschaltung (2) und der internen Spannung auf der internen Spannungsleitung (4, X) und
ein Stromtreiberelement (9, 59) zur Bewirkung eines Stromflusses zwischen einem Stromversorgungsknoten und der internen Span­ nungsleitung (4, X) gemäß der geladenen Spannung des Kapazität­ selementes (6, 56) aufweist.

2. Halbleitereinrichtung nach Anspruch 1, bei der die Differenzerfassungsschaltung (5, 55) einen Feldeffekttransi­ stor (5, 55) mit isoliertem Gate zur Bewirkung eines Stromflus­ ses gemäß der Differenz zwischen der Referenzspannung und der internen Spannung enthält.

3. Halbleitereinrichtung nach Anspruch 1 oder 2, bei der die interne Spannungserzeugungsschaltungsanordnung (1) ferner eine Ladungshalteschaltung (8, 65) zur Trennung des Kapazitätse­ lementes (6, 56) von der Differenzerfassungsschaltung (5, 55) als Reaktion auf ein Steuersignal enthält.

4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, bei der die interne Spannungserzeugungsschaltungsanordnung (1) ferner eine Vorladeschaltung (7, 57) zur Kopplung des Kapazitätselemen­ tes (6, 56) mit dem Stromversorgungsknoten und zur Trennung des Kapazitätselementes (6, 56) von der Differenzerfassungsschaltung (5, 55) als Reaktion auf ein Steuersignal aufweist.

5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, bei der die interne Spannungserzeugungsschaltungsanordnung (1) ferner eine Ladungshalteschaltung (7, 8; 57, 65) zur Trennung der Dif­ ferenzerfassungsschaltung (5, 55) von dem Kapazitätselement (6, 56) als Reaktion auf eine Deaktivierung eines ersten Steuersi­ gnales und zur Kopplung des Kapazitätselementes (6, 56) mit dem Stromversorgungsknoten und Trennung des Kapazitätselementes (6, 56) von der Differenzerfassungsschaltung (5, 55) als Reaktion auf die Aktivierung eines zweiten Steuersignals enthält, und wobei das erste Steuersignal als Reaktion auf die Aktivie­ rung des zweiten Steuersignals aktiviert wird und das erste Steuersignal nach Ablauf einer vorbestimmten Zeit von der Deak­ tivierung des zweiten Steuersignals deaktiviert wird.

6. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, bei der die interne Spannungserzeugungsschaltungsanordnung (1) ferner eine Vorladeschaltung (7, 57) aufweist, die das Kapazitätsele­ ment (6, 56) mit dem Stromversorgungsknoten als Reaktion auf ein Vorladeanweisungssignal koppelt.

7. Halbleitereinrichtung nach Anspruch 6, ferner mit einer Schaltung (60) zum Anlegen eines Einzelimpulssignals an das Kapazitätselement (6, 56) als Reaktion auf eine Deaktivie­ rung des Vorladeanweisungssignals, wobei das Einzelimpulssignal über das Kapazitätselement (6, 56) zu einem Steuerelektrodenkno­ ten des Stromtreiberelements (9, 59) übertragen wird.

8. Halbleitereinrichtung nach einem der Ansprüche 1 bis 7, weiter mit
einer internen Schaltung (15), die als Reaktion auf ein Aktivie­ rungsanweisungssignal derart aktiviert wird, daß sie arbeitet und die interne Spannung auf der internen Spannungsleitung (4, X) verbraucht, und
einer Steuerschaltung 8103) zur Erzeugung eines Steuersignals zur Steuerung des Spannungsdifferenzerfassungsbetriebs der Dif­ ferenzerfassungsschaltung (5, 55) und eines Ladebetriebs des Ka­ pazitätselementes (6, 56) gemäß dem Aktivierungsanweisungs­ signal, um das Steuersignal zu der internen Spannungserzeugungs­ schaltungsanordnung (1) zu liefern.

9. Halbleitereinrichtung nach einem der Ansprüche 1 bis 8, weiter mit einer Schaltung (103a, 103b) zur Erzeugung eines Steuersignals zur Steuerung des Differenzerfassungsbetriebs und des Ladebe­ triebs des Kapazitätselementes (6, 56) gemäß einem wiederholt gelieferten Taktsignal.

10. Halbleitereinrichtung nach einem der Ansprüche 1 bis 9, bei der
die interne Spannungserzeugungsschaltungsanordnung mehrmals vor­ gesehen ist und
die internen Spannungserzeugungsschaltungsanordnungen (130a- 130d), die mehrmals vorgesehen sind, parallel mit der internen Spannungsleitung (4) gekoppelt sind und mit voneinander ver­ schiedenen Zeitabläufen arbeiten, um die interne Spannung zu er­ zeugen.

11. Halbleitereinrichtung nach Anspruch 10, weiter mit einer Schaltung (125a-125c) zum Schieben einer Phase eines Takt­ signals mit einer vorbestimmten Periode, um ein phasenverschobe­ nes Taktsignal als ein Betriebszyklusdefinierungssignal zu jeder der internen Spannungserzeugungsschaltungsanordnungen (130a- 130d), die mehrmals vorgesehen sind, zu liefern, wobei Taktsignale mit unterschiedlichen Phasen an die entspre­ chenden internen Spannungserzeugungsschaltungsanordnungen (130a- 130d) angelegt werden.

12. Halbleitereinrichtung nach einem der Ansprüche 1 bis 11, bei der das Stromtreiberelement (9) einen Stromfluß von dem Stromversor­ gungsknoten zur internen Spannungsleitung (4, X) bewirkt, wenn es leitend gemacht ist.

13. Halbleitereinrichtung nach einem der Ansprüche 1 bis 11, bei der das Stromtreiberelement (59) den Stromfluß von der internen Spannungsleitung (4, X) zum Stromversorgungsknoten bewirkt.