DE10106407A1 - Schaltung zur Erzeugung einer internen Spannung - Google Patents

Schaltung zur Erzeugung einer internen Spannung

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Abstract

Entsprechend einer Referenzspannung (Vrfb), die von einer Schaltung zur Erzeugung einer Referenzspannung (2; 100) erzeugt wird, erzeugt eine Pegelschieberschaltung (3; 102, 104) eine Steuerspannung (Vdt; Vdp; Vdcn, Vdcp), deren Pegel gegenüber der Referenzspannung um eine Schwellspannung (Vthn, Vthp) eines eine Abweichung erfassenden Transistors verschoben ist. Gemäß dieser Steuerspannung arbeitet der eine Abweichung erfassende Transistor (5; 50; 106a, 108a) im Sourcefolgermodus, um eine an einem Kapazitätselement (6; 56) anliegende Spannung (Vpg) entsprechend eines Spannungspegels (Vbsg; Vin) einer Leitung mit einer internen Spannung (LPL; 90) einzustellen. Entsprechend der am Kapazitätselement anliegenden Spannung wird die Leitung mit der internen Spannung von einer Stromtreiberschaltung (9; 59) mit einem Strom versorgt. Auf diese Weise wird eine interne Spannung erzeugt, die über einen weiten Temperaturbereich einen konstanten Spannungspegel aufweist, wobei die eingenommene Fläche klein ist und der Stromverbrauch klein ist.

Description

Die vorliegende Erfindung bezieht sich auf eine Schaltung zur Erzeugung einer internen Spannung, um eine interne Spannung mit einem Pegel zwischen den Pegeln einer externen Ver­ sorgungsspannung und einer Erdspannung zu erzeugen. Speziell bezieht sich die vorliegende Erfindung auf eine Schaltung zur Erzeugung einer internen Spannung, die eine temperatur­ unabhängige interne Spannung erzeugt. Noch spezieller bezieht sich die Erfindung auf eine Konfiguration einer Schaltung, die eine interne Spannung erzeugt, welche einen Spannungspegel von in einer Speicherzelle einer Halbleiterspeicher-Vorrichtung gespeicherten Daten bestimmt.
Durch die jüngsten Entwicklungen von Computern und informa­ tionsverarbeitenden Terminals werden die Anforderungen an Speicher, die in diesen Geräten und deren Ausstattung als Hauptspeicher zum Einsatz kommen, immer höher. Speziell sind zusätzlich zu einer großen Speicherkapazität eine Geschwindig­ keitserhöhung der effektiven Datentransferrate sowie eine Verringerung des Leistungsverbrauchs für die Verwendung in tragbaren Geräten in hohem Maße erforderlich. Betrachtet man z. B. DRAMs (Dynamic Random Access Memories), die die weiteste Verbreitung als Hauptspeicher haben, so kommen DRAMs, die Daten mit einer hohen Taktrate übertragen können, wie z. B. ein SDRAM (Synchronous DRAM), das Daten synchron mit einem Taktsignal ein-/ausgibt und ein DDR(Double Data Rate)-SDRAM, das Daten synchron mit den steigenden und fallenden Flanken eines Taktsignals ein-/ausgeben kann, in weite Benutzung.
In einem DRAM wird die Information in Form von Ladungen auf einem Kondensator einer Speicherzelle gespeichert. Wenn Daten eines H(High)-Pegels, die in eine DRAM-Zelle geschrieben wurden, unverändert gelassen würden, würden die Daten im Laufe der Zeit infolge eines Leckstroms verloren gehen. Aus diesem. Grunde ist in DRAMs ein periodischer Restaurationsvorgang vonnöten, der als Auffrischen bezeichnet wird.
Für jüngere DRAMs wird durch die Spezifikationen ein Vorgang definiert, der als Selbst-Auffrischung bezeichnet wird. Bei diesem Betriebsmodus der Selbst-Auffrischung stellt ein in einem DRAM bereitgestellter interner Zeitgeber automatisch eine Auffrischzeit ein und der Auffrischvorgang wird auto­ matisch entsprechend dieser Auffrischzeit durchgeführt. Der Selbst-Auffrisch-Vorgang wird während einer Standby-Zeit bzw. Bereitschaftszeit durchgeführt, in der kein Zugriff auf den DRAM getätigt wird. Folglich kann eine Verringerung des Selbst-Auffrisch-Stromes, der beim Auffrischvorgang verbraucht wird, den Stromverbrauch des DRAMs verringern und dadurch das Leben einer Batterie in einem batteriebetriebenen tragbaren Informations-Kommunikations-Terminal verlängern, wodurch eine kontinuierliche Bereitschaftszeit verlängert wird.
Um den Selbst-Auffrisch-Strom zu verringern, sollten die Datenhalteeigenschaften einer Speicherzelle verbessert werden, um ein Intervall Tsrc zwischen den Auffrischvorgängen zu verlängern. Was den Herstellungsprozeß anbelangt, so wird die Verbesserung erreicht durch: (1) Verwenden eines Material einer hohen Dielektrizitätskonstante als Isolationsfilm eines Speicherzellkondensators oder Ersinnen einer Gestalt des Speicherzellkondensators, die den Kapazitätswert des Speicherzellkondensators erhöht und (2) Verringern eines Leckstroms eines Speicherzelltransistors im ausgeschalteten Zustand (Leckstrom unterhalb der Schwellspannung) Ilb und Verringern eines Leckstroms Ils in einem pn-Übergang von der Elektrode eines Speicherzellkondensators zum Halbleiter­ substrat.
Was den Schaltungsentwurf anbelangt, so können die Daten­ halteeigenschaften der Speicherzelle durch Ersinnen einer Anordnung für eine Betriebsspannungsversorgung in einer Speichermatrix verbessert werden. Als einer der Ansätze zur Verbesserung im Bereich des Schaltungsentwurfs wird von Asakura et al. ein BSG(Boosted Sense Ground)-Entwurf vorgeschlagen. Einzelheiten des BSG-Entwurfs sind z. B. im IEEE Journal of Solid-State Circuits, 1994, pp. 1303-1309 beschrieben. Unten wird eine kurze Beschreibung der Prinzipien des BSG-Entwurfs gegeben.
Fig. 16 zeigt in schematischer Weise eine Querschnittsstruktur einer Speicherzelle eines der Anmelderin bekannten DRAMs. In Fig. 16 enthält die Speicherzelle hochdotierte n-Gebiete 502a und 502b, die mit gegenseitigem Abstand auf einer Oberfläche des Halbleitersubstrates 500 ausgebildet werden, eine leitfähige Schicht 504, die im Kanalbereich zwischen den Dotierungsgebieten 502a und 502b ausgebildet wird und mit einem Gateisolationsfilm 503 unterlegt ist und eine leitfähige Schicht 505, die elektrisch mit dem Dotierungsgebiet 502a verbunden ist. Auf diesen leitfähigen Schichten 504 und 505 werden die Zwischenschicht-Isolationsfilme 506a und 506b einer Doppelschicht-Struktur ausgebildet. Die leitfähigen Filme 504 und 505 stellen eine Wortleitung WL bzw. eine Bitleitung BL zur Verfügung.
Die Speicherzelle beinhaltet weiterhin eine leitfähige Schicht 510, die mit dem Dotierungsgebiet 502b über ein in den Zwischenschicht-Isolationsfilmen 506a und 506b ausgebildetes Kontaktloch elektrisch verbunden ist und eine leitfähige Schicht 514, die so angeordnet ist, daß sie dem obersten Bereich der leitfähigen Schicht 510 zugekehrt ist. Die leitfähige Schicht 510 wird dergestalt ausgebildet, daß sie einen V-förmigen Querschnitt aufweist und die leitfähige Schicht 514 beinhaltet eine Vorwölbung 514a, die sich in den V-förmigen Bereich des oberen Bereichs der leitfähigen Schicht 510 ausdehnt, wobei ein Kondensatorisolationsfilm 512 dazwischen eingeschoben ist. Die leitfähige Schicht 510 fungiert als ein Verbindungsknoten zwischen einem Zugriffs­ transistor und einem Speicherzellkondensator der Speicher­ zelle, d. h. als Speicherknoten SN. Der Speicherzellkondensator Cs wird in dem Bereich ausgebildet, in dem die leitfähigen Schichten 510 und 514 mit dem Kondensatorisolationsfilm 512 dazwischen einander gegenüberliegen.
Es wird angenommen, daß bei der in Fig. 16 gezeigten Speicherzelle die Wortleitung WL auf einem Erdspannungspegel GND gehalten wird, eine Bitleitungsspannung Vbl an die Bit­ leitung angelegt wird und eine Spannung Vch, die Daten mit H- Pegel entspricht, auf dem Speicherknoten SN gehalten wird. Eine Zellelektrodenspannung Vcp (eine Spannung zwischen den Spannungen, die Daten mit H-Pegel und Daten mit L-Pegel entsprechen) wird an die leitfähige Schicht 514 angelegt, die als Zellelektrodenschicht CP dient.
Die Hauptquellen für Leckströme in der Speicherzelle sind: (1) ein Substratleckstrom Ils, der vom p-Substrat 500 über den pn- Übergang zwischen der Dotierungsregion 502b und dem p-Substrat 500 in den Speicherzellkondensator Cs fließt und (2) ein Leckstrom Ilb, der zur Bitleitung BL fließt und durch die Eigenschaften des Zugriffstransistors unterhalb der Schwell­ spannung bestimmt wird.
Die Größe des Leckstroms Ils zum p-Substrat 500 hängt von der Potentialdifferenz Vpn ab, die am pn-Übergang zwischen dem Dotierungsgebiet 502b und dem p-Substrat 500 angelegt wird. Eine größere Potentialdifferenz Vpn erhöht den Leckstrom Ils. In Fig. 16 ist die Spannung am Speicherknoten SN die Spannung Vch, die Daten auf dem H-Pegel entspricht und am p-Substrat 500 ist eine Vorspannung Vbb angelegt. Folglich wird die Potentialdifferenz Vpn durch folgenden Ausdruck dargestellt:
Vpn = Vch - Vbb
Der Leckstrom Ilb, der zur Bitleitung BL über den Zugriffs­ transistor fließt, wird unter Verwendung einer Differenz zwischen einer Gate-Source-Spannung Vgs des Zugriffs­ transistors und einer Schwellspannung Vth durch folgenden Ausdruck dargestellt.
Ilb = Ilb0.10ˆ[(Vgs - Vth)/S] (1)
Hier steht "ˆ" für eine Potenz. In Ausdruck (1) steht Ilb0 für einen Stromwert, der die Schwellspannung Vth markiert und S ist ein Koeffizient, der durch den Transistoraufbau und den Prozeß bestimmt wird und durch dVgs/dlogId dargestellt wird. Hier steht Id für einen Drainstrom. Der Ausdruck (1) zeigt, daß der Bitleitungsleckstrom Ilb stark von einer Gate-Source- Spannung eines Zugriffstransistors MT abhängt. Der Wert des Leckstroms Ilb wird größer, wenn die Bitleitung auf dem L- Pegel ist. In einem der Anmelderin bekannten Fall ist der L- Pegel gleich dem Erdspannungspegel GND.
Nach Ausdruck (1) scheint es, als sei der Leckstrom Ilb unabhängig von der Spannung Vbl auf der Bitleitung BL, welche mit dem Zugriffstransistor verbunden ist. Die Schwellspannung Vth hängt jedoch von einer Substrat-Source-Spannung Vbs = Vbb - Vbl ab. Wenn die Vorspannung Vbb eine nichtpositive Spannung ist und die Bitleitungsspannung oder Sourcespannung Vbl niedriger ist, dann ist der Absolutwert der Substrat-Source- Spannung Vbs kleiner und die Schwellspannung Vth ist ebenfalls kleiner.
Wenn z. B. in einem Speicherblock, der aufgefrischt werden soll, unter den Speicherzellen, die mit einer nichtselek­ tierten Wortleitung verbunden sind, eine Speicherzelle eine zugehörige Bitleitung aufweist, die einen Hub bis zu einer Spannung zeigt, welche dem L-Pegel der Daten entspricht, dann hat ein Zugriffstransistor der Speicherzelle, der mit der nichtselektierten Wortleitung verbunden ist, eine Substrat- Source-Spannung Vbs, die einen kleineren Absolutwert aufweist und der Bitleitungsleckstrom Ilb steigt, sogar dann, wenn die nichtselektierte Wortleitung WL den Erdspannungspegel GND besitzt. Sogar wenn die Schwellspannung Vth nur um 0.1 V geringfügig abweicht, variiert, da der S-Faktor im Allgemeinen in der Größenordnung von 0.1 V liegt, der Bitleitungsleckstrom Ilb um das Zehnfache, was ausgehend von dem obigen Ausdruck (1) verständlich ist.
Um den Bitleitungsleckstrom Ilb zu verringern, kann man erwägen, die Vorspannung Vbb des p-Substrats 500, wie in Fig. 17A gezeigt, negativ zu machen. Wenn man die Substratvor­ spannung auf einen hohen negativen Wert setzt, kann der Absolutwert der Substrat-Source-Spannung Vbs erhöht werden. Folglich kann die Schwellspannung Vth des Zugriffstransistors MT der Speicherzelle erhöht werden, um den Bitleitungsleck­ strom Ilb zu verringern.
Jedoch wächst die am pn-Übergang zwischen dem Dotierungsgebiet 502b und dem p-Substrat 500 anliegende Spannungsdifferenz Vpn (= Vch - Vbb) und folglich steigt der Substratleckstrom Ils. Eine Versorgungsspannung für das Lesen Vdds legt den Spannungspegel der Spannung Vch entsprechend dem H-Pegel der Daten auf dem Speicherknoten SN fest. Wenn der Substratleckstrom Ils aufgrund dieser stärker negativeren Vorspannung am Substrat anwächst, ist es schwierig, Daten auf dem H-Pegel für eine längere Zeitdauer zu halten, wenn die Versorgungsspannung für den Lesevorgang abgesenkt wird.
Um gleichzeitig den Bitleitungsleckstrom Ilb und den Substratleckstrom Ils zu verringern, werden gemäß dem BSG- Entwurf eine Spannung mit dem L-Pegel der Daten oder eine Erdspannung für das Lesen auf eine Spannung Vbsg gesetzt, die geringfügig höher als die Erdspannung GND ist, was in Fig. 17B gezeigt ist. Eine Vorspannung für das p-Substrat (das rückseitige Gate des Zugriffstransistors) wird auf den Erdspannungspegel GND gesetzt. Die Wortleitung WL befindet sich auf dem Erdspannungspegel GND, wenn sie nicht selektiert ist. Die Gate-Source-Spannung Vgs des Zugriffstransitors MT ist daher eine negative Spannung -Vbsg. Es ist daher aufgrund von Ausdruck (1) klar, daß der Bitleitungsleckstrom Ilb im BSG-Entwurf exponentiell abnimmt. Da die Erdspannung GND an das p-Substrat (rückseitiges Gate) angelegt wird, ist die Spannungsdifferenz Vpn, die an den pn-Übergang zwischen dem Dotierungsgebiet 502b und dem p-Substrat 500 angelegt wird, entsprechend dem Speicherknoten SN gleich der Spannung Vch des H-Pegels der Daten. Die an den pn-Übergang angelegte Spannungsdifferenz kann kleiner gemacht werden und der Substratleckstrom Ils kann folglich reduziert werden.
Mit anderen Worten, die Gate-Source-Spannung Vgs des Zugriffstransistors MT kann auf einen negativen Wert gesetzt werden, ohne eine negative Spannung an das p-Substrat anzulegen. Zusätzlich liegt die an den pn-Übergang zwischen dem Source-Dotierungsgebiet 502a des Zugriffstransistors MT und dem p-Substrat angelegte Spannung Vbs in Sperrichtung an. Daher können sowohl der Bitleitungsleckstrom Ilb, als auch der Substratleckstrom Ils verringert werden. Diese Herabsetzung der Leckströme verbessert die Ladungshalteeigenschaften der Speicherzelle und daher kann das Auffrischintervall Tsrc verlängert werden, um den Auffrischstrom zu verringern.
Der BSG-Entwurf ist in Bezug auf die Verbesserung der Auf­ frischeigenschaften hocheffektiv. Wenn jedoch der BSG-Entwurf angewendet wird, so ist die Erzeugung und Aufrechterhaltung einer stabilen erhöhten Erdspannung für das Lesen Vbsg der wichtigste Gesichtspunkt. Nicht nur die Richtigkeit des Pegels der erhöhten Erdspannung für das Lesen Vbsg, der bei einem Lesevorgang erzeugt wird, sondern auch das Halten des Spannungspegels der erhöhten Erdspannung für das Lesen Vbsg während des Zeitraums, in dem die Lese-Verstärkerschaltung aktiviert ist, sind erforderlich. Wie oben erörtert, wird die Schwellspannung Vth des Zugriffstransistors durch die Spannung Vbs = Vbb - Vbl festgelegt und bestimmt sich der Bitleitungsleckstrom Ilb aus obigem Ausdruck (1). Wenn die Bitleitungsspannung Vbl aufgrund von Leckströmen und ähnlichem abnimmt, wird der Bitleitungsleckstrom Ilb erhöht und folglich würden sich die Datenhalteeigenschaften einer Speicherzelle verschlechtern.
Eine Schaltung zur Aufrechterhaltung des Pegels der erhöhten Erdspannung für das Lesen Vbsg wurde speziell durch den Er­ finder der vorliegenden Erfindung schon veröffentlicht in 1999 Symposium on VLSI Circuits Digests of Technical Papers, "A Precharged-Capacitor-Assisted Sensing (PCAS) Scheme with Novel Level Controller for Low Power DRAMs", T. Kono et al., pp. 123-124.
Fig. 18A zeigt einen Aufbau einer Schaltung zur Erzeugung einer erhöhten Erdspannung für das Lesen, der in der oben erwähnten Literaturstelle gezeigt wird. Bezugnehmend auf Fig. 18A enthält die Schaltung zur Erzeugung einer erhöhten Erd­ spannung für das Lesen 1 eine Schaltung zur Erzeugung einer Referenzspannung 2, die eine Referenzspannung Vrfb erzeugt, eine Pegelschieberschaltung 3, die von der Schaltung zur Erzeugung einer Referenzspannung 2 die Referenzspannung Vrfb entgegennimmt und deren Pegel verschiebt, um eine Steuer­ spannung Vdt(= Vrfb + Vthp) zu erzeugen, einen n-Kanal-MOS- Transistor 5, der einen Unterschied zwischen der Steuer­ spannung Vdt von der Pegelschieberschaltung 3 und einer Spannung Vbsg auf einer Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL erfaßt, um einen Strom Ipg ent­ sprechend des erfaßten Spannungsunterschiedes fließen zu lassen, ein Kapazitätselement 6, dessen Ladespannung durch den Entladestrom Ipg des eine Differenz erfassenden MOS- Transistors 5 geregelt wird, eine Vorladeschaltung 7, die das Kapazitätselement 6 auf eine vorbestimmte Spannung auflädt, eine Ladungshalte-Schaltung 8, um die auf dem Kapazitäts­ element 6 gespeicherten Ladungen zu halten und eine Strom­ treiberschaltung 9, um entsprechend der am Kapazitätselement 6 anliegenden Spannung Vpg einen Strom von einem externen Versorgungsspannungsknoten zur Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL zu liefern.
Die Schaltung zur Erzeugung einer Referenzspannung 2 enthält veränderbare Widerstandselemente R1 und R2, die zwischen einen Knoten der die von einer externen Versorgungsspannung unabhängige interne Referenzspannung (z. B. die Versorgungs­ spannung für den Bereich) Vdd0 empfängt und den Erdknoten in Reihe geschaltet sind. Die Referenzspannung Vrfb wird am Verbindungsknoten, der die veränderbaren Widerstandselemente R1 und R2 miteinander verbindet, ausgegeben.
Die Pegelschieberschaltung 3 enthält ein Widerstandselement R3 und einen p-Kanal-MOS-Transistor 3p, die zwischen den internen Betriebsspannungsknoten und den Erdknoten in Reihe geschaltet sind. Der Widerstandswert des Widerstandselementes R3 wird hinreichend größer gewählt als der Kanalwiderstand (Widerstand im eingeschalteten Zustand) des p-Kanal-MOS-Transistors 3p. Daher empfängt der p-Kanal-MOS-Transistor 3p auf seinem Gate die Referenzspannung Vrfb, um im Sourcefolger-Modus zu arbeiten und seine Source-Gate-Spannung auf dem Spannungspegel des Absolutwertes Vthp seiner Schwellspannung zu halten. Die Pegelschieberschaltung 3 wird lediglich benötigt, um die Gatekapazität des eine Differenz erfassenden MOS-Transistors 5 aufzuladen. Der Widerstandswert des Widerstandselementes R3 wird erhöht, um den Stromverbrauch entsprechend zu reduzieren.
Das Gate des MOS-Transistors 5 ist mit dem Ausgangsknoten der Pegelschieberschaltung 3 verbunden und seine Source ist mit der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL verbunden. Wenn der Unterschied zwischen der Steuer­ spannung Vdt von der Pegelschieberschaltung 3 und der Spannung Vbsg auf der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL größer wird als eine Schwellspannung Vthn, dann wird der MOS-Transistor 5 angeschaltet, um einen Strom Ipg fließen zu lassen. Eine Stabilisierungskapazität 10 wird am Gate des MOS-Transistors 5 bereitgestellt, um die Gatespannung (Steuerspannung) Vdt des MOS-Transistors 5 konstant zu halten.
Die Vorladeschaltung 7 enthält die p-Kanal-MOS-Transistoren 7a und 7b, die zwischen einen externen Versorgungsspannungs­ knoten, der eine externe Versorgungsspannung extVdd empfängt und einen Knoten 7d in Reihe geschaltet sind und einen n- Kanal-MOS-Transistor 7c der zwischen den Knoten 7d und den MOS-Transistor 5 geschaltet ist. Die MOS-Transistoren 7a und 7c empfangen auf ihren Gates ein Vorlade-Befehls-Signal ZPRE und werden komplementär zueinander eingeschaltet. Der p-Kanal- MOS-Transistor 7b, dessen Gate und dessen Drain mit dem Knoten 7d verbunden sind, arbeitet in einem Diodenmodus und verursacht einen Spannungsabfall, der dem Absolutwert seiner Schwellspannung entspricht.
Die Ladungshalteschaltung 8 enthält einen Inverter 8a, der ein Befehlssignal für den Ladungstransfer CT invertiert und ein Übertragungsglied 8b, das gemäß dem Befehlssignal für den Ladungstransfer CT und gemäß einem Ausgangssignal des Inverters 8a leitend gemacht wurde, um selektiv die Knoten 11 und 7d zu verbinden. Wenn das Übertragungsglied 8b nicht­ leitend ist, ist das Kapazitätselement 6 von der Vorlade­ schaltung 7 und dem MOS-Transistor 5 isoliert. Dann sind der Lade- und Entladepfad des Kapazitätselementes 6 unterbrochen und folglich sind die im Kapazitätselement 6 gespeicherten Ladungen gesichert.
Die Schaltung zur Erzeugung einer erhöhten Erdspannung für das Lesen 1 enthält weiterhin p-Kanal-MOS-Transistoren 12a und 12b, die zwischen den externen Versorgungsspannungsknoten und einen Knoten 11 geschaltet sind. Der MOS-Transistor 12a empfängt auf seinem Gate ein Aktivierungssignal für den Lese­ vorgang SE, und der MOS-Transistor 12b, dessen Gate mit dem Knoten 11 verbunden ist, arbeitet im Diodenmodus. Das Aktivierungssignal für den Lesevorgang SE wird bereitgestellt, um eine Lese-Verstärkerschaltung 15 zu aktivieren, welche mit der Spannung Vbsg auf der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL als einer Betriebsspannung arbeitet.
Wenn das Aktivierungssignal für den Lesevorgang SE in einem aktiven Zustand auf dem H-Pegel ist, nimmt die Lese-Ver­ stärkerschaltung 15 ihren Lesebetrieb auf, um einen Strom von einer Bitleitung mit niedrigem Pegel zur Versorgungsspan­ nungsleitung für den niedrigen Lese-Pegel LPL abzuführen. Zur Stabilisierung der erhöhten Erdspannung für das Lesen Vbsg wird die Versorgungsspannungsleitung für den niedrigen Lese- Pegel LPL mit einer Stabilisierungskapazität 16 ausgestattet. Ein Betrieb der in Fig. 18A gezeigten Schaltung zur Erzeugung der erhöhten Erdspannung für das Lesen wird jetzt in Ver­ bindung mit den in Fig. 18B veranschaulichten Signalformen während des Betriebs beschrieben.
Vor der Zeit T0 ist das Aktivierungssignal für den Lesevorgang SE im inaktiven Zustand auf dem L-Pegel und die Lese- Verstärkerschaltung 15 arbeitet nicht. In diesem Zustand ist der MOS-Transistor 12a angeschaltet und der Knoten 11 wird auf den Spannungspegel extVdd - Vthp vorgeladen. Die Spannung Vpg am Knoten 11 bewirkt, daß die Gate-Source-Spannung des p-Kanal- MOS-Transistors 9a, der in der Stromtreiberschaltung 9 enthalten ist, gleich seiner Schwellspannung ist und er im wesentlichen im ausgeschalteten Zustand bleibt. Hierbei haben die p-Kanal-MOS-Transistoren die gleichen Schwellspannungen. Wenn es beispielsweise irgendeinen Leckstrompfad zwischen der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL und einem Knoten auf Erdspannung GND gibt, so nimmt der Spannungspegel der erhöhten Erdspannung für das Lesen Vbsg allmählich ab.
Wenn das Aktivierungssignal für den Lesevorgang SE im inaktiven Zustand ist, dann ist das Vorlade-Befehls-Signal ZPRE im aktiven Zustand auf dem L-Pegel. Folglich werden in der Vorladeschaltung 7 der MOS-Transistor 7a angeschaltet, der MOS-Transistor 7c abgeschaltet und der Knoten 7d auf den Spannungspegel extVdd - Vthp vorgeladen. Das Befehlssignal für den Ladungstransfer CT ist auf dem H-Pegel, das Übertragungs­ glied 8b wird leitend gemacht und der Knoten 11 wird durch die Vorladeschaltung 7 auf den Spannungspegel extVdd - Vthp vorgeladen. Diese ZPRE- und SE-Signale werden entsprechend der Aktivierung des Aktivierungssignals für den Lesevorgang SE periodisch aktiviert.
Zur Zeit T0 wird das Aktivierungssignal für den Lesevorgang SE in den aktiven Zustand auf den H-Pegel gebracht und folglich arbeitet die Leseverstärkerschaltung 15, um der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL einen Entladestrom zu liefern. Hier muß man annehmen, daß die erhöhte Erdspannung für das Lesen Vbsg einen niedrigeren Spannungspegel aufweist als die Referenzspannung Vrfb. Der MOS-Transistor 12a wird in Reaktion auf die Aktivierung des Aktivierungssignal für den Lesevorgang SE abgeschaltet und der Vorladevorgang am Knoten 11 wird abgeschlossen.
Zur Zeit T1 steigt das Vorlade-Befehls-Signal ZPRE auf den H- Pegel, der MOS-Transistor 7a wird abgeschaltet, der MOS- Transistor 7c wird angeschaltet und folglich wird das Vorladen des Kapazitätselementes 6 durch die Vorladeschaltung 7 abgeschlossen. Zu diesem Zeitpunkt ist der MOS-Transistor 12a abgeschaltet. Der Knoten 11 ist daher vom externen Ver­ sorgungsspannungsknoten abgetrennt.
Der eine Differenz erfassende MOS-Transistor 5 ist über den MOS-Transistor 7c und das Übertragungsglied 8b mit dem Kapazitätselement 6 verbunden. Der MOS-Transistor 5 empfängt an seinem Gate die Steuerspannung Vdt(= Vrfb + Vthp) und an seine Source die erhöhte Erdspannung für das Lesen Vbsg. Wenn der folgende Ausdruck (2) gültig ist, dann wird der MOS-Transistor 5 angeschaltet, um einen Strom vom Kapazitätselement 6 zur Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL zu liefern.
Vrfb + Vthp < Vbsg + Vthn (2)
Wenn die Schwellspannungen Vthp und Vthn zueinander gleich sind, dann wird der Spannungspegel der erhöhten Erdspannung für das Lesen Vbsg dergestalt geregelt, daß dieser Spannungs­ pegel gleich dem der Referenzspannung Vrfb ist. Der Absolut­ wert Vthp der Schwellspannung wird hier einfach mit Schwell­ spannung bezeichnet. Wenn die Schwellspannungen Vthp und Vthn nicht zueinander gleich sind, kann es genügen, daß die Referenzspannung Vrfb auf Vbsg + Vthn - Vthp gesetzt wird.
Die auf dem Kapazitätselement 6 gespeicherten Ladungen werden über den MOS-Transistor 5 zur Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL abgeführt. Speziell führt der MOS-Transistor 5 den Strom entsprechend dem Unterschied zwischen der Steuerspannung Vdt auf dem Knoten 3a und der erhöhten Erdspannung für das Lesen Vbsg auf der Versorgungs­ spannungsleitung für den niedrigen Lese-Pegel LPL ab. Dieser abgeführte Strom verändert die am Kapazitätselement 6 an­ liegende Spannung Vpg. Das Kapazitätselement 6 hat einen Kapazitätswert Cpg, der hinreichend kleiner ist als der Kapazitätswert Cdl der Stabilisierungskapazität 16. Der vom MOS-Transistor 5 abgeführte Strom verändert die am Kapazitätselement 6 anliegende Spannung Vpg beträchtlich.
Zur Zeit T2 fällt das Befehlssignal für den Ladungstransfer CT auf den L-Pegel und das Übertragungsglied 8b wird nicht­ leitend. Zur Zeit T' zwischen der Zeit T2 und der Zeit T1 fließt die im folgenden Ausdruck (3) dargestellte Gesamtladung Qpg über den MOS-Transistor 5 zur Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL.
Qpg = ∫ Ipg.dT (3)
Hier erfüllt der Integrationszeitraum T die Beziehung T1 < T < T' ≦ T2.
Der Spannungspegel der Spannung Vpg am Knoten 11 wird zur Zeit T' durch den folgenden Ausdruck (4) dargestellt.
Vpg = extVdd - Vthp - Qpg/(Cpg + Cg) (4)
Hier stellt Cg eine Gatekapazität des MOS-Transistors 9a dar, wobei der MOS-Transistor 9a zum Treiben angeschaltet ist und folglich in ihm ein Kanal ausgebildet ist. In dieser Strom­ treiberschaltung 3 wird der MOS-Transistor 9a angeschaltet, wenn die Gate-Source-Spannung Vgs gleich seiner Schwell­ spannung wird. Speziell wird der MOS-Transistor 9a ange­ schaltet, wenn der folgende Ausdruck (5) erfüllt ist.
Vpg < extVdd - Vthp (5)
Es wird aufgrund der obigen Ausdrücke (4) und (5) ver­ ständlich, daß beim Entladevorgang über den MOS-Transistor 5 der MOS-Transistor 9a zum Treiben sofort angeschaltet wird, um einen Strom vom externen Versorgungsspannungsknoten zur Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL zu liefern.
Es wird aufgrund des obigen Ausdrucks (4) ebenfalls verständlich, daß ein kleinerer Kapazitätswert (Cpg + Cg) des Knotens 11 die Spannung Vpg am Knoten 11 beachtlich verändert, sogar wenn die Menge der abgeführten Ladungen Qpg klein ist. Mit anderen Worten, sogar wenn die erhöhte Erdspannung für das Lesen Vbsg nur leicht von der Referenzspannung Vrfb abweicht, verändert der über den MOS-Transistor 5 abgeführte Strom Ipg die Spannung Vpg am Knoten 11 beachtlich. Folglich fließt sofort ein Strom über den MOS-Transistor 9a vom externen Versorgungsspannungsknoten zur Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL, um den Spannungspegel der Spannung Vbsg anzuheben.
Zur Zeit T2 gelangt das Befehlssignal für den Ladungstransfer CT in den inaktiven Zustand auf L-Pegel, das Übertragungsglied 8b wird nichtleitend, das Kapazitätselement 6 und der MOS- Transistor 5 werden voneinander getrennt und die Spannung Vpg am Knoten 11 wird auf dem Spannungspegel gehalten, den sie zum Zeitpunkt T2 angenommen hat. In diesem Zustand liefert der treibende MOS-Transistor 9a einen Strom zur Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL. Zur Zeit T3 wird das Vorlade-Befehlssignal ZPRE aktiv, das Befehlssignal für den Ladungstransfer CT wird aktiv, der MOS- Transistor 5 wird vom Kapazitätselement 6 getrennt, der Knoten 11 wird wieder durch die Vorladeschaltung auf den Spannungspegel extVdd - Vthp vorgeladen und folglich wird der nachfolgende Vorgang des Erfassens des Spannungsunterschiedes vorbereitet. Dieser Vorgang wird innerhalb des Zeitraums, in dem das Aktivierungssignal für den Lesevorgang SE auf dem H- Pegel ist, mehrmals wiederholt. Die erhöhte Erdspannung Vbsg wird dergestalt kontrolliert, daß sie gleich der Referenzspannung Vrfb ist.
Wie oben diskutiert, kann, wenn die am Kapazitätselement anliegende Spannung entsprechend des Spannungsunterschiedes zwischen der Spannung Vbsg der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL und der Steuerspannung Vdt eingestellt wird, der Spannungsunterschied mit verringertem Stromverbrauch erfaßt werden, um die Variation des Pegels der erhöhten Erdspannung für das Lesen Vbsg mit hoher Geschwindigkeit zu unterdrücken.
Der Spannungspegel der erhöhten Erdspannung für das Lesen Vbsg ist um die Schwellspannung Vthn des eine Differenz erfassenden MOS-Transistors 5 niedriger als die Steuerspannung Vdt. Allge­ mein wird die Referenzspannung Vrfb dergestalt gewählt, daß sie der folgenden Beziehung genügt, wobei Vbsg(0) ein Zielwert für die erhöhte Erdspannung für das Lesen Vbsg ist.
Vrfb = Vbsg(0) + Vthn - Vthp (6)
Wenn die Schwellspannungen Vthn und Vthp dieselben Temperatur­ eigenschaften haben und der Wert von (Vthn - Vthp) immer konstant ist, dann ist die Referenzspannung Vrfb unabhängig von der Temperatur und hat einen konstanten Wert über einen weiten Temperaturbereich. Die erhöhte Erdspannung für den Lesevorgang kann daher über einen weiten Temperaturbereich auf einem konstanten Wert gehalten werden. Es treten jedoch Probleme dergestalt auf, daß die Werte der Schwellspannungen Vthn und Vthp aufgrund von Schwankungen der Prozeßparameter variieren und folglich unterschiedliche Temperatureigenschaften zeigen.
Folglich ist es schwierig, die Referenzspannung Vrfb über einen weiten Temperaturbereich auf einem konstanten Wert zu halten und die Abhängigkeit von der Betriebsumgebung, wie z. B. die Temperaturabhängigkeit der erhöhten Erdspannung für das Lesen Vbsg, zu beseitigen.
Als Widerstandselement in der Schaltung zur Erzeugung einer Referenzspannung 2 wird vorzugsweise ein reines Widerstands­ element, wie z. B. ein Leitungswiderstand, eingesetzt, um die Temperaturabhängigkeit der Referenzspannung Vrfb weitestgehend zu vermeiden. Die Verwendung eines derartigen reinen Widerstandselementes ruft jedoch das Problem des Anwachsens der Layout-Fläche hervor.
Nicht nur die Erzeugung der erhöhten Erdspannung für das Lesen, sondern auch die Erzeugung der Lese-Versorgungsspannung Vdds mit einem ähnlichen Aufbau, wie der in Fig. 18A gezeigten Schaltung, wird von ähnlichen Problemen begleitet. Speziell tritt in einer Schaltung zur Erzeugung einer internen Spannung, bei der entsprechend einer Differenz zwischen einer Zielspannung und einer Referenzspannung auf einem Kondensator gespeicherte Ladungen kontrolliert werden, allgemein das Problem auf, daß es schwierig ist, die Temperaturabhängigkeit der Zielspannung zu beseitigen.
In der Übergangszeit unmittelbar nach Anlegen der Versorgungs­ spannung kann die Steuerspannung solange nicht auf einen vordefinierten Spannungspegel gesetzt werden, bis die Referenzspannung Vdd0 (eine Spannung, die intern erzeugt wird und nicht von der externen Versorgungsspannung abhängt) stabil geworden ist. Folglich tritt das Problem auf, daß eine interne Spannung, wie z. B. die erhöhte Erdspannung für das Lesen, nicht innerhalb einer kurzen Zeitdauer auf einen gewünschten Pegel eingestellt werden kann.
Im Hinblick auf eine Anwendung in tragbaren Geräten und der­ gleichen, ist es weiterhin wünschenswert, daß eine benötigte interne Spannung dergestalt erzeugt wird, daß der Stromver­ brauch und die eingenommene Fläche so klein wie möglich sind.
Aufgabe der vorliegenden Erfindung ist die Bereitstellung einer Schaltung zur Erzeugung einer internen Spannung, welche in der Lage ist, eine interne Spannung dergestalt zu erzeugen, daß der gewünschte Spannungspegel über einen weiten Betriebsbereich stabil ist.
Eine weitere Aufgabe der Erfindung ist die Bereitstellung einer Schaltung zur Erzeugung einer internen Spannung, welche in der Lage ist, eine interne Spannung dergestalt zu erzeugen, daß sie über einen weiten Temperaturbereich auf einem konstanten Spannungspegel gehalten wird.
Eine weitere Aufgabe der Erfindung ist die Bereitstellung einer Schaltung zur Erzeugung einer internen Spannung, welche in der Lage ist, in einer Übergangszeit, wie z. B. dem Zeitraum unmittelbar nach Anlegen der Versorgungsspannung, eine interne Spannung schnell auf einen gewünschten Spannungspegel zu setzen.
Eine weitere Aufgabe der Erfindung ist die Bereitstellung einer Schaltung zur Erzeugung einer internen Spannung, welche in der Lage ist, eine interne Spannung mit einem gewünschten Spannungspegel dergestalt zu erzeugen, daß der Stromverbrauch und die in Anspruch genommene Fläche nicht erhöht werden.
Die Aufgaben werden gelöst durch eine Schaltung gemäß Anspruch 1 oder 7 oder 12.
Eine Schaltung zur Erzeugung einer internen Spannung gemäß der Erfindung beinhaltet:
eine Schaltung zur Erzeugung einer Referenzspannung, um eine. Referenzspannung zu erzeugen;
einen Komparator, um die Referenzspannung mit einer Spannung an einem ersten Knoten zu vergleichen, um ein Signal zu erzeugen, das ein Ergebnis des Vergleichs anzeigt;
einen stromtreibenden Transistor, der mit einem ersten Betriebsspannungsknoten verbunden ist, um entsprechend eines Ausgangssignals, des Komparators einen Strom zwischen dem zweiten Knoten und dem ersten Betriebsspannungsknoten fließen zu lassen; und
einer Ausgangsschaltung, die zwischen den stromtreibenden Transistor und einen zweiten Betriebsspannungsknoten ge­ schaltet ist, um den Strom, den der stromtreibende Transistor fließen läßt, in eine Spannung umzuwandeln und die Spannung auf einem zweiten Knoten zu erzeugen. Die Ausgangsschaltung enthält ein Element zur Erzeugung eines Spannungsabfalls, das einen Spannungsabfall einer vordefinierten Höhe zwischen dem zweiten Knoten und dem ersten Knoten verursacht.
Die Schaltung zur Erzeugung einer internen Spannung gemäß der Erfindung beinhaltet weiterhin eine Schaltung zur Spannungskompensation, die entsprechend einer Differenz zwischen einer Spannung auf einer Leitung mit einer internen Spannung und der Spannung auf dem zweiten Knoten einen Stromfluß zwischen der Leitung mit der internen Spannung und einem dritten Betriebsspannungsknoten hervorruft.
Eine weitere Schaltung zur Erzeugung einer internen Spannung gemäß der Erfindung beinhaltet:
ein erstes und zweites Kapazitätselement;
eine Vorlade-Schaltung, welche auf ein Taktsignal anspricht, um Ladungen entgegengesetzter Polarität auf dem ersten bzw. dem zweiten Kapazitätselement zu speichern; und
eine Ausgleichsschaltung, welche auf das Taktsignal anspricht, um komplementär zur Vorlade-Schaltung leitend zu werden, um das erste und das zweite Kapazitätselement elektrisch mit einem Ausgangsknoten zu verbinden.
An dem Ausgangsknoten wird eine Referenzspannung erzeugt.
Eine weitere Schaltung zur Erzeugung einer internen Spannung gemäß der Erfindung beinhaltet:
einen Transistor (5; 50; 106a, 108a), der eine Differenz erfaßt, um entsprechend einer Differenz zwischen einer Referenzspannung und einer Spannung auf einer Leitung mit einer internen Spannung einen Strom zu erzeugen;
einem Kapazitätselement (6; 56) mit einer anliegenden Spannung (Vpg), die sich entsprechend dem Strom bestimmt, den der eine Differenz erfassende Transistor erzeugt;
einem stromtreibenden Transistor (9a; 59), der entsprechend der am Kapazitätselement anliegenden Spannung einen Stromfluß zwischen der Leitung mit der internen Spannung und einem Versorgungsspannungsknoten (extVdd, GND) hervorruft; und
einer Schaltung zur Erzeugung einer Referenzspannung, um eine Referenzspannung zu erzeugen. Die Schaltung zur Erzeugung einer Referenzspannung erzeugt die Referenzspannung derge­ stalt, daß die Temperaturabhängigkeit, welche die Spannung auf der Leitung mit der internen Spannung zeigt, durch den eine Differenz erfassenden Transistor beseitigt wird.
Die vergleichende Schaltung wird benützt, um den strom­ treibenden Transistor anzusteuern, sodaß eine Spannung mit einem Pegel, der im wesentlichen gleich dem Pegel der Referenzspannung ist, erzeugt wird und weiterhin auf dieser Spannung zum Vergleich mit einer internen Spannung ein Spannungsunterschied erzeugt wird, um den Pegel der internen Spannung zu regeln. Auf diese Weise kann die interne Spannung entsprechend der Referenzspannung erzeugt werden. Die Ver­ wendung des Elementes zur Erzeugung eines Spannungsabfalls kann die Temperaturabhängigkeit einer erfaßten Spannung beseitigen, wenn in der Schaltung zur Spannungskompensation ein Spannungsunterschied erfaßt wird.
Die Referenzspannung wird mittels des Kapazitätselementes erzeugt und folglich kann die Referenzspannung unter Belegung einer kleinen Fläche und mit einem kleinen Stromverbrauch erzeugt werden.
Wenn die Referenzspannung mittels des Kapazitätselementes erzeugt wird, so kann weiterhin die Zeitdauer des Lade-/Ent­ ladevorgangs des Kapazitätselementes in einer Übergangs­ zeit verkürzt werden, um mit hoher Geschwindigkeit die Referenzspannung zu stabilisieren.
Zusätzlich kann im Aufbau, in dem ein Spannungsunterschied mittels eines Stroms erfaßt wird, wobei dieser Strom in eine Spannung umgewandelt wird, um den Spannungspegel einer internen Spannung zu korrigieren, die Referenzspannung dergestalt erzeugt werden, daß die Temperaturabhängigkeit, die die interne Spannung zeigt, durch den eine Differenz erfassenden stromtreibenden Transistor beseitigt wird. Folglich kann eine interne Spannung erzeugt werden, die über einen weiten Temperaturbereich einen konstanten Spannungspegel aufweist.
Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
Fig. 1 einen Aufbau einer Schaltung zur Erzeugung einer internen Spannung gemäß einer ersten Ausführungsform der Erfindung.
Fig. 2 einen Aufbau einer Schaltung zur Erzeugung einer internen Spannung gemäß einer zweiten Ausführungsform der Erfindung.
Fig. 3 eine Abwandlung der zweiten Ausführungsform der Erfindung.
Fig. 4 in schematischer Weise einen Aufbau eines ein Takt­ signal erzeugenden Abschnitts, der in Fig. 3 gezeigt ist.
Fig. 5 in beispielhafter Weise den Aufbau einer POR erzeugenden Schaltung, die in Fig. 3 gezeigt ist.
Fig. 6 ein Signalformdiagramm, das einen Betrieb der POR erzeugenden Schaltung in Fig. 5 veranschaulicht.
Fig. 7 in schematischer Weise den Aufbau einer Schaltung zur Erzeugung eines Taktsignals mit variabler Periodendauer in Fig. 4.
Fig. 8 ein Signalformdiagramm, das einen Betrieb der Schaltung in Fig. 7 veranschaulicht.
Fig. 9 eine Abwandlung der Schaltung zur Erzeugung eines Taktsignals mit variabler Periodendauer in Fig. 4.
Fig. 10 in beispielhafter Weise einen Aufbau eines Ringoszillators in Fig. 9.
Fig. 11 einen Aufbau eines Hauptteils einer Schaltung zur Erzeugung einer internen Spannung gemäß einer vierten Ausführungsform der Erfindung.
Fig. 12 einen Aufbau eines Hauptteils einer Schaltung zur Erzeugung einer internen Spannung gemäß einer fünften Ausführungsform der Erfindung.
Fig. 13 eine Abwandlung der fünften Ausführungsform der Erfindung.
Fig. 14 ein Signalformdiagramm, das einen Betrieb der Schaltung zur Erzeugung einer internen Spannung von Fig. 13 veranschaulicht.
Fig. 15 in schematischer Weise einen Aufbau einer Schaltung zur Erzeugung einer internen Spannung gemäß einer sechsten Ausführungsform der Erfindung.
Fig. 16 in schematischer Weise den Querschnittsaufbau einer der Anmelderin bekannten DRAM-Zelle.
Fig. 17A und Fig. 17B eine Spannung, die an jedem Knoten der der Anmelderin bekannten DRAM_Zelle anliegt bzw. eine Spannung, die an jedem Knoten einer Speicherzelle in einer Anordnung gemäß dem BSG-Entwurf anliegt.
Fig. 18A und Fig. 18B den Aufbau einer Schaltung zur Erzeugung einer internen Spannung, aus dem die vorliegende Erfindung abgeleitet ist bzw. ein Signalformdiagramm, das den Betrieb der Schaltung zur Erzeugung einer internen Spannung aus Fig. 18A veranschaulicht.
Erste Ausführungsform
Fig. 1 zeigt einen Aufbau einer Schaltung zur Erzeugung einer internen Spannung 1, der eine erhöhte Erdspannung für das Lesen erzeugt, gemäß der ersten Ausführungsform der Erfindung. Bezugnehmend auf Fig. 1 enthält die Schaltung zur Erzeugung einer internen Spannung 1 eine Schaltung zur Erzeugung einer Referenzspannung 2, die eine Referenzspannung Vrfb erzeugt, eine vergleichende Schaltung 3A und eine Ausgangsschaltung 3B, die, entsprechend eines Ausgangssignals der vergleichenden Schaltung 3A, eine Steuerspannung Vdt auf dem internen Knoten 3a erzeugt. Die vergleichende Schaltung 3A und die Ausgangsschaltung 3B entsprechen der Pegelschieberschaltung 3, die in Fig. 18A gezeigt ist.
Ähnlich der in Fig. 18A dargestellten Schaltung zur Erzeugung einer internen Spannung, enthält die Schaltung zur Erzeugung einer internen Spannung 1 weiterhin:
einen eine Differenz erfassenden MOS-Transistor 5, der, ent­ sprechend der Steuerspannung Vdt an dem internen Knoten 3a und der Spannung Vbsg auf der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL, der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL einen Strom Ipg liefert;
ein Kapazitätselement 6;
eine Vorlade-Schaltung 7, die entsprechend eines Vorlade- Befehlssignals ZPRE Ladungen bereitstellt, um das Kapazitäts­ element 6 vorzuladen;
eine Ladungs-Halte-Schaltung 8, die entsprechend eines Befehlssignals für den Ladungstransfer CT das Kapazitätselement 6 von der Vorlade-Schaltung 7 abtrennt; und
eine Stromtreiber-Schaltung 9, die entsprechend einer am Kapazitätselement 6 anliegenden Spannung Vpg einen Strom von einem externen Versorgungsspannungsknoten an eine Versorgungs­ spannungsleitung für den niedrigen Lese-Pegel LPL liefert.
Die Stromtreiber-Schaltung 9 wird durch einen p-Kanal-MOS- Transistor 9a gebildet. Zwischen einem Elektrodenknoten 11 eines Kapazitätselementes 6 und dem externen Spannungsver­ sorgungsknoten werden ein p-Kanal-MOS-Transistor 12a, der in Reaktion auf ein Aktivierungssignal für den Lesevorgang SE angeschaltet wird, und ein als Diode geschalteter p-Kanal-MOS- Transistor 12b, der mit dem MOS-Transistor 12a in Reihe geschaltet ist, bereitgestellt. Der MOS-Transistor 5, die Vorlade-Schaltung 7, das Kapazitätselement 6, die Ladungs- Halte-Schaltung 8 und die Stromtreiber-Schaltung 9 bilden eine Schaltung, die Vbsg erzeugt (Spannungskompensationsschaltung: Pegelerfassungs-/I-V-Wandlungs-Einheit) 4. Mit der Spannung Vbsg auf der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL als einer Betriebsspannung führt eine Leseverstärkerschaltung 15 eine Leseoperation durch. Mit der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL ist eine Stabilisierungskapazität 16 verbunden.
Die Schaltung zur Spannungskompensation 4 und die Stromtreiberschaltung 9 arbeiten in ähnlicher Weise wie die in Fig. 18A gezeigten Schaltungen, sie werden hier nicht im Detail beschrieben.
Die Schaltung zur Erzeugung einer Referenzspannung 2 enthält veränderbare Widerstandselemente R1 und R2, die in Reihe zwischen einen Betriebsspannungsknoten 2a und einen Erdknoten geschaltet sind. An einem Verbindungsknoten 2b, der die beiden veränderbaren Widerstandselemente R1 und R2 miteinander ver­ bindet, wird die Referenzspannung Vrfb erzeugt. Die Referenz­ spannung Vrfb wird auf einen Spannungspegel eingestellt, der gleich dem Zielwert für die erhöhte Erdspannung für das Lesen Vbsg ist. Mit anderen Worten, Vrfb wird zu Vbsg gleich gemacht.
Die vergleichende Schaltung 3A beinhaltet:
einen p-Kanal-MOS-Transistor 13a, der mit dem externen Versorgungsspannungsknoten verbunden ist, um als Stromquelle zu dienen;
p-Kanal-MOS-Transistoren 13b und 13c, die eine vergleichende Stufe darstellen, um die Spannung Vrfb am Knoten 2b mit einer Spannung Vx an einem Knoten 13i zu vergleichen; und n-Kanal-MOS-Transistoren 13d bzw. 13e, die zwischen die entsprechenden MOS-Transistoren 13b bzw. 13c und den Erdknoten geschaltet sind, um eine Stromspiegelschaltung zu bilden, die Ströme derselben Größe zu den MOS-Transistoren 13b und 13c fließen läßt. Der MOS-Transistor 13e bildet die Hauptstufe der Stromspiegelstufe. Das Gate des als Stromquelle arbeitenden MOS-Transistors 13a ist mit dem Erdknoten verbunden, um als strombegrenzendes Element zu fungieren, das einen Betriebsstrom für die vergleichende Schaltung 3A begrenzt.
Die Ausgangsschaltung 3B beinhaltet:
einen p-Kanal-MOS-Transistor 13f, der zwischen den externen Versorgungsspannungsknoten und den Knoten 3a geschaltet ist, um das Ausgangssignal D0 der vergleichenden Schaltung 3A auf seinem Gate zu empfangen;
einen n-Kanal-MOS-Transistor 13g, der zwischen die Knoten 3a und 13i geschaltet ist und dessen Gate mit dem Knoten 3a verbunden ist; und
ein veränderbares Widerstandselement R4, das zwischen den Knoten 13i und den Erdknoten geschaltet ist.
Wenn der Widerstandswert des veränderbaren Widerstands­ elementes R4 genügend hoch gewählt wird, dann arbeitet der MOS-Transistor 13g in einem Diodenmodus und verursacht einen Spannungsabfall zwischen den Knoten 3a und 13i, der seiner Schwellspannung Vthn entspricht.
Die vergleichende Schaltung 3A regelt die Gatespannung des MOS-Transistors 13f dergestalt, daß die Referenzspannung Vrfb und die Spannung Vx am Knoten 13i einander gleich sind. Die Spannung Vx wird durch einen Strom, der vom stromtreibenden MOS-Transistor 13f geliefert wird und den Widerstandswert des veränderbaren Widerstandselementes R4 festgelegt. Die Steuer­ spannung Vdt vom Knoten 3a wird daher durch den folgenden Ausdruck dargestellt.
Vdt = Vrfb + Vthn
In der Schaltung zur Spannungskompensation (Pegelerfassungs-/I-V- Wandlungs-Einheit) 4 liefert der eine Differenz erfassende MOS-Transistor 5 entsprechend der Steuerspannung Vdt und der Spannung Vbsg auf der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL einen Strom Ipg an die Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL. Der eine Differenz erfassende MOS-Transistor 5 wird angeschaltet, wenn die Gate-Source-Spannung seine Schwellspannung Vthn übersteigt und liefert dann einen Strom Ipg an die Versorgungsspannungsleitung für den niedrigen Lese- Pegel LPL. Entsprechend dem Strom Ipg bestimmt sich die am Kapazitätselement 6 anliegende Spannung Vpg. Entsprechend der Spannung Vpg liefert die Stomtreiberschaltung 9 einen Strom an die Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL. Auf diese Weise wird bei einem ähnlichen Betrieb, wie er durch die Signalformen in Fig. 18B veranschaulicht wird, der Spannungspegel der erhöhten Erdspannung für das Lesen Vbsg geregelt.
In der Schaltung zur Spannungskompensation (Pegelerfassungs-/I-V- Wandlungs-Einheit) 4 wird das Befehlssignal für den Ladungstransfer CT benützt, um das Kapazitätselement 6 vom eine Differenz erfassenden MOS-Transistor 5 zu isolieren. Dies geschieht aus folgendem Grund:
Es wird hier angenommen, daß das Befehlssignal für den Ladungstransfer CT in seinem aktiven Zustand auf dem H-Pegel gehalten wird. Wenn der Spannungspegel der erhöhten Erd­ spannung für das Lesen Vbsg anzusteigen beginnt und der Spannungspegel der erhöhten Erdspannung für das Lesen Vbsg noch niedriger als ein vorbestimmter Wert ist, dann nimmt der Spannungspegel der Spannung Vpg am Knoten 11 weiterhin ab. Dadurch verbessert sich in wachsendem Maße die Fähigkeit des Transistors 9a der Stromtreiber-Schaltung 9 einen Strom zu liefern, sodaß der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL ein Strom zur Verfügung gestellt wird, der größer als benötigt ist. Dies verursacht ein Überschwingen der erhöhten Erdspannung für das Lesen Vbsg und folglich übersteigt die erhöhte Erdspannung für das Lesen Vbsg den vorbestimmten Spannungspegel, sodaß Daten mit L-Pegel, die den korrekten Spannungspegel aufweisen, nicht in einer Speicherzelle abgespeichert werden. Um ein derartiges Überschwingen zu vermeiden, wird das Befehlssignal für den Ladungstransfer CT in Fig. 18B in den inaktiven Zustand versetzt, um die Spannung Vpg am Knoten 11 auf einem konstanten Spannungspegel zu halten und die Fähigkeit des treibenden MOS-Transistors 9a einen Strom zu liefern konstant zu halten.
Der Kapazitätswert der Stabilisierungskapazität 16, die an der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL angebracht ist, ist hinreichend groß und die Schaltung zur Spannungskompensation 4 arbeitet periodisch, nachdem sie aktiviert wurde. Dies kann für eine kürzere Treibezeit (Zeitraum, in dem ZPRE = H und CT = L ist) pro Zyklus sorgen. Daher kann das Ausmaß des Überschwingens vermindert werden. Wenn die erhöhte Erdspannung für das Lesen Vbsg höher als die Spannung Vdt - Vthn wird, wird der MOS-Transistor 5 im ausge­ schalteten Zustand gehalten und es fließt kein Strom Ipg. In diesem Fall wird die Spannung Vpg am Knoten 11 auf dem Spannungspegel der Spannung extVdd - Vthp gehalten, der durch die Vorlade-Schaltung 7 vorgeladen wurde und der strom­ treibende MOS-Transistor 9a wird im ausgeschalteten Zustand gehalten.
In dieser Schaltungskonfiguration wird die erhöhte Erdspannung für das Lesen Vbsg daher auf dem folgenden Spannungspegel ge­ halten.
Vbsg = Vdt - Vthn = Vref + Vthn - Vthn = Vrfb.
Die MOS-Transistoren 13g und 5 besitzen die gleichen Gate­ spannungen, die gleichen Gategrößen (das Verhältnis von Kanallänge zu Kanalbreite) und die gleichen Schwellspannungen und bei beiden ist das entsprechende rückseitige Gate mit der Source verbunden. Daher hat bei den MOS-Transistoren 13g und 5 eine Vorspannung am rückseitigen Gate die gleiche Wirkung und folglich sind die entsprechenden Schwellspannungen exakt zueinander gleich. Die erhöhte Erdspannung für das Lesen Vbsg ist daher gleich der Referenzspannung Vrfb und die Temperatur­ eigenschaften der Schwellspannung Vthn beeinflussen nicht die Erfassung des Spannungspegels der erhöhten Erdspannung für das Lesen Vbsg. Auf diese Weise kann der Spannungspegel der erhöhten Erdspannung für das Lesen Vbsg korrekt auf den Pegel der Referenzspannung Vrfb gesetzt werden.
Der Versorgungsspannungsknoten 2a der Schaltung zur Erzeugung einer Referenzspannung 2 empfängt eine Spannung Vdd0 von einer Schaltung für die interne Betriebsspannung 20. Die Schaltung für die interne Betriebsspannung 20 erzeugt eine Spannung, die unabhängig von der externen Versorgungsspannung extVdd und von der Temperatur ist, um die erzeugte Spannung als Betriebsspannung Vdd0 an die Schaltung zur Erzeugung einer Referenzspannung 2 zu liefern. Bei der Schaltung für die interne Betriebsspannung 20 kann der Schaltungsaufbau dergestalt ausgeführt werden, daß eine temperaturabhängige Referenzspannung erzeugt wird, entsprechend der Referenz­ spannung ein konstanter Strom erzeugt wird und der konstante Strom mittels des Kanalwiderstandes und der Schwellspannung in eine Spannung umgewandelt wird. Der Kanalwiderstand (Widerstand im angeschalteten Zustand) und die Schwellspannung haben im Falle eines p-Kanal-MOS-Transistors positive bzw. negative Temperatureigenschaften. Bei der Schaltung für die interne Betriebsspannung 20 werden der Kanalwiderstand, die Schwellspannung und die Referenzspannung für die Erzeugung der Spannung Vdd0 in ihrem Wert so gewählt, daß sich ihre temperaturabhängigen Eigenschaften gegenseitig ausgleichen, sodaß die Abhängigkeit der Spannung Vdd0, die an die Schaltung zur Erzeugung einer Referenzspannung 2 angelegt wird, von der externen Betriebsspannung extVdd und von der Temperatur beseitigt wird.
Die Schaltung zur Erzeugung einer Referenzspannung 2 erzeugt die Referenzspannung Vrfb durch Spannungsteilung mittels der veränderbaren Widerstandselemente R1 und R2. Die Referenz­ spannung Vrfb wird durch den folgenden Ausdruck dargestellt.
Vrfb = Vdd0.R2/(R1 + R2)
Die Spannung Vdd0 ist unabhängig von der Temperatur. Was die Widerstandskomponenten anbelangt, so enthalten Nenner und Zähler Widerstandswerte. Betrachtet man die veränderbaren Widerstandselemente R1 und R2, so kann die Temperaturab­ hängigkeit der Widerstandskomponente in diesen veränderbaren Widerstandselementen beseitigt werden, wenn Referenzwider­ standselemente, die die gleichen Temperatureigenschaften aufweisen, in Reihe geschaltet werden und die Widerstandswerte R1 und R2 (durch selektive Programmierung mittels Schmelzsicherungen) gewählt werden. Folglich kann die Temperaturabhängigkeit der Spannung Vx beseitigt werden. (Die vergleichende Schaltung 3A arbeitet dergestalt, daß die Referenzspannung Vrfb gleich der Vergleichsspannung Vx ist.) Folglich kann die Temperaturabhängigkeit der erhöhten Erdspannung für das Lesen Vbsg auf der Versorgungsspannungs­ leitung für den niedrigen Lese-Pegel LPL beseitigt werden, um den Spannungspegel der erhöhten Erdspannung für das Lesen Vbsg über einen weiten Temperaturbereich auf einen konstanten Wert zu setzen.
Wie bisher beschrieben wird gemäß der ersten Ausführungsform der Erfindung in der Schaltung zur Spannungskompensation die Gate-Steuerspannung Vdt des eine Differenz erfassenden MOS- Transistors, der den Strom Ipg zur Pegelerfassung/I-V-Wandlung erzeugt, dergestalt erzeugt, daß ihre Temperatureigenschaften die gleichen sind wie die Temperatureigenschaften, die der eine Differenz erfassende MOS-Transistor 5 zeigt. Die Spannung auf der Versorgungsspannungsleitung für den niedrigen Lese- Pegel LPL kann daher ungeachtet der Betriebstemperatur konstant gehalten werden.
In der Schaltung zur Erzeugung einer Referenzspannung 2, werden die entsprechenden Widerstandswerte der veränderbaren Widerstandselemente R1 und R2 so groß wie möglich gewählt. Ein Durchgangsstrom in der Schaltung zur Erzeugung einer Referenzspannung bildet einen Teil des Stromanteils während einer Bereitschaftszeit bzw. Standby-Zeit. Die von der Schaltung zur Erzeugung einer Referenzspannung 2 erzeugte Referenzspannung Vrfb wird lediglich an das Gate des MOS- Transistors in der Vergleichsstufe der vergleichenden Schaltung 3A angelegt. Daher ist es unnötig, die Fähigkeit einen Strom zu treiben bei der Schaltung zur Erzeugung einer Referenzspannung zu erhöhen. Dies rührt daher, daß nur die Gate-Kapazitäten geladen werden müssen.
Zweite Ausführungsform
Fig. 2 zeigt den Aufbau einer Schaltung zur Erzeugung einer internen Spannung 1 gemäß der zweiten Ausführungsform der Erfindung. Der Aufbau der in Fig. 2 gezeigten Schaltung zur Erzeugung einer internen Spannung 1 unterscheidet sich vom Aufbau in Fig. 1 hinsichtlich des Aufbaus der Schaltung zur Erzeugung einer Referenzspannung 2. Fig. 2 zeigt die Verwendung veränderbarer Kapazitätselemente C1 und C2 in der Schaltung zur Erzeugung einer Referenzspannung 2. Eine Elektrode des veränderbaren Kapazitätselementes C1 ist mit dem Betriebsspannungsknoten 2a verbunden und eine Elektrode des veränderbaren Kapazitätselementes C2 ist mit einem Erdknoten verbunden.
Die Schaltung zur Erzeugung einer Referenzspannung 2 enthält weiterhin:
einen der Vorladung dienenden n-Kanal-MOS-Transistor 2c, der, wenn ein Taktsignal CPR auf dem H-Pegel ist, angeschaltet wird, um die andere Elektrode des veränderbaren Kapazitäts­ elementes C1 mit dem Erdknoten zu verbinden;
einen der Vorladung dienenden MOS-Transistor 2d, der über einen Inverter IV ein Taktsignal CPR empfängt, um die andere Elektrode des veränderbaren Kapazitätselementes C2 mit dem Betriebsspannungsknoten zu verbinden; und
n-Kanal-MOS-Transistoren 2e und 2f, die angeschaltet werden, wenn ein Ausgangssignal des Inverters IV auf dem H-Pegel ist, um die anderen Elektroden der veränderbaren Kapazitätselemente C1 und C2 mit einem Ausgangsknoten 2b zu verbinden.
Das Taktsignal CPR wird durch einen Schwingkreis, wie z. B. einen Ringoszillator, erzeugt und ändert sich mit einer vorbestimmten Periodendauer. Die anderen Komponenten des Aufbaus sind ähnlich den in Fig. 1 gezeigten, Komponenten die einander entsprechen haben die gleichen Bezugszeichen und werden hier nicht nochmals ausführlich beschrieben.
Wenn das Taktsignal CPR auf dem H-Pegel ist, sind die MOS- Transistoren 2c und 2d angeschaltet, die andere Elektrode des veränderbaren Kapazitätselementes C1 ist mit dem Erdknoten verbunden und die andere Elektrode des veränderbaren Kapazitätselementes C2 ist mit dem Betriebsspannungsknoten verbunden, um die Versorgungsspannung Vdd0 zu empfangen. Die anderen Elektroden der veränderbaren Kapazitätselemente C1 und C2 werden auf eine Erdspannung bzw. eine Spannung Vdd0 geladen bzw. entladen.
Wenn das Taktsignal CPR auf dem L-Pegel ist, sind die MOS- Transistoren 2c und 2d abgeschaltet und die MOS-Transistoren 2e und 2f sind zum Abgleich angeschaltet. Als Folge davon sind die veränderbaren Kapazitätselemente C1 und C2 miteinander verbunden und die in ihnen gespeicherten Ladungen werden abgeglichen. Dieser Abgleich erzeugt am Ausgangsknoten 2b die Referenzspannung Vrfb. Der Spannungspegel der Referenzspannung Vrfb wird durch die Kapazitätswerte der veränderbaren Kapazitätselemente C1 und C2 und den Spannungspegel der Spannung Vdd0 festgelegt. Der Pegel der Referenzspannung Vrfb wird entsprechend einem Ladungserhaltungsgesetz in der folgenden Weise bestimmt:
C1 (0 - Vdd0) + C2.Vdd0 + C0.Vrfb'
= C1.(Vrfb - Vdd0) + C2.Vrfb + C0.Vrfb (7).
In obigem Ausdruck stellt C0 eine an den Ausgangsknoten 2b angeschlossene Ausgangslast dar und Vrfb' stellt einen Spannungspegel am Ausgangsknoten 2b dar, wenn das Taktsignal CPR auf dem H-Pegel ist.
Wenn ein Ausgangsspannungspegel der Schaltung zur Erzeugung einer Referenzspannung 2 nicht durch Leckströme und dergleichen beeinflußt wird, ist die Beziehung Vrfb' = Vrfb erfüllt und der untenstehende Ausdruck gilt.
Vrfb = Vdd0.C2/(C1 + C2) (8).
Durch Verändern der Kombination von Kapazitätswerten der veränderbaren Kapazitätselemente C1 und C2 kann als Referenz­ spannung Vrfb eine Referenzspannung eines beliebigen Pegels zwischen der Erdspannung und der Spannung Vdd0 erzeugt werden. Wenn die veränderbaren Kapazitätselemente C1 und C2 durch MOS- Kapazitäten ausgeführt werden, kann beispielsweise die von der Schaltung zur Erzeugung einer Referenzspannung 2 beanspruchte Fläche im Vergleich zu einer Schaltung, die aus reinen Wider­ standselementen, wie z. B. Leitungswiderständen, gebildet wird, drastisch reduziert werden. Der Durchgangsstrom durch die Schaltung zur Erzeugung einer Referenzspannung 2 wird durch die Kapazitätswerte der veränderbaren Kapazitätselemente C1 und C2 und die Periode des Taktsignals CPR bestimmt. Die Kapazitätswerte der veränderbaren Kapazitätselemente C1 und C2 und die Periode des Taktsignals CPR werden geeignet definiert, um auf einfache Weise den Durchgangsstrom in der Schaltung zur Erzeugung einer Referenzspannung 2 zu verringern.
Fig. 3 zeigt einen Aufbau einer Abwandlung der zweiten Aus­ führungsform der Erfindung.
In dem in Fig. 3 gezeigten Aufbau unterscheidet sich der Aufbau einer Ausgangsschaltung 3B von dem in Fig. 2 gezeigten.
In der Ausgangsschaltung 3B ist an Stelle des veränderbaren Widerstandselementes R4 ein veränderbares Kapazitätselement C3 zwischen einem Knoten 13i und einem Erdknoten angeordnet. Der übrige Aufbau der Komponenten ist ähnlich dem in Fig. 2 gezeigten und einander entsprechende Komponenten sind mit den gleichen Bezugszeichen versehen.
Wenn in der Ausgangsschaltung 3B, wie in Fig. 3 gezeigt, ein veränderbares Kapazitätselement C3 verwendet wird, dann legt die an ihm anliegende Spannung eine Vergleichsspannung Vx für eine vergleichende Schaltung 3A fest. Wenn die Spannung Vx aufgrund eines Leckstroms und dergleichen unter eine Referenzspannung Vrfb absinkt, geht analog das Ausgangssignal DO der vergleichenden Schaltung 3A auf einen niedrigen Pegel und folglich wird von einem stromtreibenden MOS-Transistor 13f ein Strom geliefert. Folglich wird das veränderbare Kapazitätselement C3 geladen und der Spannungspegel der Spannung Vx nimmt zu. So kann durch die am veränderbaren Kapazitätselement C3 anliegende Spannung die Steuerspannung Vdt auf genaue Weise erzeugt werden.
In der Ausgangsschaltung 3B gibt es keinen Weg über den ein Durchgangsstrom von einem externen Betriebsspannungsknoten zu einem Erdknoten fließt und daher kann ein Bereitschaftsstrom verringert werden. Verglichen mit der Schaltung, in der ein veränderbares Widerstandselement R4 in Form eines Leitungs­ widerstandes ausgeführt ist, wird in dieser Schaltung die eingenommene Fläche dadurch reduziert, daß das veränderbare Kapazitätselement C3 in Form eines MOS-Kondensators ausgeführt ist.
Jedes der veränderbaren Kapazitätselemente C1-C3 wird dadurch ausgebildet, daß parallele Einheits-MOS-Kapazitäten mit einem zugehörigen Verzweigungspunkt bereitgestellt werden und diese Einheits-MOS-Kapazitäten durch die Programmierung von Schmelz­ sicherungen selektiv angeschlossen werden. Die Kapazitätswerte dieser veränderbaren Kapazitäten können daher programmiert (getrimmt) werden. Alternativ können maskierbare Verbindungen benützt werden, um sie so programmieren, daß sie geeignete Kapazitätswerte aufweisen.
Wie oben diskutiert werden gemäß der zweiten Ausführungsform der Erfindung in der Schaltung zur Erzeugung einer Referenz­ spannung und in der Ausgangsschaltung für die Steuerspannung zur Erzeugung der erforderlichen Spannungen Kapazitätselemente verwendet. Auf diese Weise können sowohl die eingenommene Fläche als auch der Stromverbrauch reduziert werden.
Dritte Ausführungsform
Gemäß der dritten Ausführungsform der Erfindung zeigt Fig. 4 in schematischer Weise einen Aufbau eines Abschnitts, der ein Taktsignal CPR erzeugt. Bezugnehmend auf Fig. 4 enthält der das Taktsignal erzeugende Abschnitt:
eine POR erzeugende Schaltung 30, die Signale POR und ZPOR zum Nachweis des Anlegens der Betriebsspannung erzeugt, um den Betrieb einer internen Schaltung für eine vorbestimmte Zeitdauer einzustellen, wenn damit begonnen wird, die Betriebsspannung Vdd0 anzulegen; und
eine Schaltung zur Erzeugung eines Taktsignales mit veränder­ barer Periodendauer 32, die entsprechend der Signale POR und ZPOR zum Nachweis des Anlegens der Betriebsspannung, die von der POR erzeugenden Schaltung geliefert werden, ein Taktsignal CPR einer veränderbaren Periodendauer erzeugt. Das Taktsignal CPR wird, nachdem die Betriebsspannung angelegt wurde, mit einer festgelegten Periodendauer erzeugt.
Wenn die Betriebsspannung angelegt wird, hält die POR erzeugende Schaltung 30 die Signale POR bzw. ZPOR zum Nachweis des Anlegens der Betriebsspannung auf dem H- bzw. L-Pegel im aktiven Zustand bis die Betriebsspannung Vdd0 einen vorbestimmten Spannungspegel erreicht. Die Schaltung zur Erzeugung eines Taktsignales mit veränderbarer Periodendauer 32 erzeugt während einer Übergangszeit, in der diese Signale POR und ZPOR zum Nachweis des Anlegens der Betriebsspannung den nichtstationären Zustand nach dem Anlegen der Betriebs­ spannung anzeigen, ein Taktsignal CPR mit einer kürzeren Periodendauer. Die Schaltung zur Erzeugung eines Taktsignales mit veränderbarer Periodendauer 32 erzeugt ein Taktsignal CPR mit einer längeren Periodendauer, wenn die Signale POR und ZPOR zum Nachweis des Anlegens der Betriebsspannung inaktiv werden und die Betriebsspannung Vdd0 stabil wird. Auf diese Weise kann in der in Fig. 2 oder Fig. 3 gezeigten Schaltung zur Erzeugung einer Referenzspannung 2 die Periodendauer des Lade-/Entladevorgangs der veränderbaren Kapazitätselemente C1 und C2 verkürzt werden, wenn die Betriebsspannung angelegt wird, sodaß die Referenzspannung Vrfb schnell in den stationären Zustand gefahren wird.
Fig. 5 zeigt in beispielhafter Weise einen Aufbau der POR erzeugenden Schaltung in Fig. 4. Bezugnehmend auf Fig. 5 enthält die POR erzeugende Schaltung 30:
ein Widerstandselement 30a, das zwischen einen Betriebsspannungsknoten und einen internen Knoten 30i geschaltet ist;
einen n-Kanal-MOS-Transistor 30b, der zwischen den internen Knoten 30i und einen Erdknoten geschaltet ist und dessen Gate mit dem Betriebsspannungsknoten verbunden ist;
einen p-Kanal-MOS-Transistor 30c und einen n-Kanal-MOS- Transistor 30d zur Erzeugung einer Spannung V2, die zwischen den Betriebsspannungsknoten und den Erdknoten in Reihe geschaltet sind und deren Gates vom internen Knoten 30i eine Spannung V1 empfangen;
eine Inverterschaltung 30e, die die Spannung V2 invertiert, um ein Signal zum Nachweis des Anlegens der Betriebsspannung POR zu erzeugen; und
eine Inverterschaltung 30f, die das von der Inverterschaltung 30e gelieferte Signal zum Nachweis des Anlegens der Betriebsspannung POR invertiert, um ein komplementäres Signal zum Nachweis des Anlegens der Betriebsspannung ZPOR zu erzeugen.
Das Gate des MOS-Transistors 30b empfängt die Betriebsspannung Vdd0 und erfaßt den Spannungspegel der Spannung V1 am Knoten 30i. Ein Betrieb der in Fig. 5 gezeigten POR erzeugenden Schaltung 30 wird jetzt in Zusammenhang mit dem Signalformdiagramm in Fig. 6 beschrieben.
Es wird damit begonnen, die Betriebsspannung zuzuführen und entsprechend steigt die Betriebsspannung Vdd0 allmählich an (aufgrund einer parasitären Kapazität und dergleichen auf einer Betriebsspannungsleitung). Der MOS-Transistor 30b bleibt im ausgeschalteten Zustand bis die Betriebsspannung Vdd0 soweit angestiegen ist, daß sie die Schwellspannung Vthn des MOS-Transistors 30b erreicht. Die Spannung V1 am Knoten 30i steigt entsprechend eines Stromes vom Widerstandselement 30a. Wenn die Versorgungsspannung Vdd0 die Schwellspannung Vthn übersteigt, wird der MOS-Transistor 30b angeschaltet und der Pegel der Spannung V1 erreicht einen Spannungspegel Va, der durch Spannungsteilung mittels des Widerstandselementes 30a und des ON-Widerstandes bzw. Anschaltwiderstandes des MOS- Transistors 30b aus der Spannung Vdd0 erhalten wird.
Die logische Schwelle Vthi eines aus den MOS-Transistoren 30c und 30d gebildeten Inverters steigt mit dem Anwachsen der Versorgungsspannung Vdd0. Im Zeitraum, in dem die Versorgungs­ spannung Vdd0 niedrig ist, ist die Beziehung Vthi < Va erfüllt und die Spannung V2 ist auf dem L-Pegel. Wenn die Betriebsspannung Vdd0 anwächst, um die Beziehung Vthi < Va (Vdd0 = Vdd0') zu erfüllen, ändert sich der logische Pegel der Spannung V2 auf den H-Pegel. Mit anderen Worten, zu diesem Zeitpunkt wird festgelegt, daß die Versorgungsspannung Vdd0 genügend hoch ist. Als Reaktion auf diese Veränderung setzt die Inverterschaltung 30e das Signal zum Nachweis des Anlegens der Betriebsspannung POR auf den L-Pegel und folglich setzt der Inverter 30f das komplementäre Signal zum Nachweis des Anlegens der Betriebsspannung ZPOR auf den H-Pegel.
Nach Beginn des Anlegens der Betriebsspannung werden die Signale zum Nachweis des Anlegens der Betriebsspannung POR bzw. ZPOR auf den H-Pegel bzw. den L-Pegel gesetzt, um die interne Schaltungsanordnung davon abzuhalten, instabil zu arbeiten. Durch Regelung der Fähigkeit des MOS-Transistors 30c einen Strom zu treiben, kann die Zeitdauer, während der das Signal zum Nachweis des Anlegens der Betriebsspannung POR auf dem H-Pegel liegt, passend eingestellt werden.
Die Schaltung zur Erzeugung eines Taktsignales mit veränderbarer Periodendauer 32 verändert ihre Schwingungsperiode entsprechend den Signalen zum Nachweis des Anlegens der Betriebsspannung POR und ZPOR.
Fig. 7 zeigt in schematischer Weise den Aufbau der in Fig. 4 gezeigten Schaltung zur Erzeugung eines Taktsignales mit ver­ änderbarer Periodendauer 32. Bezugnehmend auf Fig. 7 enthält die Schaltung zur Erzeugung eines Taktsignales mit veränderbarer Periodendauer 32:
einen Ringoszillator 32a mit einer kurzen Schwingungsdauer Trc;
einen Ringoszillator 32b mit einer langen Schwingungsdauer Trc;
ein Übertragungsglied 32c, das ein vom Ringoszillator 32a erzeugtes Signal auswählt, wenn die Signale zum Nachweis des Anlegens der Betriebsspannung POR und ZPOR aktiviert sind; und ein Übertragungsglied 32d, das ein vom Ringoszillator 32b erzeugtes Signal auswählt, wenn die Signale zum Nachweis des Anlegens der Betriebsspannung POR und ZPOR deaktiviert sind. Die Übertragungsglieder 32c und 32d übertragen die ausge­ wählten Signale zum Ausgangsknoten 32e. Von diesem Ausgangs­ knoten 32e ausgehend wird das Taktsignal CPR erzeugt. Ein Betrieb der Schaltung zur Erzeugung eines Taktsignales mit veränderbarer Periodendauer 32 in Fig. 7 wird jetzt mit Bezug auf das in Fig. 8 gezeigte Signalformdiagramm beschrieben.
Die Betriebsspannung wird eingeschaltet und folglich steigt der Pegel der Versorgungsspannung Vdd0 entsprechend der externen Betriebsspannung. Bis die Versorgungsspannung Vdd0 stabilisiert ist, ist das Signal zum Nachweis des Anlegens der Betriebsspannung POR auf dem H-Pegel und das komplementäre Signal zum Nachweis des Anlegens der Betriebsspannung ZPOR ist auf dem L-Pegel. Das Übertragungsglied 32c ist leitend, während das Übertragungsglied 32d nichtleitend ist und ein Ausgangssignal des Ringoszillators 32a wird als Taktsignal CPR ausgewählt. Entsprechend dieses Taktsignals CPR werden in der in Fig. 3 gezeigten Schaltung zur Erzeugung einer Referenzspannung 2 die veränderbaren Kapazitätselemente aufgeladen/entladen, um die Referenzspannung Vrfb zu erzeugen. Der Ringoszillator 32a erzeugt ein Taktsignal mit einer Periodendauer Trca und das Taktsignal weist eine ziemlich hohe Rate auf. Die Referenzspannung steigt daher ziemlich schnell bis zu ihrem vorbestimmten Wert.
Wenn die Versorgungsspannung Vdd0 stabil wird, fällt das Signal zum Nachweis des Anlegens der Betriebsspannung POR auf den L-Pegel und das komplementäre Signal zum Nachweis des Anlegens der Betriebsspannung ZPOR steigt auf den H-Pegel. In Folge davon wird das Übertragungsglied 32d leitend, während das Übertragungsglied 32c nichtleitend wird und ein Ausgangssignal des Ringoszillators 32b wird als Taktsignal CPR ausgewählt, um an die in Fig. 2 oder 3 gezeigte Schaltung zur Erzeugung einer Referenzspannung 2 geliefert zu werden. Die Periodendauer Trc des Ringoszillators 32b ist eine relativ lange Periodendauer Trcb. Nachdem die Referenzspannung Vrfb den stationären Zustand erreicht hat, werden die Ladungen mit der langen Periodendauer Trcb an den Ausgangsknoten geliefert, um den durch einen Leckstrom verursachten Abfall der Referenzspannung Vrfb zu kompensieren. Auf diese Weise kann, nachdem die Betriebsspannung angelegt wurde, innerhalb eines eingestellten spezifizierten Zeitraums, z. B. nach 500 µs, die Referenzspannung Vrfb den stationären Zustand erreichen.
Als Betriebsspannung für die Ringoszillatoren 32a und 32b kann die Versorgungsspannung Vdd0 verwendet werden. Alternativ kann die externe Versorgungsspannung extVdd benützt werden, die am schnellsten stabil wird. Die Amplitude des Taktsignals CPR beeinflußt nicht die Anzahl der gespeicherten Ladungen auf den veränderbaren Kapazitätselementen C1 und C2 in der in Fig. 3 gezeigten Schaltung zur Erzeugung einer Referenzspannung 2. Daher kann jede Versorgungsspannung benützt werden.
Fig. 9 zeigt einen Aufbau einer Abwandlung der dritten Ausführungsform der Erfindung. Bezugnehmend auf Fig. 9 enthält eine Schaltung zur Erzeugung eines Taktsignales mit veränderbarer Periodendauer 32 einen Ringoszillator 32f mit einer kurzen Periodendauer und einen Ringoszillator 32g mit einer langen Periodendauer. Der Ringoszillator 32f schwingt, wenn das Signal zum Nachweis des Anlegens der Betriebsspannung POR auf dem H-Pegel ist. Der Ringoszillator 32g wird zum Schwingen aktiviert, wenn das komplementäre Signal zum Nachweis des Anlegens der Betriebsspannung ZPOR auf dem H- Pegel ist. Auf ähnliche Weise wie in dem in Fig. 7 gezeigten Aufbau werden die Ausgangssignale der Ringoszillatoren 32f und 32g durch die Übertragungsglieder 32c und 32d ausgewählt, um ein Taktsignal CPR zu erzeugen.
Fig. 10 zeigt in beispielhafter Weise einen Aufbau des in Fig. 9 gezeigten Ringoszillators 32f. Bezugnehmend auf Fig. 10 enthält der Ringoszillator 32f kaskadierte Inverter 40b-40d und eine NAND-Schaltung 40a die ein Signal zum Nachweis des Anlegens der Betriebsspannung POR und ein Ausgangssignal des Inverters 40c empfängt, um ihr Ausgangssignal an den Inverter 40b zu liefern. Ein Ausgangssignal CPRF des Ringoszillators 32f wird vom Inverter 40d erzeugt.
Wenn in dem in Fig. 10 gezeigten Aufbau des Ringoszillators 32f das Signal zum Nachweis des Anlegens der Betriebsspannung POR auf dem H-Pegel ist, arbeitet die NAND-Schaltung 40a als Inverter und die NAND-Schaltung 40a und die Inverter 40b und 40c bilden einen Ringoszillator. Der Inverter 40d gibt das Schwingungssignal CPRF aus. Wenn das Signal zum Nachweis des Anlegens der Betriebsspannung POR auf dem L-Pegel ist, wird das Ausgangssignal der NAND-Schaltung 40a auf dem H-Pegel festgehalten und folglich wird das Schwingungssignal CPRF des Inverters 40d auf dem L-Pegel festgehalten. Wenn das Signal zum Nachweis des Anlegens der Betriebsspannung POR auf dem L- Pegel ist, wird der Schwingvorgang des Ringoszillators 32f angehalten, um eine Verringerung des Stromverbrauchs um den Betrag, den diese Schaltung beiträgt, zu ermöglichen.
Der Ringoszillator 32g hat einen Aufbau, der dem Aufbau des Ringoszillators 32f in Fig. 10 ähnelt. Anstelle des Signals zum Nachweis des Anlegens der Betriebsspannung POR wird das komplementäre Signal zum Nachweis des Anlegens der Betriebsspannung ZPOR verwendet. Die Anzahl der Inverterstufen ist erhöht, um die Schwingungsdauer zu verlängern.
Bei dem in Fig. 10 gezeigten Ringoszillator 32f wird der Ringoszillator aus drei gleichwertigen Inverterstufen gebildet. Wenn der Oszillator aktiviert wird, ist es jedoch lediglich erforderlich, daß der Ringoszillator sich aus einer ungeraden Anzahl von Invertern zusammensetzt, so daß die Anzahl der kaskadierten Inverter 40b und 40c 2 oder mehr betragen kann.
Der Inverter 40d der Ausgangsstufe kann aus einem dreistufigen Inverter gebildet werden, welcher einen hochohmigen Ausgangs­ zustand annimmt, wenn das Signal zum Nachweis des Anlegens der Betriebsspannung POR auf dem L-Pegel ist. Wenn der Inverter 40d durch einen dreistufigen Inverterpuffer gebildet wird, sind die in Fig. 8 gezeigten Übertragungsglieder 32c und 32d unnötig und folglich wird die von der Schaltung eingenommene Fläche reduziert.
Diese Schaltung kann folgendermaßen aufgebaut werden. Speziell kann die Schwingungsdauer des Ringoszillators nicht nur dann verändert werden, wenn die Betriebsspannung angelegt wird, sondern auch wenn ein Übergang von einem nichtstationären Zustand in einen stationären Zustand stattfindet, zum Beispiel wenn ein Reset des Systems durchgeführt wird. In diesem Fall wird beim Übergang von einem nichtstationären Zustand in einen stationären Zustand ein Signal zum Nachweis des Zustandsüber­ gangs benützt, um die Schwingungsdauer des Ringoszillators zu verändern. Beispielsweise wird an Stelle des Signal zum Nachweis des Anlegens der Betriebsspannung das Signal zum Nachweis des Zustandsübergangs, z. B. ein Systemreset-Signal, benützt.
Wie bisher beschrieben, wird gemäß der dritten Ausführungsform der Erfindung beim Übergang vom nichtstationären Zustand in den stationären Zustand, wie z. B. zur Zeit des Anlegens der Betriebsspannung, die Periode des Taktsignals zum Laden/Entladen der Kapazitätselemente der Schaltung zur Erzeugung einer Referenzspannung verändert. Auf diese Weise kann beim Übergang in den stationären Zustand die Referenzspannung schnell stabilisiert werden und dadurch der Zeitpunkt des Ingangsetzens eines internen Vorgangs vorverlegt werden.
Vierte Ausführungsform
Fig. 11 zeigt einen Aufbau einer Schaltung zur Erzeugung einer Referenzspannung 2 gemäß der vierten Ausführungsform der Er­ findung. In der in Fig. 11 gezeigten Schaltung zur Erzeugung einer Referenzspannung 2 werden zusätzlich zu dem in Fig. 3 gezeigten Aufbau einer Schaltung zur Erzeugung einer Referenz­ spannung 2 ein veränderbares Widerstandselement R5 und ein p- Kanal-MOS-Transistor 2g, der an seinem Gate ein komplementäres Signal zum Nachweis des Anlegens der Betriebsspannung ZPOR empfängt, zur Verfügung gestellt. Das veränderbare Wider­ standselement R5 und der MOS-Transistor 2g sind zwischen einem Betriebsspannungsknoten, der die Betriebsspannung Vdd0 empfängt und einem Ausgangsknoten 2b in Reihe geschaltet. Weiterhin sind zwischen dem Ausgangsknoten 2b und einem Erdknoten ein n-Kanal-MOS-Transistor 2h, der an seinem Gate ein Signal zum Nachweis des Anlegens der Betriebsspannung POR empfängt und ein veränderbares Widerstandselement R6 in Reihe geschaltet.
In dem in Fig. 11 gezeigten Aufbau sind nach dem Anlegen der Betriebsspannung und vor der Stabilisierung der Spannung Vdd0 die Signale zum Nachweis des Anlegens der Betriebsspannung POR bzw. ZPOR auf dem H- bzw. L-Pegel und die veränderbaren Wider­ standselemente R5 und R6 sind mit dem Ausgangsknoten 2b verbunden. Folglich wird eine am Ausgangsknoten 2b erzeugte Spannung durch die veränderbaren Widerstandselemente R5 und R6 und einen Kanalwiderstand der MOS-Transistoren 2g und 2h festgelegt. Die Widerstandswerte der veränderbaren Widerstandselemente R5 und R6 können vergleichsweise klein gewählt werden, um den Ladevorgang am Ausgangsknoten 2b relativ schnell durchzuführen. Die Referenzspannung Vrfb kann mit hoher Geschwindigkeit in den stabilen Zustand gebracht werden und die von den veränderbaren Widerstandselemente R5 und R6 eingenommene Fläche kann verringert werden.
Wenn das Signal zum Nachweis des Anlegens der Betriebsspannung POR auf dem L-Pegel ist und das komplementäre Signal zum Nach­ weis des Anlegens der Betriebsspannung ZPOR auf dem H-Pegel ist, dann sind die MOS-Transistoren 2g und 2h ausgeschaltet. Folglich sind die veränderbaren Widerstandselemente R5 und R6 vom Ausgangsknoten 2b isoliert und der Pfad, über den in einer zusätzlichen Schaltung an einer Ausgangsstufe der Schaltung zur Erzeugung einer Referenzspannung 2 ein Strom fließt, ist unterbrochen.
Als veränderbare Widerstandselemente R5 und R6 können die Kanalwiderstände von MOS-Transistoren verwendet werden.
Wie oben erörtert, wird gemäß der vierten Ausführungsform der Erfindung im Aufbau, in dem die Kapazitätselemente zur Erzeugung der Referenzspannung verwendet werden, zum Beispiel beim Übergang vom nichtstationären Zustand in den stationären Zustand nach dem Anlegen der Betriebsspannung die Referenzspannung unter Zuhilfenahme der Widerstandselemente erzeugt. Sogar wenn dieser Zustandsübergang stattfindet, kann die Referenzspannung schnell stabilisiert werden. Im stationären Zustand sind diese zusätzlichen Widerstandselemente vom Ausgangsknoten isoliert und der Referenzspannungspegel wird nur durch die Kapazitätselemente aufrechterhalten. Folglich gibt es keinen Pfad, über den im stationären Zustand der Durchgangsstrom vom Versorgungsspannungsknoten zum Erdknoten beständig fließt und daher kann der Stromverbrauch reduziert werden.
Fünfte Ausführungsform
Fig. 12 zeigt einen Aufbau einer Schaltung zur Erzeugung einer internen Spannung gemäß der fünften Ausführungsform der Erfindung. Die in Fig. 12 gezeigte Schaltung zur Erzeugung einer internen Spannung besitzt eine Anordnung, die so gestaltet ist, daß, wenn eine erhöhte Erdspannung für das Lesen Vbsg auf der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL höher als ein vorbestimmter Spannungspegel wird, dieser Spannungsanstieg verhindert wird. Bezugnehmend auf Fig. 12 enthält eine Schaltung zur Erzeugung einer internen Spannung:
eine vergleichende Schaltung 45, die eine Referenzspannung Vrfb mit einer Spannung Vy an einem Knoten 47d vergleicht;
eine Ausgangsschaltung 47, die entsprechend eines Signals DOP von der vergleichenden Schaltung 45, welches das Ergebnis des Vergleichs anzeigt, den Pegel der Spannung Vy regelt und eine Steuerspannung Vdp erzeugt; und
einen p-Kanal-MOS-Transistor 50, der zwischen die Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL und einen Erdknoten geschaltet ist und dessen Gate die Steuer­ spannung Vdp von der Ausgangsschaltung 47 empfängt. Der MOS- Transistor 50 und der MOS-Transistor 47b haben die gleiche Größe (das Verhältnis der Kanalweite zur Kanallänge) und bei beiden wirkt sich eine Vorspannung a 30191 00070 552 001000280000000200012000285913008000040 0002010106407 00004 30072m rückseitigen Gate in der gleichen Weise aus.
Die Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL ist mit einem Aufbau versehen, der ein Absinken der erhöhten Erdspannung für das Lesen Vbsg verhindert, obwohl dieser in Fig. 12 nicht explizit gezeigt wird. Als Aufbau zur Verhinderung dieses Spannungsabfalls kann jede der Ausführungsformen 1 bis 4 verwendet werden. Fig. 12 zeigt einen Aufbau einer Differenzerfassungs-/I-V-Wandlungs-Einheit (Schaltung zur Spannungskompensation) 4. Die Differenzerfassungs-/I-V-Wandlungs-Einheit 4 enthält eine I-V- Wandlungs-Einheit 4A, welche ein Kapazitätselement und eine Stromtreiberschaltung enthält, sowie einen treibenden MOS- Transistor 5, der entsprechend einer Steuerspannung Vdt einen Strom an die Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL liefert. Jede der Ausführungsformen 1 bis 4 kann für den Abschnitt zur Erzeugung der Steuerspannung Vdt verwendet werden.
Die Referenzspannung Vrfb wird durch die Schaltungen zur Erzeugung einer Referenzspannung gemäß einer der Ausführungs­ formen 1 bis 4 erzeugt.
Die Ausgangsschaltung 47 enthält:
einen p-Kanal-MOS-Transistor 47a, der zwischen einen externen Versorgungsspannungsknoten und einen Knoten 47d geschaltet ist, um entsprechend des Ausgangssignals DOP der vergleichenden Schaltung 45 einen Strom an den Knoten 47d zu liefern;
einen p-Kanal-MOS-Transistor 47b, der zwischen den Knoten 47d und einen Knoten 47e geschaltet ist und dessen Gate mit dem Knoten 47e verbunden ist; und
eine veränderbares Impedanzelement 47c, das zwischen den Knoten 47e und den Erdknoten geschaltet ist.
Der MOS-Transistor 47b arbeitet im Diodenmodus, um zwischen den Knoten 47d und 47e einen Spannungsabfall zu erzeugen, der dem Absolutwert Vthp seiner Schwellspannung entspricht. Das veränderbare Impedanzelement 47c kann ein veränderbares Widerstandselement oder ein veränderbares Kapazitätselement sein.
Wie oben bei den Ausführungsformen 1 bis 4 beschrieben, wird die Referenzspannung Vrfb auf einen Spannungspegel gesetzt, der gleich dem Zielwert für die erhöhte Erdspannung für das Lesen Vbsg auf der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL ist. Die vergleichende Schaltung 45 vergleicht die Referenzspannung Vrfb mit der Spannung Vy an dem Knoten 47d, um den Leitwert des MOS-Transistors 47a durch das Ausgangssignal DOP zu regeln. Durch die vergleichende Schaltung 45 und den MOS-Transistor 47a wird die Spannung Vy am Knoten 47d auf dem gleichen Spannungspegel gehalten, wie die Referenzspannung Vrfb. Der MOS-Transistor 47b verursacht einen Spannungsabfall Vthp. Folglich wird die Steuerspannung Vdp vom Knoten 47e dargestellt durch: Vrfb - Vthp.
Der MOS-Transistor 50 wird angeschaltet, wenn der Absolutwert seiner Gate-Source-Spannung ebenso groß wie oder größer als der Absolutwert Vthp seiner Schwellspannung wird, um dann Ladungen von der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL abzuführen. Der MOS-Transistor 50 wird daher angeschaltet, wenn die Spannung Vbsg ebenso groß wie oder größer als Vdp + Vthp wird. Wenn die Spannung Vbsg erhöht wird, verhindert der MOS-Transistor 50 diesen Anstieg, indem er die Spannung so regelt, daß die Beziehung Vbsg = Vrfb erfüllt ist.
Die treibenden MOS-Transistoren 5 und 50 können die Spannung Vbsg auf der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL genau auf den Pegel der Referenzspannung Vrfb einstellen. Die MOS-Transistoren 47b und 50 haben die gleiche Schwellspannung. Bei der Steuerung der Spannung Vbsg beeinflußt die Schwellspannung Vthp nicht den Spannungspegel der Spannung Vbsg auf der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL. Wenn daher die Ausgangsschaltung 47 und der Treiber-Transistor 50 den Regelvorgang ausführen, beeinflussen ihre Temperatureigenschaften niemals die Spannung Vbsg. Auf diese Weise kann die erhöhte Erdspannung für das Lesen Vbsg über einen weiten Bereich auf einem konstanten Spannungspegel gehalten werden.
Wenn die erhöhte Erdspannung für das Lesen Vbsg z. B. bei 0.4-0.5 V liegt, sollte der Absolutwert der Schwellspannung Vthp entsprechend verkleinert werden (da Vy - Vthp = Vdp ebenso hoch wie oder höher als der Erdspannungspegel gewählt werden sollte). Wenn eine Schaltung zur Erzeugung einer negativen Spannung bereitgestellt wird oder verfügbar ist, kann jedoch anstelle des Erdknotens in der Ausgangsschaltung 47 ein negativer Spannungsknoten zum Einsatz kommen.
Die vergleichende Schaltung 45 und die Ausgangsschaltung 47 werden lediglich benötigt, um die Gatekapazität des treibenden MOS-Transistors 50 mittels der Steuerspannung Vdp anzusteuern. Ähnlich wie bei der ersten Ausführungsform kann die Fähigkeit einen Strom zu treiben bei diesen Schaltungen klein gemacht werden und folglich können die von den Schaltungen eingenommene Fläche und ihr Stromverbrauch reduziert werden. Wenn weiterhin als veränderbares Impedanzelement 47c ein veränderbares Kapazitätselement verwendet wird, kann der Durchgangsstrom in der Ausgangsschaltung 47 vermieden werden, wodurch der Stromverbrauch weiter reduziert werden kann.
Fig. 13 zeigt eine Abwandlung der fünften Ausführungsform der Erfindung. Um den Anstieg der Spannung Vbsg auf der Ver­ sorgungsspannungsleitung für den niedrigen Lese-Pegel LPL zu verhindern, erfaßt eine Schaltung zur Spannungskompensation mittels eines MOS-Transistors 50 den Spannungspegel der erhöhten Erdspannung für das Lesen Vbsg, um entsprechend eines Ergebnisses dieses Vorgangs den Spannungspegel der Spannung Vbsg zu regeln. Als Schaltung zur Erzeugung einer Steuerspannung Vdp kann der in Fig. 12 gezeigte Aufbau verwendet werden.
Bezugnehmend auf Fig. 13 enthält die Schaltung zur Spannungs­ kompensation:
einen p-Kanal-MOS-Transistor 50 zur Erfassung eines Spannungs­ unterschiedes, der entsprechend eines Unterschiedes zwischen der Steuerspannung Vdp von einer in Fig. 12 gezeigten Ausgangsschaltung 47 und der Spannung Vbsg auf der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL Strom an einen Knoten 61 liefert;
eine Vorlade-Schaltung 57, die auf ein Vorlade-Befehlssignal PRE reagiert, um den Knoten 61 auf eine vorbestimmte Spannung vorzuladen;
ein Kapazitätselement 56, dessen eine Elektrode mit dem Knoten 61 verbunden ist und dessen andere Elektrode über den Inverter 60 ein Pumpsignal PMP empfängt;
eine Ladungs-Halte-Schaltung 65, die entsprechend des Vorlade- Befehlssignals PRE und des Pumpsignals PMP Ladungen auf dem Knoten 61 hält;
einen treibenden n-Kanal-MOS-Transistor 59, der entsprechend einer am Knoten 61 anliegenden Spannung von der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL Strom abzieht; und
einen n-Kanal-MOS-Transistor 58, der, ausgelöst durch die Aktivierung eines Aktivierungssignals für den Lesevorgang SE für eine Leseverstärker-Schaltung 15 eingeschaltet wird, um einen Strompfad zwischen dem MOS-Transistor 59 und einem Erdknoten auszubilden. Eine Stabilisierungskapazität 16 ist mit der Versorgungsspannungsleitung für den niedrigen Lese- Pegel LPL verbunden und eine Stabilisierungskapazität 10 ist mit dem Gate des treibenden MOS-Transistors 50 verbunden.
Die Vorladeschaltung 57 enthält die n-Kanal-MOS-Transistoren 57a und 57b die in Reihe zwischen den Knoten 61 und den Erdknoten geschaltet sind. Gate und Drain des MOS- Transistors 57a sind miteinander verbunden. Der MOS- Transistor 57a arbeitet, wenn er angeschaltet ist, in einem Diodenmodus und verursacht einen Spannungsabfall, der seiner Schwellspannung Vthn entspricht. Das Gate des MOS-Transistors 57b empfängt das Vorlade-Befehlssignal PRE.
Die Ladungs-Halte-Schaltung 65 enthält:
eine NOR-Schaltung 65a, die das Vorlade-Befehlssignal PRE und das Pumpsignal PMP empfängt;
einen Inverter 65b der ein Ausgangssignal der NOR-Schaltung 65a invertiert; und ein Übertragungsglied 65c, das in Reaktion auf die Ausgangssignale der NOR-Schaltung 65a und des Inverters 65b wahlweise angeschaltet wird, um einen Pfad zum Laden und Entladen des Knotens 61 auszubilden. Wenn die Signale PRE und PMP beide auf dem L-Pegel sind, wird das Übertragungsglied 65c nichtleitend, um die auf dem Knoten 61 gespeicherten Ladungen zu halten.
Das Pumpsignal PMP hat die Amplitude der externen Versorgungs­ spannung extVdd. Der Inverter 60 empfängt die externe Versorgungsspannung extVdd als eine Betriebsspannung. Ein Betrieb der in Fig. 13 gezeigten Schaltung wird jetzt unter Bezugnahme auf das in Fig. 14 gezeigte Signalformdiagramm beschrieben.
Es wird angenommen, daß, wenn die Leseverstärkerschaltung 15 sich in einem Standby-Zustand befindet, sich beispielsweise der Pegel der Spannung Vbsg auf der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL durch einen Leckstrom von einem Betriebsspannungsknoten erhöht. Aufgrund des Standby-Zustandes der Leseverstärker- Schaltung 15 ist das Aktivierungssignals für den Lesevorgang SE inaktiv, das Vorlade-Befehlssignal PRE ist im aktiven Zustand auf dem H-Pegel und das Pumpsignal PMP wird auf dem L- Pegel festgehalten. In diesem Zustand ist das Über­ tragungsglied 65c der Ladungs-Halte-Schaltung 65 leitend, der interne Knoten 61 wird über die Vorlade-Schaltung 57 entladen und die Spannung Vpg am internen Knoten 61 wird auf dem Spannungspegel der Schwellspannung Vthn des MOS-Transistors 57a gehalten. Sogar wenn der Pegel der erhöhten Erdspannung für das Lesen Vbsg ansteigt und über den MOS-Transistor 50 Strom fließt, wird der Strom vom MOS-Transistor 50 über die Vorladeschaltung 57 abgeführt, da das Vorlade-Befehlssignal PRE auf dem H-Pegel ist. Die Fähigkeit des MOS-Transistors 50 einen Strom zu liefern ist größer als die Stromtreiber- Fähigkeit der Vorladeschaltung 57. Die Stromtreiber- Fähigkeiten des MOS-Transistors 50 und der Vorladeschaltung 57 sind hinreichend kleiner als die Stromtreiber-Fähigkeit des treibenden MOS-Transistors 59 und der Anstieg der erhöhten Erdspannung für das Lesen Vbsg kann nicht verhindert werden.
Wenn die erhöhte Erdspannung für das Lesen Vbsg höher als ein vorbestimmter Spannungspegel ist, wird zur Zeit T0 das Aktivierungssignals für den Lesevorgang SE aktiviert und folglich arbeitet die Leseverstärker-Schaltung 15. Während des Zeitraums von der Zeit T0 bis zur Zeit T1 ist das Vorlade- Befehlssignal PRE auf dem H-Pegel, das Pumpsignal PMP ist auf dem L-Pegel, der Vorlade-Zustand wird aufrecht erhalten und die Spannung Vbsg wächst daher kontinuierlich an.
Die Steuerspannung Vdp ist gleich Vrfb - Vthp. Wenn daher die Spannung Vbsg höher als die Referenzspannung Vrfb wird, wird der MOS-Transistor 50 angeschaltet und der Strom von der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL wird durch die Vorladeschaltung 57 abgeführt.
Zur Zeit T1 wird das Vorlade-Befehlssignal PRE in seinen inaktiven Zustand auf den L-Pegel gebracht. Entsprechend steigt das Pumpsignal PMP auf den Pegel der externen Versorgungsspannung extVdd. Als Reaktion auf den Anstieg des Pumpsignals PMP fällt das Ausgangssignal des Inverters 60 auf den Erdspannungspegel. Die kapazitive Kopplung (Betrieb als Ladungspumpe) des Kapazitätselementes 61 verursacht einen Spannungsabfall Vpg am Knoten 61 (In der Vorladeschaltung 57 ist der MOS-Transistor 57b im ausgeschalteten Zustand). Speziell ändert sich die Spannung Vpg am Knoten 61 von der Vorlade-Spannung Vthn um die Amplitude des Pumpsignals PMP in die negative Richtung. Mit anderen Worten, aufgrund des Anstiegs des Pumpsignals PMP fällt die Spannung Vpg am Knoten 61 zeitweise auf den Spannungspegel Vthn - extVdd. Wenn der Spannungspegel am Knoten 61 auf den negativen Spannungspegel fällt, dann läd der Strom vom MOS-Transistor 50 das Kapazitätselement 56, wodurch der Spannungspegel der Ladespannung Vpg anwächst, da das Übertragungsglied 65c sich im leitenden Zustand befindet.
Zur Zeit T2 fällt das Pumpsignal PMP auf den L-Pegel und das Ausgangssignal des Inverters 60 steigt auf den Pegel der externen Versorgungsspannung extVdd. Entsprechend verursacht der Betrieb des Kapazitätselementes 56 als Ladungspumpe einen Anstieg der Spannung Vpg am Knoten 61 um den Pegel der externen Versorgungsspannung extVdd.
Zu dieser Zeit bestimmt sich der Pegel der Spannung Vpg aus der Menge an Ladungen, die im Zeitraum zwischen der Zeit T1 und der Zeit T2 gespeichert wurden. Wenn der Unterschied zwischen der Spannung Vbsg und der Referenzspannung Vrfb groß ist, ist die Menge an Ladungen, die vom MOS-Transistor 50 an das Kapazitätselement 56 geliefert werden, groß. Entsprechend steigt der Pegel der Spannung Vpg weiter an. Der Spannungspegel, den die Spannung Vpg am Knoten 61 nach dem Abfall des Pumpsignals PMP erreicht, bestimmt sich aus dem Unterschied zwischen der Spannung Vbsg und der Spannung Vrfb. Wenn das Pumpsignal PMP auf dem L-Pegel ist, gelangt ein Ausgangssignal der NOR-Schaltung 65a in der Ladungs-Halte- Schaltung 65 auf den H-Pegel, das Übertragungsglied 65c wird nichtleitend, die am Knoten 61 gespeicherten Ladungen werden dort gehalten und die Spannung Vpg am Knoten 61 behält zu diesem Zeitpunkt ihren Spannungspegel.
Entsprechend der Spannung Vpg am Knoten 61 führt der treibende MOS-Transistor 59 Ladungen von der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL an den Erdknoten ab, wenn die Spannung am Knoten 61 größer als seine Schwellspannung Vthn wird. Folglich wird der Spannungspegel der Spannung Vbsg mit hoher Geschwindigkeit erniedrigt. In diesem Zeitraum ist das Vorlade-Befehlssignal PRE in seinem inaktiven Zustand auf dem L-Pegel. Wenn der stromtreibende MOS-Transistor 59 den Entladevorgang durchführt, sind sowohl das Vorlade- Befehlssignal PRE, als auch das Pumpsignal PMP auf dem L- Pegel, das Übertragungsglied 65c und die Vorlade-Schaltung 57 sind nichtleitend.
Sogar dann, wenn der eine Differenz erfassende MOS-Transistor 50 Strom von der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL abführt, wird der interne Knoten sofort aufge­ laden und folglich wird der eine Differenz erfassende MOS- Transistor 50 im ausgeschalteten Zustand gehalten. Dementsprechend verursacht der Entladevorgang durch den treibenden MOS-Transistor 59 einen starken Abfall der Spannung Vbsg auf der Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL. In diesem Entlade-Zeitraum, speziell im Zeitraum zwischen der Zeit T2 und der Zeit T3, wird die Spannung Vpg am Knoten 61 durch die Ladungs-Halte-Schaltung 65 auf einem konstanten Spannungspegel gehalten. Die Menge an Ladungen Qpg, die auf das Kapazitätselement 56 fließen und die Spannung Vpg erfüllen die durch den folgenden Ausdruck dargestellte Beziehung.
Vpg = Vthn - extVdd + Qpg/Cpg (9)
Wenn dieser Vorgang der Erfassung des Spannungsunterschiedes durchgeführt wird, wird der treibende MOS-Transistor 59 ausge­ schaltet, wodurch in ihm kein Kanal ausgebildet ist. Daher kann die Gate-Kapazität des treibenden MOS-Transistors vernachlässigt werden, weshalb seine Gate-Kapazität Cg in obigem Ausdruck (9) nicht enthalten ist.
Wie man anhand des Ausdrucks (9) deutlich sieht, bewirkt eine Verringerung des Kapazitätswertes Cpg des Kapazitätselementes 56, daß einer geringfügigen Änderung der Ladungsmenge Qpg eine große Änderung des Pegels der Spannung Vpg entspricht. Die geringfügige Änderung der Spannung Vbsg kann zu der großen Änderung der am Kapazitätselement 56 anliegenden Spannung Vpg verstärkt werden, wie es auch in der Differenzerfassungs-/I-V- Wandlungs-Einheit 4 in der Schaltung zur Erzeugung einer internen Spannung gemäß der ersten Ausführungsform geschieht.
Wenn die Spannung Vbsg niedriger als die Referenzspannung Vrfb ist, fließt kein Strom durch den MOS-Transistor 50. In diesem Zustand hält die Spannung Vpg aufgrund des Pumpsignals PMP die Spannung Vpg = Vthn - extVdd aufrecht. Dies wird durch Qpg = 0 festgelegt. Als Reaktion auf den Abfall des Pumpsignals PMP steigt im Zeitraum zwischen der Zeit T2 und der Zeit T3 das Ausgangssignal des Inverters 60 an und folglich arbeitet das Kapazitätselement 56 als Ladungspumpe, um am Knoten 61 die Spannung anzuheben. Wenn die Spannung Vbsg höher als die Referenzspannung Vrfb ist, wächst der Spannungspegel am Knoten 61 um den Pegel der externen Versorgungsspannung extVdd. Daher hat die Spannung Vpg den im folgenden Ausdruck dargestellten Pegel.
Vpg = Vthn + Qpg/Cpg (10)
Dieser Spannungspegel ist höher als die Schwellspannung Vthn des MOS-Transistors 59 und folglich wird der MOS-Transistor 59 angeschaltet, um durch seine Entladeoperation die Spannung Vbsg abzusenken. Der MOS-Transistor 59 hat eine hinreichend hohe Fähigkeit, einen Strom zu treiben, sodaß der Pegel der Spannung Vbsg schnell abfällt.
Die Spannung Vpg kann maximal auf den Pegel extVdd + Vbsg ansteigen. Der maximale Spannungspegel ist höher als der Pegel der externen Versorgungsspannung extVdd. Aus diesem Grunde ist die Fähigkeit einen Strom zu treiben beim MOS-Transistor 59 stark erhöht und folglich wird die Spannung Vbsg mit höherer Geschwindigkeit erniedrigt.
Wenn im Zeitraum zwischen der Zeit T2 und der Zeit T3, die Spannung Vbsg niedriger als die Referenzspannung Vrfb ist, kehrt die Spannung Vpg am Knoten 61 einfach auf den Pegel der ursprünglichen Vorlade-Spannung Vthn zurück. Der treibende MOS-Transistor 59 bleibt im ausgeschalteten Zustand.
Zur Zeit T3 steigt das Vorlade-Befehlssignal PRE auf den H- Pegel und folglich wird das Übertragungsglied 65c der Ladungs- Halte-Schaltung 65 leitend und die aktivierte Vorlade- Schaltung 57 zwingt die Spannung Vpg am Knoten 61 auf den Pegel der Spannung Vthn. Dadurch wird verhindert, daß der Treiber-MOS-Transistor 59 mit einer großen Stromtreiber- Fähigkeit über einen langen Zeitraum die Versorgungsspannungsleitung für den niedrigen Lese-Pegel LPL entlädt, wodurch ein Unterschwingen der Spannung Vbsg verursacht würde.
Die Amplituden der Signale PRE und SE sollten gleich dem Pegel der externen Versorgungsspannung extVdd gewählt werden. Dies liegt daran, daß die Spannung Vpg am Knoten 61 höher werden könnte als die externe Versorgungsspannung extVdd und die Spannung Vpg am Knoten 61 über die Vorlade-Schaltung 57 abgebaut werden sollte. Die Amplituden der Signale PRE und SE können jedoch auf dem Pegel der Versorgungsspannung Vdd0 sein.
Als Antwort auf den Abfall des Vorlade-Befehlssignal PRE wird das Pumpsignal PMP in Gestalt eines Einzelpulses erzeugt. Dieser Schaltungsaufbau kann leicht realisiert werden. Betrachtet man das Vorlade-Befehlssignal PRE und das Pumpsignal PMP, so kann, wenn das Aktivierungssignal für den Lesevorgang SE aktiviert wird, das Vorlade-Befehlssignal PRE für eine vorgegebene Zeit verzögert werden, um das Pumpsignal PMP zu erzeugen. Die Pulsbreite des Vorlade-Befehlssignals wird der Verzögerungszeit für das Pumpsignal gleichgesetzt.
Wenn die erhöhte Erdspannung für das Lesen Vbsg leicht ansteigt, wird, wie oben erörtert, gemäß der fünften Ausführungsform der Erfindung dieser angestiegene Spannungspegel entsprechend dem Unterschied zwischen der Steuerspannung Vdp und der erhöhten Erdspannung für das Lesen Vbsg erniedrigt. Wenn der Spannungspegel eingeregelt wird, wird weiterhin eine Beeinflussung des erfaßten Spannungspegels durch die Temperatureigenschaften der Betriebsparameter des eine Differenz erfassenden MOS-Transistors vermieden. Auf diese Weise kann über einen weiten Temperaturbereich die Spannung Vbsg präzise auf einen vorbestimmten Spannungspegel gesetzt werden.
Sechste Ausführungsform
Fig. 15 zeigt in schematischer Weise einen Aufbau einer Schal­ tung zur Erzeugung einer internen Spannung gemäß der sechsten Ausführungsform der Erfindung. Bezugnehmend auf Fig. 15 bedient sich eine interne Schaltung 95 im Betrieb einer internen Spannung Vin auf einer Leitung mit der internen Spannung 90. Die interne Schaltung 95 wird aktiviert, wenn ein Aktivierungssignal ACT aktiviert wird. Gemäß der sechsten Ausführungsform wird der Pegel der Spannung Vin auf der Leitung mit der internen Spannung 90 geregelt.
Bezugnehmend auf Fig. 15 enthält die Schaltung zur Erzeugung einer internen Spannung:
eine Schaltung zur Erzeugung einer Referenzspannung 100, die eine Referenzspannung Vrf erzeugt;
eine Schaltung zur Erzeugung einer Steuerspannung 102, die entsprechend einer Referenzspannung Vrf von der Schaltung zur Erzeugung einer Referenzspannung 100 eine Steuerspannung Vdcn erzeugt;
eine Schaltung zur Erzeugung einer Steuerspannung 104, die aus der Referenzspannung Vrf eine Steuerspannung Vdcp erzeugt;
eine Spannungsregelungsschaltung 106, die gemäß eines Unter­ schiedes zwischen der Steuerspannung Vdcn von der Schaltung zur Erzeugung einer Steuerspannung 102 und einer internen Spannung Vin den Pegel der internen Spannung Vin regelt; und
eine Spannungsregelungsschaltung 108, die gemäß eines Unter­ schiedes zwischen der Steuerspannung Vdcp und der internen Spannung Vin den Pegel der internen Spannung Vin regelt.
Die Steuerspannung Vdcn ist gleich der Summe aus der Referenz­ spannung Vrf und der Schwellspannung Vthn eines n-Kanal-MOS- Transistors. Die Steuerspannung Vdcp ist gleich der Differenz zwischen der Referenzspannung Vrf und der Schwellspannung Vthp eines p-Kanal-MOS-Transistors. Für den Aufbau der Schaltung zur Erzeugung einer Referenzspannung 100 und der Schaltung zur Erzeugung einer Steuerspannung 102 kann jeder Aufbau gemäß den Ausführungsformen 1 bis 4 verwendet werden. Für den Aufbau der Schaltung zur Erzeugung einer Steuerspannung 104 wird der Schaltungsaufbau gemäß der fünften Ausführungsform verwendet.
Die Spannungsregelungsschaltung 106 enthält:
einen eine Differenz erfassenden MOS-Transistor 106a, der abhängig von einem Unterschied zwischen der Steuerspannung Vdcn und der internen Spannung Vin, einen Strom fließen läßt; und
eine Schaltung zur Spannungskompensation 106b, um den durch den MOS-Transistor 106a erfaßten Strom in eine Spannung umzuwandeln und abhängig von der resultierenden Spannung den Pegel der internen Spannung Vin zu regeln.
Die Schaltung zur Spannungskompensation 106b, deren Aufbau dem Aufbau gemäß der ersten Ausführungsform ähnelt, enthält:
ein Kapazitätselement;
eine Vorlade-Schaltung, um das Kapazitätselement vorzuladen;
eine Schaltung, um das Kapazitätselement mit dem eine Differenz erfassenden MOS-Transistor 106a zu verbinden; und
einen stromtreibenden Transistor, der entsprechend der am vorgeladenen MOS-Kondensator (Kapazitätselement) anliegenden Spannung, einen Strom an die Leitung mit der internen Spannung liefert.
Die Spannungsregelungsschaltung 108 enthält:
einen eine Differenz erfassenden p-Kanal-MOS-Transistor 108a, der abhängig von einem Unterschied zwischen der Steuerspannung Vdcp und der internen Spannung Vin, einen Strom fließen läßt; und
eine Schaltung zur Spannungskompensation 108b, um den durch den eine Differenz erfassenden MOS-Transistor fließenden Strom in eine Spannungsinformation umzuwandeln und abhängig von der resultierenden Spannungsinformation einen Strom von der Leitung mit der internen Spannung 90 zum Erdknoten abzuführen. Die Schaltung zur Spannungskompensation 108b hat einen ähnlichen Aufbau wie jener gemäß der Abwandlung der fünften Ausführungsform und enthält einen stromtreibenden Transistor, der, abhängig vom Unterschied zwischen der internen Spannung Vin und der Steuerspannung Vdcp, die am Kapazitätselement anliegende Spannung festsetzt und abhängig von der am Kapazitätselement anliegenden Spannung Strom von der Leitung, mit der internen Spannung 90 zum Erdknoten liefert.
In dem in Fig. 15 gezeigten Aufbau muß die interne Spannung Vin nicht die erhöhte Erdspannung für das Lesen sein. Sie kann eine Versorgungsspannung für den hohen Lese-Pegel sein oder eine intern herabgesetzte periphere Versorgungsspannung. Ein Abnehmer der internen Spannung Vin würde, anders als die interne Schaltung 95, die abhängig von einem Aktivierungssignal ACT arbeitet, eine Stromableitung enthalten, die die ganze Zeit vorhanden wäre. Daher kann der in Fig. 15 gezeigte Aufbau zur Stabilisierung der internen Spannung Vin im Standby-Zustand verwendet werden.
In dem in Fig. 15 gezeigten Aufbau der Schaltung zur Erzeugung einer internen Spannung hat die Steuerspannung Vdcn den Pegel Vrf + Vthn. Der MOS-Transistor 106a arbeitet im sogenannten "Sourcefolger-Modus" und liefert an die Leitung mit der internen Spannung 90 einen Strom, wenn die interne Spannung Vin ebenso groß wie oder kleiner als die Referenzspannung Vrf wird. Folglich wandelt die Schaltung zur Spannungskompensation 106b den durch den MOS-Transistor 106a gelieferten Strom in eine Spannungsinformation um und liefert entsprechend der resultierenden Information mit hoher Geschwindigkeit einen Strom an die Leitung mit der internen Spannung 90.
Die Steuerspannung Vdcp hat den Pegel Vrf - Vthp. Wenn die interne Spannung Vin die Referenzspannung Vrf übersteigt, wird der MOS-Transistor 108a, der im Sourcefolger-Modus arbeitet, angeschaltet, um einen Strom fließen zu lassen. Der durch den MOS-Transistor 108a fließende Strom wird durch die Schaltung zur Spannungskompensation 108b in eine Spannungsinformation umgewandelt. Abhängig von der resultierenden Spannungsinformation wird Strom von der Leitung mit der internen Spannung 90 abgeführt. Die Spannungsregelungsschaltungen 106 und 108 halten daher die interne Spannung Vin auf dem Pegel der Referenzspannung Vrf.
Wie oben erörtert, wird gemäß der sechsten Ausführungsform der Erfindung die interne Spannung Vin dergestalt geregelt, daß sie gleich der Referenzspannung Vrf ist und die Parameter der Transistoren in den Schaltungen zur Regelung der internen Spannung die interne Spannung nicht beeinflussen. Folglich kann ungeachtet der Eigenschaften des eine Differenz erfassenden Transistors, die interne Spannung Vin über einen weiten Temperatur- oder Betriebsbereich auf einem konstanten Spannungspegel gehalten werden.
Andere Anwendungen
Die erhöhte Erdspannung für das Lesen wird unter den Versor­ gungsspannungen für den Lesevorgang an einem DRAM als spezielle Ausführungsform diskutiert. Wie jedoch in der sechsten Ausführungsform beschrieben wurde, ist die vorliegende Erfindung auf jeden Aufbau anwendbar, in dem der Unterschied zwischen der internen Spannung und der Steuerspannung mittels eines Stroms erfaßt wird und der erfaßte Strom in eine Spannungsinformation umgewandelt wird, welche danach benützt wird, um den Pegel der internen Spannung zu regeln. Daher ist die vorliegende Erfindung nicht auf eine Anwendung für ein DRAM begrenzt.
Wie oben erörtert, wurde gemäß der vorliegenden Erfindung eine Vorgehensweise entwickelt, um zu verhindern, daß die charakteristischen Parameter des MOS-Transistors zur Erfassung der Abweichung der internen Spannung den Pegel der internen Spannung beeinflussen. Als Resultat kann die interne Spannung über einen weiten Betriebsbereich auf einem konstanten Spannungspegel gehalten werden.

Claims (15)

1. Schaltung zur Erzeugung einer internen Spannung mit:
einer Schaltung zur Erzeugung einer Referenzspannung (2; 100), um eine Referenzspannung zu erzeugen;
einem Komparator (3A; 45) um die Referenzspannung mit einer Spannung an einem ersten Knoten (13i; 47d) zu vergleichen, um ein Signal (DO) zu erzeugen, das ein Ergebnis des Vergleichs anzeigt;
einem stromtreibenden Transistor (13f; 47a), der mit einem ersten Betriebsspannungsknoten (extVdd; GND) verbunden ist, um entsprechend des Signals, das vom Komparator ausgegeben wird, einen Strom zwischen dem ersten Knoten und dem ersten Betriebsspannungsknoten fließen zu lassen;
einer Ausgangsschaltung (3B; 47b, 47c; 102, 104), die zwischen den stromtreibenden Transistor und einen zweiten Betriebsspannungsknoten (GND; extVdd) geschaltet ist, um den Strom, den der stromtreibende Transistor fließen läßt, in eine Spannung umzuwandeln, um eine resultierende Spannung (Vdt; Vdp) auf einem zweiten Knoten (3a; 47e) zu erzeugen; die Ausgangsschaltung enthält dabei ein Element zur Erzeugung eines Spannungsabfalls (13g; 47b), das einen Spannungsabfall zwischen dem zweiten Knoten und dem ersten Knoten verursacht; und
einer Schaltung zur Spannungskompensation (4; 4, 50; 50, 57, 59, 61, 65; 106, 108), die entsprechend einer Differenz zwischen einer Spannung (Vbsg; Vin) auf einer Leitung mit einer internen Spannung (LPL; 90) und der Spannung auf dem zweiten Knoten (3a; 47e) einen Stromfluß zwischen der Leitung mit der internen Spannung und einem dritten Betriebsspannungsknoten (GND; extVdd) hervorruft.
2. Schaltung zur Erzeugung einer internen Spannung gemäß Anspruch 1 mit:
dem einen Spannungsabfall verursachenden Element (13g; 47b), das als ein erster als Diode geschalteter Feldeffekttransistor mit isoliertem Gate ausgebildet ist;
der Schaltung zur Spannungskompensation (4; 4, 50; 50, 57, 59, 61, 65; 106, 108) mit
einem eine Spannungsdifferenz erfassenden Element (5; 50), das seine Leitfähigkeit entsprechend einer Differenz zwischen der Spannung am zweiten Knoten (3a; 47e) und der Spannung auf der Leitung mit der internen Spannung (LPL; 90) ändert, um die Differenz zu erfassen;
einer Schaltung (7, 8; 57, 65) um entsprechend der vom eine Spannungsdifferenz erfassenden Element erfaßten Spannungsdifferenz eine Spannung auf einem internen Knoten (11; 61) zu erzeugen und
einem Treiberelement (9a; 59), um entsprechend der Spannung auf dem internen Knoten einen Stromfluß zwischen der Leitung mit der internen Spannung (LPL; 90) und dem dritten Betriebsspannungsknoten (GND; extVdd) hervorzurufen; wobei
das eine Spannungsdifferenz erfassende Element ein zweiter Feldeffekttransistor mit isoliertem Gate (5; 50) ist, welcher denselben Leitungstyp wie der erste Feldeffekttransistor mit isoliertem Gate (13g; 47b) aufweist und dieser zweite Feldeffekttransistor mit isoliertem Gate in einem Sourcefolgermodus arbeitet.
3. Schaltung zur Erzeugung einer internen Spannung gemäß Anspruch 1 mit:
der Schaltung zur Erzeugung einer Referenzspannung (2) mit einem ersten Kapazitätselement (C1),
einem zweiten Kapazitätselement (C2),
einer Schaltungsanordnung für das Vorladen (2c, 2d), welche auf ein Taktsignal (CPR) anspricht, um elektrische Ladungen auf dem ersten und zweiten Kapazitätselement zu speichern und
einer Ausgleichsschaltungsanordnung (2e, 2f), welche als Antwort auf das Taktsignal komplementär zur Schaltungsanordnung für das Vorladen leitfähig gemacht wird, um das erste und das zweite Kapazitätselement elektrisch mit einem Ausgangsknoten (2b) zu verbinden, wobei
die Referenzspannung (Vrfb) auf dem Ausgangsknoten erzeugt wird.
4. Schaltung zur Erzeugung einer internen Spannung gemäß Anspruch 1, wobei:
die Ausgangsschaltung (3B; 47b, 47c; 102, 104) desweiteren ein Kapazitätselement (C3) enthält, das zwischen das Element zur Erzeugung eines Spannungsabfalls (13g; 47b) und den zweiten Betriebsspannungsknoten (GND) geschaltet ist.
5. Schaltung zur Erzeugung einer internen Spannung gemäß Anspruch 3, welche desweiteren einen Schwingkreis (32) zur Erzeugung des Taktsignals (CPR) enthält, wobei der Schwingkreis eine Schaltung (30, 32a) enthält, um einen Zyklus des Taktsignals in einer Übergangszeit von einem nichtstationären Zustand in einen stationären Zustand zu verkürzen.
6. Schaltung zur Erzeugung einer internen Spannung gemäß Anspruch 3, welche desweiteren eine resistive Spannungsteilerschaltung (R5, R6) enthält, welche in einer Übergangszeit von einem nichtstationären Zustand in einen stationären Zustand mit dem Ausgangsknoten (2b) verbunden ist, um am Ausgangsknoten eine Teilspannung zu erzeugen, wenn sie mit diesem verbunden ist.
7. Schaltung zur Erzeugung einer internen Spannung mit:
einem ersten Kapazitätselement (C1),
einem zweiten Kapazitätselement (C2),
einer Vorlade-Schaltung (2c, 2d), welche auf ein Taktsignal (CPR) anspricht, um elektrische Ladungen auf dem ersten und zweiten Kapazitätselement zu speichern und
einer Ausgleichsschaltung (2e, 2f), welche als Antwort auf das Taktsignal komplementär zur Vorlade-Schaltung aktiviert wird, um das erste und das zweite Kapazitätselement elektrisch mit einem Ausgangsknoten (2b) zu verbinden, wobei eine Referenzspannung (Vrfb) auf dem Ausgangsknoten erzeugt wird.
8. Schaltung zur Erzeugung einer internen Spannung gemäß Anspruch 7, welche desweiteren einen Schwingkreis (32) zur Erzeugung des Taktsignals (CPR) enthält, wobei der Schwingkreis (32) eine Schaltung (30, 32a) enthält, um einen Zyklus des Taktsignals in einer Übergangszeit von einem nichtstationären Zustand in einen stationären Zustand zu verkürzen.
9. Schaltung zur Erzeugung einer internen Spannung gemäß Anspruch 7, welche desweiteren eine resistive Spannungsteilerschaltung (R5, R6) enthält, welche in einer Übergangszeit von einem nichtstationären Zustand in einen stationären Zustand mit dem Ausgangsknoten (2b) verbunden ist, um am Ausgangsknoten eine Teilspannung zu erzeugen, wenn sie mit diesem verbunden ist.
10. Schaltung zur Erzeugung einer internen Spannung gemäß Anspruch 7 mit:
einem Komparator (3A; 45) um die Referenzspannung (Vrfb) am Ausgangsknoten (2b) mit einer Spannung am ersten internen Knoten (13i; 47d) zu vergleichen,
einem stromtreibenden Element (13f; 47a), das auf ein Ausgangssignal des Komparators anspricht, um einen Stromfluß zwischen einem zweiten internen Knoten (3a; 47e) und einem ersten Betriebsspannungsknoten (extVdd) hervorzurufen;
einem Element zur Erzeugung eines Spannungsabfalls (13g; 47b), das zwischen den ersten und zweiten internen Knoten geschaltet ist, um einen Spannungsabfall zwischen dem ersten und zweiten internen Knoten hervorzurufen; und
einem Wandlerelement (R4; C3; 47c), das zwischen das Element zur Erzeugung eines Spannungsabfalls und einen zweiten Betriebsspannungsknoten (GND) geschaltet ist, um den durch das stromtreibende Element verursachten Strom in eine Spannung umzuwandeln, um eine Spannung zu erzeugen, die einer resultierenden Spannung auf dem zweiten internen Knoten entspricht.
11. Schaltung zur Erzeugung einer internen Spannung gemäß Anspruch 10, wobei das Wandlerelement (R4; C3; 47c) ein Kapazitätselement (C3) beinhaltet.
12. Schaltung zur Erzeugung einer internen Spannung mit:
einer Leitung mit einer internen Spannung (LPL; 90), um eine interne Spannung (Vbsg; Vin) zu übertragen;
einem eine Differenz erfassenden Transistor (5; 50; 106a, 108a), der entsprechend einer Differenz zwischen einer Kontrollspannung (Vdt; Vdp; Vdcn, Vdcp) und der internen Spannung einen Strom erzeugt;
einem Kapazitätselement (6; 56) mit einer anliegenden Spannung (Vpg), die sich entsprechend dem Strom bestimmt, den der eine Differenz erfassende Transistor erzeugt;
einem stromtreibenden Transistor (9a; 59), der entsprechend der am Kapazitätselement anliegenden Spannung einen Stromfluß zwischen der Leitung mit der internen Spannung und einem Betriebsspannungsknoten (extVdd, GND) hervorruft; und
einer Schaltung zur Erzeugung einer Steuerspannung (2, 3; 100, 102, 104), die die Steuerspannung erzeugt, wobei die Schaltung zur Erzeugung einer Steuerspannung die Steuerspannung dergestalt erzeugt, daß die Temperaturabhängigkeit, welche die Spannung auf der Leitung mit der internen Spannung zeigt, durch den eine Differenz erfassenden Transistor beseitigt wird.
13. Schaltung zur Erzeugung einer internen Spannung gemäß Anspruch 12, wobei
der eine Differenz erfassende Transistor (5; 50; 106a, 108a) ein Feldeffekttransistor mit isoliertem Gate ist, der in einem Sourcefolgermodus arbeitet und
die Schaltung zur Erzeugung einer Steuerspannung (2, 3; 100, 102, 104) die Steuerspannung dergestalt erzeugt, daß der Einfluß einer Schwellspannung des Feldeffekttransistors mit isoliertem Gate auf den Spannungspegel der internen Spannung (Vbsg; Vin) beseitigt wird.
14. Schaltung zur Erzeugung einer internen Spannung gemäß Anspruch 3 mit der Schaltung für das Vorladen (2c, 2d) mit:
einem ersten Vorladeelement (2c), das auf das Taktsignal (CPR) anspricht, um das erste Kapazitätselement (C1) mit einem ersten Betriebsspannungsknoten (GND) zu verbinden und
einem zweiten Vorladeelement (2d), das auf das Taktsignal anspricht, um das zweite Kapazitätselement (C2) mit einem zweiten Betriebsspannungsknoten (Vdd0) zu verbinden.
15. Schaltung zur Erzeugung einer internen Spannung gemäß Anspruch 7 mit der Vorlade-Schaltung (2c, 2d) mit:
einem ersten Verbindungselement (2c), das auf das Taktsignal (CPR) anspricht, um das erste Kapazitätselement (C1) mit einem ersten Betriebsspannungsknoten zu verbinden, der eine erste Betriebsspannung (GND) bereitstellt und
einem zweiten Verbindungselement (2d), das auf das Taktsignal anspricht, um das zweite Kapazitätselement (C2) mit einem zweiten Betriebsspannungsknoten zu verbinden, der die zweite Betriebsspannung (Vdd0) bereitstellt, die sich im Logikpegel von der ersten Betriebsspannung unterscheidet.
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