KR100813546B1 - 반도체 메모리 장치의 온도 의존형 전압 감지 회로 - Google Patents

반도체 메모리 장치의 온도 의존형 전압 감지 회로 Download PDF

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Abstract

본 발명의 반도체 메모리 장치의 온도 의존형 전압 감지 회로는, 온도에 따라, 제 1 전압이 인가되는 제 1 전압 입력 단으로부터 제 1 노드에 입력되는 제 1 전류량을 변화시키는 제 1 전류 조절 수단; 온도에 따라, 백-바이어스 전압에 응답하여 상기 제 1 노드로부터 백-바이어스 전압 입력 단으로 입력되는 제 2 전류량을 변화시키는 제 2 전류 조절 수단; 상기 제 1 전류량의 변화를 온도에 따라 보상하는 제 3 전류 조절 수단; 및 상기 제 1 노드의 전위에 응답하여 구동 신호를 출력하는 출력 수단;을 포함한다.
레벨 감지 신호, 백-바이어스 전압, 온도 의존형 전압 감지 회로

Description

반도체 메모리 장치의 온도 의존형 전압 감지 회로{Temperature-Dependent Voltage Level Detector of Semiconductor Memory Apparatus}
도 1은 종래의 반도체 메모리 장치의 온도 의존형 전압 감지 회로를 나타내는 회로도,
도 2는 종래의 반도체 메모리 장치의 온도 의존형 전압 감지 회로를 이용하여 백-바이어스 전압을 생성하는 경우에 온도에 따른 구동 신호를 나타내는 파형도,
도 3은 본 발명에 따른 반도체 메모리 장치의 온도 의존형 전압 감지 회로를 나타내는 회로도, 및
도 4는 본 발명에 따른 반도체 메모리 장치의 온도 의존형 전압 감지 회로를 이용하여 백-바이어스 전압을 생성하는 경우에 온도에 따른 구동 신호를 나타내는 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 제 1 전류 조절부 20 : 제 2 전류 조절부
30 : 제 3 전류 조절부 40 : 출력부
본 발명은 반도체 메모리 장치의 온도 의존형 전압 감지 회로에 관한 것으로, 라이트 리커버리 시간(Write Recovery Time, 이하 tWR)을 개선시킬 수 있는 반도체 메모리 장치의 온도 의존형 전압 감지 회로에 관한 것이다.
라이트 리커버리 시간(tWR)이란 원하는 셀에 데이터를 저장한 이후 라이트 패스(write path)를 원상 회복시키는데 필요한 시간을 말한다. 낮은 온도에서 백-바이어스 전압(Back-Bias Voltage, 이하 VBB로 표기)의 절대값을 작게 해 준다면 셀의 스토리지 노드(storage node)에 원하는 데이터가 오는 시간이 빨라지기 때문에 상기 라이트 리커버리 시간(tWR)이 감소한다.
도시되지는 않았지만, 일반적으로 상기 백-바이어스 전압(VBB)을 생성하는 백-바이어스 전압 발생 회로는 피드백 되는 상기 백-바이어스 전압(VBB)에 응답하여 오실레이터 인에이블 신호를 출력하는 백-바이어스 전압 감지 회로; 상기 오실레이터 인에이블 신호에 응답하여 발진 신호를 출력하는 출력하는 오실레이터; 및 상기 발진 신호에 응답하여 접지 전압(VSS)을 펌핑하여 상기 백-바이어스 전압(VBB)을 생성하는 펌핑 회로;를 포함한다.
상기 백-바이어스 전압 감지 회로는 상기 백-바이어스 전압(VBB)이 백-바이어스 전압 타겟 레벨인지를 감지하여 상기 백-바이어스 전압(VBB)이 상기 백-바이어스 전압 타겟 레벨보다 높은 경우에 상기 오실레이터 인에이블 신호를 활성화 시키며, 온도에 관계없이 일정한 상기 백-바이어스 전압 타겟 레벨에 응답하여 제 1 출력 신호를 출력하는 노멀 전압 감지 회로와 온도에 따라 백-바이어스 전압 타겟 레벨에 응답하여 제 2 출력 신호를 출력하는 온도 의존형 전압 감지 회로를 포함하여 특정 제어 신호에 응답하여 상기 제 1 출력 신호를 상기 오실레이터 인에이블 신호로서 출력되게 하거나 상기 제 1 출력 신호 및 상기 제 2 출력 신호를 논리 연산하여 상기 오실레이터 인에이블 신호로서 출력되게 한다.
상기 백-바이어스 전압 타겟 레벨은 상기 백-바이어스 전압 감지 회로를 포함하는 상기 백-바이어스 전압 발생 회로가 출력하고자 하는 상기 백-바이어스 전압(VBB)의 전위를 나타낸다.
상기 노멀 전압 감지 회로의 상기 백-바이어스 전압 타겟 레벨이 -0.8V이고, 90도 이상에서 상기 백-바이어스 전압(VBB)이 -0.8V일 때 상기 셀 트랜지스터의 tWR 특성이 가장 이상적이다고 가정하여 상기 백-바이어스 전압 감지 회로의 예를 설명하면, 상기 백-바이어스 전압 감지 회로는 온도에 관계 없이 상기 백-바이어스 전압 타겟 레벨을 유지시키기 위해 상기 노멀 전압 감지 회로로부터 출력되는 상기 제 1 출력 신호를 상기 오실레이터 인에이블 신호로서 출력되게 하고, 온도 변화에 응답하여 상기 백-바이어스 전압 타겟 레벨을 변동하고자 하는 경우 상기 온도 의존형 전압 감지 회로의 상기 제 2 출력 신호 및 상기 노멀 전압 감지 회로의 상기 제 1 출력 신호를 오어 연산하여 상기 오실레이터 인에이블 신호로서 출력한다. 이때, 상기 제 1 출력 신호 및 상기 제 2 출력 신호를 오어 연산 하는 이유는 90도 이상에서 상기 백-바이어스 전압 타겟 레벨을 -0.8V로 유지시키기 위함이다.
이하, 종래의 반도체 메모리 장치의 온도 의존형 전압 감지 회로를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1은 종래의 반도체 메모리 장치의 온도 의존형 전압 감지 회로를 나타내는 회로도이다.
종래의 반도체 메모리 장치의 온도 의존형 전압 감지 회로는 게이트 단이 접지 전압(VSS)을 인가받고 소스 단이 제 1 전압(VCORE_BB)을 인가받으며 드레인 단이 제 1 노드(Node1)와 연결되는 제 1 트랜지스터(P1); 게이트 단이 상기 제 1 전압(VCORE_BB)을 인가받고 드레인 단이 상기 제 1 노드(Node1)와 연결되며 소스 단이 백-바이어스 전압(VBB)을 인가받는 제 2 트랜지스터(N1); 게이트 단이 상기 제 1 노드(Node1)와 연결되고 소스 단이 상기 제 1 전압(VCORE_BB)을 인가받으며 드레인 단이 제 2 노드(Node2)와 연결되는 제 3 트랜지스터(P2); 및 게이트 단이 상기 제 1 노드(Node1)와 연결되고 드레인 단이 상기 제 2 노드(Node2)와 연결되며 소스 단이 상기 접지 전압(VSS)을 인가받는 제 4 트랜지스터(N2);를 포함한다.
종래의 반도체 메모리 장치의 온도 의존형 전압 감지 회로는 상기 제 1 노드(Node1)에서 레벨 감지 신호(Detect)를 출력하고, 상기 제 2 노드(Node2)에서 구동 신호(OUT_EN)를 출력한다.
상기 제 1 트랜지스터(P1) 및 상기 제 3 트랜지스터(P2)는 피모스(PMOS) 트랜지스터이고, 상기 제 2 트랜지스터(N1) 및 상기 제 4 트랜지스터(N2)는 엔모스(NMOS) 트랜지스터이다.
상기 제 3 트랜지스터(P2) 및 상기 제 4 트랜지스터(N2)가 인버터(inverter)로 구성되어 기 설정된 로직 문턱 전압(logic threshold voltage, 이하 LVth)을 가진다.
상기 제 1 트랜지스터(P1) 및 상기 제 2 트랜지스터(N1)는 온도에 따라 문턱 전압이 변동되고, 온도에 따라 각각의 모빌리티(mobility)가 서로 다르게 변동되는 특성이 있다. 이에 따라 상기 온도 의존형 전압 감지 회로는 상기 제 1 트랜지스터(P1) 및 상기 제 2 트랜지스터(N1)의 모빌리티(mobility)에 응답하여 상기 제 1 노드(Node1)의 전위를 변동시키고, 피드백(feedback) 되는 상기 백-바이어스 전압(VBB)에 응답하여 상기 제 1 노드(Node1)의 전위를 상기 기 설정된 로직 문턱 전압(LVth)과 일치시킨다.
특정 온도에서 상기 제 1 노드(Node1)의 전위와 상기 기 설정된 로직 문턱 전압(LVth)이 일치할 때의 상기 백-바이어스 전압(VBB)을 제 1 전압이라고 가정하여 종래의 반도체 메모리 장치의 온도 의존형 전압 감지 회로의 동작을 설명하면 다음과 같다.
상기 제 1 전압은 백-바이어스 전압 타겟 레벨이다.
온도가 상기 특정 온도보다 낮아질수록 상기 제 1 트랜지스터(P1) 및 상기 제 2 트랜지스터(N1)의 문턱 전압(threshold voltage, 이하 Vth)은 높아지고, 상기 제 1 트랜지스터(P1)의 모빌리티(mobility)는 감소하고, 상기 제 2 트랜지스터(N1)의 모빌리티는 증가함으로 상기 제 1 노드(Node1)의 전위는 상기 기 설정된 로직 문턱 전압(LVth)보다 낮아지게 된다. 따라서, 상기 제 1 노드(Node1)에서 출력되는 상기 레벨 감지 신호(Detect)는 로우 레벨이므로 상기 제 3 트랜지스터(P2) 및 상기 제 4 트랜지스터(N2)를 통해 상기 제 2 노드(Node2)에서 하이 레벨의 상기 구동 신호(OUT_EN)가 출력되고, 상기 구동 신호(OUT_EN)에 응답하여 백-바이어스 전압 발생 회로가 비활성화 된다. 상기 제 2 트랜지스터(N1)로 인가되는 상기 백-바이어스 전압(VBB)이 상기 제 1 전압보다 높아질수록(절대값이 작을수록) 상기 제 2 트랜지스터(N1)의 게이트-소스 전압(Vgs)이 감소하여 상기 제 2 트랜지스터(N1)를 통해 흐르는 전류의 양이 감소하여 상기 제 1 노드(Node1)의 전위는 상기 기 설정된 로직 문턱 전압(LVth)과 일치하게 된다. 이때, 상기 백-바이어스 전압 타겟 레벨은 상기 제 1 전압보다 높다.
반대로 온도가 상기 특정 온도보다 높아질수록 상기 제 1 트랜지스터(P1) 및 상기 제 2 트랜지스터(N1)의 문턱 전압(Vth)은 낮아지고, 상기 제 1 트랜지스터(P1)의 모빌리티(mobility)는 증가하고, 상기 제 2 트랜지스터(N1)의 모빌리티는 감소함으로 상기 제 1 노드(Node1)의 전위는 상기 기 설정된 로직 문턱 전압(LVth)보다 높아지게 된다. 따라서, 상기 제 1 노드(Node1)에서 출력되는 상기 레벨 감지 신호(Detect)는 하이 레벨이므로 상기 제 3 트랜지스터(P2) 및 상기 제 4 트랜지스터(N2)를 통해 상기 제 2 노드(Node2)에서 로우 레벨의 상기 구동 신호(OUT_EN)가 출력되어 상기 백-바이어스 전압 발생 회로는 활성화 된다.
상기 백-바이어스 전압 발생 회로에 의해 상기 백-바이어스 전압(VBB)이 상기 제 1 전압보다 낮아질수록(절대값이 커질수록) 상기 제 2 트랜지스터(N2)의 게이트-소스 전압(Vgs)이 증가하여 상기 제 2 트랜지스터(N2)를 통해 흐르는 전류의 양이 증가되고 상기 제 1 노드(Node1)의 전위는 상기 기 설정된 로직 문턱 전압(LVth)과 일치하게 된다.
이때, 상기 백-바이어스 전압 타겟 레벨은 상기 제 1 전압보다 낮다.
도 2는 종래의 반도체 메모리 장치의 온도 의존형 전압 감지 회로를 이용하여 백-바이어스 전압을 생성하는 경우에 온도에 따른 구동 신호를 나타내는 파형도이다.
종래의 반도체 메모리 장치의 온도 의존형 전압 감지 회로는 온도가 낮을수록 상기 백-바이어스 전압(VBB)이 높고(절대값이 작고), 온도가 높을수록 백-바이어스 전압(VBB)이 낮다(절대값이 커진다).
온도가 -10도에서 90도까지 변한다고 가정하면 상기 온도 의존형 전압 감지 회로는 상기 백-바이어스 전압 타겟 레벨을 -0.35V에서 -0.8V까지 설정할 수 있다. 만약 -10도에서 상기 백-바이어스 전압 타겟 레벨을 -0.15V로 쉬프트하면, 90도에서 상기 백-바이어스 전압 타겟 레벨도 쉬프트 되어 쉬프트 되기 전보다 높은(절대값이 낮은 상기 백-바이어스 전압 타겟 레벨을 가지게 된다. 이때, 90도에서 tWR 특성은 향상되지만, 셀 트랜지스터의 오프 리키지 전류(off leakage current)가 증가하게 되어 리프레시 특성이 악화되어 반도체 메모리 장치의 입출력 동작을 불안하게 하는 문제점이 발생한다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 온도에 따른 레벨 감지 신호의 특성을 개선시켜, 낮은 온도에서 종래보다 높은 백-바이어스 전압을 설정함으로써 반도체 메모리 장치의 라이트 리커버리 시간(tWR)을 개선시킬 수 있는 반도체 메모리 장치의 온도 의존형 전압 감지 회로를 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 온도 의존형 전압 감지 회로는, 온도에 따라, 제 1 전압이 인가되는 제 1 전압 입력 단으로부터 제 1 노드에 입력되는 제 1 전류량을 변화시키는 제 1 전류 조절 수단; 온도에 따라, 백-바이어스 전압에 응답하여 상기 제 1 노드로부터 백-바이어스 전압 입력 단으로 입력되는 제 2 전류량을 변화시키는 제 2 전류 조절 수단; 상기 제 1 전류량의 변화를 온도에 따라 보상하는 제 3 전류 조절 수단; 및 상기 제 1 노드의 전위에 응답하여 구동 신호를 출력하는 출력 수단;을 포함한다.
바람직하게는 상기 제 3 전류 조절 수단은 상기 제 1 전류 조절 수단에 의한 상기 제 1 전류량의 변화량보다 더 많이 상기 제 1 전류량을 변화 시키고, 상기 제 1 전류 조절 수단과 상기 제 3 전류 조절 수단은 상기 제 1 전류량을 동시에 증가 또는 감소시키는 것을 특징으로 한다.
또한, 상기 제 2 전류 조절 수단은 상기 제 1 전류량이 증가 및 감소하는 경우 상기 제 1 전류량과 상반되게 변하는 상기 제 2 전류량을 상기 백-바이어스 전압에 응답하여 조절하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치의 온도 의존형 전압 감지 회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리 장치의 온도 의존형 전압 감지 회로를 나타내는 회로도이다.
본 발명에 따른 반도체 메모리 장치의 온도 의존형 전압 감지 회로는 온도에 따라, 제 1 전압(VCORE_BB)이 인가되는 제 1 전압 입력 단(S1)으로부터 제 1 노드(Node_A)에 입력되는 제 1 전류량을 변화시키는 제 1 전류 조절부(10); 온도에 따라, 백-바이어스 전압(VBB)에 응답하여 상기 제 1 노드(Node_A)로부터 백-바이어스 전압 입력 단(S2)으로 출력되는 제 2 전류량을 변화시키는 제 2 전류 조절부(20); 상기 제 1 전류 조절부(10)와 상기 제 1 노드(Node_A) 사이에 연결되고, 상기 제 1 전류량의 변화를 온도에 따라 보상하는 제 3 전류 조절부(30); 및 상기 제 1 노드의 전위(Node_A)에 응답하여 구동 신호(OUT_EN)를 출력하는 출력부(40);를 포함한다.
상기 제 3 전류 조절부(30)는 상기 제 1 전류 조절부(10)에 의한 상기 제 1 전류량의 변화량보다 더 많이 상기 제 1 전류량을 변화 시키고, 상기 제 1 전류 조절부(10)와 상기 제 3 전류 조절부(30)는 상기 제 1 전류량을 동시에 증가 또는 감소시킨다.
또한, 상기 제 2 전류 조절부(20)는 상기 제 1 전류량이 증가 및 감소하는 경우 상기 제 1 전류량과 상반되게 변하는 상기 제 2 전류량을 상기 백-바이어스 전압(VBB)에 응답하여 조절한다.
상기 제 1 노드(Node_A)에서 레벨 감지 신호(Detect_N)가 출력된다.
상기 제 1 전류 조절부(10)는 게이트 단이 접지 전압(VSS)을 입력받고 소스 단이 제 1 전압(VCORE_BB)을 인가받는 제 1 트랜지스터(P31)를 포함한다.
상기 제 2 전류 조절부(20)는 게이트 단이 상기 제 1 전압(VCORE_BB)을 입력받고 드레인 단이 상기 제 1 노드(Node_A)에 연결되고 소스 단이 상기 백-바이어스 전압(VBB)을 인가받는 제 2 트래지스터(N31)를 포함한다.
상기 제 3 전류 조절부(30)는 이미터 단이 상기 제 1 트랜지스터(P31)의 드레인 단과 연결되고 베이스 단 및 컬렉터 단이 상기 제 1 노드(Node_A)에 공통 연결되는 제 3 트랜지스터(Q1)를 포함한다.
상기 출력부(40)는 게이트 단이 상기 제 1 노드(Node_A)와 연결되고 소스 단이 상기 제 1 전압(VCORE_BB)을 인가받고 드레인 단이 상기 제 2 노드(Node_B)에 연결되는 제 4 트랜지스터(P32); 및 게이트 단이 상기 제 1 노드(Node_A)와 연결되고 드레인 단이 상기 제 2 노드(Node_B)에 연결되고 소스 단이 상기 접지 전압(VSS)을 인가받는 제 5 트랜지스터(N32);를 포함하며, 인버터(inverter)를 구비하여 실시하는 것도 가능하다.
상기 제 1 트랜지스터(P31) 및 상기 제 4 트랜지스터(P32)는 피모스(PMOS) 트랜지스터이고, 상기 제 2 트랜지스터(N31) 및 상기 제 5 트랜지스터(N32)는 엔모스(NMOS) 트랜지스터이다.
상기 제 3 트랜지스터(Q1)는 바이폴라 정션 트랜지스터(Bipolar Junction Transistor)이고, 보다 구체적으로 PNP 트랜지스터이다.
상기 제 1 전압(VCORE_BB)은 외부 전압(external voltage)으로부터 전압 분배되어 생성된 내부 전압(internal voltage)으로서, 일반적으로 코어 전압(VCORE)을 적절히 전압 분배하여 상기 백-바이어스 전압(VBB)의 레벨을 감지하기 위해 생성되는 전압이다.
본 발명에 따른 반도체 메모리 장치의 온도 의존형 전압 감지 회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
온도가 변동하는 경우, 상기 제 1 전류 조절부(10)는 상기 제 1 전압 입력 단(S1)으로부터 상기 제 1 노드(Node_A)로 입력되는 상기 제 1 전류량을 감소 또는 증가 시키고, 상기 제 2 전류 조절부(20)는 상기 제 1 노드(Node_A)로부터 상기 백-바이어스 전압 입력 단(S2)으로 출력되는 제 2 전류량을 상기 제 1 전류량이 변화하는 방향과 반대로 변화시킨다. 상기 온도 변화에 응답하여 상기 제 3 전류 조절부(30)는 상기 제 1 전류 조절부(10)가 상기 제 1 전류량을 증가 또는 감소 시킬 때 상기 제 1 전류 조절부(10)보다 상기 제 1 전류량을 더 많이 증가시키거나 더 많이 감소시킴으로써 상기 제 1 노드(Node_A)의 전위가 상기 출력부(40)의 기 설정된 타겟 레벨보다 낮아지거나 높아지는 폭을 종래보다 증가시킨다. 이에 따라 상기 제 2 전류 조절부(20)로 인가되어 상기 제 1 노드와 상기 타겟 레벨을 일치시키는 상기 백-바이어스 전압(VBB)을 종래보다 상승시키거나 하강시킬 수 있다. 여기서 상기 타겟 레벨은 상기 출력부(40)로 입력되는 상기 레벨 감지 신호(Detect_N)가 로우 레벨인지 하이 레벨인지를 구분하는 기준이 되며, 본 발명에서는 상기 제 4 트랜지스터(P32) 및 상기 제 5 트랜지스터(N32)로 구성된 인버터의 기 설정된 로직 문턱 전압(LVth)이다.
특정 온도에서 상기 제 1 노드(Node_A)의 전위와 상기 타겟 레벨이 일치하는 경우의 상기 백-바이어스 전압(VBB)을 제 1 전압으로 정의하고, 상기 특정 온도 보다 온도가 낮은 경우에 상기 제 1 노드(Node_A)의 전위와 상기 타겟 레벨을 일치시키는 상기 백-바이어스 전압(VBB)을 제 2 전압으로 정의하고, 상기 특정 온도 보다 온도가 높은 경우에 상기 제 1 노드(Node_A)의 전위와 상기 타겟 레벨을 일치시키는 상기 백-바이어스 전압(VBB)을 제 3 전압으로 정의하여 본 발명에 따른 반도체 메모리 장치의 온도 의존형 레벨 감지 회로에 대해 보다 상세히 설명하면 다음과 같다.
상기 제 1 전압, 상기 제 2 전압 및 상기 제 3 전압은 백-바이어스 전압 타겟 레벨이며, 상기 백-바이어스 전압 타겟 레벨은 상기 온도 의존형 전압 감지 회로를 포함하는 백-바이어스 전압 발생 회로가 출력하고자 하는 상기 백-바이어스 전압(VBB)의 전위를 나타낸다.
온도가 상기 특정 온도보다 낮아지는 경우, 상기 제 1 트랜지스터(P31) 및 상기 제 2 트랜지스터(N31)의 문턱 전압은 상승하고, 상기 제 1 트랜지스터(P31)의 모빌리티(mobility)는 감소하고, 상기 제 2 트랜지스터(N31)의 모빌리티는 증가하여, 상기 제 1 트랜지스터(P31)가 상기 제 1 전류량을 감소시키고 상기 제 2 트랜지스터(N31)가 상기 제 2 전류량을 증가시키게 되어 상기 제 1 노드(Node_A)의 전위가 상기 타겟 레벨보다 낮아진다.
이때, 상기 레벨 감지 신호(Detect_N)가 로우 레벨이므로 상기 출력부(40)는 하이 레벨의 상기 구동 신호(OUT_EN)를 출력한다. 상기 구동 신호(OUT_EN)가 하이 레벨인 경우 상기 백-바이어스 전압 발생 회로가 비활성화 된다고 가정하면, 상기 구동 신호(OUT_EN)가 하이 레벨이므로 온도가 낮아지는 경우 상기 백-바이어스 전압(VBB)은 상기 제 1 전압보다 상승하게 되고, 상기 백-바이어스 전압(VBB)을 소스 단에 인가받는 제 2 트랜지스터(N31)의 게이트-소스 전압(Vgs)이 감소하여 상기 제 2 트랜지스터(N31)를 통해 상기 백-바이어스 전압 입력 단(S2)으로 출력되는 상기 제 2 전류량이 감소한다. 즉, 상기 타겟 레벨보다 낮아진 상기 제 1 노드(Node_A)의 전위가 상기 타겟 레벨로 복귀하게 되고, 상기 제 1 노드(Node_A)의 전위와 상기 타겟 레벨이 일치할 때 상기 백-바이어스 전압(VBB)은 제 2 전압이 되므로, 상기 제 2 전압은 상기 제 1 전압보다 높다. 이와 같은 동작을 하는 경우에 상기 제 3 트랜지스터(Q1)는 상기 제 1 트랜지스터(P31)를 통해 감소되는 상기 제 1 전류량을 더욱 감소시킴으로, 상기 제 1 노드(Node_A)의 전위는 상기 제 3 트랜지스터(Q1)를 구비하지 않는 경우보다 더 낮아지고, 상기 제 1 노드(Node_A)의 전위와 상기 타겟 레벨을 일치시키는 상기 백-바이어스 전압(VBB)은 상기 제 2 전압보다 상승하게 된다.
즉, 온도가 낮은 경우에 본 발명에 따른 반도체 메모리 장치의 온도 의존형 감지 회로는 상기 제 3 트랜지스터(Q1)를 구비하지 않는 종래의 반도체 메모리 장치의 온도 의존형 전압 감지 회로보다 더 높은(절대값이 낮은) 상기 백-바이어스 전압(VBB)을 설정할 수 있다.
반면에 온도가 상기 특정 온도보다 높아지는 경우, 상기 제 1 트랜지스터(P31) 및 상기 제 2 트랜지스터(N31)의 문턱 전압(threshold)은 하강하고, 상기 제 1 트랜지스터(P31)의 모빌리티(mobility)는 증가하고, 상기 제 2 트랜지스터(N31)의 모빌리티는 감소하여, 상기 제 1 트랜지스터(P31)가 상기 제 1 전류량을 증가시키고, 상기 제 2 트랜지스터(N31)가 상기 제 2 전류량을 감소 시켜 결국 상기 제 1 전압 입력 단(S1)으로부터 상기 제 1 노드(Node_A)에 입력되는 상기 제 1 전류량보다 상기 제 1 노드(Node_A)로부터 상기 백-바이어스 전압 입력 단(S2)으로 출력되는 상기 제 2 전류량이 적기 때문에 상기 제 1 노드(Node_A)의 전위가 상기 타겟 레벨보다 높아진다.
이때, 상기 레벨 감지 신호(Detect_N)가 하이 레벨이므로 상기 출력부(40)는 상기 제 2 노드(Node_B)에서 로우 레벨의 상기 구동 신호(OUT_EN)를 출력한다. 상기 구동 신호(OUT_EN)가 로우 레벨인 경우 상기 백-바이어스 전압 발생 회로가 활성화 된다고 가정하면, 상기 백-바이어스 전압(VBB)은 상기 제 1 전압보다 하강하게 되고, 상기 백-바이어스 전압(VBB)을 소스 단에 인가받는 상기 제 2 트랜지스터(N31)의 게이트-소스(Vgs) 전압이 증가하여 상기 제 2 트랜지스터(N31)를 통해 상기 백-바이어스 전압 입력 단(S2)으로 출력되는 상기 제 2 전류량이 증가한다. 즉, 상기 타겟 레벨보다 높아진 상기 제 1 노드(Node_A)의 전위가 상기 타겟 레벨로 복귀하게 되고, 상기 제 1 노드(Node_A)의 전위와 상기 타겟 레벨이 일치할 때 상기 백-바이어스 전압(VBB)은 상기 제 3 전압이 되므로 상기 제 3 전압은 상기 제 1 전압보다 낮다. 이와 같은 동작을 하는 경우에 상기 제 3 트랜지스터(Q1)는 상기 제 1 트랜지스터(P31)를 통해 증가되는 상기 제 1 전류량을 더욱 증가시키므로, 상기 제 1 노드(Node_A)의 전위는 상기 제 3 트랜지스터(Q1)를 구비하지 않는 경우보다 더 낮아지고, 상기 제 1 노드(Node_A)의 전위와 상기 타겟 레벨을 일치시키는 상기 백-바이어스 전압(VBB)은 상기 제 3 전압보다 더 하강하게 된다.
즉, 온도가 높은 경우에, 본 발명에 따른 반도체 메모리 장치의 온도 의존형 감지 회로는 상기 제 3 트랜지스터(Q1)를 구비하지 않는 종래의 반도체 메모리 장 치의 온도 의존형 전압 감지 회로보다 더 낮은(절대값이 높은) 상기 백-바이어스 전압(VBB)을 설정할 수 있다.
도 4는 본 발명에 따른 반도체 메모리 장치의 온도 의존형 전압 감지 회로를 이용하여 백-바이어스 전압을 생성하는 경우에 온도에 따른 구동 신호를 나타내는 파형도이다.
종래의 반도체 메모리 장치의 온도 의존형 전압 감지 회로는 온도가 낮을수록 상기 백-바이어스 전압(VBB)이 높고(절대값이 작고), 온도가 높을수록 상기 백-바이어스 전압(VBB)이 낮다(절대값이 커진다).
-10도에서 90도까지 온도가 변할 경우, 종래의 반도체 메모리 장치의 온도 의존형 전압 감지 회로는 A와 같이 상기 백-바이어스 전압 타겟 레벨을 -0.35V에서 -0.8V까지 설정할 수 있었지만 본 발명에 따른 반도체 메모리 장치의 온도 의존형 전압 감지 회로는 B와 같이 -0.15V에서 -0.8V까지 상기 백-바이어스 전압 타겟 레벨을 설정할 수 있다. 즉, 본 발명에 따른 반도체 메모리 장치의 온도 의존형 전압 감지 회로는 온도가 낮아지는 경우에 종래보다 높은(절대값이 낮은) 상기 백-바이어스 전압 타겟 레벨을 설정할 수 있음으로, 상기 백-바이어스 전압(VBB)에 응답하여 반도체 메모리 장치의 라이트 리커버리 시간(tWR)을 개선시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 온도 의존형 전압 감지 회로는 낮은 온도에서 라이트 리커버리 시간을 줄일 수 있어 반도체 메모리의 동작 속도를 개선 시킬 수 있는 효과를 수반한다.

Claims (10)

  1. 온도에 따라, 제 1 전압이 인가되는 제 1 전압 입력 단으로부터 제 1 노드에 입력되는 제 1 전류량을 변화시키는 제 1 전류 조절 수단;
    온도에 따라, 백-바이어스 전압에 응답하여 상기 제 1 노드로부터 백-바이어스 전압 입력 단으로 입력되는 제 2 전류량을 변화시키는 제 2 전류 조절 수단;
    상기 제 1 전류량의 변화를 온도에 따라 보상하는 제 3 전류 조절 수단; 및
    상기 제 1 노드의 전위에 응답하여 구동 신호를 출력하는 출력 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 온도 의존형 전압 감지 회로.
  2. 제 1 항에 있어서,
    상기 제 3 전류 조절 수단은,
    상기 제 1 전류 조절 수단에 의한 상기 제 1 전류량의 변화량보다 더 많이 상기 제 1 전류량을 변화 시키는 것을 특징으로 하는 반도체 메모리 장치의 온도 의존형 전압 감지 회로.
  3. 제 2 항에 있어서,
    상기 제 1 전류 조절 수단과 상기 제 3 전류 조절 수단은 상기 제 1 전류량을 동시에 증가 또는 감소시키는 것을 특징으로 하는 반도체 메모리 장치의 온도 의존형 전압 감지 회로.
  4. 제 3 항에 있어서,
    상기 제 2 전류 조절 수단은 상기 제 1 전류량이 증가 또는 감소하는 경우 상기 제 1 전류량과 상반되게 변하는 상기 제 2 전류량을 상기 백-바이어스 전압에 응답하여 조절하는 것을 특징으로 하는 반도체 메모리 장치의 온도 의존형 전압 감지 회로.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 제 1 전류 조절 수단은,
    게이트 단이 접지 전압을 입력받고 소스 단이 상기 제 1 전압을 인가받는 제 1 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 온도 의존형 전압 감지 회로.
  6. 제 5 항에 있어서,
    상기 제 2 전류 조절 수단은,
    게이트 단이 상기 제 1 전압을 입력받고 드레인 단이 상기 제 1 노드에 연결되고 소스 단이 상기 백-바이어스 전압을 인가받는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 온도 의존형 전압 감지 회로.
  7. 제 6 항에 있어서,
    상기 제 3 전류 조절 수단은,
    이미터 단이 상기 제 1 트랜지스터의 드레인 단과 연결되고 베이스 단 및 컬렉터 단이 상기 제 1 노드에 공통 연결되는 제 3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 온도 의존형 전압 감지 회로.
  8. 제 7 항에 있어서,
    상기 제 3 트랜지스터는,
    바이폴라 정션 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 온도 의존형 전압 감지 회로.
  9. 제 1 항에 있어서,
    상기 출력 수단은,
    상기 제 1 노드로부터 출력되는 레벨 감지 신호를 반전 구동하여 상기 구동 신호를 출력하는 인버터임을 특징으로 하는 반도체 메모리 장치의 온도 의존형 전압 감지 회로.
  10. 제 9 항에 있어서,
    상기 출력 수단은,
    게이트 단이 상기 제 1 노드와 연결되고 소스 단이 상기 제 1 전압을 인가받고 드레인 단이 제 2 노드에 연결되는 제 1 트랜지스터; 및
    게이트 단이 상기 제 1 노드와 연결되고 드레인 단이 상기 제 2 노드에 연결되고 소스 단이 접지 전압을 인가받는 제 2 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 온도 의존형 전압 감지 회로.
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