KR20060066215A - 기판 바이어스 전압 검출기 - Google Patents

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Abstract

본 발명은 낮은 전위레벨을 갖는 기판 바이어스 전압에 있어서, 온도변화에 따른 기판 바이어스 전압의 전위레벨 변동을 방지할 수 있는 기판 바이어스 전압 검출기에 관한 것이다. 기판 바이어스 전압 발생장치에 구비된 기판 바이어스 전압 검출기는, 내부전압 단자와 접지단자 사이에 구비된 풀업 및 풀다운 소자; 및 상기 접지와 기판 바이어스 전압 사이에 구비되고, 저항비에 의해 소정의 전위레벨을 갖는 전압을 출력하는 전압분배부를 구비하며, 상기 풀업소자는 상기 접지와 연결되며, 상기 풀다운 소자는 상기 전압분배부의 출력전압이 인가된다.

Description

기판 바이어스 전압 검출기{Detector for negative bias voltage}
도 1은 기판 바이어스 전압 발생장치의 블록 구성도.
도 2는 종래 기술에 따른 기판 바이어스 전압 검출기 내부 회로도.
도 3은 본 발명에 따른 기판 바이어스 전압 검출기 내부 회로도.
도 4 및 도 5는 본 발명에 따른 기판 바이어스 전압 검출기의 다른 실시예를 나타내는 내부 회로도.
도 6은 종래의 기술 및 본 발명에 따른 기판 바이어스 전압의 비교 파형도를 도시한다.
* 도면의 주요 부분에 대한 부호의 설명 *
40: 전압분배부 41: 제 3 PMOS 트랜지스터
42: 제 4 PMOS 트랜지스터 43,44,45: 저항
46,47,48: 캐패시터 49: 제 2 버퍼
본 발명은 기판 바이어스 전압 검출기에 관한 것으로, 더욱 상세하게는 낮은 전위레벨을 갖는 기판 바이어스 전압 공급시 온도변화에 기인한 기판 바이어스 전압의 전위레벨 변동을 방지할 수 있는 기판 바이어스 전압 검출기에 관한 것이다.
최근, 저전력 반도체 소자의 급속한 발전은, 반도체 소자의 전원 전압을 1V까지 낮추고 있으며, 동시에 반도체 소자의 높은 성능에 대한 요구에 따라, 회로설계에 있어서, 전력 소모와 회로 간의 속도에 적당한 균형을 필요로 한다. 한편, 반도체 소자의 기판 바이어스 전압인 Vbb는, 엔체널 모스 트랜지스터를 둘러싸고 있는 p-웰 또는 반도체 소자의 기판으로 일반 적으로 사용되는 p 형 실리콘 기판에 인가되며, 약 5V의 전원으로부터 -2V ~ -3V 정도의 음전압을 발생하는 내부 기판 바이어스 전압 발생회로에 의해 생성된다.
도 1에는 기판 바이어스 전압 발생장치의 블록 구성도를 도시한다.
기판 바이어스 전압 발생장치는, 기판 바이어스 전압 검출기(10), 링 발진기(20), 및 전하 펌핑회로(30)를 구비함으로써, 내부전압(Vcore)이 인가되면 링 발진기(20)가 동작하여 일정한 주기를 갖는 펄스신호를 출력하고, 상기 펄스신호에 의해 전하 펌핑회로(30)가 동작하여 출력단에 네가티브 전위를 갖는 기판 바이어스 전압(Vbb)을 출력하기 시작한다. 기판 바이어스 전압(Vbb)이 타겟 레벨까지 하강되면 기판 바이어스 전압 검출기(10)에서 기판 바이어스 전압(Vbb)의 전위레벨을 검출하여 전하 펌핑동작을 중지시킨다.
도 2에는 종래 기술에 따른 기판 바이어스 전압 검출기의 내부 회로도를 도시한다.
기판 바이어스 전압 검출기(10)는, 내부전압(Vcore)과 접지(Vss)사이에 직렬 연결된 제 1 및 제 2 PMOS 트랜지스터(11,12), 제 1 및 제 2 PMOS 트랜지스터(11,12)의 접속노드와 연결된 제 1 버퍼(13)를 구비하고, 제 1 PMOS 트랜지스터(11)의 게이트 단자는 접지(Vss)와 연결되며, 제 2 PMOS 트랜지스(12)의 게이트 단자는 전하 펌핑회로(30)에서 출력되는 기판 바이어스 전압(Vbb)이 인가된다. 이러한, 기판 바이어스 전압 검출기(10)는, 기판 바이어스 전압(Vbb)이 타켓(target) 전위레벨로 하강하기 전에는 제 1 PMOS 트랜지스터(11)가 강하게 턴온되어 전하 펌핑회로(30)를 동작시킴으로써, 기판 바이어스 전압(Vbb)의 전위레벨을 타겟 전위레벨까지 하강시킨다. 기판 바이어스 전압(Vbb)이 타켓 전위레벨까지 하강하게 되면, 기판 바이어스 전압 검출기(10)에 구비된 제 2 PMOS 트랜지스터(12)가 제 1 PMOS 트랜지스터(11) 보다 강하게 턴온되어 전하 펌핑회로(30)의 동작을 중지시킨다.
그러나, 종래의 기판 바이어스 전압 검출기(10)는 기판 바이어스 전압(Vbb)의 타겟 레벨이 낮아질 수록, 온도가 변화됨에 따라, 내부에 구비된 PMOS 트랜지스터(11.12)의 특성이 변한다. 이러한 온도에 따른 PMOS 트랜지스터(11,12)의 특성변화는 기판 바이어스 전압(Vbb)의 타겟 레벨을 변동시킴에 따라, 기판 바이어스 전압(Vbb)의 전위레벨 변동을 유발하는 문제가 있다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재되었던 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 기판 바이어스 전압의 전위 레벨이 낮아지는 경우에도 온도 변화에 따른 기판 바이어스 전압의 전위 레벨 변동을 최소화할 수 있는 기판 바이어스 전압 검출기를 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명의 일면 따라, 기판 바이어스 전압 감지장치가 제공되며: 기판 바이어스 전압 발생장치에 구비된 기판 바이어스 전압 검출기는, 내부전압 단자와 접지단자 사이에 구비된 풀업 및 풀다운 소자; 및 상기 접지와 기판 바이어스 전압 사이에 구비되고, 저항비에 의해 소정의 전위레벨을 갖는 전압을 출력하는 전압분배부를 구비하며, 상기 풀업소자는 상기 접지와 연결되며, 상기 풀다운 소자는 상기 전압분배부의 출력전압이 인가되는 것을 특징으로 한다.
본 발명의 다른 일면에 따라, 상기 전압분배부는 상기 접지 단자와 상기 기판 바이어스 전압 사이에 직렬 접속된 다수의 저항; 및 상기 다수의 저항과 각각 병렬 연결된 다수의 캐패시터를 구비한다.
본 발명의 다른 일면에 따라, 상기 풀업 및 풀다운 소자는 PMOS 트랜지스터이다.
본 발명의 또 다른 일면에 따라, 제 1 항 또는 제 2 항에 있어서, 상기 저항은 PMOS형 다이오드 또는 NMOS형 다이오드이다.
(실시예)
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 3에는 본 발명에 따른 기판 바이어스 전압 검출기 내부 회로도를 도시한 다.
본 발명에 따른 기판 바이어스 전압 검출기는, 내부전압(Vcore) 단자와 접지(Vss) 단자 사이에 직렬 연결된 제 3 및 제 4 PMOS 트랜지스터(41,42), 제 3 및 제 4 PMOS 트랜지스터(41,42)의 접속노드와 연결된 제 2 버퍼(49)를 구비하며, 제 3 및 제 4 PMOS 트랜지스터(41,42)의 각각의 게이트 단자에 전원을 공급하기 위한 전압분배부(40)를 구비한다. 전압분배부(40)는 접지(Vss)와 기판 바이어스 전압(Vbb) 사이에 직렬연결된 다수의 저항(43,44,45)를 구비하며, 다수의 저항(43,44,45)과 각각 병렬 연결된 다수의 캐패시터(46,47,48)을 구비한다. 여기서, 접지(Vss) 단자는 제 3 PMOS 트랜지스터(41)의 게이트 단자와 연결되며, 다수의 저항(43,44,45)의 접속노드 중 하나의 노드는 제 4 PMOS 트랜지스터(42)의 게이트 단자와 연결된다. 또한, 상기 기판 바이어스 전압(Vbb)은 기판 바이어스 전압 발생장치의 출력되어 피드백된 것이다.
전압분배부(40)의 구성에 있어서, 접지(Vss) 단자 와 기판 바이어스 전압(Vbb)사이에 다수의 저항(43,44,45)의 저항을 구비한 것은, 기판 바이어스 전압(Vbb)이 낮은 전위레벨을 갖을 경우, 온도의 변화에 대한 기판 바이어스 전압(Vbb)의 전위레벨 변동을 최소화하기 위한 것으로, 저항비에 의해 변동된 기판 바이어스 전압(Vbb)의 전위레벨을 보상할 수 있다. 도 4 및 도 5를 참조하면, 전압분배부(40)에 구비된 다수의 저항(43,44,45)을, 벌크와 소스 단자를 공통 노드로 하는 PMOS 트랜지스터 또는 NMOS 트랜지스터로 대체할 수 있다.
이하, 본 발명에 따른 기판 바이어스 전압 검출기의 동작을 상술하기로 한 다.
본 발명에 따른 기판 바이어스 전압 검출기는, 기판 바이어스 전압(Vbb)이 타겟 레벨보다 높을 때에는 제 4 PMOS 트랜지스터(42) 보다 제 3 PMOS 트랜지스터(43)가 강하게 턴 온되어, 제 2 버퍼(49)를 통해 하이 레벨의 전위가 전하 펌핑회로(30: 도 1 참조)에 전달되어, 기판 바이어스 전압(Vbb)를 계속해서 하강시킨다. 기판 바이어스 전압(Vbb)이 타겟 레벨에 도달하게 되면, 제 3 PMOS 트랜지스터(41) 보다 제 4 PMOS 트랜지스터가 강하게 턴온되고, 제 2 버퍼(49)를 통해 로우 레벨의 전위가 전하 펌핑회로(30: 도 1 참조)에 전달되어,,전하 펌핑회로(30: 도 1 참조)의 동작을 중지시킨다.
도 6에는 종래의 기술 및 본 발명에 따른 기판 바이어스 전압의 비교 파형도를 도시한다.
도시한 바와 같이, 종래의 기술에 있어서, 낮은 전위 레벨을 갖는 기판 바이어스 전압(Vbb)을 발생할 경우, 기판 바이어스 전압(Vbb)의 전위 레벨이 "A"에서 "B" 영역에 걸쳐서 변동하는데 반해, 본 발명에 따른 기판 바이어스 전압 검출기는, 일정한 전위레벨을 갖는 기판 바이어스 전압을 발생할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 기판 바이어스 전압 검출기는, 접지(Vss) 단자와 기판 바이어스 전압(Vbb) 사이에 다수의 저항을 직렬 연결하고, 저항비를 이용하여 PMOS 트랜지스터의 온도에 따른 변화가 가장 적은 전위레벨이 되는 저항의 임의의 접속노드를 제 2 PMOS 트랜지스터(42)의 게이트 단자와 연결함으로써, 기판 바이어스 전압의 전위 레벨이 낮아지는 경우에도 온도 변화에 따른 기판 바이어스 전압의 전위 레벨 변동을 최소화할 수 있다.
본 발명의 상기한 바와 같은 구성에 따라, 온도 변화에 따른 기판 바이어스 전압의 전위 레벨 변동을 최소화함으로써, 안정된 레벨의 기판 바이어스 전압을 메모리 장치에 공급하며, 그 결과 메모리 장치를 안정적으로 동작시킬 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (4)

  1. 기판 바이어스 전압 발생장치에 구비된 기판 바이어스 전압 검출기에 있어서,
    내부전압 단자와 접지단자 사이에 구비된 풀업 및 풀다운 소자; 및
    상기 접지와 기판 바이어스 전압 사이에 구비되고, 저항비에 의해 소정의 전위레벨을 갖는 전압을 출력하는 전압분배부를 구비하며,
    상기 풀업소자는 상기 접지와 연결되며, 상기 풀다운 소자는 상기 전압분배부의 출력전압이 인가되는 것을 특징으로 하는 기판 바이어스 전압 검출기.
  2. 제 1 항에 있어서,
    상기 전압분배부는 상기 접지 단자와 상기 기판 바이어스 전압 사이에 직렬 접속된 다수의 저항; 및
    상기 다수의 저항과 각각 병렬 연결된 다수의 캐패시터를 구비하는 것을 특징으로 하는 기판 바이어스 전압 검출기.
  3. 제 1 항에 있어서,
    상기 풀업 및 풀다운 소자는 PMOS 트랜지스터인 것을 특징으로 하는 기판 바이어스 전압 검출기.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 저항은 PMOS형 다이오드 또는 NMOS형 다이오드인 것을 특징으로 하는 기판 바이어스 전압 검출기.
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