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Die
vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung
gemäß dem Oberbegriff des
Anspruches 1, die eine Reihenkette vorlädt, und insbesondere eine synchrone
Halbleiterspeichervorrichtung, die die Reihenkette automatisch vorlädt.
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Eine
synchrone Halbleiterspeichervorrichtung, die für Hochgeschwindigkeitsoperationen
entwickelt worden ist, führt
sämtliche
für einen
Datenzugriff erforderlichen Operationen entsprechend einem Systemtakt
(oder einem synchronen Takt) mit konstanter Periode, der von außen geliefert
wird, aus. Bei Verwendung eines Betriebsartsetzregisters setzt eine
solche synchrone Halbleitervorrichtung verschiedene Betriebsarten,
um die Latenzzeit und die Länge
des Burst zu bestimmen. Wenn in der Halbleiterspeichervorrichtung
eine Lese- oder Schreiboperation einer Reihe beendet ist, muß die aktivierte
Reihenkette vorgeladen werden, um die Lese- oder Schreiboperation
einer weiteren Reihe auszuführen. Wie
in 2 gezeigt, wird in einer herkömmlichen Halbleiterspeichervorrichtung
die Reihenkette nur dann vorgeladen, wenn von außen ein Vorladebefehl eingegeben
wird, nachdem eine Reihe aktiviert worden ist. In der synchronen
Halbleiterspeichervorrichtung, die entsprechend dem Systemtakt arbeitet
und die Lese-/Schreiboperation entsprechend der bestimmten Burst-Länge und
der Latenzzeitinformation ausführt,
entsteht dann, wenn die Vorladeoperation der Reihenkette als Antwort
auf den von außen
eingegebenen Vorladebefehl wie oben beschrieben ausgeführt wird,
der Nachteil, daß der
geeignete Zeitpunkt zum Vorladen der Reihenkette zwangsweise festgelegt
wird, so daß es
schwierig ist, eine effektive Vorladeoperation (d. h. mit verringertem
Leistungsverbrauch) zu verwirklichen.
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Fusco
et al.: Der Weg zum besseren DRAM, in: Design & Electronic 19, 14. September 1993
beschreibt SDRAMSs, die jeweils zwei Speicherbänke aufweisen. Die SDRAMs werden über vier
Pins gesteuert, über
die Steuerbefehle in den SDRAM eingegeben werden. Es wird schließlich eine
Methode vorgestellt, ein „Precharge” (Vorladen)
automatisch durchzuführen.
Danach wird ein Precharge Vorgang automatisch durchgeführt, wenn
ein Burst zu Ende gekommen ist.
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Bursky:
Synchronous DRAMs Clock at 100 MHz, in: Electronic Design, 18. Februar
1993 beschreibt einen synchronen DRAM, der spezielle Register für eine Timing
und Burst Steuerung ebenso wie einen Takteingang aufweist, der an
dem Chip angeordnet ist, um die Systemleistung zu erhöhen. Wenn
eine Datenübertragung
beginnt, kann der Chip so eingestellt werden, dass er Daten in Bursts
sendet. Sowohl Burst Typ als auch Länge sind programmierbar. Eine
Ausgabesequenz kann an jeder gegebenen Startadresse beginnen. Daten
Bursts können dann
von jeder Adresse bei einer 2, 4 oder 8 Bit (oder 512 Bit) Länge beginnen.
Dies erhöht
die Bandbreite und vereinfacht die Speicherverwaltung.
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Aufgabe
der vorliegenden Erfindung ist es, eine synchrone Halbleiterspeichervorrichtung
bereitzustellen, die einen Prechargevorgang automatisch und zuverlässig durchführt.
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Erfindungsgemäß wird diese
Aufgabe gelöst durch
eine synchrone Halbleiterspeichervorrichtung, die Reihen- und Spaltenadressenimpulssignal
(RAS, CAS) verwendet und mehrere Speicherbänke besitzt,
die jeweils aus mehreren Speicherzellen aufgebaut sind, wobei eine
Einrichtung vorgesehen ist, die ein Signal erzeugt, das eine Speicherbank
der mehreren Speicherbänke
als Antwort auf ein Signal, das den Reihen- und Spaltenadressenimpulssignalen entspricht,
automatisch vorlädt,
nachdem eine Adressierungsoperation für die Speicherbank beendet
ist.
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Die
Unteransprüche
sind auf bevorzugte Ausführungsformen
der vorliegenden Erfindung gerichtet.
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Die
Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung,
die mehrere Speicherbänke, einen
Reihenadressenimpulssignal-Puffer, einen Spaltenadressenimpulssignal-Puffer
sowie einen Spaltenadressengenerator enthält und eine Datenzugriffsoperation
entsprechend der Burst-Länge
und der Latenzzeitinformation, welche auf einen Systemtakt mit vorgegebener
Frequenz bezogen ist, ausführt,
umfaßt
eine Vorrichtung, die das Signal zum automatischen Vorladen einer
Speicherbank als Antwort auf das Reihenadressenimpulssignal und
das Signal mit der Burst-Längen-
und Latenzzeitinformation ausführt,
wenn die Adressierungsoperation für eine Speicherbank beendet
ist; ein solches Vorladesignal wird zum Reihenadressenimpulssignal-Puffer übertragen,
so daß der
Reihenadressenimpulssignal-Puffer eine Speicherbank vorladen kann.
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Weitere
Aufgaben, Merkmale und Vorteile der Erfindung werden deutlich beim
Lesen der folgenden Beschreibung bevorzugter Ausfühhrungsformen,
die auf die beigefügten
Zeichnungen Bezug nimmt; es zeigen:
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1 ein
Blockschaltbild einer synchronen Halbleiterspeichervorrichtung mit
Selbstvorladefunktion gemäß einer
Ausführungsform
der vorliegenden Erfindung;
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2 das
bereits erwähnte
Zeitablaufdiagramm, das eine Operation gemäß einem herkömmlichen
Vorladeverfahren erläutert;
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3 ein
Schaltbild des RAS-Puffers, der in der erfindungsgemäßen synchronen
Halbleiterspeichervorrichtung von 1 verwendet
wird;
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4 ein
Schaltbild eines Burst-/Latenzzeit-Informationssignal-Generators, der in
der erfindungsgemäßen synchronen
Halbleiterspeichervorrichtung von 1 verwendet
wird;
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5 ein
Schaltbild eines Burst-/Latenzzeit-Informationssignal-Detektors, der in
der erfindungsgemäßen synchronen
Halbleiterspeichervorrichtung von 1 verwendet
wird;
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6 ein
Schaltbild eines Vorladesignalgenerators, der in der erfindungsgemäßen synchronen Halbleiterspeichervorrichtung
von 1 verwendet wird;
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7 ein
Zeitablaufdiagramm zur Erläuterung
der Operation gemäß einem
Selbstvorladeverfahren der vorliegenden Erfindung, wobei angenommen
wird, daß der
Systemtakt 66 MHz beträgt,
die Burst-Länge 4 ist
und die CAS-Latenzzeit 2 ist; und
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8 ein
Zeitablaufdiagramm zur Erläuterung
einer Operation gemäß einem
Selbstvorladeverfahren der vorliegenden Erfindung, wobei angenommen
wird, daß der
Systemtakt 66 MHz beträgt, die
Burst-Länge 2 ist
und die CAS-Latenzzeit 2 ist.
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In 1 ist
in Form eines Blockschaltbildes eine erfindungsgemäße synchrone
Halbleiterspeichervorrichtung mit Selbstvorladefunktion gezeigt. Die
Halbleiterspeichervorrichtung enthält einen RAS-Puffer 100, der ein Reihenadressenimpulssignal RAS empfängt und Reihenhaupttakte ϕR1
und ϕR2 erzeugt, der die reihenbezogenen Steuerschal tungen
treibt, einen CAS-Puffer 200,
der ein Spaltenadressenimpulssignal CAS empfängt und
dann einen Spaltenhaupttakt ϕC erzeugt, der die spaltenbezogenen
Steuerschaltungen treibt, einen Spaltenadressengenerator 300,
der ein Adressensignal Ai empfängt
und auf einen CMOS-Pegel puffert und dann mehrere gespeicherte Adressensignale
(die CA10, CA11 und CA11 enthalten)
aus dem gepufferten Adressensignal erzeugt, und einen Burst-Ende-Detektor 400,
der den Spaltenhaupttakt ϕC und die gezählten Spaltenadressenimpulssignale
empfängt
und dann ein Burst-Längen-Erfassungssignal
COSI erzeugt, das das Ende der Burst-Länge erfaßt, eine Zeitablaufsteuerung 500,
die die Reihenhaupttakte ϕR1 und ϕR2 empfängt und
dann Zeitablaufsteuersignale ϕS1DQ und ϕS2DQ erzeugt,
einen Burst-/Latenzzeit-Informationssignal-Generator 600,
der das Burst-Längen-Erfassungssignal
COSI, das CAS-Latenzzeit-Informationssignal
CLm (wobei ”m” den Latenzzeitwert
angibt), ein WE-Aktivierungsinformationssignal ϕWR (wobei WE ein Schreibfreigabesignal ist)
und ein Burst-Längensignal SZn (wobei ”n” die Bitbündellänge angibt)
empfängt
und dann ein Burst-/Latenzzeit-Informationssignal COSA erzeugt, einen
Burst-/Latenzzeit-Informationsdetektor 700, der
die Zeitablaufsteuersignale ϕS1DQ und ϕS2DQ, das
Burst-/Latenzzeit-Informationssignal COSA und die von einem Vorladesignalgenerator 80 erzeugten Spaltenadressenaktivierungs-Erfassungssignale CA11A
und CA11A empfängt und
dann ein Burst-/Latenzzeit-Informationserfassungssignal COSAP erzeugt,
und den Vorladesignalgenerator 800, der die Spaltenadressensignale
CA10, CA11 und CA11, das Burst-Längen-Erfassungssignal
COSI und das Burst-/Latenzzeit-Informationserfassungssignal COSAP
empfängt
und dann die Vorladesignale ϕAP1 und ϕAP2 erzeugt und
an den RAS-Puffer 100 liefert und
außerdem
die Spaltenadressenaktivierungs-Erfassungssignale CA11A und CA11A erzeugt und an den
Burst-/Latenzzeit-Informationsdetektor 700 liefert.
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3 ist
ein genaues Schaltbild des in 1 gezeigten RAS-Puffers 100.
In 3 ist die Minimalkonstruktion gezeigt, die für die Verwirklichung
der erfindungsgemäßen Selbstvorladefunktion
erforderlich ist. Ein Differenzverstärker 10 des P-Kanal-Eingangstyps
empfängt
die Referenzspannung VREF sowie das Reihenadressenimpulssignal RAS, verstärkt das
Reihenadressenimpulssignal RAS entsprechend
der Spannungsdifferenz dazwischen und gibt dann das interne Spaltenadressenimpulssignal RAS aus, das auf einen CMOS-Pegel
eingestellt worden ist. Der Ausgang des Differenzverstärkers 10 wird über drei
Invertierer 11 in eine Übertragungsgatterschaltung 14 eingegeben.
Die Operation der Übertragungsgatterschaltung 14 wird
durch den Systemtakt CLK gesteuert. Das durch die Übertragungsgatterschaltung 14 hindurchgegangene
Signal wird an ein Auffang-Flipflop 15 geliefert. Der Ausgang
des Auffang-Flipflops 15 wird umgesetzt und dann in den PMOS-Transistor 17 und
den NMOS-Transistor 19 eines Invertierers 16 eingegeben.
Die Source des PMOS-Transistors 17 ist mit der Versorgungsspannung
VCC verbunden, während der Drain des NMOS-Transistors 19 mit
dem Ausgangsanschluß der
Invertierers verbunden ist. Der Ausgang des NAND-Gatters 13,
das den Systemtakt CLK und ein Chipwählsignal ϕCS empfängt, wird
in das Gate des PMOS-Transistors 18 eingegeben, der zwischen
die Drains des PMOS-Transistors 17 und des NMOS-Transistors 19 geschaltet
ist, wobei der umgesetzte Ausgang hiervon in das Gate des NMOS-Transistors 20 eingegeben
wird, der zwischen den NMOS-Transistor 19 und die Substratspannung
VSS (Massespannung) geschaltet ist. Der Ausgang
des Invertierers 16 wird über zwei Invertierer 21 in
die Impulsformungsschaltung 22 eingegeben.
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Das
Adressensignal SRA11, das die Speicherbank auswählt, wird über zwei Invertierer 24 in
ein NAND-Gatter 29 und über
einen Invertierer 27 in ein NAND-Gatter 31 eingegeben.
Das Signal ϕWRCF, das aktiviert wird, nachdem das Schreibaktivierungssignal WE aktiviert worden ist,
wird über
einen Invertierer 25 in die NAND-Gatter 29 und 31 und über einen
Invertierer 26 in die NAND-Gatter 32 und 34 eingegeben.
Der Ausgang des NAND-Gatters 29 wird in die NAND-Gatter 32 und 33 eingegeben.
Der Ausgang des Invertierers 26 wird über einen Invertierer 30 in
die NAND-Gatter 33 und 35 eingegeben. Der Ausgang
des NAND-Gatters 31 wird in die NAND-Gatter 34 und 35 eingegeben.
Der Ausgang der Impulsformungsschaltung 22 wird an sämtliche NAND-Gatter 32, 33, 34 und 35 geliefert.
Der Ausgang des NAND-Gatters 32 wird in das Gate eines PMOS-Transistors 38 eingegeben,
dessen Source-Drain-Pfad zwischen die Versorgungsspannung VCC und einen ersten Erfassungsknoten 40 geschaltet
ist. Der Ausgang des NAND-Gatters 33 wird über einen
Invertierer 36 in das Gate eines NMOS-Transistors 39 eingegeben,
dessen Drain-Source-Pfad zwischen den ersten Erfassungsknoten 40 und
die Substratspannung VSS (Massespannung)
geschaltet ist. Der Ausgang des NAND-Gatters 34 wird in
das Gate eines PMOS-Transistors 41 eingegeben, dessen Source-Drain-Pfad
zwischen die Versorgungsspannung VCC und
einen zweiten Erfassungsknoten 43 geschaltet ist. Der Ausgang
des NAND-Gatters 35 wird über einen
Invertierer 37 in das Gate eines NMOS-Transistors 42 eingegeben,
dessen Drain-Source-Pfad zwischen den zweiten Erfassungsknoten und
die Substratspannung VSS geschaltet ist.
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Zwischen
den ersten Erfassungsknoten 40 und die Substratspannung
VSS ist der Drain-Source-Pfad eines NMOS-Transistors 46 geschaltet,
dessen Gate mit dem Ausgang des NAND-Gatters 1 verbunden
ist, das das Versorgungsspannungspegel-Erfassungssignal ϕVCCH
und das erste Vorladesignal ϕAP1 empfängt, welches
vom Vorladesignalgenerator 800 von 1 erzeugt
wird. Auf die gleiche Weise ist zwischen den zweiten Erfassungsknoten 43 und
die Substratspannung VSS der Drain-Source-Pfad
des NMOS-Transistors 48 geschaltet, dessen Gate mit dem
Ausgang des NAND-Gatters 2 verbunden ist, das das Versorgungsspannungspegel-Erfassungssignal ϕVCCH
und das zweite Vorladesignal ϕAP2,
das vom Vorladesignalgenerator 800 von 1 erzeugt
wird, empfängt.
Die Signale in den ersten und zweiten Erfassungsknoten 40 bzw. 43 werden
als erster bzw. zweiter Reihenhaupttakt ϕR1 bzw. ϕR2 über die
Auffang-Flipflops 45 und 47 und die Invertierer 49 und 50 erzeugt.
Die Reihenhaupttakte ϕR1 und ϕR2 werden an die
reihenbezogenen Steuerschaltungen, d. h. an die Schaltungen geliefert,
die die Speicherbank steuern und die Bordleitungen darin treiben.
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4 ist
ein genaues Schaltbild des Burst-/Latenzzeit-Informationssignalgenerators 600 von 1.
Das Burst-Längen-Erfassungssignal
COSI, das vom Burst-Ende-Detektor 400 von 1 erzeugt
wird, wird über
das Übertragungsgatter 62 des CMOS-Typs,
das Auffang-Flipflop 65 und das Übertragungsgatter 67 zum
Auffang-Flipflop 73 übertragen.
Die n-Elektrode des Übertragungsgatters 63 und
die p-Elektrode des Übertragungsgatters 67 werden
durch den Systemtakt CLK gesteuert, der durch einen Invertierer 61 umgesetzt
worden ist. Die p-Elektrode des Übertragungsgatters 63 und
die n-Elektrode
des Übertragungsgatters 67 werden durch
den Systemtakt CLK gesteuert, der durch die Invertierer 61 und 69 gegangen
ist. Der Drain-Source-Pfad eines PMOS-Transistors 71 ist
zwischen die Versorgungsspannung VCC und
ein Auffang-Flipflop 73 geschaltet, wobei das Versorgungsspannungspegel-Erfassungssignal ϕVCCH
in das Gate des PMOS-Transistors 71 eingegeben wird. Das Burst-Längen-Erfassungssignal
COSI wird als Burst-/Latenzzeit-Informationssignal COSA über ein Übertragungsgatter 64 ausgaben,
ferner wird auch der Ausgang des Auffang-Flipflops 73 als
Burst/Latenzzeit-Informationssignal COSA über ein Übertragungsgatter 68 ausgegeben.
Die Übertragungsgatter 64 und 68 werden
als Antwort auf den Ausgang eines NOR-Gatters 62 gesteuert,
welches das CAS-Latenzzeit-Informationssignal
CLm, das Burst-Längen-Signal SZn und das WE-Aktivierungsinformationssignal ϕWR
empfängt.
Die n-Elektrode des Übertragungsgatters 64 und
die p-Elektrode des Übertragungsgatters 68 sind
direkt mit dem Ausgang des NOR-Gatters 62 verbunden, wobei
die p-Elektrode des Übertragungsgatters 64 und
die n-Elektrode des Übertragungsgatters 68 durch
den Ausgang des NOR-Gatters 62 gesteuert werden, der durch
einen Invertierer 66 gegangen ist. Das Burst-/Latenzzeit-Informationssignal
COSA, das über
die Übertragungsgatter 64 und 68 erzeugt
wird, wird zum Burst-/Latenzzeit-Informationsdetektor 700 von 1 übertragen.
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5 ist
ein genaues Schaltbild des Burst-/Latenzzeit-Informationsdetektors 700 von 1.
Das Burst-/Latenzzeit-Informationssignal COSA wird in eine Impulsformungsschaltung 75 eingegeben,
deren Ausgang mit dem Gate eines PMOS-Transistors 76 verbunden
ist, dessen Source-Drain-Pfad zwischen die Versorgungsspannung VCC und einen Knoten 74 geschaltet
ist. Der Drain-Source-Pfad eines NMOS-Transistors 77 ist zwischen
den Knoten 74 und die Substratspannung VSS geschaltet.
Der Knoten 74 ist überein
Auffang-Flipflop 78 und
einen Invertierer 79 mit dem Eingang eines NAND-Gatters 83 verbunden.
Ein weiterer Eingang des NAND-Gatters 83 ist mit dem Ausgang
des NAND-Gatters 82 verbunden, der den logischen Vergleichsverknüpfungszustand
zwischen den Spaltenadressenaktivierungs-Erfassungssignalen CA11A
und CA11A, die vom Vorladegenerator 800 in 1 erzeugt
werden, und den Zeitablaufssteuerungsignalen ϕS1DQ und ϕS2DQ,
die von der Zeitablaufssteuerung in 1 erzeugt
werden, ausgibt. Das Zeitablaufsteuerungssignal ϕS1DQ und
das Spaltenadressenaktivierungs-Erfassungssignal CA11A werden in ein NAND-Gatter 80 eingegeben, ferner
werden das Zeitablaufsteuerungssignal ϕS2DQ und das Spaltenadressenaktivierungs-Erfassungssignal
CA11A in ein NAND-Gatter 81 eingegeben. Die Ausgänge der
NAND-Gatter 80 und 81 werden in ein NAND-Gatter 82 eingegeben.
Der Ausgang eines NAND-Gatters 83 wird über die Impulsformungsschaltung 84 als
Burst-/Latenzzeit-Informationserfassungssignal COSAP erzeugt, wobei
der Ausgang der Impulsformungsschaltung 84 über die Impulsformungsschaltung 85 mit
dem Gate des NMOS-Transistors 77 verbunden ist.
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6 ist
ein genaues Schaltbild des Vorladesignalgenerators 800 von 1.
Das Spaltenadressensignal CA11 bzw.
CA11 wird in die NAND-Gatter 86 bzw. 87 eingegeben,
während
das Spaltenadressensignal CA10 sowohl in das NAND-Gatter 86 als
auch in das NAND-Gatter 87 eingegeben
wird. Der Ausgang des NAND-Gatters 86 wird über ein Übertragungsgatter 90 und
ein Auffang-Flipflop 92 als Spaltenadressenaktivierungs-Erfassungssignals CA11A, erzeugt, während der
Ausgang des NAND-Gatters 87 über ein Übertragungsgatter 91 und
ein Auffang-Flipflop 93 als Spaltenadressenaktivierungs-Erfassungssignal
CA11A erzeugt wird. Die Übertragungsgatter 90 und 91 werden
durch den Ausgang der Impulsformungsschaltung 88 gesteuert,
die das Burst-Längen-Erfassungssignal
COSI empfängt.
Die p-Elektroden der Übertragungsgatter 90 und 91 sind
direkt mit dem Ausgang der Impulsformungsschaltung 88 verbunden,
während
die n-Elektroden hiervon mit dem Ausgang der Impulsformungsschaltung 88 verbunden
sind, wobei der Ausgang der Impulsformungsschaltung 88 ferner durch einen
Invertierer 89 läuft.
Der Ausgang der Auffang-Flipflops 92 bzw. 93 wird
in die NAND-Gatter 94 bzw. 95 eingegeben, welche
gemeinsam das Burst-/Latenzzeit-Informationserfassungssignal COSAP
empfangen. Die Ausgänge
der NAND-Gatter 94 und 95 werden über Invertierer 96 und 97 als
erste bzw. zweite Vorladesignale ϕAP1 bzw. ϕAP2 erzeugt.
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Nun
wird mit Bezug auf das Zeitablaufdiagramm von 7 die
Selbstvorladeoperation gemäß der vorliegenden
Erfindung beschrieben. Hierbei wird angenommen daß die Frequenz
des Systemtakts CLK 66 MHz beträgt, daß die Burst-Länge 4 ist
und der CAS-Latenzzeitwert 2 ist.
Zunächst
wird ein Selbstvorladeprozeß in
einem Lesezyklus, der im Zeitpunkt t1 beginnt, beschrieben. Wenn
im Zeitpunkt t1 das Reihenadressenimpulssignal RAS in einen niedrigen Zustand aktiviert
ist, wird die Reihenadresse vorübergehend
gespeichert. Wie in 3 gezeigt, nimmt der Ausgang
des Differenzverstärkers 10 durch
das aktivierte Reihenadressenimpulssignal RAS einen logisch hohen Pegel an; falls
der Systemtakt CLK im logisch niedrigen Zustand ist, wird das Signal
mit logisch niedrigem Pegel in das Gate des PMOS-Transistors 17 des
Invertierers 16 eingegeben. Der Systemtakt CLK bleibt auf
logisch hohem Pegel (Takt 1), die Übertragungsgatterschaltung 14 geht
in den gesperrten Zustand und der P-Kanal-Transistor 18 des
Invertierers 16 geht in den Durchlaßzustand (das Chipwählsignal ϕCS
hält den logisch
hohen Pegel im Betrieb aufrecht), mit dem Ergebnis, daß der Ausgang
des Invertierers 16 auf logisch hohem Pegel bleibt. Somit
wird der Ausgang der Impulsformungsschaltung 22 zu einem
kurzen Impuls mit logisch hohem Pegel, der dann in die NAND-Gatter 32, 33, 34 und 35 eingegeben
wird, wodurch diese NAND-Gatter aktiviert werden. Da das Signal ϕWRCF
logisch niedrigen Pegel besitzt (weil das Schreibaktivierungssignal WE inaktiv ist) wird, falls
das Bankwählsignal
SRA11 logisch hohen Pegel besitzt, der Reihenhaupttakt ϕ R2
mit logisch hohem Pegel durch den PMOS-Transistor 41 erzeugt,
der durch den Ausgang des NAND-Gatters 34 mit logisch niedrigem
Pegel auf Durchlaß geschaltet
worden ist. Unter der Annahme, daß dieser Reihenhaupttakt ϕR2
an die reihenbezogenen Schaltungen der zweiten Speicherbank geliefert
wird (die vorliegende Erfindung wird auf eine Halbleiterspeichervorrichtung mit
zwei Speicherbänken
angewandt), bleibt der Reihenhaupttakt ϕR2 aufgrund des
in 7 gezeigten Auffang-Flipflops auf logisch hohem
Pegel, sofern das Bankwählsignal
SRA11 mit logisch hohem Pegel eingegeben wird. Wenn dagegen das
Bankwählsignal
SRA11 mit logisch niedrigem Pegel eingegeben wird, wird anstelle
des Reihenhauptsignals ϕR2 das Reihenhauptsignal ϕR1
mit logisch hohem Pegel ausgegeben, um die reihenbezogenen Schaltungen für die erste
Speicherbank zu aktivieren.
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Im
Zeitpunkt t2 wird die Spaltenadresse CAi vorübergehend gespeichert, wenn
das Spaltenadressenimpulssignal CAS aktiviert
ist. Ob die Selbstvorladung ausgeführt werden soll oder nicht
wird unter Verwendung des logischen Zustands der Spaltenadressensignale
CA10 und CA11 bestimmt. Falls daher die Spaltenadressensignale CA10
und CA11 logisch hohen Pegel besitzen, wird, wie in 7 gezeigt
ist, entschieden, die Selbstvorladeoperation auszuführen.
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Wenn
in dem CAS-Latenzzeit-Informationssignal
CLm m den Wert 3 besitzt (wenn die CAS-Latenzzeit ”3” ist, ergibt
sich ein logisch hoher Zustand) und wenn n im Burst-Längen-Signal SZn den Wert 2 hat (wenn
die Burst-Länge ”2” ist, ergibt
sich ein logisch hoher Zustand), sind, da die CAS-Latenzzeit ”2” ist und die Burst-Länge ”4” ist, in 7 sowohl CL3
als auch SZ2 im logisch niedrigen Zustand. In einem Lesezyklus bleibt
außerdem
das WE-Aktivierungsinformationssignal ϕWR
im logisch niedrigen Zustand. Daher schaltet das Übertragungsgatter 64 auf
Durchlaß,
während
das Übertragungsgatter 68 in den
gesperrten Zustand übergeht,
so daß das Burst-Längen-Erfassungssignal
COSI, das im Zeitpunkt t3 aktiviert worden ist, als Burst-/Latenzzeit-Informationssignal
COSA mit logisch hohem Zustand über
das Übertragungsgatter 64 (das
im folgenden als ”direkter Übertragungspfad 601” bezeichnet
wird) erzeugt wird. Wie in 5 gezeigt,
wird das Burst-/Latenzzeit-Informationssignal COSA mit logisch hohem
Zustand durch die Impulsformungsschaltung 75 geschickt
und dann als kurzer Impuls mit logisch niedrigem Zustand in das
Gate des CMOS-Transistors 76 eingegeben. Anschließend wird
vom Knoten 74 über
das Auffang-Flipflop 78 und den Invertierer 79 der
kurze Impuls mit logisch hohem Zustand eingegeben. Da das Zeitablaufsteuerungsssignal ϕS1DQ
und das Spaltenadressenaktivierungs-Erfassungssignal CA11A im logisch niedrigen Zustand sind
und das Zeitablaufsteuerungsssignal ϕS2DQ und das Spaltenadressenaktivierungs-Erfassungssignal
CA11A im logisch hohen Zustand sind, bleibt der in das NAND-Gatter 83 einzugebende
Ausgang des NAND-Gatters 62 im logisch hohen Zustand. Daher
wird der Ausgang des NAND-Gatters 63 ein
Signal mit logisch niedrigem Zustand. Folglich wird das Signal mit
logisch niedrigem Zustand durch die Impulsformungsschal tung 84 als
Burst/Latenzzeit-Informationserfassungssignal COSAP mit dem logisch
hohen Zustand des kurzen Impulses ausgegeben, wie in 7 gezeigt
ist. Die Impulsformungsschaltung 85, die die Rückkopplungsschleife
zwischen der Impulsformungsschaltung 84 und dem NMOS-Transistors 77 bildet,
erfaßt, daß sich der
logisch hohe Zustand des Burst/Latenzzeit-Informationserfassungssignals
COSAP zum logisch niedrigen Pegel geändert hat, anschließend gibt
sie das kurze Impulssignal mit logisch hohem Zustand in das Gate
des NMOS-Transistors 77 ein und dient somit dazu, das Burst-/Latenzzeit-Informationserfassungssignal
COSAP inaktiv zu machen.
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Wie
in 6 gezeigt, werden die Spaltenadressenaktivierungs-Erfassungssignale CA11A und CA11A von den Auffang-Flipflops 92 bzw. 93 durch die
Spaltenadressensignale CA10 bzw. CA11, die logisch hohen Zustand
besitzen, mit logisch niedrigem Zustand bzw. mit logisch hohem Zustand
erzeugt. Die Übertragungsgatter 90 und 91 werden
durch den kurzen Impuls mit logisch niedrigem Zustand auf Durchlaß geschaltet,
was eine Antwort auf das Burst-Längen-Erfassungssignal
COSI mit logisch hohem Zustand darstellt. Somit bleiben die Auffang-Flipflops 92 und 93 durch
das Burst-Längen-Erfassungssignal
COSI im logischen Zustand des gespeicherten Spaltenadressensignals
CA11. Da das in 5 erzeugte Burst-/Latenzzeit-Informationserfassungssignal
COSAP im logisch hohen Zustand ist, bleibt das erste Vorladesignal ϕAP1 im logisch
hohen Zustand (inaktiver Zustand), während das zweite Vorladesignal ϕAP2 im logisch
niedrigen Zustand (aktiver Zustand) bleibt.
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Wie
in 3 gezeigt, werden das erste und das zweite Vorladesignal ϕAP1 bzw. ϕAP2, die in 6 mit
logisch hohem Zustand bzw. mit logisch niedrigem Zustand erzeugt
werden, in die NAND-Gatter 1 bzw. 2 eingegeben.
Daher wird das Signal mit logisch niedrigem Zustand in das Gate
des NMOS-Transistors 46 eingegeben, der zwischen den Erfassungsknoten
und die Substratspannung VSS geschaltet
ist, während
das Signal mit logisch hohem Zustand in das Gate des NMOS-Transistors 48 eingegeben
wird, der zwischen den Erfassungsknoten 43 und die Substratspannung
VSS geschaltet ist. Im Ergebnis wird der
Reihenhaupttakt ϕR2, der auf logisch hohem Zustand gehalten
worden ist, durch Schalten des Herunterzieh-NMOS-Transistors 48 auf Durchlaß in den
logisch niedrigen Zustand geändert, wie
in 6 gezeigt ist. D. h., wenn der Reihenhaupttakt ϕR2,
der aktiviert worden ist, um die zweite Speicherbank zu treiben
(um z. B. die Leseoperation zu treiben), inaktiv wird, führt die
zweite Speicherbank automatisch die Vorladeoperation aus. Die Vorladeoperation
der (nicht gezeigten) zweiten Speicherbank wird auf wohlbekannte
Weise ausgeführt
und deswegen in der bevorzugten Ausführungsform der vorliegenden
Erfindung nicht beschrieben. Im Stand der Technik muß der Vorladebefehl
von außen
zwangsweise eingegeben werden, um irgendeine Speicherbank vorzuladen,
nachdem die Leseoperation eines Zyklus beendet ist.
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In
der Selbstvorladeoperation des Schreibzyklus, der im Zeitpunkt t4
beginnt, wird, da das WE-Aktivierungsinformationssignal ϕWR
wie in 4 gezeigt logisch hohen Zustand annimmt, wenn das
Schreibaktivierungssignal WE im
Zeitpunkt t5 in den logisch niedrigen Zustand aktiviert wird, das Burst/Latenzzeit-Informationssignal
COSA erzeugt, nachdem es gegenüber
dem Burst-Längen-Erfassungssignal
COSI um einen Takt des Systemtakts CLK verzögert worden ist, wie in 7 gezeigt
ist. D. h., da sich der Takt 14 des Systemtakts CLK in
den logisch niedrigen Zustand geändert
hat, wird das Burst-Längen-Erfassungssignal
COSI durch das Übertragungsgatter 63 durchgelassen,
um im Auffang-Flipflop 65 gespeichert zu werden (in diesem Zeitpunkt
ist das Übertragungsgatter 67 gesperrt);
da sich außerdem
der Takt 15 des Systemtakts CLK in den logisch hohen Zustand
geändert
hat, wird das im Auffang-Flipflop 65 gespeicherte Signal
durch das Übertragungsgatter 67,
das Auffang-Flipflop 73 und das Übertragungsgatter 68 (was
im folgenden als ”Verzögerungspfad 602” bezeichnet
wird) durchgelassen, woraufhin es als Burst-/Latenzzeit-Informationssignal
COSA erzeugt wird, das gegenüber
dem Burst-Längen-Erfassungssignal
COSI um einen Takt verzögert
wird. Die übrigen
Schritte sind gleich wie im Fall des obenerwähnten Lesezyklus, wobei die Selbstvorladeoperation
für die
zweite Speicherbank ausgeführt
wird, wenn der Reihenhaupttakt ϕR2, der die zweite Speicherbank
im Zeitpunkt t6 aktiviert, durch das zweite Vorladesignal ϕAP2 mit logisch niedrigem
Zustand in den logisch niedrigen Zustand deaktiviert wird.
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In 8 ist
das Selbstvorladeverfahren gemäß der vorliegenden
Erfindung für
den Fall einer Burst-Länge
von 2 gezeigt. Wenn das Burst-Längen-Signal SZn (n = 2) im logisch hohen
Zustand ist und der Ausgang des NOR-Gatters 62 somit in
den logisch niedrigen Zustand versetzt wird, wird das Burst-Längen-Erfassungssignal
COSI über
den Verzögerungspfad 602 übertragen.
Daher wird das Burst-/Latenzzeit-Informationssignal
COSA mit einer Verzögerung
um einen Takt des Systemtakts CLK gegenüber dem Burst-Längen-Erfassungssignal
COSI erzeugt. Da weiterhin das Burst-/Latenzzeit-Informationssignal COSA, das als kurzer
Impuls durch die Impulsformungsschaltung 75 ausgegeben
worden ist, dem logischen Zustand des Zeitablaufsteuerungssignals ϕS2DQ
entspricht, das ab dem Aktivierungszeitpunkt von RAS während
einer vorgegebenen Zeitspanne erzeugt wird, um durch das NAND-Gatter 83 zu
laufen, wird, falls das Zeitablaufsteuerungssignal ϕS1DQ
im logisch hohen Zustand ist, das Burst-/Latenzzeit-Informationserfassungssignal
COSAP in den logisch hohen Zustand versetzt. Die gestrichelte Linie
in 8 zeigt den Fall, in dem die RAS-Information in die Selbstvorladung
nicht steuert. Im Ergebnis zeigt 8 die Tatsache,
daß das
für die
Erzeugung der Selbstvorladesignale ϕAP1 und ϕAP2 erforderliche
Burst-/Latenzzeit-Informationserfassungssignal
COSAP sowohl durch die auf RAS bezogene
Information als auch durch die auf die Burst-Länge und die CAS-Latenzzeit bezogene Information beeinflußt wird.
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Da
das Selbstvorladesignal gemäß der vorliegenden
Erfindung entsprechend der Information, die auf die Burst-Länge und
die Latenzzeit bezogen ist, die in der synchronen Halbleiterspeichervorrichtung
verwendet wird, als auch entsprechend der Information erzeugt wird,
die auf die Reihen- und Spaltenadressenimpulssignale RAS bzw. CAS bezogen ist,
welche beim Datenzugriff in der Halbleiterspeichervorrichtung als
Basis verwendet werden, kann somit eine effektive und zuverlässige Selbstvorladefunktion
erzielt werden.
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Die
obenbeschriebene Ausführungsform
der vorliegenden Erfindung verwendet die Schaltungskonstruktionen
wie in den 4 bis 7 gezeigt, um
die Information wiederzugeben, die bei der Erzeugung des Selbstvorladesignals
erforderlich ist; das Selbstvorladesignal gemäß der vorliegenden Erfindung
kann jedoch auch mit einem anderen Schaltungsaufbau erzeugt werden.