DE19944727A1 - Synchrones Halbleiterspeicherbauelement mit einer Takterzeugungsschaltung - Google Patents
Synchrones Halbleiterspeicherbauelement mit einer TakterzeugungsschaltungInfo
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Abstract
Es wird ein synchrones Speicherbauelement offenbart, das eine interne Takterzeugungsschaltung (200) umfaßt. Die interne Takterzeugungsschaltung (200) umfaßt eine Eingabepufferschaltung (202), eine Rücksetztschaltung (206) und eine dynamische Inverterschaltung (204). Die Eingabepufferschaltung (202) speichert ein externes Taktsignal, um ein zum externen Taktsignal komplementäres Eingangssignal auszugeben. Die Rücksetzschaltung (206) erzeugt ein Rücksetzsignal in Impulsform, nachdem das Eingangssignal aktiviert ist und eine Zeit verstreicht. Und die dynamische Inverterschaltung (204) invertiert das Eingangssignal, um das invertierte Eingangssignal als internes Taktsignal zur Datenausgabe auszugeben. Die dynamische Inverterschaltung (204) wird gemäß dem so erzeugten Rücksetzsignal inaktiviert. Gemäß der Schaltungsstruktur kann die Aktivierung des internen Taktsignals beschleunigt werden.
Description
Die Erfindung betrifft integrierte Halbleiterschaltungen
und insbesondere ein Halbleiterspeicherbauelement, das
synchron mit einem extern angelegten Taktsignal arbeitet.
Ein synchrones Halbleiterspeicherbauelement, das dynamische
Direktzugriffsspeicher (DRAMs) oder statische
Direktzugriffsspeicher (SRAMs) als
Informationsspeicherelemente verwendet, wurde
verschiedenartig entworfen, um mit hoher Geschwindigkeit zu
arbeiten. Diese Anwendung wird nachstehend unter Verwendung
des synchronen Halbleiterspeicherbauelements, das die DRAMs
implementiert, beschrieben.
Fig. 1 zeigt ein Blockdiagramm eines herkömmlichen
synchronen dynamischen Direktzugriffsspeicher-Bauelements.
Mit Bezug auf Fig. 1 weist das synchrone dynamische
Direktzugriffsspeicher (SDRAM)-Bauelement 1 eine
Speicherzellenmatrix 10 zum Speichern von Informationen
auf, die, obwohl in Fig. 1 nicht dargestellt, aus mehreren
Bitleitungen, mehreren Wortleitungen und mehreren
Speicherzellen (DRAM-Zellen), die an den Schnittpunkten der
Wortleitungen und der Bitleitungen angeordnet sind,
bestehen kann. Auf einer linken Seite der
Speicherzellenmatrix 10 ist eine Zeilendecodierschaltung 14
angeschlossen, die die Wortleitungen gemäß einer
Zeilenadresse von einer Adressenpufferschaltung 12
ansteuert. Auf einer oberen Seite der Speicherzellenmatrix
10 ist eine Spaltendecodierschaltung 16 angekoppelt, die
die Bitleitungen als Reaktion auf eine Spaltenadresse von
der Adressenpufferschaltung 12 ansteuert.
Daten (oder Zellendaten), die in einer DRAM-Zelle
gespeichert sind, welche an einem Schnittpunkt der
angesteuerten Wortleitung und der angesteuerten Bitleitung
angeordnet ist, werden durch eine Leseverstärkerschaltung
18, die an einer unteren Seite der Speicherzellenmatrix 10
angeordnet ist, gelesen und verstärkt. Die so gelesenen und
verstärkten Daten werden zu einer
Datenausgabepufferschaltung 22 übertragen. In dem
Bauelement 1 ist ferner eine Takterzeugungsschaltung 20
vorgesehen, die ein Taktsignal CLKDQ für die Datenausgabe
als Reaktion auf ein extern angelegtes Taktsignal (oder ein
externes Taktsignal) erzeugt. Und dann gibt die
Datenausgabepufferschaltung 22 die so übertragenen Daten
über Ausgangskontakte (oder -stifte) 3 synchron mit dem
Taktsignal CLKDQ aus der Takterzeugungsschaltung 20 nach
außen aus.
Wie aus der obigen Beschreibung ersichtlich ist, überträgt
das SDRAM-Bauelement von der Leseverstärkerschaltung 18
gelesene und verstärkte Daten als Reaktion auf das mit dem
externen Taktsignal XCLK synchronisierte Taktsignal CLKDQ
nach außen (beispielsweise an eine Mikroprozessoreinheit
als Hochgeschwindigkeits-Datenverarbeitungsvorrichtung).
Ebenso empfängt das SDRAM-Bauelement von außen eine
Zeilen-/Spaltenadresse, einzuschreibende Daten,
Lese-/Schreib-Befehle oder dergleichen synchron mit einem
intern erzeugten Taktsignal (nicht dargestellt).
In den letzten-Jahren wurde die Betriebsfrequenz des
synchronen Halbleiterspeicherbauelements erhöht. Dafür
benötigt das synchrone Halbleiterspeicherbauelement interne
Schaltungen, die in der Lage sind, bei der so erhöhten
Betriebsfrequenz gut zu arbeiten. Wenn das Taktsignal CLKDQ
beispielsweise rasch ohne Signalverzögerung von der
Takterzeugungsschaltung 20 erzeugt wird, können Daten
schneller nach außen ausgegeben werden.
Ein detaillierter Schaltplan der Takterzeugungsschaltung 20
in Fig. 1 ist in Fig. 2 dargestellt. Mit Bezug auf Fig. 2
besteht die Takterzeugungsschaltung 20 aus einer
Differenzverstärkerschaltung 21, einer Pufferschaltung 23,
zwei Invertern INV3 und INV4, einer Verzögerungsschaltung
24, einem NICHT-UND-Gatter G1, einem NICHT-ODER-Gatter G2
und einer Ausgangstreiberschaltung 25, die wie in Fig. 2
dargestellt verbunden sind.
Der Betrieb der in Fig. 2 dargestellten
Takterzeugungsschaltung 20 wird nachstehend mit Bezug auf
Fig. 3 genauer beschrieben, welche Signalwellenformen an
verschiedenen Knoten von Fig. 2 zeigt.
Wenn, mit Bezug auf Fig. 3, das externe Taktsignal XCLK
niedrig bleibt (das heißt, wenn ein Bezugsspannungspegel
VREF höher ist als ein Spannungspegel des externen
Taktsignals XCLK), befindet sich der Ausgangsknoten N1 der
Differenzverstärkerschaltung 21 auf einem hohen Logikpegel.
Zu diesem Zeitpunkt besitzt der Knoten N2 über die
Pufferschaltung 23 einen hohen Logikpegel, so daß die
Knoten N3, N4 bzw. N5 auf einen niedrigen Logikpegel
schalten. Dies ermöglicht, daß der Ausgang (das heißt der
Knoten N6) des NICHT-ODER-Gatters G2 auf einen niedrigen
Logikpegel schaltet. Folglich bleibt das Taktsignal CLKDQ
aus der Takterzeugungsschaltung 20 niedrig. In diesem
Beispiel beträgt ein niedriger Logikpegel des externen
Taktsignals XCLK mit einem TTL-Pegel etwa 0,4 Volt und ein
hoher Logikpegel desselben beträgt etwa 2,4 Volt. Und ein
niedriger Logikpegel des externen Taktsignals XCLK mit
einem CMOS-Pegel beträgt etwa 0 Volt und ein hoher
Logikpegel desselben beträgt etwa 3 Volt (oder es erübrigt
sich zu sagen, daß ein hoher Logikpegel höher oder geringer
als etwa 3 Volt eingestellt wird).
Wenn, wie in Fig. 3 dargestellt, das externe Taktsignal
XCLK von einem niedrigen Logikpegel auf einen hohen
Logikpegel übergeht, schaltet der Ausgangsknoten N1 der
Differenzverstärkerschaltung 21 auf einen niedrigen
Logikpegel. Wenn der Knoten N2 über die Pufferschaltung 23
von einem hohen Logikpegel auf einen niedrigen Logikpegel
übergeht, schaltet der Knoten N6 (der Ausgang des NICHT-
ODER-Gatters G2) auf einen hohen Logikpegel, da alle
Eingänge N2 und N5 des NICHT-ODER-Gatters G2 niedrig
werden. Daher wird eine Leitung 4 zum Übertragen des
Taktsignals CLKDQ zur Datenausgabepufferschaltung 22
mittels der Ausgangstreiberschaltung 25 aufgesteuert.
Wie in Fig. 3 dargestellt, weist der Knoten N5 anschließend
nach einer Verzögerungszeit, die durch den Inverter INV3
und die Verzögerungsschaltung 24 festgelegt ist, einen
Übergang von einem niedrigen auf einen hohen Pegel auf.
Dies veranlaßt, daß das Ausgangssignal (N6) aus dem NICHT-
ODER-Gatter G2 ungeachtet eines Logikpegels des anderen
Eingangs des NICHT-ODER-Gatters G2 auf einen niedrigen
Logikpegel schaltet. Folglich geht das Taktsignal CLKDQ von
einem hohen Logikpegel auf einen niedrigen Logikpegel über.
Wie in Fig. 3 dargestellt, besitzt das Taktsignal CLKDQ
eine Impulsbreite, die der Verzögerungszeit tD entspricht,
die durch die Inverter INV3 und INV4, die
Verzögerungsschaltung 24 und die Gatter G1 und G2
festgelegt ist.
Bei dem Übergang des externen Taktsignals XCLK vom hohen
Pegel auf den niedrigen Pegel schalten die Knoten N1 und N2
auf einen hohen Logikpegel und die Knoten N3, N4 und N5
schalten auf einen niedrigen Logikpegel in derselben Weise
wie vorstehend beschrieben. Während der nächsten Taktzyklen
ist die Operation der Takterzeugungsschaltung 20 identisch
der vorstehend beschriebenen und auf deren Beschreibung
wird folglich verzichtet.
Wie vorstehend beschrieben, wird das Taktsignal CLKDQ mit
einer Impulsbreite, die einer Verzögerungszeit tD
entspricht, automatisch erzeugt, sobald das externe
Taktsignal XCLK von einem niedrigen Logikpegel auf einen
hohen Logikpegel übergeht. Die in Fig. 2 dargestellte
Takterzeugungsschaltung 20 kann jedoch für das synchrone
Hochgeschwindigkeits-Halbleiterspeicherbauelement
(beispielsweise SDRAM) aufgrund der Verwendung der
Pufferschaltung 23 ungeeignet sein. Das heißt, eine zum
Erzeugen des Taktsignals CLKDQ erforderliche Zeit kann im
Vergleich zu dem Fall, in dem die Pufferschaltung 23 nicht
verwendet wird, um eine Verzögerungszeit der
Pufferschaltung 23 verlängert werden.
Wenn die Pufferschaltung 23 in der Takterzeugungsschaltung
20 nicht implementiert ist, um die Aktivierung des
Taktsignals CLKDQ zu beschleunigen, ist der Knoten N1
direkt mit den Pull-up- und Pull-down-Transistoren (nicht
dargestellt) des NICHT-ODER-Gatters G2 verbunden. Dies
veranlaßt, daß die Pull-up- und Pull-down-Transistoren des
Gatters G2 infolge des instabilen Pegels am Knoten N1 im
Anschluß an das externe Taktsignal XCLK mit einem TTL-Pegel
aktiviert werden (dies bedeutet, daß eine
Spannungsänderungssteilheit am Knoten N1 nicht steil ist),
wodurch der Stromverbrauch durch das NICHT-ODER-Gatter G2
verursacht wird.
Im allgemeinen wird die Größe der jeweiligen Elemente der
Differenzverstärkerschaltung 21 minimiert, um den
Stromverbrauch einzusparen. Wenn das NICHT-ODER-Gatter G2
mit einer relativ großen Gatterlast mit einem
Spannungspegel am Knoten N1 direkt vorgespannt wird, kann
sich eine Spannung von dem NICHT-ODER-Gatter G2 weniger
steil ändern. Dies verursacht eine Verzögerung der
Aktivierungsgeschwindigkeit des Taktsignals CLKDQ. Um den
Stromverbrauch des NICHT-ODER-Gatters G2 und die
Verzögerung der Aktivierungsgeschwindigkeit des Taktsignals
CLKDQ zu verhindern, muß die Pufferschaltung 23 folglich
in der Takterzeugungsschaltung 20 des herkömmlichen
synchronen Halbleiterspeicherbauelements implementiert
werden.
Ferner weist die Takterzeugungsschaltung 20 den Nachteil
auf, daß sie für ein Rauschen (beispielsweise ein
Erdspannungsprellen) anfällig ist. Da insbesondere das
Potential am Knoten N1 im Anschluß an das externe
Taktsignal XCLK mit einem TTL-Pegel geändert wird, ist die
Pegeländerungssteilheit des Knotens N1 nicht steil. Dies
läßt eine Gate-Source-Spannung eines Pull-down-Transistors
des Inverters INV1 bei einer Zeitsteuerung des Übergangs
des Knotens N1 von einem niedrigen auf einen hohen Pegel
sinken. Folglich kann die Takterzeugungsschaltung 20 für
das Erdspannungsprellen anfällig sein.
Es ist daher Aufgabe der Erfindung, ein synchrones
Halbleiterspeicherbauelement mit einer
Takterzeugungsschaltung bereitzustellen, die ein Taktsignal
für eine Datenausgabepufferschaltung ohne ihre Verzögerung
der Aktivierungsgeschwindigkeit schnell erzeugt.
Ferner soll ein synchrones Halbleiterspeicherbauelement
bereitgestellt werden, dessen Takterzeugungsschaltung
rauschunempfindlich ist.
Zur Lösung der obigen Aufgabe wird gemäß einem Aspekt der
Erfindung ein synchrones Halbleiterspeicherbauelement
bereitgestellt, das eine Speicherzellenmatrix mit einer
Vielzahl von Speicherzellen, die in Matrixform einer
Vielzahl von Wortleitungen und einer Vielzahl von
Bitleitungen angeordnet sind, umfaßt. In dem
Speicherbauelement sind ferner eine interne
Takterzeugungsschaltung und eine Datenausgabeschaltung
vorgesehen. Die interne Takterzeugungsschaltung erzeugt ein
internes Taktsignal als Reaktion auf ein extern angelegtes
Taktsignal und die Datenausgabeschaltung gibt aus der
Speicherzellenmatrix gelesene Daten als Reaktion auf das
interne Taktsignal aus.
In dem Speicherbauelement der Erfindung besteht die interne
Takterzeugungsschaltung aus einer Eingabepufferschaltung
zum Zwischenspeichern eines extern angelegten Taktsignals;
einer Rücksetzschaltung, die mit dem Eingangsknoten
verbunden ist, zum Erzeugen eines Rücksetzsignals in
Impulsform, nachdem das Eingangssignal aktiviert ist und
eine Zeit verstreicht, und einer dynamischen
Inverterschaltung zum Invertieren des Ausgangssignals aus
der Eingabepufferschaltung und zum Ausgeben des
invertierten Eingangssignals an einen Ausgangsknoten, wobei
die Inversionsschaltung gemäß dem so erzeugten
Rücksetzsignal inaktiviert und rückgesetzt wird.
Ein Ausführungsbeispiel der Erfindung wird nachstehend
anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 ein Blockdiagramm eines herkömmlichen synchronen
Halbleiterspeicherbauelements;
Fig. 2 einen detaillierten Schaltplan einer in Fig. 1
dargestellten Takterzeugungsschaltung;
Fig. 3 ein Diagramm, das Signalwellenformen an
verschiedenen Knoten in Fig. 2 zeigt;
Fig. 4 ein Blockdiagramm eines synchronen
Halbleiterspeicherbauelements gemäß der
Erfindung;
Fig. 5 eine bevorzugte Ausführungsform einer in Fig. 4
dargestellten Takterzeugungsschaltung; und
Fig. 6 ein Diagramm, das Signalwellenformen an
verschiedenen Knoten in Fig. 5 zeigt.
Eine bevorzugte Ausführungsform der Erfindung wird
nachfolgend mit Bezug auf die zugehörigen Zeichnungen
genauer beschrieben.
Fig. 4 ist ein Blockdiagramm eines synchronen dynamischen
Direktzugriffsspeicher (SDRAM)-Bauelements mit einer
Takterzeugungsschaltung gemäß der Erfindung. Fig. 5 ist
eine bevorzugte Ausführungsform einer in Fig. 4
dargestellten Takterzeugungsschaltung. In Fig. 4 umfaßt das
SDRAM-Bauelement 1000 eine Speicherzellenmatrix 100, eine
Adressenpufferschaltung 120, eine Zeilendecodierschaltung
140, eine Spaltendecodierschaltung 160, eine
Leseverstärkerschaltung 180 und eine
Datenausgabepufferschaltung 220, die dieselbe Funktion wie
jene von Fig. 1 erfüllen. Somit wird auf deren Beschreibung
verzichtet.
Wie in Fig. 4 dargestellt, umfaßt das SDRAM-Bauelement 1000
ferner eine Takterzeugungsschaltung 200, die als Reaktion
auf ein externes Taktsignal XCLK ein Taktsignal CLKDQ für
die Datenausgabepufferschaltung 220 erzeugt. Die
Takterzeugungsschaltung 200 besteht aus einer
Differenzverstärkerschaltung 202, einer dynamischen
Inverterschaltung 204, einer Rücksetzschaltung 206, einer
Zwischenspeicherschaltung 208 und einer
Ausgangstreiberschaltung 210.
Mit Bezug auf Fig. 5 besteht die
Differenzverstärkerschaltung 202 aus drei PMOS-Transistoren
MP100, MP101, MP102 und zwei NMOS-Transistoren MN100 und
MN101, die wie in Fig. 5 dargestellt verbunden sind. Die
Schaltung 202 arbeitet als Schaltung zum Vergleichen eines
Bezugsspannungspegels VREF mit einem Spannungspegel eines
externen Taktsignals XCLK mit einem TTL-Pegel (oder einem
Systemtakt) und gibt an einem Knoten N10 (ihrem
Ausgangsanschluß) ein Signal CLKB als Vergleichsergebnis
aus. Die dynamische Inverterschaltung 204 besteht aus zwei
PMOS-Transistoren MP103 und MP104 und einem NMOS-Transistor
MN102. Die Kanäle der Transistoren MP103 und MP104 sind
zwischen einer Versorgungsspannung VCC und einem Knoten N14
(einem Ausgangsanschluß der Schaltung 204) in Reihe
geschaltet und ein Kanal des Transistors MN102 ist zwischen
den Knoten N14 und eine Erdspannung gekoppelt. Die Gates
der Transistoren MP103 und MN102 sind gemeinsam mit einem
Signal RST aus der Rücksetzschaltung 206, das heißt mit
einem Knoten N13, verbunden und ein Gate des Transistors
MP104 ist mit dem Knoten N10 gekoppelt.
Und die Rücksetzschaltung 206 besteht aus zwei Invertern
INV100 und INV107, einer Verzögerungsschaltung 205 mit
sechs Invertern INV101 bis INV106 und einem NICHT-UND-
Gatter G100, die wie in Fig. 5 dargestellt verbunden sind,
und erzeugt das Signal RST mit einer auf dem hohen Pegel
aktiven Impulsform als Reaktion auf das Signal CLKB aus der
Schaltung 202. Die Zwischenspeicherschaltung 208 besteht
aus zwei Invertern INV108 und INV109. Und die
Ausgangstreiberschaltung 210 ist mit dem Knoten N14
verbunden und besitzt zwei Inverter INV110 und INV111, die
zueinander in Reihe geschaltet sind.
Fig. 6 ist ein Diagramm, das Signalwellenformen an
verschiedenen Knoten in Fig. 5 zeigt. Die Operation der in
Fig. 5 dargestellten Takterzeugungsschaltung 200 wird
nachstehend mit Bezug auf Fig. 6 beschrieben.
Während das externe Taktsignal XCLK niedrig bleibt (das
heißt, wenn die Bezugsspannung VREF höher ist als eine
Spannung des externen Taktsignals XCLK), ist das Signal
CLKB aus der Differenzverstärkerschaltung 202 hoch, wodurch
der PMOS-Transistor MP104 der dynamischen Inverterschaltung
204 gesperrt wird. Wenn das Signal CLKB hoch ist, schalten
ferner alle Eingangsanschlüsse N11 und N12 des NICHT-UND-
Gatters G100 in der Rücksetzschaltung 206 auf einen
niedrigen Pegel, so daß das Signal RST aus der
Rücksetzschaltung 206 niedrig gehalten wird. Dies
veranlaßt, daß der PMOS-Transistor MP103 durchgesteuert
wird und der NMOS-Transistor MN102 gesperrt wird.
Nachstehend wird ein solcher Zustand der dynamischen
Inverterschaltung 204, wie vorstehend beschrieben, als
Rücksetzzustand (oder Ruhezustand) bezeichnet.
Und dann, wenn das externe Taktsignal XCLK von einem
niedrigen Logikpegel auf einen hohen Logikpegel übergeht
(das heißt, wenn die Bezugsspannung VREF geringer ist als
eine Spannung des externen Taktsignals XCLK), geht das
Signal CLKB am Knoten N10 auf einen niedrigen Logikpegel.
Dies veranlaßt, daß der PMOS-Transistor MP104 der
dynamischen Inverterschaltung 204 durchgesteuert wird, so
daß der Knoten N14 über die Transistoren MP103 und MP104
auf einen hohen Logikpegel aufgeladen wird. Daher geht das
Taktsignal CLKDQ über die Ausgangstreiberschaltung 210
rasch von einem niedrigen Logikpegel auf einen hohen
Logikpegel über.
Gleichzeitig damit geht ein Eingangsanschluß des NICHT-UND-
Gatters G100, das heißt, der Knoten N11, über den Inverter
INV100 auf einen hohen Logikpegel. Da dessen anderer
Eingangsanschluß N12 niedrig bleibt, bleibt das Signal RST
weiter in einem vorherigen Zustand, das heißt niedrig.
Nachdem eine Zeit verstreicht, die durch den Inverter
INV100 und die Verzögerungsschaltung 205 verzögert wird,
wird der niedrige Logikpegel am Knoten N10 zum anderen
Eingangsanschluß N12 des Gatters G12 übertragen, so daß das
Signal RST aus der Schaltung 206 von einem niedrigen
Logikpegel auf einen hohen Logikpegel übergeht. Dies
veranlaßt, daß der PMOS-Transistor MP103 gesperrt wird und
der NMOS-Transistor MN102 durchgesteuert wird. Folglich
schaltet das Taktsignal CLKDQ auf einen niedrigen
Logikpegel und der logische Zustand des Signals CLKDQ wird
in der Zwischenspeicherschaltung 208 zwischengespeichert.
Und dann, wenn das externe Taktsignal XCLK auf einen
niedrigen Logikpegel geht, schaltet das Signal CLKB aus der
Differenzverstärkerschaltung 202 auf einen hohen
Logikpegel, wodurch der PMOS-Transistor MP104 der
dynamischen Inverterschaltung 204 gesperrt wird. Und das
Signal RST aus der Rücksetzschaltung 206 schaltet auf einen
niedrigen Logikpegel, um den PMOS-Transistor MP103 der
dynamischen Inverterschaltung 204 ohne die Verzögerung
durch die Verzögerungsschaltung 205 zu aktivieren. Das
heißt, die dynamische Inverterschaltung 204 wird
rückgesetzt, so daß das nächste Taktsignal CLKDQ beim
Eingang des externen Taktsignals XCLK schnell erzeugt
werden kann.
Gemäß der Takterzeugungsschaltung 200 der Erfindung kann
die Aktivierungsgeschwindigkeit des Taktsignals CLKDQ im
Vergleich zu jener gemäß der herkömmlichen
Takterzeugungsschaltung um etwa eine Verzögerungszeit der
Pufferschaltung 23 erhöht werden. Obwohl die
Pufferschaltung 23 aus der Takterzeugungsschaltung 200 von
Fig. 5 beseitigt ist, entstehen nicht die Probleme der
herkömmlichen Takterzeugungsschaltung. Da die dynamische
Inverterschaltung 204 im Rücksetzzustand (Ruhezustand)
gehalten wird, wird auch das Ausgangssignal der dynamischen
Inverterschaltung 204 (oder das Taktsignal CLKDQ) nicht
durch das Potential am Knoten N10 im Anschluß an das
externe Taktsignal XCLK beeinflußt. Daher besitzt die
Takterzeugungsschaltung 200 der Erfindung eine
Unempfindlichkeit gegen Rauschen, wie z. B.
Erdspannungsprellen.
Die Erfindung wurde unter Verwendung eines synchronen
dynamischen Direktzugriffsspeicher-Bauelements als
beispielhafte Ausführungsform beschrieben. Es sollte jedoch
selbstverständlich sein, daß der Schutzbereich der
Erfindung nicht auf die offenbarte Ausführungsform begrenzt
ist. Die Takterzeugungsschaltung gemäß der Erfindung kann
in einem synchronen statischen Direktzugriffsspeicher-
Bauelement, einem synchronen Flash-Speicherbauelement,
einem synchronen ferroelektrischen Direktzugriffsspeicher-
Bauelement, einem synchronen Masken-Festwertspeicher-
Bauelement, einer Hochgeschwindigkeits-
Datenverarbeitungseinheit wie einer Mikroprozessoreinheit
oder dergleichen implementiert werden. Die
Takterzeugungsschaltung kann auch auf denselben Gebieten
verwendet werden, wo ein Signal mit einem TTL-Pegel schnell
in ein Signal mit einem CMOS-Pegel umgewandelt werden muß.
Im Gegenteil ist vorgesehen, daß sie verschiedene
Modifikationen und ähnliche Anordnungen erfaßt. Dem
Schutzbereich der Ansprüche sollte daher die breiteste
Interpretation gewährt werden, um alle solchen
Modifikationen und ähnlichen Anordnungen zu umfassen.
Claims (20)
1. Integrierte Schaltung, welche folgendes umfaßt:
einen Eingangsknoten (N10) zum Empfangen eines Eingangssignals (CLKB);
eine Rücksetzschaltung (206), die mit dem Eingangsknoten (N10) verbunden ist, zum Erzeugen eines Rücksetzsignals in Impulsform, nachdem das Eingangssignal aktiviert ist und eine Zeit verstreicht; und
eine Inversionsschaltung (204), die mit dem Eingangsknoten (N10) verbunden ist, zum Invertieren des über den Eingangsknoten eingegebenen Eingangssignals und zum Ausgeben des invertierten Eingangssignals (CLKDQ) an einen Ausgangsknoten, wobei die Inversionsschaltung (204) gemäß dem so erzeugten Rücksetzsignal inaktiviert wird.
einen Eingangsknoten (N10) zum Empfangen eines Eingangssignals (CLKB);
eine Rücksetzschaltung (206), die mit dem Eingangsknoten (N10) verbunden ist, zum Erzeugen eines Rücksetzsignals in Impulsform, nachdem das Eingangssignal aktiviert ist und eine Zeit verstreicht; und
eine Inversionsschaltung (204), die mit dem Eingangsknoten (N10) verbunden ist, zum Invertieren des über den Eingangsknoten eingegebenen Eingangssignals und zum Ausgeben des invertierten Eingangssignals (CLKDQ) an einen Ausgangsknoten, wobei die Inversionsschaltung (204) gemäß dem so erzeugten Rücksetzsignal inaktiviert wird.
2. Integrierte Schaltung nach Anspruch 1, welche ferner
eine Eingabepufferschaltung (202) umfaßt, die mit dem
Eingangsknoten (N10) verbunden ist und ein extern
angelegtes Taktsignal (XCLK) zwischenspeichert, um das
Eingangssignal komplementär zum Taktsignal auszugeben.
3. Integrierte Schaltung nach Anspruch 2, wobei die
Eingabepufferschaltung (202) eine
Differenzverstärkerschaltung umfaßt.
4. Integrierte Schaltung nach Anspruch 1, wobei die
Rücksetzschaltung (206) folgendes umfaßt:
eine erste Inverterschaltung (INV100), die mit dem Eingangsknoten (N10) verbunden ist;
eine Verzögerungsschaltung (205), die mit der ersten Inverterschaltung (INV100) verbunden ist, um das Eingangssignal am Eingangsknoten zu verzögern; und
eine Logikschaltung (G100, INV107) zum Maximieren der Ausgangssignale sowohl der ersten Inverterschaltung (INV100) als auch der Verzögerungsschaltung (205), um das Rücksetzsignal als maximales Ergebnis zu erzeugen.
eine erste Inverterschaltung (INV100), die mit dem Eingangsknoten (N10) verbunden ist;
eine Verzögerungsschaltung (205), die mit der ersten Inverterschaltung (INV100) verbunden ist, um das Eingangssignal am Eingangsknoten zu verzögern; und
eine Logikschaltung (G100, INV107) zum Maximieren der Ausgangssignale sowohl der ersten Inverterschaltung (INV100) als auch der Verzögerungsschaltung (205), um das Rücksetzsignal als maximales Ergebnis zu erzeugen.
5. Integrierte Schaltung nach Anspruch 4, wobei die
Verzögerungsschaltung (205) 2N (wobei N = 1 oder eine größere
ganze Zahl ist) in Reihe geschaltete Inverterschaltungen
(INV101, INV102, . . ., INV106) umfaßt.
6. Integrierte Schaltung nach Anspruch 4, wobei die
Logikschaltung folgendes umfaßt:
ein NICHT-UND-Gatter (G100) zum Empfangen der Ausgangssignale der ersten Inverterschaltung (INV100) und der Verzögerungsschaltung (205); und
eine zweite Inverterschaltung (INV107), die mit dem NICHT-UND-Gatter (G100) verbunden ist, zum Ausgeben des Rücksetzsignals als ihr Ausgangssignal.
ein NICHT-UND-Gatter (G100) zum Empfangen der Ausgangssignale der ersten Inverterschaltung (INV100) und der Verzögerungsschaltung (205); und
eine zweite Inverterschaltung (INV107), die mit dem NICHT-UND-Gatter (G100) verbunden ist, zum Ausgeben des Rücksetzsignals als ihr Ausgangssignal.
7. Integrierte Schaltung nach Anspruch 1, wobei die
Inversionsschaltung (204) folgendes umfaßt:
einen ersten Transistor (MP103) mit einem Gate, das das Rücksetzsignal empfängt, und einem Stromweg, der zwischen einer Versorgungsspannung und einem Knoten gebildet ist;
einen zweiten Transistor (MP104) mit einem Gate, das mit dem Eingangsknoten verbunden ist, und einem Stromweg, der zwischen dem Knoten und dem Ausgangsknoten gebildet ist; und
einen dritten Transistor (MN102) mit einem Gate, das das Rücksetzsignal empfängt, und einem Stromweg, der zwischen dem Ausgangsknoten und einer Erdspannung gebildet ist.
einen ersten Transistor (MP103) mit einem Gate, das das Rücksetzsignal empfängt, und einem Stromweg, der zwischen einer Versorgungsspannung und einem Knoten gebildet ist;
einen zweiten Transistor (MP104) mit einem Gate, das mit dem Eingangsknoten verbunden ist, und einem Stromweg, der zwischen dem Knoten und dem Ausgangsknoten gebildet ist; und
einen dritten Transistor (MN102) mit einem Gate, das das Rücksetzsignal empfängt, und einem Stromweg, der zwischen dem Ausgangsknoten und einer Erdspannung gebildet ist.
8. Integrierte Schaltung nach Anspruch 7, wobei der erste
und der zweite Transistor (MP103, MP104) jeweils aus einem
Metall-Oxid-Halbleiter-Feldeffekttransistor vom p-Typ
besteht.
9. Integrierte Schaltung nach Anspruch 7, wobei der
dritte Transistor (MN102) aus einem Metall-Oxid-Halbleiter-
Feldeffekttransistor vom n-Typ besteht.
10. Integrierte Schaltung nach Anspruch 7, welche ferner
zwei Inverterschaltungen (INV108, INV109) umfaßt, aus denen
eine Zwischenspeicherschaltung (208) mit dem Ausgangsknoten
gebildet ist.
11. Integrierte Schaltung nach Anspruch 7, welche ferner
eine Ausgangstreiberschaltung (210) umfaßt, die aus zwei in
Reihe geschalteten Inverterschaltungen (INV110, INV111)
besteht.
12. Integrierte Schaltung nach Anspruch 1, 2, 10 oder 11,
wobei die Inversionsschaltung (204), die Rücksetzschaltung
(206), die Eingabepufferschaltung (202), die
Zwischenspeicherschaltung (208) und die
Ausgangstreiberschaltung (210) als interne Taktsignal-
Erzeugungsschaltung (200) dienen.
13. Synchrones Halbleiterspeicherbauelement, welches
folgendes umfaßt:
eine Speicherzellenmatrix (100) mit einer Vielzahl von Speicherzellen, die in Matrixform einer Vielzahl von Wortleitungen und einer Vielzahl von Bitleitungen angeordnet sind;
eine interne Takterzeugungsschaltung (200) zum Erzeugen eines internen Taktsignals (CLKDQ) als Reaktion auf ein extern angelegtes Taktsignal (XCLK); und
eine Datenausgabeschaltung (220) zum Ausgeben von Daten, die aus der Speicherzellenmatrix (100) ausgelesen werden, als Reaktion auf das interne Taktsignal;
wobei die interne Takterzeugungsschaltung (200) aus einer Eingabepufferschaltung (202) zum Zwischenspeichern eines extern angelegten Taktsignals, einer Rücksetzschaltung (206), die mit dem Eingangsknoten verbunden ist, zum Erzeugen eines Rücksetzsignals in Impulsform, nachdem das Eingangssignal aktiviert ist und eine Zeit verstreicht, und einer Inversionsschaltung (204) zum Invertieren des Ausgangssignals aus der Eingabepufferschaltung (202) und zum Ausgeben des invertierten Eingangssignals an einen Ausgangsknoten besteht;
wobei die Inversionsschaltung (204) gemäß dem so erzeugten Rücksetzsignal inaktiviert und rückgesetzt wird.
eine Speicherzellenmatrix (100) mit einer Vielzahl von Speicherzellen, die in Matrixform einer Vielzahl von Wortleitungen und einer Vielzahl von Bitleitungen angeordnet sind;
eine interne Takterzeugungsschaltung (200) zum Erzeugen eines internen Taktsignals (CLKDQ) als Reaktion auf ein extern angelegtes Taktsignal (XCLK); und
eine Datenausgabeschaltung (220) zum Ausgeben von Daten, die aus der Speicherzellenmatrix (100) ausgelesen werden, als Reaktion auf das interne Taktsignal;
wobei die interne Takterzeugungsschaltung (200) aus einer Eingabepufferschaltung (202) zum Zwischenspeichern eines extern angelegten Taktsignals, einer Rücksetzschaltung (206), die mit dem Eingangsknoten verbunden ist, zum Erzeugen eines Rücksetzsignals in Impulsform, nachdem das Eingangssignal aktiviert ist und eine Zeit verstreicht, und einer Inversionsschaltung (204) zum Invertieren des Ausgangssignals aus der Eingabepufferschaltung (202) und zum Ausgeben des invertierten Eingangssignals an einen Ausgangsknoten besteht;
wobei die Inversionsschaltung (204) gemäß dem so erzeugten Rücksetzsignal inaktiviert und rückgesetzt wird.
14. Synchrones Halbleiterspeicherbauelement nach Anspruch
13, wobei die Eingabepufferschaltung (202) ein zum extern
angelegten Taktsignal komplementäres Signal ausgibt.
15. Synchrones Halbleiterspeicherbauelement nach Anspruch
13, wobei die Rücksetzschaltung (206) folgendes umfaßt:
eine erste Inverterschaltung (INV100), die mit der Eingabepufferschaltung (202) verbunden ist;
eine Verzögerungsschaltung (205), die mit der ersten Inverterschaltung (INV100) verbunden ist, um ein Signal aus der Eingabepufferschaltung (202) zu verzögern; und
eine Logikschaltung (G100, INV107) zum Maximieren der Ausgangssignale sowohl der ersten Inverterschaltung (INV100) als auch der Verzögerungsschaltung (205), um das Rücksetzsignal als maximales Ergebnis zu erzeugen.
eine erste Inverterschaltung (INV100), die mit der Eingabepufferschaltung (202) verbunden ist;
eine Verzögerungsschaltung (205), die mit der ersten Inverterschaltung (INV100) verbunden ist, um ein Signal aus der Eingabepufferschaltung (202) zu verzögern; und
eine Logikschaltung (G100, INV107) zum Maximieren der Ausgangssignale sowohl der ersten Inverterschaltung (INV100) als auch der Verzögerungsschaltung (205), um das Rücksetzsignal als maximales Ergebnis zu erzeugen.
16. Synchrones Halbleiterspeicherbauelement nach Anspruch
15, wobei die Verzögerungsschaltung (205) 2N (wobei N = 1
oder eine größere ganze Zahl ist) in Reihe geschaltete
Inverterschaltungen (INV101, INV102, . . ., INV106) umfaßt.
17. Synchrones Halbleiterspeicherbauelement nach Anspruch
15, wobei die Logikschaltung folgendes umfaßt:
ein NICHT-UND-Gatter (G100) zum Empfangen der Ausgangssignale der ersten Inverterschaltung (INV100) und der Verzögerungsschaltung (205); und
eine zweite Inverterschaltung (INV107), die mit dem NICHT-UND-Gatter (G100) verbunden ist, zum Ausgeben des Rücksetzsignals als ihr Ausgangssignal.
ein NICHT-UND-Gatter (G100) zum Empfangen der Ausgangssignale der ersten Inverterschaltung (INV100) und der Verzögerungsschaltung (205); und
eine zweite Inverterschaltung (INV107), die mit dem NICHT-UND-Gatter (G100) verbunden ist, zum Ausgeben des Rücksetzsignals als ihr Ausgangssignal.
18. Synchrones Halbleiterspeicherbauelement nach Anspruch
13, wobei die Inversionsschaltung (204) folgendes umfaßt:
einen ersten Transistor (MP103) mit einem Gate, das das Rücksetzsignal empfängt, und einem Stromweg, der zwischen einer Versorgungsspannung und einem Knoten gebildet ist;
einen zweiten Transistor (MP104) mit einem Gate, das mit dem Eingangsknoten verbunden ist, und einem Stromweg, der zwischen dem Knoten und dem Ausgangsknoten der Inversionsschaltung gebildet ist; und
einen dritten Transistor (MN104) mit einem Gate, das das Rücksetzsignal empfängt, und einem Stromweg, der zwischen dem Ausgangsknoten und einer Erdspannung gebildet ist.
einen ersten Transistor (MP103) mit einem Gate, das das Rücksetzsignal empfängt, und einem Stromweg, der zwischen einer Versorgungsspannung und einem Knoten gebildet ist;
einen zweiten Transistor (MP104) mit einem Gate, das mit dem Eingangsknoten verbunden ist, und einem Stromweg, der zwischen dem Knoten und dem Ausgangsknoten der Inversionsschaltung gebildet ist; und
einen dritten Transistor (MN104) mit einem Gate, das das Rücksetzsignal empfängt, und einem Stromweg, der zwischen dem Ausgangsknoten und einer Erdspannung gebildet ist.
19. Synchrones Halbleiterspeicherbauelement nach Anspruch
13, welches ferner zwei Inverterschaltungen (INV108,
INV109) umfaßt, aus denen eine Zwischenspeicherschaltung
(208) mit dem Ausgangsknoten gebildet ist.
20. Synchrones Halbleiterspeicherbauelement nach Anspruch
13, welches ferner eine Ausgangstreiberschaltung (210)
umfaßt, die aus zwei in Reihe geschalteten
Inverterschaltungen (INV110, INV111) besteht.
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