JP6441194B2 - レギュレータ、シリアライザ、デシリアライザ、並列直列相互変換回路及びその制御方法 - Google Patents

Description

本発明の実施形態は、レギュレータ、シリアライザ、デシリアライザ、並列直列相互変換回路及びその制御方法に関する。

並列直列相互変換（ＳｅｒＤｅｓ：Serializer/Deserializer）回路においては、変換の対象となる信号を正しく送信するためには、レーンを構成している送信回路（ＴＸ：Transmitter）間の同期を正確にとる必要がある。例えば、パラレル信号をシリアル信号に変換する際には、レーンを構成している各送信回路に入力されるパラレル信号を適切に同期する必要がある。各送信回路に適切に信号を振り分ける方法として、シリアル信号の周波数と同じ周波数を有する高速クロック信号を用いて同期する方法がある。各送信回路に対して同期信号がアサートされると、各送信回路にシリアル信号の周波数と同じ周波数である、高速クロック信号が発信される。

このとき、高速クロック信号のパスが一斉に有効となるため、回路を流れる負荷電流が急激に増加する。そして、低ドロップアウト（ＬＤＯ：Low drop out）電圧レギュレータの電圧が大きくドロップし、高速クロック信号の品質が悪化してしまう。この高速クロック信号の品質の悪化により、結果的に各送信回路の分周機が正しくクロック信号を分周できずに同期が失敗する可能性がある。さらに、クロック信号を発信する側のレギュレータの電圧がドロップするのみならず、各送信回路側のレギュレータにおいても同様に負荷電流が増大するため、送信回路側の電圧もドロップしてしまう。

特開２０１５−３７３６２号公報

この電圧のドロップを防止するために、安定化回路を設置して電圧を安定させることが考えられる。しかし、安定化回路を設置することにより、その安定化回路の占める面積の分だけ並列直列相互変換回路全体の面積が大きくなる懸念がある。

そこで、本発明の実施形態は、クロック信号を出力するコモンブロックから送信回路へ高速クロックを出力する前後のタイミングにおいて、レギュレータの負荷電流を制御することにより、高速クロック出力時のレギュレータの電圧ドロップを抑制し、送信回路レーン間の同期を実現する。

本発明の一実施形態に係るデシリアライザは、制御回路と、レギュレータと、レーンを構成する複数の位相混合器と、を備える。制御回路は、同期信号を出力する。レギュレータは、電圧制御回路と、クロック信号出力回路と、電流制御回路と、を備え、前記同期信号に基づき差動クロック信号を出力する。電圧制御回路は、所定の電圧を供給する。クロック信号出力回路は、前記電圧制御回路から供給される電圧により制御されたクロック信号を出力する。電流制御回路は、前記電圧制御回路から供給された電圧を前記クロック信号出力回路に供給する、電流制御回路であって、前記電圧に基づいてダミー電流を消費し、前記クロック信号出力回路が前記クロック信号を出力するタイミングで、前記ダミー電流の消費を停止する。位相混合器は、前記差動クロック信号と、前記差動クロック信号と直交する差動クロック信号である差動直交クロック信号を、前記制御回路により前記同期信号を出力されていない場合には、前記差動直交クロック信号に含まれる２つのクロック信号の双方が入力され、前記制御回路により前記同期信号を出力されている場合には、前記同期信号が出力されてから所定の時間、前記差動直交クロック信号に含まれる２つのクロック信号のうち一方のクロック信号の入力が継続されるとともに他方のクロック信号の入力が停止され、前記所定の時間が経過した後に、前記差動直交クロック信号に含まれる２つのクロック信号のうち停止されていた前記他方のクロック信号の入力が開始される、ことにより差動クロック信号と差動直交クロック信号とを混合して出力する。

本発明の別の実施形態に係るシリアライザは、
入力された入力クロック信号を分周して、周波数の異なる複数のクロック信号を出力する、分周回路と、
前記複数のクロック信号の中から、周波数の低いクロック信号から周波数の高いクロック信号に向けて順次選択して、出力する、出力信号選択回路と、
前記出力信号選択回路の出力するクロック信号の電圧を制御して出力する、レギュレータと、
を備える。

さらに、本発明の別の実施形態に係るシリアライザは、
同期信号を出力する、制御回路と、
前記制御回路から入力された前記同期信号を出力するとともに、前記同期信号が出力されてから所定時間経過後に前記同期信号をパルス状に停止した後、前記同期信号の出力を再開する、パルス生成回路と、
前記パルス生成回路の出力するパルス状に停止される前記同期信号に基づきクロック信号を出力する、クロック信号出力回路を備え、前記クロック信号出力回路から出力された前記クロック信号を制御する、レギュレータと、
を備える。

さらに、本発明の別の実施形態に係るシリアライザは、
同期信号を出力する、制御回路と、
前記同期信号に基づきクロック信号を出力する、クロック信号出力回路を備え、前記クロック信号出力回路から出力された前記クロック信号を制御する、レギュレータと、
前記同期信号が出力される所定時間前に前記レギュレータの参照電圧を通常の値から所定の値だけ高くし、前記同期信号が出力された後に前記レギュレータの参照電圧の値を低くする、電圧可変回路と、
を備える。

さらに、本発明の別の実施形態に係るシリアライザは、
同期信号を出力する、制御回路と、
前記同期信号に基づきクロック信号を出力する、クロック信号出力回路を備え、前記入力クロック信号を制御する、レギュレータであって、前記入力クロック信号の電圧を制御する電圧を供給する、電圧制御回路と、前記同期信号に基づいて前記電圧制御回路の出力する電圧にダミー電流を供給し、前記同期信号が入力された後に段階的にダミー電流の供給を停止する、電流制御回路と、を備える、レギュレータと、
を備える。

また、本発明の実施形態に係るレギュレータの制御方法は、
所定の電圧を電圧制御回路から電流制御回路に供給する、ステップと、
供給された電圧により制御されたクロック信号をクロック信号出力回路から出力する、ステップと、
前記電圧制御回路から供給された電圧を、前記クロック信号出力回路に供給する、ステップであって、前記電圧に基づいてダミー電流を消費し、前記クロック信号出力回路が前記クロック信号を出力するタイミングで、前記ダミー電流の消費を停止するステップと、
を備える。

図１は、並列直列相互変換回路を備えたシリアル信号・パラレル信号変換装置の一例を示す図である。 図２は、並列直列相互変換回路の構成を示す回路の一例を示す図である。 図３は、第１実施形態に係るレギュレータの回路を示す図である。 図４は、第１実施形態に係る電流制御回路を示す図である。 図５は、第１実施形態における電圧及び電流の変化を示すタイミングチャートである。 図６は、第１実施形態に係るレギュレータの回路の別例を示す図である。 図７は、第１実施形態の変形例１に係るレギュレータ回路を示す図である。 図８は、第１実施形態の変形例１における電圧及び電流の変化を示すタイミングチャートである。 図９は、第１実施形態の変形例２に係るレギュレータ回路を示す図である。 図１０は、第１実施形態の変形例２における電圧及び電流の変化を示すタイミングチャートである。 図１１は、第２実施形態に係るレギュレータの回路を示す図である。 図１２は、第２実施形態に係る送信回路同期信号入力回路を示す図である。 図１３は、第２実施形態における電圧及び電流の変化を示すタイミングチャートである。 図１４は、第３実施形態に係る送信回路同期信号入力回路を示す図である。 図１５は、第３実施形態における電圧及び電流の変化を示すタイミングチャートである。 図１６は、第４実施形態に係るレギュレータの回路を示す図である。 図１７は、第４実施形態に係る電圧可変回路を示す図である。 図１８は、第４実施形態における電圧及び電流の変化を示すタイミングチャートである。 図１９は、第５実施形態に係る電流制御回路を示す図である。 図２０は、第５実施形態における電圧及び電流の変化を示すタイミングチャートである。

以下、図面を参照して、本発明の実施形態について説明する。本実施形態は、本発明を限定するものではない。

（第１実施形態）
第１実施形態に係るシリアライザは、入力信号の電圧を制御するレギュレータが出力する電流を制御することにより、入力信号の電圧を制御するレギュレータ電圧のドロップを回避しようとするものである。より詳しくを以下に説明する。

図１は、本実施形態に係るシリアライザが利用される並列直列相互変換回路の使用形態の一例を示す図である。この図１に示されているシリアル信号・パラレル信号変換装置１は、制御回路１０と、並列直列相互変換（ＳｅｒＤｅｓ）回路１２とを備えて構成される。このシリアル信号・パラレル信号変換装置１は、パラレル送信データｔｘ＿ｄａｔａをシリアル差動送信信号ＴＸＰ／ＴＸＮへ変換して送信し、また、シリアル差動受信信号ＲＸＰ／ＲＸＮをパラレル受信データｒｘ＿ｄａｔａへ変換する。

制御回路１０は、電源と接続されており、並列直列相互変換回路１２を制御するための同期信号ＴＸ＿ＳＹＮＣとモード信号ｍｏｄｅを発信する回路である。また、並列直列相互変換回路１２へパラレル送信データｔｘ＿ｄａｔａを送信し、並列直列相互変換回路１２からパラレル受信データｒｘ＿ｄａｔａを受信する。

並列直列相互変換回路１２は、制御回路１０から入力される同期信号ＴＸ＿ＳＹＮＣ及びモード信号ｍｏｄｅに基づき、同じく制御回路１０から入力されるパラレル送信データｔｘ＿ｄａｔａを並列直列相互変換回路１２内に備えられている送信回路においてシリアル差動送信信号ＴＸＰ／ＴＸＮに変換して、送信する。同様に、外部から受信したシリアル差動受信信号ＲＸＰ／ＲＸＮを並列直列相互変換回路１２内に備えられている受信回路（ＲＸ：Receiver）においてパラレル受信データｒｘ＿ｄａｔａへ変換して、制御回路へ出力する。このとき、並列直列相互変換回路１２内の各回路において各信号は、レギュレータによりＶＤＤとＶＳＳに基づいた電圧に制御される。また、各信号のクロック周波数は、外部から与えられる差動リファレンスクロックＣＬＫＲＥＦＰ／ＣＬＫＲＥＦＮに基づいて制御される。本実施形態は、送信回路に係る実施形態であるので、以下、送信回路に係る制御について詳しく説明する。

図２は、図１に示す並列直列相互変換回路１２の回路構成を示した図である。並列直列相互変換回路１２は、入力されたクロック信号を各送信回路のレーンに振り分けるコモンブロック（ＣＯＭ）１４と、レーン１６Ａ、Ｂ、・・・、ｎと、を備えて構成される。コモンブロック１４は、位相同期回路（ＰＬＬ：Phase Locked Loop）１８と、ＶＤＤ＿ＣＫＤＩＳＴブロック２０とを備えて構成される。位相同期回路１８は、外部からの参照クロック信号の位相を同期し、高速クロックＨＳ＿ＣＬＫを生成する回路である。ＶＤＤ＿ＣＫＤＩＳＴブロック２０は、レギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴで動作する回路ブロックである。

レーン１６Ａはデータを送信する回路である送信回路３０Ａと、データを受信する回路である受信回路４０Ａとを備えて構成される。送信回路３０Ａは、ＶＤＤ＿ＴＸブロック５０Ａと、並列入力直列出力シフトレジスタ（ＰＩＳＯ：Parallel In Serial Out）６０Ａとを備えて構成される。ＶＤＤ＿ＴＸブロック５０Ａは、レギュレータ電圧ＶＤＤ＿ＴＸで動作してクロック信号を分周する回路ブロックである。また、並列入力直列出力シフトレジスタ６０Ａは、パラレル送信データをシリアライズされた差動送信信号へ変換する回路である。

レーン１６Ｂ、・・・、ｎについても、レーン１６Ａと同様の構成である。すなわち、レーン１６ｎは、送信回路３０ｎと、受信回路４０ｎとを備えて構成され、送信回路３０ｎは、ＶＤＤ＿ＴＸブロック５０ｎと、並列入力直列出力シフトレジスタ６０ｎとを備えて構成される。

次に、並列直列相互変換回路１２の作用を説明する。なお、ＶＤＤ＿ＣＫＤＩＳＴブロック２０及びＶＤＤ＿ＴＸブロック５０の詳細については後述するので、それ以外の構成について説明をする。まず、外部から入力された差動リファレンスクロックＣＬＫＲＥＦＰ／ＣＬＤＲＥＦＮは、コモンブロック１４内の位相同期回路１８に入力される。位相同期回路１８は、入力されたクロック信号の位相を同期して、高速クロック信号ＨＳ＿ＣＬＫを生成する。この高速クロック信号ＨＳ＿ＣＬＫがデータを送受信する信号のクロック周波数となる。位相同期回路１８により出力された高速クロック信号ＨＳ＿ＣＬＫは、ＶＤＤ＿ＣＫＤＩＳＴブロック２０に入力され、制御回路１０から同期信号ＴＸ＿ＳＹＮＣが入力されたタイミングで、電圧やスリューなどの品質が制御された差動高速クロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮへと変換される。

電圧やスリューなどの品質が制御された差動高速クロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮは、レーン１６Ａに入力される。レーン１６Ａ内では制御された差動高速クロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮは、ＶＤＤ＿ＴＸブロック５０Ａに伝えられる。その後、制御された差動高速クロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮはレーン１６Ａから出力される。

ＶＤＤ＿ＴＸブロック５０Ａでは、制御された差動高速クロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮを分周し、パラレル送信データｔｘ＿ｄａｔａ［０］をシリアル信号に変換するためのクロック信号ＤＩＶ２Ｐ＿０を生成する。並列入力直列出力シフトレジスタ６０Ａは、制御回路１０から入力されたパラレル送信データｔｘ＿ｄａｔａ［０］を、このＤＩＶ２Ｐ＿０信号に基づいてシリアル差動送信信号ＴＸＰ［０］／ＴＸＮ［０］に変換し、外部へと送信する。

一方で、レーン１６Ａから出力された電圧やスリューなどの品質が制御された差動高速クロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮは、レーン１６Ｂへと入力される。レーン１６Ｂではレーン１６Ａと同様の信号の変換がされる。すなわち、ＶＤＤ＿ＴＸブロック５０Ｂにおいて、電圧が制御された差動高速クロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮを分周し、ＤＩＶ２Ｐ＿１が生成され、このＤＩＶ２Ｐ＿１を参照してｔｘ＿ｄａｔａ［１］は、シリアル差動送信信号ＴＸＰ［１］／ＴＸＮ［１］へ変換され、外部へと送信される。この後も同様の変換がレーン１６ｎまで行われる。

次に本実施形態に係るレギュレータの構成について、図３及び図４を用いて説明する。以下、レーン１６Ａ、Ｂ、・・・、ｎは同じ構成であるので、これら複数あるレーンの内、一つについて説明を行い、添え字は省略する。図３は、図２におけるＶＤＤ＿ＣＫＤＩＳＴブロック２０とＶＤＤ＿ＴＸブロック５０の構成を示した図である。ＶＤＤ＿ＣＫＤＩＳＴブロック２０は、レギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴで動作する回路ブロックであり、電圧制御回路２１と、電流制御回路２２と、グリッチフリー回路２３と、クロック信号出力回路２４と、バッファ２５と、を備えて構成される。一方のＶＤＤ＿ＴＸブロック５０は、レギュレータ電圧ＶＤＤ＿ＴＸで動作する回路ブロックであり、電圧制御回路５１と、分周回路５２と、バッファ５３とを備えて構成される。

電圧制御回路２１は、電流制御回路２２に接続されており、オペアンプＯＰ１と、ｎＭＯＳ素子Ｍ１と、ｐＭＯＳ素子Ｍ２と、抵抗Ｒ１、Ｒ２と、を備える電圧を制御するための回路である。すなわち、オペアンプＯＰ１の入力（＋）端子に参照電圧を印加し、入力（−）端子に負帰還電圧をかけることにより定電圧回路を構成し、ｎＭＯＳ素子Ｍ１により電流を制御し、ｐＭＯＳ素子Ｍ２によりイネーブル信号が与えられたときに出力するように構成されている。なお、図３では電圧制御回路２１として、具体的に一例を示したが、一般的なレギュレータ電圧を生成する回路であれば、どのような構成であっても構わない。

電流制御回路２２は、電圧制御回路２１と、制御回路１０と、クロック信号出力回路２４と、バッファ２５と、に接続されており、レーン１６Ａ、Ｂ、・・・、ｎ間において同期をとるときに起こる電圧ＶＤＤ＿ＣＫＤＩＳＴのドロップを押さえるための回路である。図４は、電流制御回路２２の一例を示した図である。この図４を用いて、電流制御回路２２の説明をする。電流制御回路２２は、電圧制御回路２１から出力された電圧に基づいた電流を制御し、クロック信号出力回路２４及びバッファ２５に電圧を供給する回路である。この電流制御回路２２は、あらかじめ電圧制御回路２１の出力する電圧に基づいてダミー電流を消費しておき、クロック信号出力回路２４がクロックを出力するタイミングでダミー電流の消費を停止する回路である。

より具体的には、電流制御回路２２は、デコーダ２２０と、抵抗Ｒａ、Ｒｂ、・・・、Ｒｎと、ｎＭＯＳ素子Ｍａ、Ｍｂ、・・・、Ｍｎと、を備えて構成される。抵抗ＲａとｎＭＯＳ素子Ｍａは、直列に接続され、さらにｎＭＯＳ素子Ｍａのソース側を接地することにより、ダミー電流を消費するための回路を構成する。抵抗ＲｂとｎＭＯＳ素子Ｍｂ、・・・、抵抗ＲｎとｎＭＯＳ素子Ｍｎも、同様にそれぞれ直列に接続され、ｎＭＯＳ素子のソース側を接地することにより、ダミー電流を消費するための回路を構成する。

これらのダミー電流を消費するための回路は、電圧制御回路２１の出力に対して、各々並列に備えられている。デコーダ２２０は、電流消費を制御する回路であり、モード信号ｍｏｄｅの情報から、いずれの抵抗にダミー電流を消費させるかを決定し、ダミー電流消費の制御をする回路である。すなわち、電流制御回路２２は、電圧制御回路２１の出力に対して、１又は複数のダミー電流を消費する回路を備えている。

図３に戻り、他の構成について説明をする。グリッチフリー回路２３は、制御回路１０と、位相同期回路１８と、信号入力回路２４と、に接続されており、高速クロック信号ＨＳ＿ＣＬＫｘのグリッチを回避するための回路である。具体的には、同期信号ＴＸ＿ＳＹＮＣに従い高速クロック信号ＨＳ＿ＣＬＫｘにグリッチが乗らないタイミングでゲート回路２４を開ける信号ＧＡＴＥ＿ＯＰＥＮを出力する。

クロック信号出力回路２４は、位相同期回路１８と、電流制御回路２２と、グリッチフリー回路２３と、バッファ２５と、に接続されており、例えば、ＮＡＮＤゲートやクロックトインバータであり、グリッチフリー回路２３から出力されたゲート信号ＧＡＴＥ＿ＯＰＥＮに従い、クロック出力のオン／オフを切り替える。そして、クロックが出力される状態であるときに、入力された高速クロック信号ＨＳ＿ＣＬＫを電圧ＶＤＤ＿ＣＫＤＩＳＴに基づいて、高速クロック信号ＨＳ＿ＣＬＫｘとして出力する。

バッファ回路２５は、電流制御回路２２と、クロック信号出力回路２４と、に接続されており、入力された１相のクロック信号ＨＳ＿ＣＬＫｘを電圧ＶＤＤ＿ＣＫＤＩＳＴに基づいて出力する回路である。このバッファ回路２５は、１相である高速クロック信号ＨＳ＿ＣＬＫｘを２相の差動高速クロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮへと変換する。なお、バッファ回路２５は、送信回路へ伝送するクロック信号を調整するものであって、前段のクロック信号出力回路２４の出力するクロックの電圧やスリューなどの品質が十分な値であれば、省略しても構わない。この場合、高速クロック信号ＨＳ＿ＣＬＫｘを、クロック信号出力回路２４において２相のクロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮへと変換する必要がある。

ＶＤＤ＿ＴＸブロック５０は、レギュレータ電圧ＶＤＤ＿ＴＸで動作する回路ブロックであり、差動高速クロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮを入力すると、分周してクロック信号ＤＩＶ２Ｐを出力する回路ブロックであり、電圧制御回路５１と、分周回路５２と、バッファ５３とを備えて構成される。電圧制御回路５１は、電圧制御回路２１と同様の構成であり、オペアンプＯＰ２と、ｎＭＯＳ素子Ｍ３と、ｐＭＯＳ素子Ｍ４と、抵抗Ｒ３、Ｒ４とを備えて構成され、レギュレータ電圧ＶＤＤ＿ＴＸを制御する。分周回路５２は、バッファ２５と、電圧制御回路５１と、に接続されており、入力されたクロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮを分周するための回路である。バッファ５３は、電圧制御回路５１と、分周回路５２と、に接続されており、分周回路の出力するクロックの電圧やスリューなどの品質を制御するものであり、バッファ２５と同様に、分周回路の出力する信号の電圧やスリューなどの品質が十分な値であれば、省略しても構わない。

以上が本実施形態に係るシリアライザの構成の説明であったが、以下、本実施形態に係るシリアライザの作用について、上述した図３及び図４を用いて説明する。まず、ＶＤＤ＿ＣＫＤＩＳＴブロック２０の電圧制御回路２１は、外部から印加されている電圧ＶＤＤと、電圧ＶＳＳとに基づき、並列直列相互変換回路１２内の電源からの参照電圧ＶＲＥＦを電圧ＶＤＤ＿ＣＫＤＩＳＴへと制御する。

電流制御回路２２は、制御回路１０から入力されたモード信号ｍｏｄｅに基づいて、電圧制御回路２１より出力された電圧に基づきダミー電流を流すことにより、電流量を制御する。ここでモード信号ｍｏｄｅは、例えばクロック信号ＨＳ＿ＣＬＫの周波数の情報に基づいて生成される信号である。この場合、電流制御回路２２は、クロック信号のクロック周波数に基づき複数のダミー電流を消費する回路を選択し、選択したダミー電流を消費する回路がダミー電流を消費するように制御する。図４を用いて電流制御回路２２の作用を説明する。

入力されたモード信号ｍｏｄｅは、デコーダ２２０により制御信号へと変換する。デコーダ２２０は、制御信号に従いオンにするｎＭＯＳ素子にしきい値電圧Ｖｔｈ以上の電圧を印加する。例えば、ｎＭＯＳ素子ＭａにｎＭＯＳ素子Ｍａをオンにするためのしきい値電圧Ｖｔｈ以上の電圧ＥＮ＿ＳＩＮＫ０が印加された場合には、ｎＭＯＳ素子Ｍａがオンとなり、抵抗Ｒａを通して、ダミー電流がグラウンドへ流れる。いくつのｎＭＯＳ素子がオンになるかはクロック信号の周波数などの情報により決定され、デコーダ２２０は、オンとする必要があるｎＭＯＳ素子のゲートに電圧ＥＮ＿ＳＩＮＫが印加されるように電圧を出力する。流すダミー電流の消費量は、制御回路１０から同期信号ＴＸ＿ＳＹＮＣがアサートされたときに、レーンを構成する複数の送信回路３０に対して高速クロック信号ＨＳ＿ＣＬＫのパスがイネーブルすることによりに発生する負荷電流の量に基づいて制御される。図４においては複数のダミー電流を消費する回路が示されているが、１つの抵抗だけでダミー電流を制御することが可能な場合においては、１つのダミー電流を消費する回路が備えられていればよい。

すなわち、ダミー電流を消費する回路を制御する回路であるデコーダ２２０は、クロック信号のクロック周波数に基づいて、選択したダミー電流を消費する回路のｎＭＯＳ素子Ｍｘがオンとなるしきい値電圧Ｖｔｈ以上の電圧ＥＮ＿ＳＩＮＫｘを印加することによりダミー電流を消費する制御をする。

再び図３に戻り、ＶＤＤ＿ＣＫＤＩＳＴブロック２０の説明をする。位相同期回路１８から出力された高速クロック信号は、グリッチフリー回路２３と、クロック信号出力回路２４とに入力される。この状態において、制御回路１０から同期信号ＴＸ＿ＳＹＮＣがグリッチフリー回路２３に入力されると、グリッチフリー回路２３により同期信号であるＧＡＴＥ＿ＯＰＥＮ信号がクロック信号出力回路２４に出力される。このＧＡＴＥ＿ＯＰＥＮ信号がクロック信号出力回路２４に入力されると、クロック信号出力回路２４は、ＮＡＮＤゲートやクロックトインバータがクロックを出力する状態となり、レギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴで制御されたクロック信号ＨＳ＿ＣＬＫｘを出力する。

このＧＡＴＥ＿ＯＰＥＮ信号がクロック信号出力回路２４に入力されるタイミングで、制御回路１０から電流制御回路２２へ同様に同期信号ＴＸ＿ＳＹＮＣが入力されることにより、電流制御回路２２において消費されていたダミー電流が消費されなくなる。このため、レギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴに掛かる負荷電流の値は、同期信号ＴＸ＿ＳＹＮＣが入力されるタイミングにおいて大きく変動することがなくなり、レギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴが大きくドロップすることもなくなる。ＨＳ＿ＣＬＫｘは、バッファ２５により再度レギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴにより制御され、差動高速クロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮとして出力される。

一方、ＶＤＤ＿ＴＸブロック５０では、電圧制御回路５１により、レギュレータ電圧ＶＤＤ＿ＴＸが生成され、分周回路５２へ入力されている。ＶＤＤ＿ＣＫＤＩＳＴブロック２０が出力した差動高速クロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮは、ＶＤＤ＿ＴＸブロック５０の分周回路５２へ入力される。差動高速クロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮが入力された分周回路５２では、クロック信号を分周し、さらに、レギュレータ電圧ＶＤＤ＿ＴＸにより、電圧やスリューなどの品質が制御される。バッファ５３は、分周回路５２が出力した信号の電圧やスリューなどの品質を再度調整し、出力する。出力された信号ＤＩＶ２Ｐは、送信するパラレル信号のクロック信号であり、図２の並列入力直列出力シフトレジスタ６０へパラレル送信データｔｘ＿ｄａｔａとともに入力され、シリアル差動送信信号ＴＸＰ／ＴＸＮが生成され、シリアライザから出力される。

図５は、一連の動作時の各電圧及び電流の変化を示しているタイミングチャートである。一番上のグラフは、ＶＤＤ＿ＣＫＤＩＳＴの電圧の変化を示すグラフである。クロック信号出力回路２４に入力されている高速クロック信号ＨＳ＿ＣＬＫは、同期信号ＴＸ＿ＳＹＮＣがＨｉｇｈになったタイミングでグリッチの無い高速クロック信号ＨＳ＿ＣＬＫｘとして、バッファ２５から出力される。電流制御回路２２が無い状況においてはこのグリッチが除去された高速クロック信号ＨＳ＿ＣＬＫｘが出力されるタイミングで、破線に示すように電圧がドロップしてしまうが、電流制御回路２２においてダミー電流を制御して電流を消費させることにより電圧のドロップを防ぐことができる。この消費するダミー電流の消費量は、クロック信号出力回路２４に入力されるクロック信号ＨＳ＿ＣＬＫが出力された場合に流れる負荷電流の量に基づいて制御される。そして、高速クロック信号は、ドロップ電圧による劣化を起こさずに、レギュレータにより差動高速クロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮに変換され、各送信レーン１６へと出力される。

より具体的には、電流制御回路２２が無い状況においては、レギュレータの回路内で消費される電流は、Ｉ＿ＶＤＤ＿ＣＫＤＩＳＴの破線部分が示すように、ＨＳ＿ＣＬＫｘが立ち上がったタイミングで急激に増加してしまう。そこで、電流制御回路２２において、ＥＮ＿ＳＩＮＫ０、１、・・・、ｎの信号によってダミー電流をあらかじめ消費させておき、同期信号ＴＸ＿ＳＹＮＣが入力されたタイミングでダミー電流を流すことを停止すると、グラフに示すように常時一定の電流が消費されている状態になる。このダミー電流の消費量の制御をすることにより、同期信号ＴＸ＿ＳＹＮＣが入力されたタイミングでＶＤＤ＿ＣＫＤＩＳＴの電圧がドロップすることがなくなり、レーンを構成する各送信回路に高速クロック信号を入力することが可能となる。なお、ここでいうＴＸ＿ＳＹＮＣが入力されたタイミングとは、ＴＸ＿ＳＹＮＣが入力された瞬間のことをいうのはもちろんのこと、ＴＸ＿ＳＹＮＣが入力された瞬間の所定時間前後する時間をも含む概念であるとする。以下、タイミングについては同様の解釈をとるものとする。

以上のように、本実施形態によれば、レギュレータを用いたレーン間同期回路を用いた並列直列相互変換回路１２におけるシリアライザにおいて、高速クロック信号を入力する前後でのレギュレータの負荷電流が一定になるように制御をすることで、高速クロック信号出力時のレギュレータの電圧ドロップを抑制し、送信回路のレーン間同期を実現することができる。このとき、レギュレータの安定化容量を増やさずにレギュレータの電圧ドロップを抑制できるので、レギュレータの回路面積を小さく抑えることができる。また、各レーンに分配する高速クロック信号のレギュレータ電圧ドロップを抑制することでクロック品質が改善し、高速動作時にもレーン間の同期をとることが可能となる。

なお、図３は、ＶＤＤ＿ＣＫＤＩＳＴブロック２０のレギュレータのみに電流制御回路２２を備えるものであるが、ＶＤＤ＿ＴＸもＶＤＤ＿ＣＫＤＩＳＴと同様にドロップする可能性があることに鑑みて、図６に示すようにＶＤＤ＿ＴＸブロック５０のレギュレータにも電流制御回路５４を備える構成とすることもできる。この場合、上述した電流制御回路２１による制御と同様の制御を電流制御回路５４において行うことにより、ＶＤＤ＿ＴＸ電圧のドロップも、ＶＤＤ＿ＣＫＤＩＳＴ電圧と同様に回避することが可能となる。

（第１実施形態の変形例１）
上述した第１実施形態では、送信側回路へ高速クロックを出力することにより消費される電流を考慮したダミー電流をあらかじめ消費しておくことにより、低ドロップアウトレギュレータ電圧のドロップを回避する構成の例を説明したが、送信側回路以外にも同じクロック信号を用いることがある。そこで、本変形例においては、同期信号がアサートされたタイミングで、送信側回路以外の回路、例えば受信側の回路であるデシリアライザ内の回路における消費電流を利用してクロック信号のドロップを防ぐ構成について説明する。以下、上述した第１実施形態とは異なる部分について、詳しく説明する。

図７は、本変形例の一例におけるＶＤＤ＿ＣＫＤＩＳＴブロック２０と、ＶＤＤ＿ＴＸブロック５０と、受信側の回路の一部を構成するＶＤＤ＿ＲＸブロック７０の一部と、を示す図である。ＶＤＤ＿ＣＫＤＩＳＴブロック２０は、第１実施形態における構成に加え、受信側クロック生成回路２８を備える。

受信側クロック生成回路２８は、図２における、受信回路４０に入力されるクロック信号を生成するための回路であり、位相変換器２８０と、バッファ２８２と、を備えて構成される。位相変換器２８０は、位相同期回路１８と、バッファ２８２との間に接続され、高速クロック信号ＨＳ＿ＣＬＫの位相をπ／２遅らせた高速クロック信号ＨＳ＿ＣＬＫｙを、バッファ２８２へ出力する回路である。

バッファ２８２は、位相変換器２８０と、電圧制御回路２１と、ＶＤＤ＿ＲＸブロックとに接続される。このバッファ２８２は、バッファ２５とほぼ同等のものであり、入力された高速クロック信号ＨＳ＿ＣＬＫｙの電圧やスリューなどの品質を調整し、さらに、２相の差動直交高速クロック信号ＨＳ＿ＣＬＫＱＰ／ＨＳ＿ＣＬＫＱＮとして出力する回路である。これらの差動直交高速クロック信号ＨＳ＿ＣＬＫＱＰ／ＨＳ＿ＣＬＫＱＮは、同期信号ＴＸ＿ＳＹＮＣがアサートされる前からＶＤＤ＿ＲＸブロック７０へ入力されている。

ＶＤＤ＿ＲＸブロック７０は、受信回路４０に備えられており、レギュレータ電圧ＶＤＤ＿ＲＸで動作する回路ブロックである。１つの受信回路４０に、１つのＶＤＤ＿ＲＸブロック７０が備えられているので、ＶＤＤ＿ＴＸブロック５０と同様に、複数のＶＤＤ＿ＲＸブロック７０によりレーンを構成している。このＶＤＤ＿ＲＸブロック７０には、受信した信号のデータをラッチするためのクロック信号を生成する、位相混合器７２が備えられている。

位相混合器７２は、２組の直交する差動高速クロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮ及び差動直交高速クロック信号ＨＳ＿ＣＬＫＱＰ／ＨＳ＿ＣＬＫＱＮを混合する回路である。すなわち、位相混合器７２は、差動高速クロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮと、それらの信号からπ／２位相が遅れている差動直交高速クロック信号ＨＳ＿ＣＬＫＱＰ／ＨＳ＿ＣＬＫＱＮが入力され、これらのクロック信号を混合した信号を出力する。また、位相混合器７２についても、ＶＤＤ＿ＲＸブロック７０と同様に、複数の位相混合器７２によりレーンが構成されている。なお、ＶＤＤ＿ＲＸブロック７０における他の構成要素に関しては、図示及び説明を省略する。

次に、図７及び図８を用いて、本変形例の動作を説明する。図８は、本変形例の動作時におけるタイミングチャートである。まず、受信側クロック生成回路２８へ、位相同期回路１８から直接高速クロック信号ＨＳ＿ＣＬＫが入力されるのではなく、バッファ２５から出力された高速クロック信号ＴＸ＿ＨＳ＿ＣＫＩＰが入力されると仮定した場合を考える。この場合、同期信号ＴＸ＿ＳＹＮＣがアサートされたタイミングで、位相混合器７２へ４重化されたクロック信号が入力される。すなわち、位相混合器７２へ同じタイミングで急激に電流が流れるため、ＶＤＤ＿ＣＫＤＩＳＴブロック２０における消費電流Ｉ＿ＶＤＤ＿ＣＫＤＩＳＴが急激に増加し、それに従い、レギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴも破線のようにドロップしてしまい、それぞれのクロック信号の品質を保つことが困難となる。

そこで、受信側クロック生成回路２８へ同期信号ＴＸ＿ＳＹＮＣのアサートと関係なく高速クロック信号ＨＳ＿ＣＬＫを入力しておくことにより、このレギュレータ電圧のドロップを防ぐ。まず、同期信号ＴＸ＿ＳＹＮＣがアサートされるタイミングに拘わらず、位相変換器２８０は、高速クロック信号ＨＳ＿ＣＬＫと直交する信号、すなわち、高速クロック信号ＨＳ＿ＣＬＫの位相をπ／２遅らせたクロック信号ＨＳ＿ＣＬＫｙを定常的に出力する。バッファ２８２は、位相変換器２８０から入力された高速クロック信号ＨＳ＿ＣＬＫｙを２相の差動直交高速クロック信号ＨＳ＿ＣＬＫＱＰ／ＨＳ＿ＣＬＫＱＮへと２相化して位相混合器７２へと出力しておく。

このように、同期信号ＴＸ＿ＳＹＮＣの状態によらず、定常的にπ／２位相が遅れた差動直交高速クロック信号ＨＳ＿ＣＬＫＱＰ／ＨＳ＿ＣＬＫＱＮを位相混合器７２へと出力しておくことにより、同期信号ＴＸ＿ＳＹＮＣがアサートされたタイミングにおいて、回路内での消費電流の増加は、高速クロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮが位相混合器７２へと出力されることに起因する回路内の消費電流を考慮すればよいこととなる。すると、図８のように、消費電流Ｉ＿ＶＤＤ＿ＣＫＤＩＳＴは、実線のようにほぼ一定となり、レギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴのドロップも、実線で示すように、減少させることが可能となる。

以上のように、本変形例によれば、レギュレータを用いたレーン間同期回路を用いた並列直列相互変換回路１２におけるデシリアライザにおいて、高速クロック信号を入力する前後でのレギュレータの負荷電流が一定になるように制御をすることで、高速クロック信号出力時のレギュレータの電圧ドロップを抑制し、送信回路のレーン間同期を実現することができる。さらに、ＶＤＤ＿ＲＸブロック７０へＶＤＤ＿ＣＫＤＩＳＴブロック２０において制御したクロック信号が出力される場合においても、出力する４相のクロック信号のうち、２相のクロック信号を定常的に出力しておくことにより、同期信号ＴＸ＿ＳＹＮＣがアサートされたタイミングで起こるレギュレータ電圧のドロップを抑制することができる。

なお、位相混合器７２は、図７に示すようにＳｅｔ／Ｒｅｓｅｔの信号を受け付けるようにしておいてもよい。この場合、Ｒｅｓｅｔ信号が入力されている時には、位相混合器７２の出力を差動直交高速クロック信号ＨＳ＿ＣＬＫＱＰ／ＨＳ＿ＣＬＫＱＮ成分が０になるように制御することで、位相混合器７２からの出力先においてＶＤＤ＿ＲＸブロック７０内におけるクロックパスの消費電力を増加しないようにすることもできる。

（第１実施形態の変形例２）
上述した変形例１では、ＶＤＤ＿ＲＸブロック７０へ４相のクロック信号を入力する場合について述べたが、本変形例では、高速クロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮに直交する、π／２位相が遅れている２相のクロック信号のうち一方のクロック信号を所定の時間、位相混合器７２へ入力しない構成とすることにより、さらにレギュレータ電圧のドロップを減少させようとするものである。以下、上述した実施形態とは異なる部分について、詳しく説明する。

図９は、本変形例に係る回路構成を示す図である。本変形例においては、受信側ブロック生成回路２８は、位相変換器２８０と、バッファ２８２とを備える点においては変形例１と同様であるが、さらに、位相変換器２８４と、バッファ２８６と、ディレイ回路２８８と、ＥｘＮＯＲ（Exclusive NOR：排他的論理和の否定）回路２９０と、グリッチフリー回路２９２と、を備えて構成される。

位相変換器２８０は、変形例１と同様に、位相同期回路１８と、バッファ２８２との間に接続され、高速クロック信号ＨＳ＿ＣＬＫを入力すると、π／２位相の遅れた高速クロック信号ＨＳ＿ＣＬＫｙを出力する回路である。バッファ２８２は、位相変換器２８０と、電圧制御回路２１と、位相混合器７２と、接続される。このバッファ２８２は、電圧やスリューなど品質を調整するバッファであることは、変形例１と同様であるが、出力するのは、２相のクロック信号ではなく、１相の直交高速クロック信号ＨＳ＿ＣＬＫＱＰを出力する。

位相変換器２８４は、位相同期回路１８と、バッファ２８６との間に接続され、さらにグリッチフリー回路２９２と接続されている。この位相変換器２８４は、高速クロック信号ＨＳ＿ＣＬＫが入力されると、３π／２位相の遅れた高速クロック信号ＨＳ＿ＣＬＫｚを、入力されるＧＡＴＥ＿ＯＰＥＮｚ信号に従い出力する回路である。バッファ２８６は、位相変換器２８４と、位相混合器７２との間に接続され、バッファ２８２と同様に、入力された高速クロック信号ＨＳ＿ＣＬＫｚの電圧やスリューなどの品質を調整し、１相の直交高速クロック信号ＨＳ＿ＣＬＫＱＮを出力する回路である。

ディレイ回路２８８は、制御回路１０と、ＥｘＮＯＲ回路２９０との間に接続され、位相変換器２８４から高速クロック信号ＨＳ＿ＣＬＫｚが出力するタイミングを遅延させる回路である。ＥｘＮＯＲ回路２９０は、制御回路１０及びディレイ回路２８８と入力側に接続され、グリッチフリー回路２９２と出力側で接続される回路である。このＥｘＮＯＲ回路２９０は、制御回路１０から出力された同期信号ＴＸ＿ＳＹＮＣ及びディレイ回路２８８の出力した信号がともにＨｉｇｈであるとき、又は、ともにＬｏｗであるときのみ、Ｈｉｇｈを出力する回路である。すなわち、制御回路から同期信号ＴＸ＿ＳＹＮＣが出力される前は、Ｈｉｇｈ信号を出力し、制御回路から同期信号ＴＸ＿ＳＹＮＣが出力されて、ディレイ回路２８８において設定された遅延時間が経過するまでは、Ｌｏｗ信号を出力し、ディレイ回路２８８において設定された遅延時間が経過したのちは、Ｈｉｇｈ信号を出力するような回路である。

グリッチフリー回路２９２は、位相同期回路１８と、ＥｘＮＯＲ回路２９０と、位相変換器２８４とに接続され、位相変換器２８４へＧＡＴＥ＿ＯＰＥＮｚ信号を出力する回路である。このグリッチフリー回路２９２は、ＥｘＮＯＲ回路２９０の出力する信号がＨｉｇｈであるときには、Ｈｉｇｈ（オン）を出力し、ＥｘＮＯＲ回路２９０の出力する信号がＬｏｗであるときには、Ｌｏｗ（オフ）を出力する。さらに、オン、オフの信号を切り替える際の信号の立ち上がりや立ち下がりにおいては、位相同期回路１８から入力される高速クロック信号ＨＳ＿ＣＬＫに基づき、グリッチのないタイミングで信号を出力する。

次に、本変形例における受信側クロック生成回路の動作を説明する。まず、位相同期回路１８から高速クロック信号ＨＳ＿ＣＬＫを入力された位相変換器２８０は、入力された高速クロック信号ＨＳ＿ＣＬＫの位相をπ／２遅らせた高速クロック信号ＨＳ＿ＣＬＫｙを出力する。高速クロック信号ＨＳ＿ＣＬＫｙが入力されたバッファ２８２は、電圧やスリューなどの品質を調整した１相の直交高速クロック信号ＨＳ＿ＣＬＫＱＰを出力する。

制御回路１０から同期信号ＴＸ＿ＳＹＮＣがアサートされていない状態においては、ＥｘＮＯＲ回路２９０は、同期信号ＴＸ＿ＳＹＮＣであるＬｏｗの信号と、ディレイ回路２８８の出力信号であるＬｏｗの信号が入力され、Ｈｉｇｈの信号が出力される。Ｈｉｇｈの信号を入力されたグリッチフリー回路の出力により、ＧＡＴＥ＿ＯＰＥＮｚ信号はオンとなるので、位相変換器２８４も位相変換器２８０と同様に、高速クロック信号ＨＳ＿ＣＬＫの位相を３π／２遅らせた高速クロック信号ＨＳ＿ＣＬＫｚを出力する。高速クロック信号ＨＳ＿ＣＬＫｚが入力されたバッファ２８６は、電圧やスリューなどの品質を調整した１相の直交高速クロック信号ＨＳ＿ＣＬＫＱＮを出力する。そして、これらのバッファ２８２、２８６から出力されたクロック信号は、２相化され、位相混合器７２へと入力される。

この状態において、制御回路１０が同期信号ＴＸ＿ＳＹＮＣをアサートすると、ディレイ回路２８８により所定の時間が経過するまでは、ＥｘＮＯＲ回路２９０は、同期信号ＴＸ＿ＳＹＮＣであるＨｉｇｈの信号と、ディレイ回路２８８の出力信号であるＬｏｗの信号が入力されることとなり、Ｌｏｗを出力する。Ｌｏｗが入力されたグリッチフリー回路２９２は、ＧＡＴＥ＿ＯＰＥＮｚ信号をオフとし、位相変換器２８４は、高速クロック信号ＨＳ＿ＣＬＫｚを出力しない状態となる。図１０は、本変形例の動作におけるタイミングチャートであるが、この間は、直交高速クロック信号ＨＳ＿ＣＬＫｚがＬｏｗで一定となっている状態となる。この場合、位相混合器７２には、２相の高速クロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮ及び１相の直交高速クロック信号ＨＳ＿ＣＬＫＱＰのあわせて３相のクロック信号が入力されることとなる。

次に、ディレイ回路２８８で設定されている遅延時間が経過した後は、ＥｘＮＯＲ回路２９０には、同期信号ＴＸ＿ＳＹＮＣであるＨｉｇｈの信号と、ディレイ回路２８８の出力信号であるＨｉｇｈの信号が入力されるため、ＥｘＮＯＲ回路２９０は、Ｈｉｇｈの信号を出力する。Ｈｉｇｈが入力されたグリッチフリー回路２９２は、ＧＡＴＥ＿ＯＰＥＮｚ信号をグリッチのないタイミングで出力する。このＧＡＴＥ＿ＯＰＥＮｚ信号が入力された位相変換器２８４は、再び高速クロック信号ＨＳ＿ＣＬＫｚを出力し、位相混合器７２には、４相の高速クロック信号が入力されることとなる。

すなわち、位相混合器７２には、同期信号ＴＸ＿ＳＹＮＣがアサートされる前は、２相の差動直交高速クロック信号ＨＳ＿ＣＬＫＱＰ／ＨＳ＿ＣＬＫＱＮが入力され、同期信号ＴＸ＿ＳＹＮＣがアサートされてから所定の時間が経過するまでは、３相のクロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮ、ＨＳ＿ＣＬＫＱＰが入力され、同期信号ＴＸ＿ＳＹＮＣがアサートされてから所定の時間が経過した後に、直交する４相のクロック信号ＴＸ＿ＨＳ＿ＣＫＩＰ／ＴＸ＿ＨＳ＿ＣＫＩＮ、ＨＳ＿ＣＬＫＱＰ／ＨＳ＿ＣＬＫＱＮが入力されることとなる。

以上のように、本変形例によっても、レギュレータを用いたレーン間同期回路を用いた並列直列相互変換回路１２におけるデシリアライザにおいて、高速クロック信号を入力する前後でのレギュレータの負荷電流が一定になるように制御をすることで、高速クロック信号出力時のレギュレータの電圧ドロップを抑制し、送信回路のレーン間同期を実現することができる。

また、ＶＤＤ＿ＲＸブロック７０へＶＤＤ＿ＣＫＤＩＳＴブロック２０において制御したクロック信号が出力される場合においても、出力する４相のクロック信号のうち、２相のクロック信号を定常的に出力しておくことにより、同期信号ＴＸ＿ＳＹＮＣがアサートされたタイミングで起こるレギュレータ電圧のドロップを抑制することができる。さらに、クロック信号を２相から４相へとする間に所定の時間だけクロック信号を３相とすることにより、レギュレータ電圧のドロップを上述した変形例１よりも抑制することができる。

（第２実施形態）
上述した第１実施形態では、あらかじめダミー電流を消費しておくことにより、低ドロップアウトレギュレータ電圧のドロップを回避する構成の例を説明したが、第２実施形態においては、制御回路１０が発信する同期信号を制御することにより低ドロップアウトレギュレータ電圧のドロップを回避する構成について説明する。以下、上述した第１実施形態と異なる部分について、詳しく説明する。なお、並列直列相互変換回路１２の構成は、第１実施形態と同様に図２に示す通りである。

図１１に示すように、本実施形態に係るＶＤＤ＿ＣＫＤＩＳＴブロック２０は、電圧制御回路２１と、バッファ２５と、を備える点においては、上述した第１実施形態と同様であるが、電流制御回路２２と、グリッチフリー回路２３と、クロック信号出力回路２４と、の代わりに、制御回路１０から出力される同期信号ＴＸ＿ＳＹＮＣを制御するための送信機同期信号入力回路２６を備えている点において、第１実施形態と異なる。

次に図１２を用いて、送信機同期信号入力回路２６の構成を説明する。送信機同期信号入力回路２６は、同期式分周回路２６０と、マルチプレクサ２６２と、複数のディレイ回路２６４と、複数のアンド回路２６６と、複数のグリッチフリー回路２６８と、を備えて構成される。

同期式分周回路２６０は、位相同期回路１８から出力された高速クロック信号ＨＳ＿ＣＬＫを入力し、例えば、高速クロック信号ＨＳ＿ＣＬＫを１／８、１／４、１／２、１／１に多段的に分周した周波数のクロック信号を生成する。生成された各分周されたクロック信号は、マルチプレクサ２６２へと出力される。マルチプレクサ２６２は、同期式分周回路２６０が分周したクロック信号うち１つをグリッチフリー回路２６８から出力された同期信号に基づき、バッファ２５へと出力する。

ディレイ回路２６４は制御回路１０から出力された同期信号ＴＸ＿ＳＹＮＣを所定の時間ずらして出力するための回路であり、同期式分周回路２６０で分周されたクロック信号の数と同じ個数のディレイ回路が備えられている。アンド回路２６６は、ディレイ回路２６４により遅延された同期信号ＴＸ＿ＳＹＮＣを、その遅延されたタイミングにおいてグリッチフリー回路２６８へ出力するための回路である。そして、グリッチフリー回路２６８は、位相同期回路１８から入力されたクロック信号ＨＳ＿ＣＬＫの周波数に基づき、アンド回路２６６の出力する同期信号を、ＨＳ＿ＣＬＫｘにグリッチが乗らないタイミングで、同期信号ＴＸ＿ＳＹＮＣ０、１、２、３として出力する回路である。

次に、送信機同期信号入力回路２６の作用について説明する。同期式分周回路２６０は、位相同期回路１８から高速クロック信号ＨＳ＿ＣＬＫを入力されると、多段的にＨＳ＿ＣＬＫを分周して、出力する。図１２の例では、２分周、４分周、８分周と、三段階に分周され、これらの分周した高速クロック信号ＨＳ＿ＣＬＫと、もとの高速クロック信号ＨＳ＿ＣＬＫとをマルチプレクサ２６２へと出力する。マルチプレクサ２６２は、出力信号を選択する回路であり、これらの信号を同期信号に従いバッファ２５へと出力する。出力は、多段的に分周された高速クロック信号ＨＳ＿ＣＬＫ及び高速クロック信号ＨＳ＿ＣＬＫを、周波数の最も低い信号から高速クロック信号ＨＳ＿ＣＬＫまで、周波数の低い順に所定のタイミングに基づいて選択し、出力する。出力された高速クロック信号は、上述した第１実施形態と同様にレギュレータにより電圧が制御され、出力される。

本実施形態においては、８分周された信号から順に、４分周、２分周、高速クロック信号ＨＳ＿ＣＬＫそのもの、と順に出力を制御する。この出力のタイミングを計る同期信号を生成するのが、ディレイ回路２６４と、アンド回路２６６と、グリッチフリー回路２６８と、である。

ディレイ回路２６４は、制御回路１０から出力された同期信号ＴＸ＿ＳＹＮＣを段階的に遅延させる。各遅延回路は、各分周された高速クロック信号ＨＳ＿ＣＬＫを遅延させるために用いられる。すなわち、それぞれのクロック信号によるレギュレータ電圧のドロップが回復するために十分な時間を遅延させるための回路である。具体的には、遅延回路２６４ａは、８分周された高速クロック信号ＨＳ＿ＣＬＫによるレギュレータ電圧のドロップが回復するために十分な時間、同期信号を遅延させる回路である。同様に、遅延回路２６４ｂは４分周されたクロック信号によるドロップを、遅延回路２６４ｃは２分周されたクロック信号によるドロップを、遅延回路２６４ｄは高速クロック信号ＨＳ＿ＣＬＫによるドロップを、それぞれ回復させるために十分な時間、同期信号を遅延させる回路である。

アンド回路２６６は、各ディレイ回路２６４から出力された同期信号を調整するためのゲート回路である。ディレイ回路２６４の入力と出力の論理積をとることにより、入力と出力の双方の信号がＨｉｇｈであるときに、グリッチフリー回路２６８へ同期信号を発信する。アンド回路２６６からの出力を受信したグリッチフリー回路２６８は、位相同期回路１８から入力されるクロック信号ＨＳ＿ＣＬＫに基づき、ＨＳ＿ＣＬＫｘにグリッチが乗らないタイミングで同期信号を出力する。各グリッチ回路２６８ａ、２６８ｂ、２６８ｃ、２６８ｄの出力した同期信号ＴＸ＿ＳＹＮＣ０、１、２、３は、選択制御信号としてマルチプレクサ２６２へ入力される。

すなわち、ディレイ回路２６４ａにおいて遅延された同期信号ＴＸ＿ＳＹＮＣは、グリッチフリー回路２６８ａによりＨＳ＿ＣＬＫｘにグリッチが乗らないタイミングで出力される同期信号ＴＸ＿ＳＹＮＣ０としてマルチプレクサ２６２に出力される。マルチプレクサ２６２は、ＴＸ＿ＳＹＮＣ０が入力されると、同期式分周機２６０の出力信号である８分周された高速クロック信号を選択し、バッファ回路２５へと出力する。同様に、ディレイ回路２６４ｂにおいて遅延され、グリッチフリー回路２６８ｂによりＨＳ＿ＣＬＫｘにグリッチが乗らないタイミングで出力される同期信号ＴＸ＿ＳＹＮＣ１がマルチプレクサ２６２へと入力されると、４分周された高速クロック信号がマルチプレクサ２６２により選択されバッファ回路２５へ出力される。２分周された高速クロック信号と、高速クロック信号ＨＳ＿ＣＬＫそのものとに関しても、同様にそれぞれディレイ回路２６４ｃ、２６４ｄの出力による同期信号ＴＸ＿ＳＹＮＣ２、３を選択制御信号として、それぞれの同期信号がマルチプレクサ２６２へ入力されたタイミングにおいてバッファ回路２５へと出力される。

次に図１３を用いて、各電圧及び電流の変化について説明をする。ＶＤＤ＿ＣＫＤＩＳＴ及びＶＤＤ＿ＴＸのグラフにある、Ｖｍｉｎは、レギュレータ電圧として正常に運転するための最低電圧である。シリアライザに用いる高速クロック信号として電圧を制御するためには、レギュレータの電圧がこの最低電圧Ｖｍｉｎを下回らない電圧に制御すれば十分である。最初の同期信号ＴＸ＿ＳＹＮＣ０が入力されると、８分周されたＨＳ＿ＣＬＫが出力される。このとき、ＶＤＤ＿ＣＫＤＩＳＴは、回路に流れる負荷電流により電圧がドロップするが、Ｖｍｉｎを下回らないようにする。８分周で下回るときは、さらに分周し、１６分周や３２分周することも考えられる。８分周されたＨＳ＿ＣＬＫによるレギュレータ電圧のドロップがもとのＶＤＤ＿ＣＫＤＩＳＴに戻った後、次の同期信号ＴＸ＿ＳＹＮＣ１が入力され、４分周されたＨＳ＿ＣＬＫが出力される。このときも、同様にＶＤＤ＿ＣＫＤＩＳＴはドロップするが、Ｖｍｉｎを下回ることはないようにする。以下同様に、高速クロック信号ＨＳ＿ＣＬＫになるまで、同期信号が時間差を持って入力されることにより、結果的にレギュレータ電圧がＶｍｉｎを下回ることなく、高速クロック信号ＨＳ＿ＣＬＫを出力することができる。

上記のように同期信号を多段的に入力すると、流れる電流は、Ｉ＿ＶＤＤ＿ＣＫＤＩＳＴが図に示すように緩やかに増加していく。このように、負荷電流を急激に上げないことによりレギュレータ電圧がドロップしてＶｍｉｎを下回らないように制御することが可能となる。なお、ＶＤＤ＿ＴＸについても同様であり、Ｉ＿ＶＤＤ＿ＴＸを急激に上げないことにより、グラフに示す通り、Ｖｍｉｎを下回らないように制御することが可能となる。

以上のように、本実施形態によっても、レギュレータを用いたレーン間同期回路を用いた並列直列相互変換回路１２において、高速クロック信号を入力する前後でのレギュレータの負荷電流を制御することにより、高速クロック信号出力時のレギュレータ電圧のドロップを抑制し、送信回路のレーン間同期を実現することができる。このとき、レギュレータの安定化容量を増やさずにレギュレータの電圧ドロップを抑制できるので、レギュレータの回路面積を小さく抑えることができる。また、各レーンに分配する高速クロック信号のレギュレータ電圧ドロップを抑制することでクロック品質が改善し、高速動作時にもレーン間の同期をとることが可能となる。

なお、本実施形態においては、分周した入力クロック信号の全てを用いてレギュレータ電圧の制御を行ったが、多段的に分周されたクロック信号の内、用いる信号の組み合わせとしては、これに限られるものではない。すなわち、Ｖｍｉｎを下回らない範囲において、周波数の低い方から高い方へ向けて順次選択して出力するものであれば、分周機から出力された全てのクロック信号を選択する必要は無く、適宜ピックアップして選択してもよい。また、２分周したクロック信号を用いることにより、Ｖｍｉｎを下回らないのであれば、多段的に分周するのではなく、２分周したクロック信号とクロック信号ＨＳ＿ＣＬＫそのものの二つの信号のみを用いてもよい。さらに、上述した例においては、８分周、４分周、２分周としたが、分周の制御はこれらに限られず適宜必要である信号を得るための分周制御であればどのような分周であってもよい。

（第３実施形態）
上述した第２実施形態においては、同期信号を遅延させることにより、段階的にクロック信号の周波数を高くする例を説明したが、第３実施形態においては、同期信号に再度同期をとるようなパルス信号を加えることにより、電圧のドロップを抑制する構成について説明する。以下、上述した各実施形態と異なる部分について、詳しく説明する。なお、並列直列相互変換回路１２の構成は、第１実施形態と同様に図２に示す通りであり、ＶＤＤ＿ＣＫＤＩＳＴブロック２０及びＶＤＤ＿ＴＸブロック５０の構成は第２実施形態と同様に図１１に示す通りである。

図１４に示すように、本実施形態に係る送信機同期信号入力回路２６は、パルス生成回路２７と、グリッチフリー回路２３とを備えて構成される。パルス生成回路２７は、制御回路１０が同期信号ＴＸ＿ＳＹＮＣを出力してから所定時間経過後に同期信号ＴＸ＿ＳＹＮＣをパルス状に停止した後、所定時間後に同期信号ＴＸ＿ＳＹＮＣの出力を再開する同期信号ＴＸ＿ＳＹＮＣｘを出力する回路である。具体的には、同期信号ＴＸ＿ＳＹＮＣがオンになった後、所定時間経過後に、ＨｉｇｈからＬｏｗへ向かうパルス信号を同期信号ＴＸ＿ＳＹＮＣへ付加し、制御された同期信号ＴＸ＿ＳＹＮＣｘを生成する。すなわち、同期信号ＴＸ＿ＳＹＮＣｘは、同期信号ＴＸ＿ＳＹＮＣがオンになった後、所定時間後に微少時間だけＬｏｗになるような同期信号である。上述した第２実施形態と同様の構成を持つレギュレータは、この制御された同期信号ＴＸ＿ＳＹＮＣｘに基づき、高速クロック信号ＨＳ＿ＣＬＫの出力を制御する。

図１５を用いて、本実施形態に係る電圧及び電流の変化を、送信機同期信号入力回路２６の作用とともに説明する。本実施形態においては、本来高速クロック信号ＨＳ＿ＣＬＫを出力したい時よりも十分な時間前に、同期信号ＴＸ＿ＳＹＮＣがアサートされている。そのため、同期信号ＴＸ＿ＳＹＮＣがアサートされた時点においては、負荷電流Ｉ＿ＶＤＤ＿ＣＫＤＩＳＴの急激な増大により、レギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴはドロップする。そして、このレギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴのドロップのタイミングで、高速クロック信号ＨＳ＿ＣＬＫｘの波形も乱れる。なお、図１５においては、高速クロック信号ＨＳ＿ＣＬＫＮｘは、ＨＳ＿ＣＬＫＰｘと対となる差動信号であるためグラフを省略している。このドロップが回復するのに十分な時間が経過した後、すなわち、高速クロック信号ＨＳ＿ＣＬＫｘが正常な信号に戻った後、微少時間だけ高速クロック信号ＨＳ＿ＣＬＫｘの出力を停止し、再び出力することができれば、レギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴのドロップを抑制することが可能となる。

そのために、高速クロック信号ＨＳ＿ＣＬＫｘを出力するタイミングの直前に、同期信号ＴＸ＿ＳＹＮＣへＨｉｇｈからＬｏｗ向きへのパルス信号ｒｅｓｙｎｃを加える。このパルス信号ｒｅｓｙｎｃにより、一時的に高速クロック信号ＨＳ＿ＣＬＫＰｘ／ＨＳ＿ＣＬＫＮｘの出力が停止し、回路を流れる負荷電流Ｉ＿ＶＤＤ＿ＣＫＤＩＳＴが減少するため、レギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴは、増加する。そして、パルス信号ｒｅｓｙｎｃにより一時的にＬｏｗとなった同期信号ＴＸ＿ＳＹＮＣｘが再びＨｉｇｈになると、高速クロック信号ＨＳ＿ＣＬＫＰｘ／ＨＳ＿ＣＬＫＮｘも再び出力される。このとき、回路を流れる負荷電流Ｉ＿ＶＤＤ＿ＣＫＤＩＳＴが増大するため、レギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴは、ドロップする。しかしながら、このパルス信号ｒｅｓｙｎｃのパルス幅が、レギュレータ応答が追従できない程度に小さければ、図１５に示すＶＤＤ＿ＣＫＤＩＳＴの状態のように、電圧のドロップを抑えることが可能となる。

以上のように、本実施形態によっても、レギュレータを用いたレーン間同期回路を用いた並列直列相互変換回路１２において、あらかじめ出力されていた高速クロック信号を、ＨｉｇｈからＬｏｗ方向へのパルス信号を付加した同期信号を用いて再び出力することにより、高速クロック信号出力時のレギュレータ電圧のドロップを抑制し、送信回路のレーン間同期を実現することができる。

（第４実施形態）
上述した第３実施形態においては、同期信号を制御することによりレギュレータ電圧のドロップを抑制する例を説明したが、第４実施形態においては、レギュレータ電圧を制御することにより、レギュレータ電圧がドロップはするものの、レーン間で同期するために必要なレギュレータ電圧を確保するような構成としたものである。以下、上述した各実施形態と異なる部分について、詳しく説明する。なお、並列直列相互変換回路１２の構成は、第１実施形態と同様に図２に示す通りである。

本実施形態に係るＶＤＤ＿ＣＫＤＩＳＴブロック２０及びＶＤＤ＿ＴＸブロック５０の構成は図１６に示すように、レギュレータの電圧制御回路２１、５１に入力される参照電圧ＶＲＥＦを制御するための電圧可変回路８０を備えている。

図１７に示すように、電圧可変回路８０は、出力電圧コントローラ８２を備えて構成される。この出力電圧コントローラ８２は、同期信号が出力される所定時間前にレギュレータの参照電圧を通常の値から所定の値だけ高くしておく。そして、同期信号が出力され、電圧及び電流が安定した後に、レギュレータの参照電圧の値を低くする回路である。この電圧の制御は、例えば、ＴＲＭ端子からの出力を制御することにより実現される。以下、図１８を用いて、電圧可変回路８０の作用について説明する。

レギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴは、同期信号ＴＸ＿ＳＹＮＣが入力されるより前に、電圧可変回路８０により参照電圧ＶＲＥＦを高くすることにより、ドロップが起きても十分にレーン間の同期が可能であるレベルまで上げられる。同期信号ＴＸ＿ＳＹＮＣが入力されると、回路に流れる負荷電流Ｉ＿ＶＤＤ＿ＣＫＤＩＳＴの急激な増大のため、レギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴは、ドロップするが、Ｖｍｉｎを下回ることは無い。このとき、図に示されているように、高速クロック信号ＴＸ＿ＨＳ＿ＣＫＩＰは劣化すること無く送信回路３０へと伝えられる。しかしながら、レギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴが安定した後においてもレギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴを高く確保しておくことは、電力消費の面から見て妥当ではない。そこで、レギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴが安定した後に、電圧可変回路８０は、レギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴがＶｍｉｎを下回らない範囲で参照電圧ＶＲＥＦを低くしていく。

レギュレータ電圧ＶＤＤ＿ＴＸに関しても同様であり、Ｖｍｉｎを下回らないように参照電圧ＶＲＥＦの制御を行うことにより、負荷電流Ｉ＿ＶＤＤ＿ＴＸによるレギュレータ電圧ＶＤＤ＿ＴＸのドロップがあるとしても、レーン間で同期をとることが可能となる。レギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴ及びレギュレータ電圧ＶＤＤ＿ＴＸを減少させるために、参照電圧ＶＲＥＦを低くするタイミングは、各々の回路の電圧が安定した後になるように、個々に設定することができる。

以上のように、本実施形態によっても、レギュレータを用いたレーン間同期回路を用いた並列直列相互変換回路１２において、高速クロック信号が出力された際にドロップする電圧がＶｍｉｎを下回らないように、レギュレータ電圧を制御することにより、送信回路のレーン間同期を実現することができる。なお、図１８においては、段階的に電圧を下げるような構成としたが、急激に電圧を下げるような構成でなければどのような構成を取ってもよい。例えば、連続的に電圧が下がるような構成としても構わない。また、急激に参照電圧を下げたときにおいても、レギュレータ電圧が過渡応答などによりＶｍｉｎを下回らないのであれば、一回の制御で通常の電圧まで落としてもよい。

（第５実施形態）
上述した第４実施形態においては、レギュレータ電圧をあらかじめ上げておく例について説明したが、第５実施形態においては、レギュレータの出力に対して、同期信号が入力されるタイミングでダミー電流を供給し、同期信号が入力された後に段階的にダミー電流の供給を停止することにより、レーン間で同期するために必要なレギュレータ電圧を確保する構成としたものである。以下、上述した各実施形態と異なる部分について、詳しく説明する。なお、並列直列相互変換回路１２の構成は、第１実施形態と同様に図２に示す通りであり、ＶＤＤ＿ＣＫＤＩＳＴブロック２０及びＶＤＤ＿ＴＸブロック５０の構成も、第１実施形態と同様に図３に示す通りである。

図１９は、本実施形態に係る電流制御回路２２の構成を示す図である。電流制御回路２２は、電圧制御回路２１の出力する電圧に、同期信号ＴＸ＿ＳＹＮＣに基づいたタイミングでダミー電流を供給するための回路であり、ディレイコントローラ２２２と、電源ＶＤＤ２２と、複数のｐＭＯＳ素子Ｍ２２Ａ、Ｂ、・・・、ｎと、複数の抵抗Ｒ２２Ａ、Ｂ、・・・、ｎとを備えて構成される。ディレイコントローラ２２２は、同期信号ＴＸ＿ＳＹＮＣに基づいて、ダミー電流の供給を開始し、同期信号が入力された後、段階的にダミー電流の供給の停止を制御するためのコントローラである。電源ＶＤＤ２２は、ダミー電流を付加するために用いられる電源である。ｐＭＯＳ素子Ｍ２２Ａは、電源ＶＤＤ２２と抵抗Ｒ２２Ａの間に接続され、ゲート端子はディレイコントローラ２２２と接続されている。このｐＭＯＳ素子Ｍ２２Ａは、抵抗Ｒ２２Ａに電流を流すためのスイッチであり、ディレイコントローラによりスイッチのオン／オフの制御がされる。抵抗Ｒ２２Ａは、電圧を印加し、電流を流すための抵抗である。ｐＭＯＳ素子Ｍ２２Ｂ、・・・、ｎ及び抵抗Ｒ２２Ｂ、・・・、ｎは、ｐＭＯＳ素子Ｍ２２Ａ及び抵抗Ｒ２２Ａと同じ作用をもたらすものである。

以下、図１９及び図２０を用いて電流制御回路２２の作用について説明する。ディレイコントローラ２２２は、制御回路１０から同期信号ＴＸ＿ＳＹＮＣが入力されると、ｐＭＯＳ素子Ｍ２２Ａ、Ｂ、・・・、ｎのゲートに印加されている電圧をＬｏｗに制御する。ゲートの電圧がＬｏｗにされた各ｐＭＯＳ素子Ｍ２２Ａ、Ｂ、・・・、ｎには、電流Ｉ０、Ｉ１、・・・、Ｉｎが流れ、電圧制御回路２１の出力する電圧ＶＤＤ＿ＣＫＤＩＳＴに電流が供給される。このＩ０、Ｉ１、・・・、Ｉｎの和を、高速クロック信号ＨＳ＿ＣＬＫがレーン１６に出力されたときに回路に流れる負荷電流と同等の値にしておくことにより、同期信号ＴＸ＿ＳＹＮＣが入力される前後において回路に流れる負荷電流の値が変化しないように制御する。

このことにより、レギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴは、負荷電流によるドロップを引き起こさなくなる。図２０において、ダミー電流が供給されていない場合には、ＶＤＤ＿ＣＫＤＩＳＴは、破線のようにドロップするが、ダミー電流が供給されることにより、実線のようにＶｍｉｎを下回ることがなくなる。そして、ＶＤＤ＿ＣＫＤＩＳＴが安定したタイミングにおいて、ディレイコントローラ２２２は、時間差を持たせてＥＮ＿ＳＵＰ０、１、・・・、ｎをしきい値電圧以上の電圧とすることにより、ｐＭＯＳ素子Ｍ２２Ａ、Ｂ、・・・、ｎをオフにしていく。この際、全てのゲートを同時にオフにしてしまうと、回路に流れる電流が急激に減少するため、レギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴがＶｍｉｎ以下にドロップしてしまう。そこで、ＶＤＤ＿ＣＫＤＩＳＴに供給されるダミー電流によるドロップが大きくならないようにディレイコントローラ２２２は、ＥＮ＿ＳＵＰ０、１、・・・、ｎの電圧を印加するタイミングを制御する。例えば、図２０に示すＥＮ＿ＳＵＰ０及びＥＮ＿ＳＵＰ１のグラフのように、ダミー電流Ｉ０の供給が停止されることによるレギュレータ電圧ＶＤＤ＿ＣＫＤＩＳＴのドロップが安定したタイミングでＥＮ＿ＳＵＰ１を印加し、ダミー電流Ｉ１の供給が停止するように制御する。

以上のように、本実施形態によっても、レギュレータを用いたレーン間同期回路を用いた並列直列相互変換回路１２において、高速クロック信号が出力されたタイミングで回路に流れる負荷電流と同等のダミー電流を供給することにより、レギュレータ電圧のドロップを抑制し、送信回路のレーン間同期を実現することができる。また、回路構成も一例として図に示したものであり、同じような作用をもたらすものであればどのような回路構成であってもよい。例えば、ＶＤＤ２２は通常に使用できる電源であれば何でもよい。

なお、上述した全ての実施形態において、同期信号はＨｉｇｈでアクティブになるような例を挙げたが、これに限られず、Ｌｏｗでアクティブになるような同期信号であっても構わない。この場合、上記の説明文中において、同期信号のＨｉｇｈとＬｏｗは適宜入れ替えて読み替えるものとする。また、説明のため、多重化信号を省略している箇所もあるが、必要に応じて多重化信号とすることは本発明の要旨の範囲を逸脱するものではない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として呈示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、当然のことながら、本発明の要旨の範囲内で、これらの実施の形態を部分的に適宜組み合わせることも可能である。

１：シリアル信号・パラレル信号変換装置、１０：制御回路、１２：並列直列相互変換回路、１４：コモンブロック、１６Ａ、Ｂ、・・・、ｎ：レーン、１８：位相同期回路、２０：ＶＤＤ＿ＣＫＤＩＳＴブロック、２１：電圧制御回路、２２：電流制御回路、２３：グリッチフリー回路、２４：クロック信号出力回路、２５：バッファ、３０Ａ、Ｂ、・・・、ｎ：送信回路、４０Ａ、Ｂ、・・・、ｎ：受信回路、５０Ａ、Ｂ、・・・、ｎ：ＶＤＤ＿ＴＸ＿ブロック、５１：電圧制御回路、５２：分周回路、５３：バッファ、６０：並列入力直列出力シフトレジスタ、

Claims (8)

1. 同期信号を出力する、制御回路と、
   レギュレータであって、
   所定の電圧を供給する、電圧制御回路と、
   前記電圧制御回路から供給される電圧により制御されたクロック信号を出力する、クロック信号出力回路と、
   前記電圧制御回路から供給された電圧を前記クロック信号出力回路に供給する、電流制御回路であって、前記電圧に基づいてダミー電流を消費し、前記クロック信号出力回路が前記クロック信号を出力するタイミングで、前記ダミー電流の消費を停止する、電流制御回路と、
   を備え、前記同期信号に基づき差動クロック信号を出力する、レギュレータと、
   レーンを構成する複数の位相混合器であって、前記差動クロック信号と、前記差動クロック信号と直交する差動クロック信号である差動直交クロック信号を混合する、位相混合器と、
   を備え、
   前記位相混合器は、
   前記制御回路により前記同期信号を出力されていない場合には、前記差動直交クロック信号に含まれる２つのクロック信号の双方が入力され、
   前記制御回路により前記同期信号を出力されている場合には、前記同期信号が出力されてから所定の時間、前記差動直交クロック信号に含まれる２つのクロック信号のうち一方のクロック信号の入力が継続されるとともに他方のクロック信号の入力が停止され、前記所定の時間が経過した後に、前記差動直交クロック信号に含まれる２つのクロック信号のうち停止されていた前記他方のクロック信号の入力が開始される、
   デシリアライザ。
2. 前記差動クロック信号に含まれる２つのクロック信号、及び、前記差動直交クロック信号に含まれる２つの信号のうち前記一方のクロック信号は、前記同期信号の状態によらずに前記位相混合器へと入力される、請求項１に記載のデシリアライザ。
3. 前記電流制御回路は、前記クロック信号出力回路に入力されるクロック信号が出力された場合に流れる負荷電流の量に基づいて、前記ダミー電流の消費量を制御することを特徴とする請求項１又は請求項２に記載のデシリアライザ。
4. 前記電流制御回路は、前記クロック信号出力回路に入力されるクロック信号のクロック周波数に基づいて、前記ダミー電流の消費量を制御する、ことを特徴とする請求項１乃至３のいずれかに記載のデシリアライザ。
5. 前記電流制御回路は、
   前記電圧制御回路の出力に対してダミー電流を流す、１又は複数のダミー電流消費回路と、
   前記クロック信号のクロック周波数に基づいて、前記１又は複数のダミー電流消費回路を選択し、選択したダミー電流消費回路がダミー電流を消費するように制御する、ダミー電流消費制御回路と、
   を備えることを特徴とする請求項４に記載のデシリアライザ。
6. 前記ダミー電流消費回路は、直列に接続された抵抗と、ｎＭＯＳトランジスタを備え、
   前記ダミー電流消費制御回路は、前記クロック信号のクロック周波数に基づいて、前記選択したダミー電流消費回路の前記ｎＭＯＳトランジスタに電圧を印加することにより、ダミー電流を消費する制御をする、
   ことを特徴とする請求項５に記載のデシリアライザ。
7. 請求項１乃至請求項６のいずれかに記載のデシリアライザに備えられる前記レギュレータと同じ構成を有するシリアライザ側レギュレータと、
   レーンを構成する複数の分周回路であって、前記シリアライザ側レギュレータから出力された信号を分周する、分周回路と、
   を備える、シリアライザと、
   請求項１乃至請求項６のいずれかに記載のデシリアライザと、を備える並列直列相互変換回路。
8. 所定の電圧を電圧制御回路から電流制御回路に供給する、ステップと、
   前記供給された電圧により制御されたクロック信号をクロック信号出力回路から出力する、ステップと、
   前記電圧制御回路から供給された電圧を、前記クロック信号出力回路に供給する、ステップであって、前記電圧に基づいてダミー電流を消費し、前記クロック信号出力回路が前記クロック信号を出力するタイミングで、前記ダミー電流の消費を停止するステップと、
   同期信号に基づき差動クロック信号を出力するステップと、
   前記差動クロック信号に直交する差動クロック信号である差動直交クロック信号と、前記差動クロック信号と、を位相混合器において混合するステップと、
   を備え、
   前記混合するステップは、同期信号が出力されていない場合には、前記差動直交クロック信号に含まれる２つのクロック信号の双方が前記位相混合器に入力され、前記同期信号が出力されている場合には、前記同期信号が出力されてから所定の時間、前記差動直交クロック信号に含まれる２つのクロック信号のうち一方のクロック信号の入力が継続されるとともに他方のクロック信号の前記位相混合器への入力が停止され、前記所定の時間が経過した後に、前記差動直交クロック信号に含まれる２つのクロック信号のうち停止されていた前記他方のクロック信号の前記位相混合器への入力が開始されるステップと、
   前記位相混合器が入力されたそれぞれの信号を混合するステップと、
   を備える、
   ことを特徴とするデシリアライザの制御方法。

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