JP2003124795A - 半導体集積回路およびその給電方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は，電源電流が時間と共に変化する集
積回路を含んだ回路装置に関しており，集積回路外実装
部品の電源給電系配線を強化しなくても集積回路を安定
に動作させることができる集積回路の電源供給方法を提
供することを目的としている。 【解決手段】 集積回路４内にダミー電流経路３を設
け，集積回路４に流れ込む電源電流Ｉの時間変化がほぼ
ゼロになるように，ダミー電流経路３の電流量Ｉｂを負
荷電流変化検出部２からの信号によって調整する。 【効果】 集積回路外実装部品の電源配線を流れる電流
の時間変化がほぼゼロになるので，集積回路外実装部品
の電源給電系寄生インダクタンスに起因する電源電圧変
動を抑制することができ，集積回路を安定に動作させる
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高速に動作する回路
装置に関し，特に半導体集積回路の電源電圧変動に代表
される電気的なノイズを防ぐために利用する電源給電方
法に関する。

【０００２】

【従来の技術】半導体集積回路はサーバ計算機，パーソ
ナルコンピュータ，携帯電話等，非常に多くの装置に組
み込まれて利用されている。特にサーバ計算機やパーソ
ナルコンピュータに代表される，高速に信号を処理する
装置では，その高機能化とも相まって非常に動作速度が
速く、また回路数が多い半導体集積回路が使われる。こ
の様な半導体集積回路においては，回路がスイッチング
動作をする時に，その切り替わり電流に起因する電気的
ノイズ，すなわち電源電圧揺れが発生する。この電源電
圧揺れは回路動作が速いほど，また同時に切り替わる回
路数が多いほど大きくなる。半導体集積回路の電源電圧
が変動すると回路動作速度の劣化や誤動作の問題を引き
起こす。

【０００３】図３は従来の技術の問題点を説明するため
の図である。図３では半導体集積回路４に集積された負
荷回路１に対して集積回路の外に配置された電源６から
電力を供給している状態を示している。負荷回路１は，
集積回路４内に配置される論理ゲートやクロック分配回
路，ＰＬＬ回路等から構成されるのが一般的である。Ｉ
ａは負荷回路１に流れる電源電流，Ｖｌは負荷回路１の
電源間に生じる電圧である。電源電圧変動を減少させる
ためのバイパスコンデンサ８が集積回路４の近傍に配置
されている。寄生インダクタンス５は，電源６とバイパ
スコンデンサ８との間に配置されるプリント基板やＬＳ
Ｉパッケージ等の実装部品の電源給電配線インピーダン
スを表している。同様に寄生インダクタンス７は，バイ
パスコンデンサ８と集積回路４との間の実装部品の電源
給電配線に起因するインピーダンスである。

【０００４】

【発明が解決しようとする課題】図４は，図３で示した
電源電流Ｉａと電源電圧Ｖｌの変化の様子を示してい
る。

【０００５】電源電流Ｉａの変化は，集積回路４がＣＭ
ＯＳ技術を用いて実現されている場合に特に顕著であ
る。集積回路４に含まれる論理の動作状態が，例えばス
リープモードから演算モードに切り替わる場合には，負
荷回路１内の論理回路のうち切り替わり動作をする回路
の数が増加するために，集積回路４の消費電力が増大
し，電源電流Ｉａも増加する。

【０００６】図４（ａ）のように電源電流が変化する
と，寄生インダクタンス５，７の影響により，図４
（ｂ）のように電源電圧が変動する。電源電圧が変動す
ると負荷回路１に含まれる回路の動作速度が低下し，集
積回路４の性能が劣化する。また動作速度の低下が著し
い場合は論理的に誤動作を生じることもある。

【０００７】通常の設計においては，電源６と集積回路
４との間の距離をできる限り短く設計し，またこの間の
電源給電配線の幅や厚さを大きくすることで，寄生イン
ダクタンス５，７を極力小さくするが，まったくなくす
ることはできない。このため，電源電圧Ｖｌの変化もゼ
ロにはできない。バイパスコンデンサ８を配置すること
は，寄生インダクタンス５を流れる電流の急峻な過渡変
化を減少させる効果があるので，寄生インダクタンス５
で生じる電源電圧変動の低減には効果があるが，寄生イ
ンダクタンス７を流れる電流の過渡的変化の低減には効
果がなく，この部分で生じる電源電圧変動は抑制できな
い。

【０００８】本発明の目的は，電源電流が過渡的に変化
する半導体集積回路を用いる回路装置において，集積回
路外実装部品の電源給電系を強化しなくても，電源電圧
の変動をなくすることができ，回路性能の劣化を生じさ
せることがない，半導体集積回路の給電方法を提供する
ことにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に本発明では，集積回路内に負荷回路とは別のダミー電
流経路と，負荷回路の電流変化を検出する手段とを設
け，負荷回路の電流とダミー電流経路の電流の合計値が
ほぼ一定となるように，ダミー電流経路の電流量を調整
する電源給電方法を用いる。

【００１０】本発明による電源給電方法を用いることに
より，集積回路の電源端子に流れ込む電流値の時間変化
をほぼなくすることができるため，集積回路外の実装系
部品に起因する給電系を特別に強化しなくても負荷回路
の電源電圧変動をなくすることができ，集積回路の性能
劣化や誤動作の問題を解決できる。

【００１１】

【発明の実施の形態】以下，本発明の実施例を説明す
る。

【００１２】図１は，本発明による半導体集積回路の給
電方法を示すブロック図である。図３で説明した例に対
し，負荷電流変化検出部２とダミー電流経路３とが，集
積回路４の中に追加されている。ダミー電流経路３には
電源電流Ｉｂが流れ，集積回路４全体の電源電流Ｉは負
荷回路１の電流Ｉａとダミー電流経路の電流Ｉｂの合計
になる。

【００１３】図２は，図１の実施例における電源電流の
時間変化の様子を表している。本発明による給電方法で
は，ダミー電流経路３の電流量Ｉｂを，負荷回路１の電
流量Ｉａと相補的になるように調整し，ＩａとＩｂの和
であるところの，集積回路４の電流Ｉの時間変化がおお
むねゼロになるようにする。これにより，実装系部品の
電源給電系に起因する寄生インダクタンス５，７を流れ
る電流Ｉの時間変化がほぼゼロになるので，負荷回路１
の電源電圧Ｖｌの変動もほぼゼロにできる。

【００１４】本発明において，ダミー電流経路３は集積
回路４の中に配置されており，かつ負荷回路１の極近傍
に配置するようにする。集積回路４の外部，例えばバイ
パスコンデンサ８の近くにダミー電流経路３を配置する
と，ダミー電流経路３と負荷回路１との間の距離が数ｍ
ｍから数ｃｍ程度離れてしまうので，寄生インダクタン
ス７の影響が無視できなくなり，寄生インダクタンス７
を流れる電流の時間変化が原因となる電源電圧変動を充
分に抑制できなくなる。集積回路４の内部にダミー電流
経路３を配置する場合には，ダミー電流経路３を負荷回
路１の極近く，例えば数十μｍから数百μｍ程度に配置
することで，負荷回路１とダミー電流経路３との間の集
積回路内電源配線インピーダンスの影響をより良く取り
除くことができるようになる。

【００１５】次に，ダミー電流経路３の構成方法を説明
する。

【００１６】図５は，ダミー電流経路３の第１の具体的
構成方法を示す図である。図５（ａ）は３個のＮＭＯＳ
トランジスタ５１，５２，５３がそれぞれドレイン端子
とソース端子を並列接続した状態を示している。ゲート
端子５４，５５，５６は，図１に示した負荷電流変化検
出部２からの制御信号を受け取るために用いる。図５
（ｂ）は，ゲート端子５４〜５６の電圧レベルの時間変
化と，ダミー電流経路３を流れる電流Ｉｂの時間変化の
一例を示している。トランジスタ５１〜５３は，ゲート
端子５４〜５６の電圧レベルによりオン，またはオフの
状態を取る。ダミー電流経路３を流れる電流Ｉｂは，ト
ランジスタ５１〜５３を流れる電流Ｉ１〜Ｉ３の合計に
なる。トランジスタがオン状態の時に流れる電流値Ｉ１
〜Ｉ３は，それぞれのトランジスタのゲート幅と閾値電
圧を調整することで任意の値に設計できる。

【００１７】この構成例では３個のトランジスタを並列
接続する場合を示したが，トランジスタ数は１個以上任
意の個数で良い。回路を構成しているＮＭＯＳトランジ
スタの一部または全部がＰＭＯＳトランジスタであって
も本構成例と同様にダミー電流経路を作ることができる
のは明らかである。

【００１８】図６は，ダミー電流経路３の第２の具体的
構成方法を示す図である。図６（ａ）では，１個のＮＭ
ＯＳトランジスタ６１にて，ダミー電流経路３を構成し
ている。ダミー電流Ｉｂはトランジスタのドレイン端子
からソース端子に向かって流れる。ゲート端子６２は，
図１に示した負荷電流変化検出部２からの制御信号を受
け取るために用いる。図６（ｂ）は，トランジスタ６１
のゲート・ソース間電圧Ｖｇｓと，ダミー電流Ｉｂとの
関係を示している。本構成例においては，ＮＭＯＳトラ
ンジスタのゲート・ソース間直流電圧値を動的に調整す
ることでダミー電流量Ｉｂを制御する。本構成例におい
ても図５の場合と同様に，トランジスタ６１のゲート幅
と閾値電圧を調整することで，設計段階でダミー電流量
Ｉｂを調整することが可能である。

【００１９】本構成例において，ＮＭＯＳトランジスタ
の変わりにＰＭＯＳトランジスタを用いても，同様の方
法でダミー電流経路を作ることができるのは明らかであ
る。

【００２０】図７は，ダミー電流経路３の第３の具体的
構成方法を示す図である。図７（ａ）では，１個のＮＭ
ＯＳトランジスタ７１にて，ダミー電流経路３を構成し
ている。ダミー電流Ｉｂはトランジスタのドレイン端子
からソース端子に向かって流れる。ゲート端子７２は，
図１に示した負荷電流変化検出部２からの制御信号を受
け取るために用いる。図７（ｂ）は，トランジスタ７１
のゲート・ソース間電圧Ｖｇｓの時間変化の一例を示し
ている。図７（ｃ）は，図７（ｂ）のようにＶｇｓが変
化した場合に対応した，ダミー電流値Ｉｂの時間変化の
様子を示している。本構成例においては，Ｖｇｓが，ト
ランジスタ７１を充分オンする電圧レベルＨをＴｏｎ時
間持続し，トランジスタ７１を充分オフする電圧レベル
ＬをＴｏｆｆ時間持続し，これらの状態を交互に繰り返
すことで，ダミー電流Ｉｂの時間平均値を所望の値に調
整する。Ｉｂの時間平均値はＴｏｎとＴｏｆｆの時間比
を調整することで変更できる。本構成例においても図５
の場合と同様に，トランジスタ７１のゲート幅と閾値電
圧を調整することで，トランジスタ７１がオンしている
状態での電流量を設計段階で調整することが可能であ
る。

【００２１】本実施例において，ＮＭＯＳトランジスタ
の変わりにＰＭＯＳトランジスタを用いても，同様の構
成でダミー電流経路を作ることができるのは明らかであ
る。

【００２２】図１７は，ダミー電流経路３の第４の具体
的構成方法を示す図である。本構成例では，１７０〜１
７４で示したｎ段の論理回路を直列接続し，最終段出力
を初段回路の入力に戻すリング型発振器を用いてダミー
電流経路３を作っている。１７５〜１７９は各論理回路
の出力端子に接続する負荷容量である。端子１７ａは，
図１に示した負荷電流変化検出部２からの制御信号を受
け取るために用いる。１７ａに論理的ハイレベルを与え
るとリング発振器の発振が止まり，ダミー電流Ｉｂが流
れなくなる。１７ａに論理的ローレベルを与えるとリン
グ発振器の発振が始まる。ダミー電流量Ｉｂは，１７０
〜１７４で示す各回路のトランジスタのゲート幅，１７
５〜１７９の負荷容量値，リング発振器の段数ｎで決ま
るリング発振器の消費電力と，電源電圧値とで調整でき
る。リング発振器のループ内に含まれる否定出力回路の
段数が奇数段である条件を満たす範囲内で，ｎは自由に
決定して良い。

【００２３】本実施例において，１７０〜１７４の論理
回路は，負荷回路１を構成するために用意したトランジ
スタの一部であるが負荷回路１の論理機能実現のために
は使用しなかったトランジスタを利用して作っても良
い。または，負荷回路１とはまったく別に，ダミー電流
経路３を構成するためのトランジスタを用意しても良
い。負荷容量１７５〜１７９はなくても良い。論理回路
１７１〜１７４はそれぞれがことなる論理機能，消費電
力を有する回路であっても良い。

【００２４】次に，負荷電流変化検出部２の構成方法を
説明する。

【００２５】図８は，負荷電流変化検出部２の第１の構
成方法を示す図である。本実施例では，負荷電流変化検
出部２は負荷回路１に含まれる論理信号の一部を利用し
て実現される。すなわち，ダミー電流経路３に与える制
御信号８１として，負荷回路１の論理ブロックに対する
演算開始命令，演算停止命令，データ転送開始命令，デ
ータ転送停止命令，スリープモードから通常モードへの
状態変更命令，等の信号を利用する。これらの信号のい
ずれか一つを単独で使っても良いし，複数の信号から論
理演算によって制御信号８１を生成しても良い。

【００２６】図９は，負荷電流変化検出部２の第２の構
成方法を示す図である。本実施例では，負荷電流変化検
出部２は，基準電圧発生手段９１と差動アンプ９３とか
ら構成される。差動アンプ９３の入力端子９２は，負荷
回路１の電源線に接続され，負荷回路１の電源電位Ｖｌ
の変化を検出する。差動アンプ９３は，端子９２に伝え
られるＶｌの変化と基準電圧発生手段９１からの信号と
の差をダミー電流経路３に伝える。負荷回路１の電流Ｉ
ａが変化すると負荷回路１の電源電圧Ｖｌも変化するの
で，本構成によって負荷電流Ｉａの変化を検出できる。

【００２７】図１５に，基準電圧発生手段９１の実施例
を示す。図１５（ａ）は，抵抗およびダイオードを用い
た構成例である。端子１５１および端子１５２をそれぞ
れ集積回路４中のいずれかの正側電源および負側電源に
接続し，端子１５３から基準電圧を発生する。図１５
（ｂ）は，直列接続した２つの抵抗を用いた構成例であ
る。端子１５４および端子１５５をそれぞれ集積回路４
中のいずれかの正側電源および負側電源に接続し，端子
１５６から基準電圧を発生する。図１５（ｃ）は，基準
電圧を集積回路４の外部から，端子１５７を介してバイ
アス電圧として与える場合の構成例である。

【００２８】図１８に，図９で示した差動アンプ９３の
実施例を示す。図１８（ａ）においてｐまたはｎで示し
たトランジスタはそれぞれｐＭＯＳトランジスタ，ｎＭ
ＯＳトランジスタを示す。１８ａ，１８ｂが入力端子，
１８ｃが出力端子である。端子１８１，１８２を半導体
集積回路内の正側電源に接続する。端子１８３，１８４
を半導体集積回路内の負側電源に接続する。図１８
（ｂ）は図１８（ａ）で示した回路のシンボル１８５を
表す図である。本図における記号１８５を図９における
差動アンプ９３として使用する。

【００２９】図１０は，負荷電流変化検出部２の第３の
構成方法を示す図である。本実施例では，負荷電流変化
検出部２は，負荷回路１の電源線に直列に接続された抵
抗１０１と差動アンプ１０３とから構成される。差動ア
ンプ１０３の２つの入力端子１０２ａ，１０２ｂは，抵
抗１０１の両端に接続され，負荷回路１の電源電流Ｉａ
の変化を抵抗１０１の電圧降下の変化として検出する。
差動アンプ１０３は，抵抗１０１の電圧降下の変化をダ
ミー電流経路３に伝える。本実施例における差動アンプ
１０３としては，例えば先に図１８で説明した回路を使
用することができる。

【００３０】ここまでで，ダミー電流経路３と，負荷電
流変化検出部２の構成方法を説明した。次に，これらの
手段を組み合わせて実現する本発明の実施例の具体的回
路構成を順次説明する。

【００３１】図１１は，本発明の第１の実施例である。
ダミー電流経路３は，図５で説明した回路を使用してい
る。本実施例において，負荷回路１は３つの論理ブロッ
ク１１１〜１１３に分かれている。論理ブロックは，例
えば１１１が加算器論理，１１２が減算器論理，１１３
が乗算器論理，等に対応する。負荷電流変化検出部は２
１〜２３であり，図８で説明した実施例を使用してい
る。論理ブロック１１１〜１１３の負荷電流Ｉａ１〜Ｉ
ａ３の変化を示す信号は，各論理ブロックの負荷電流変
化検出部２１〜２３から出力される。制御信号はトラン
ジスタ５１〜５３のゲート端子へ接続されてそれぞれの
トランジスタのオン・オフを制御する。ダミー電流経路
３の電流Ｉｂ１〜Ｉｂ３はそれぞれ論理ブロック１１１
〜１１３の集積度から決まる消費電流Ｉａ１〜Ｉａ３に
応じて，Ｉａ１（ｔ）＋Ｉｂ１（ｔ）＝一定，Ｉａ２
（ｔ）＋Ｉｂ２（ｔ）＝一定，Ｉａ３（ｔ）＋Ｉｂ３
（ｔ）＝一定，となるように決定する。ここで（ｔ）
は，Ｉａ１〜Ｉａ３，Ｉｂ１〜Ｉｂ３が時間によって変
化することを意味している。

【００３２】図１２は，本発明の第２の実施例である。
ダミー電流経路３は，図５で説明した回路を使用してい
る。負荷電流変化検出部２は，図９で説明した回路を使
用しており，差動アンプ９３の出力がさらにＡ／Ｄ変換
器１２１へ接続されている。負荷回路１の電源電流Ｉａ
の変化に応じたアナログレベル信号がＡ／Ｄ変換器へ入
力され，３ビットのディジタル信号に変換される。変換
されたディジタル信号はダミー電流経路３のトランジス
タに伝えられる。ここで，各トランジスタ５１〜５３が
オンの時に流れる電流Ｉｂ１〜Ｉｂ３を，例えばＩｂ２
＝Ｉｂ１×２，Ｉｂ３＝Ｉｂ１×４，になるように設計
しておけば，３個のトランジスタのオン・オフを組み合
わせることで，Ｉａの変化に応じてＩｂを，０，Ｉｂ１
×１，Ｉｂ１×２， 。。。 ，Ｉｂ１×７の８通りに
調整することが可能になる。Ａ／Ｄ変換器１２１の出力
ビット数とダミー電流経路３のトランジスタ数を増やす
ことで，よりきめ細かくＩｂを調整できるようになるこ
とは明らかである。

【００３３】図１９に，Ａ／Ｄ変換回路１２１の実施例
を示す。本実施例によって，アナログ信号を３ビットの
エンコードされたディジタル出力信号に変換できる。図
１９（ａ）はＡ／Ｄ変換回路の全体構成を示す図であ
る。負荷電流変化検出部２からの信号は，端子１９０に
伝えられる。ダミー電流経路３へのディジタル制御信号
は端子１９２〜１９４を使って出力する。端子１９１は
例えば半導体集積回路中の負側電源に接続する。Ｖｒｅ
ｆ１は基準電圧であり，例えば図１５で説明した方法等
によって生成する。１９５はエンコーダであり，例えば
図１９（ｂ）のような回路で実現できる。図１９（ｂ）
において，（１）〜（７）はコンパレータの出力信号を
意味している。１９７はＯＲゲートである。１９６はコ
ンパレータ回路であり，例えば図２１のような回路で実
現できる。図２１において，１８５は先に図１８で説明
した回路である。２１５はインバータ回路である。２１
１，２１２が入力端子，２１３が出力端子である。

【００３４】図１２の実施例において，負荷電流変化検
出部２に図９ではなく図１０の回路を使っても良い。

【００３５】図１２の実施例において，Ａ／Ｄ変換器１
２１を省略し，負荷電流変化検出部２の出力を直接ダミ
ー電流経路３に伝えても良い。この時，ダミー電流経路
３に含まれるトランジスタは１個である必要はなく，集
積回路４内の数ヵ所に配置された複数個のトランジスタ
に同じ出力信号を伝えても良い。

【００３６】本実施例では，ダミー電流経路３の電流Ｉ
ｂは離散的な値を取るため，集積回路４の電源電流Ｉの
時間変化を完全になくすることはできない。しかし，ダ
ミー電流経路を有しない場合の電源電流変化よりは少な
くすることができるので，本実施例によって電源電圧変
動を抑制することができる。

【００３７】図１３は，本発明の第３の実施例である。
ダミー電流経路３は，図６で説明した回路を使用してい
る。負荷電流変化検出部２は，図９で説明した手段を使
用している。本実施例において，負荷電流変化検出部２
とＮＭＯＳトランジスタ１３２との組合わせでシリーズ
型レギュレータを構成している。差動アンプ１３１は互
いに相補の関係にある２つの出力を有しており，それぞ
れトランジスタ１３２とトランジスタ６１のゲート端子
へ接続されている。この構成により，電流Ｉａ，Ｉｂは
それぞれ図１３（ｂ），図１３（ｃ）に示すように互い
に相補な関係になるため，集積回路の電流Ｉを図１３
（ｄ）のように一定に制御することができる。本実施例
において，トランジスタ６１のソース端子と負側電源と
の間にはダミー負荷１３３が接続されている。ダミー負
荷１３３の電圧降下Ｖｄと負荷回路１の電圧降下Ｖｌを
ほぼ等しく設定することで，トランジスタ６１と１３２
のドレイン・ソース間電圧をほぼ同じにすることがで
き，Ｉａ，Ｉｂの制御が容易になる。

【００３８】図２０に，差動アンプ１３１の実施例を示
す。本図において，回路１８５は，先に図１８で説明し
た差動アンプ回路である。２０１，２０２は入力端子で
ある。２０３，２０４は出力端子である。

【００３９】図１６に，ダミー負荷１３３の構成例を示
す。図１６（ａ）はダイオード２個を直列接続した回路
例である。端子１６１をトランジスタ６１のソース端子
へ，端子１６２を負側電源へ，それぞれ接続する。図１
６（ｂ）はダイオードと抵抗を直列接続した回路例であ
る。端子１６３をトランジスタ６１のソース端子へ，端
子１６４を負側電源へ，それぞれ接続する。

【００４０】図１３の実施例において，負荷電流変化検
出部２に図９の回路ではなく図１０の回路を使っても良
い。

【００４１】図１４は，本発明の第４の実施例である。
ダミー電流経路３は，図７で説明した回路を使用してい
る。本実施例においても，図１３の実施例と同様の目的
でダミー負荷１３３を使用している。負荷電流変化検出
部２は，図１０で説明した回路を使用している。本実施
例において，負荷電流変化検出部２，コンパレータ１４
１，のこぎり波発生回路１４２，インダクタ１４３，ダ
イオード１４４，コンデンサ１４５，ＮＭＯＳトランジ
スタ１４６との組合わせでスイッチング型レギュレータ
を構成している。差動アンプ１０３の出力電圧ｖ１との
こぎり波発生回路１４２の出力電圧ｖ２との関係を図１
４（ｂ）に示す。ｖ１よりもｖ２が高い電圧レベルを有
している時間をＴ１，低い電圧レベルを有している時間
をＴ２と定義する。ｖ１は，負荷回路１の電源電流Ｉａ
の変化に応じて電圧レベルを変えるので，Ｔ１とＴ２の
比もＩａの変化に応じて変わる。コンパレータ１４１の
出力端子の電圧信号ｖ３，ｖ４を図１４（ｃ），図１４
（ｄ）に示す。ｖ３は，Ｔ１の時間は高レベル，Ｔ２の
時間は低レベルになる。ｖ４はｖ３と逆の電圧波形にな
る。トランジスタ１４６を流れる電流Ｉａ２，負荷回路
１の電源電流Ｉａの波形を図１４（ｅ）に示す。Ｉａ２
はｖ３の波形に対応して図のような矩形波になる。Ｉａ
は素子１４３，１４４，１４５によってＩａ２を平滑化
した波形になる。この時，Ｔ１，Ｔ２の比に応じてＩａ
も変化する。ダミー電流経路３を流れる電流Ｉｂは，電
圧ｖ４に対応して図１４（ｆ）の波形になる。ＩａとＩ
ｂは互いに相補な関係にあるので，図１４（ｇ）に示す
ように，ＩａとＩｂの和である，集積回路４の電流Ｉの
時間変化をなくすることができる。

【００４２】図２２に，コンパレータ１４１の実施例を
示す。図において，１８５で示した回路は図１８で説明
した差動アンプである。２１５はインバータ回路であ
る。２１１，２１２が入力端子，２１３，２１４が出力
端子である。

【００４３】図２３に，のこぎり波発生回路１４２の実
施例を示す。図において，１８５は図１８で説明した差
動アンプ回路である。Ｖｒｅｆ２，Ｖｒｅｆ３はそれぞ
れ基準電圧であり，例えば図１５に示した方法等で生成
する。端子２３０からのこぎり波電圧波形を出力する。
本実施例における発振周波数ｆは，およそ，ｆ＝１／
（２Ｃ（Ｒ１＋Ｒ２））×（Ｒ３／Ｒ４）となる。ま
た，Ｃ×Ｒ１によって出力波形の立ち下がり時間を，Ｃ
×Ｒ２によって立ち上がり時間をそれぞれ調整する。Ｒ
３＞Ｒ４の条件を満たすと自己発振を始める。これらの
条件を満たす範囲内で，必要とする発振周波数に応じ
て，Ｃ，Ｒ１〜Ｒ４の値を求めることができる。

【００４４】以上説明した本発明による給電方法は，集
積回路内の複数個所に用意しても良い。この構成の場合
は，集積回路内の場所による電源電流変動の違いに応じ
てダミー電流量を調整できるようになるため，本発明の
給電方法を集積回路内の一カ所のみに配置する場合より
も電源電圧変動を精度良く補正できる。

【００４５】本発明の全ての実施例において，負荷電流
変化検出部２は半導体集積回路４に内蔵されている状態
で動作を説明しているが，負荷電流変化検出部２は半導
体集積回路４の外部に配置していてもよい。

【００４６】

【発明の効果】本発明によれば，電源電流量が時間と共
に変化する集積回路を使用する装置において，集積回路
内にダミー電流経路を設け，集積回路に流れ込む電源電
流の時間変化がほぼゼロになるようにダミー電流経路の
電流量を調整する手段を用いることによって，集積回路
外実装部品の電源給電系インピーダンスに起因する電源
電圧変動の影響を低減することができるので，電源電圧
ノイズによる性能劣化が少ない集積回路装置を実現する
ことができる。

【図面の簡単な説明】

【図１】本発明の実施例の構成を示すブロック図。

【図２】本発明の実施例による電源電流の時間変化を示
すグラフ図。

【図３】集積回路への給電方法の問題点を示すためのブ
ロック図。

【図４】（ａ）図３の集積回路への給電方法における電
源電流の時間変化を示すグラフ図。（ｂ）図３の集積回
路への給電方法における負荷回路に発生する電圧の時間
変化を示すグラフ図。

【図５】（ａ）ダミー電流経路の，第１の具体的構成方
法を示す回路図。（ｂ）制御端子の電圧レベルと電流値
との関係を示すグラフ図。

【図６】（ａ）ダミー電流経路の，第２の具体的構成方
法を示す回路図。（ｂ）制御端子の電圧レベルと電流値
との関係を示すグラフ図。

【図７】（ａ）ダミー電流経路の，第３の具体的構成方
法を示す回路図。（ｂ）制御端子の電圧レベルの時間変
化の例を示すグラフ図。（ｃ）ダミー電流経路の電流値
の時間変化の例を示すグラフ図。

【図８】負荷電流変化検出部の第１の構成方法を示すブ
ロック図。

【図９】負荷電流変化検出部の第２の構成方法を示すブ
ロック図。

【図１０】負荷電流変化検出部の第３の構成方法を示す
ブロック図。

【図１１】本発明の第１の実施例を示す回路図。

【図１２】本発明の第２の実施例を示す回路図。

【図１３】（ａ）本発明の第３の実施例を示す回路図。
（ｂ）電流の時間変化を示すグラフ図。（ｃ）電流の時
間変化を示すグラフ図。（ｄ）電流の時間変化を示すグ
ラフ図。

【図１４】（ａ）本発明の第４の実施例を示す回路図。
（ｂ）電圧の時間変化を示すグラフ図。（ｃ）電圧の時
間変化を示すグラフ図。（ｄ）電圧の時間変化を示すグ
ラフ図。（ｅ）電流の時間変化を示すグラフ図。（ｆ）
電流の時間変化を示すグラフ図。（ｇ）電流の時間変化
を示す図。

【図１５】（ａ）基準電圧の発生方法を示す回路図。
（ｂ）基準電圧の発生方法を示す回路図。（ｃ）基準電
圧の発生方法を示す回路図。

【図１６】（ａ）ダミー電流経路の負荷を示す回路図。
（ｂ）ダミー電流経路の負荷を示す回路図。

【図１７】ダミー電流経路の，第４の具体的構成方法を
示す回路図。

【図１８】（ａ）差動アンプの回路例を示す回路図。
（ｂ）差動アンプのシンボルを示す回路図。

【図１９】（ａ）Ａ／Ｄ変換回路の構成を示す回路図。
（ｂ）エンコーダの構成を示す回路図。

【図２０】反転出力端子つき差動アンプの実施例を示す
回路図。

【図２１】コンパレータの実施例を示す回路図。

【図２２】反転出力端子つきコンパレータの実施例を示
す回路図。

【図２３】のこぎり波発生回路の実施例を示す回路図。

【符号の説明】

１…半導体負荷回路 ２…負荷電流変化検出部 ３…ダミー電流経路 ４…半導体集積回路 ５，７…寄生インダクタンス ６…電源 ８…バイパスコンデンサ Ｉ…半導体集積回路の電源電流 Ｉａ…負荷回路の電源電流 Ｉｂ…ダミー電流経路の電源電流。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 27/08 ３２１Ｈ 27/04 27/04 Ｂ 27/092 (72)発明者 斉藤 達也 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F038 BB04 EZ08 EZ20 5F048 AA02 AB03 AB08 AB10 AC01 AC03 CC09 5H410 BB01 BB05 CC02 CC10 DD02 EA11 FF03 FF05 FF26 5H430 BB02 BB09 BB12 CC03 EE06 EE13 FF01 FF08 FF13 GG03 HH03 5J056 BB40 CC00 CC03 CC04 CC09 CC16 DD13 DD26 DD27 DD28 DD51 DD53 DD54 DD55 EE13

Claims (4)

【特許請求の範囲】
1. 【請求項１】負荷回路と，ダミー電流経路と，上記負荷
   回路の電源電流の変化を検出する負荷電流変化検出手段
   とを準備し，上記負荷回路と上記ダミー電流経路とは同
   一の半導体集積回路内に配置されており，上記負荷電流
   変化検出手段からの信号により，上記負荷回路の電流と
   上記ダミー電流経路の電流の合計値がほぼ一定となるよ
   うに上記ダミー電流経路の電流値を制御することを特徴
   とする半導体集積回路の給電方法。
2. 【請求項２】上記電源電流変化検出手段は，上記負荷回
   路の電源電圧を検出する手段と，基準電圧を発生する手
   段と，該電源電圧と該基準電圧との差を電源電流変化検
   出手段の出力として発生する手段とを有しており，上記
   ダミー電流経路は，１個以上複数個のトランジスタから
   構成されており，それぞれのトランジスタのドレイン端
   子およびソース端子は互いに接続されており，ドレイン
   端子は該負荷回路の第１の電源に接続されており，ソー
   ス端子は該負荷回路の第２の電源に接続されており，上
   記電源電流変化検出手段からの信号により電流量を制御
   することを特徴とする請求項１記載の半導体集積回路の
   給電方法。
3. 【請求項３】負荷回路と、ダミー電流経路と、上記負荷
   回路の電源電流の変化を検出する負荷電流変化検出回路
   とを有する半導体集積回路であって、上記負荷電流変化
   検出回路からの信号により，上記負荷回路の電流と上記
   ダミー電流経路の電流の合計値がほぼ一定となるように
   上記ダミー電流経路の電流値を制御することを特徴とす
   る半導体集積回路。
4. 【請求項４】上記電源電流変化検出回路は，上記負荷回
   路の電源電圧を検出する手段と，基準電圧を発生する手
   段と，該電源電圧と該基準電圧との差を電源電流変化検
   出手段の出力として発生する手段とを有しており，上記
   ダミー電流経路は，１個以上複数個のトランジスタから
   構成されており，それぞれのトランジスタのドレイン端
   子およびソース端子は互いに接続されており，ドレイン
   端子は該負荷回路の第１の電源に接続されており，ソー
   ス端子は該負荷回路の第２の電源に接続されており，上
   記電源電流変化検出手段からの信号により電流量を制御
   することを特徴とする請求項３記載の半導体集積回路。